TW201733069A - 半導體元件結構 - Google Patents

半導體元件結構 Download PDF

Info

Publication number
TW201733069A
TW201733069A TW105139647A TW105139647A TW201733069A TW 201733069 A TW201733069 A TW 201733069A TW 105139647 A TW105139647 A TW 105139647A TW 105139647 A TW105139647 A TW 105139647A TW 201733069 A TW201733069 A TW 201733069A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
protective
conductive
lower portion
Prior art date
Application number
TW105139647A
Other languages
English (en)
Inventor
李劭寬
黃心巖
陳海清
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201733069A publication Critical patent/TW201733069A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本揭露提供了一種半導體元件結構及其形成方法。半導體元件結構包括半導體基底及位於半導體基底上之介電層。介電層具有保護區域及較下部分，較下部分介於保護區域與半導體基底之間。保護區域較介電層之較下部分包含更多的碳。半導體元件結構還包括導電部件。導電部件穿過保護區域，且導電部件之較低部分由介電層之較下部分所圍繞。

Description

半導體元件結構
本揭露書係有關於半導體元件結構及其形成方法，且特別是有關於半導體元件結構之內連線結構。
半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步已生產出許多代的積體電路。每一代的積體電路比前代的積體電路具有更小且更複雜的電路。
在積體電路發展的進程中，功能性密度(亦即每一個晶片區域中內連接元件的數目)已經普遍增加，而幾何尺寸(亦即製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可因增加生產效率及降低相關成本而提供許多利益。
然而，這些進步也增加了積體電路在加工和製造上的複雜度。因為特徵尺寸持續縮小，製程也持續變得更加難以實施。因此，形成具有尺寸越來越小之可靠的半導體元件將是一個挑戰。
本揭露書之實施例提供一種半導體元件結構，包括：一半導體基底；一介電層，位於該半導體基底之上，其中 該介電層具有一保護區域及一較下部分，該較下部分介於該保護區域與該半導體基底之間，其中該保護區域較該介電層之該較下部分包含更多的碳；以及一導電部件，穿過該保護區域，其中該導電部件之一較低部分由該介電層之該較下部分所圍繞。
本揭露書之實施例提供一種半導體元件結構，包括：一半導體基底；一介電層，位於該半導體基底之上，其中該介電層具有一較下部分及一較上部分，且該較上部分較該較上部分緻密；以及一導電部件，位於該介電層之中。
本揭露書之實施例提供一種半導體元件結構的形成方法，包括：於一半導體基底之上形成一介電層；於該介電層之中形成一導電部件；於該介電層之一較上部分中形成一保護區域；以及於該保護區域及該導電部件之上形成一蝕刻停止層。
100‧‧‧半導體基底
102‧‧‧層間介電層
104A、104B‧‧‧導電部件
106‧‧‧介電層
106L‧‧‧較下部分
106U‧‧‧較上部分
108A、108B‧‧‧開口
110A、110B‧‧‧導電部件
111L‧‧‧較低部分
111U‧‧‧較高部分
112‧‧‧保護材料層
112’‧‧‧保護層
114‧‧‧保護區域(或保護層)
116‧‧‧表面調整處理
118‧‧‧蝕刻停止層
300‧‧‧方法
302、304‧‧‧步驟
第1A-1G圖顯示根據一些實施例之半導體元件結構的數階段製程剖面圖。
第2圖顯示根據一些實施例之半導體元件結構的剖面圖。
第3圖顯示根據一些實施例，於形成半導體元件結構期間形成保護材料層的方法流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各 個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係 具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。
第1A-1G圖顯示根據一些實施例之半導體元件結構的製程剖面圖。如第1A圖所示，提供或取得半導體基底100。在一些實施例中，半導體基底100包括半導體晶圓、一部分的半導體晶圓、或半導體晶粒(semiconductor die)。半導體晶圓(例如，矽晶圓)可包含元件構件(device elements)，例如是主動元件及/或被動元件。在一些實施例中，半導體基底100包括矽或其他元素半導體材料(elementary semiconductor materials)，例如鍺(germanium)。在一些其他實施例中，半導體基底100包括化合物半導體(compound semiconductor)。化合物半導體可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、其他適合的化合物半導體、或前述之組合。在一些實施例中，半導體基底100包括絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底。SOI基底可藉著使用氧植入隔離(implantation of oxygen，SIMOX)製程、晶圓接合製程、其他適用的方法、或前述之組合而製作。
在一些實施例中，於半導體基底100之上形成內連線結構(interconnection structure)。內連線結構包括層間介電層(interlayer dielectric layer)102及數個導電部件(multiple conductive features)，其包括導電部件104A及104B。導電部件104A及104B可包括導電線路(conductive lines)、導電插塞(或通孔導電塞)(conductive vias)、及/或導電接觸(conductive contacts)。在一些實施例中，層間介電層102包括數個介電子層(dielectric sub-layers)。數個導電部件(例如導電線路、導電插塞、及導電接觸)係形成在層間介電層102之中。
之後，於導電部件104A及104B與層間介電層102之上形成一或更多的介電層及導電部件以繼續形成內連線結構。在一些實施例中，半導體基底100之中形成有數種元件構件(device elements)。數種元件構例如包括電晶體(例如，金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(bipolar junction transistors，BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)等)、二極體、或其他適用的元件。可使用數種製程來形成元件構件，例如包括沉積、蝕刻、佈植、微影、熱處理、及/或其他適合的製程。
元件構件透過半導體基底100上之內連線結構彼此相連而形成積體電路元件。例如，其中一導電部件104A及104B可透過一些導電部件而電性連接至形成於半導體基底100中之摻雜區(doped region)，導電部件例如包括導電線路、導電插塞、及/或導電接觸。積體電路元件包括邏輯元件、記憶體元件(例如，靜態隨機存取記憶體，SRAMs)、無線射頻元件(RF)、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、影像感測元件(image sensor devices)、其他合適類型的元件、或前述之組合。
如第1A圖所示，根據一些實施例，於層間介電層102及導電部件104A及104B之上沉積介電層106。在一些實施 例中，於介電層106與層間介電層102之間形成蝕刻停止層(未顯示)。蝕刻停止層可用以輔助後續於介電層106中形成開口。開口可用來容納導電插塞及/或導電接觸。
在一些實施例中，蝕刻停止層係由氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、氮碳化矽(silicon carbon nitride)、其他適合的材料、或前述之組合所製成。在一些實施例中，蝕刻停止層係藉著使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、旋塗(spin-on)製程、其他適用的製程、或前述之組合而沉積。可對本揭露之實施例作出許多變化及/或調整。在一些其他實施例中，未形成蝕刻停止層。
在一些實施例中，介電層106係由低介電常數材料(low-k material)、氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorinated silicate glass，FSG)、其他適合的材料、或前述之組合所製成。在一些實施例中，介電層106大抵不包含氮。在一些實施例中，介電層106包括數個子層(sub-layers)。在一些實施例中，介電層106係藉著使用化學氣相沉積製程、原子層沉積製程、旋塗製程、噴塗(spray coating)製程、其他適用的製程、或前述之組合而沉積。
低介電常數材料之介電常數可小於二氧化矽之介電常數。例如，低介電常數材料之介電常數係介於約1.5至約 3.5之間。隨著半導體元件密度增加，且電路構件之尺寸變得更小，電阻-電容時間遲滯(RC delay time)更為顯著地影響電路效能。因此，使用低介電常數材料來形成介電層106有助於減輕電阻-電容時間遲滯，並增進電路效能。
可使用許多種類的低介電常數材料來形成介電層106。在一些實施例中，介電層106包括多孔介電材料(porous dielectric material)、有機高分子(organic polymer)、有機矽玻璃(organic silica glass)、氟氧化矽系列材料(SiOF series material)、氫矽酸鹽(hydrogen silsesquioxane，HSQ)系列材料、甲基矽酸鹽(methyl silsesquioxane，MSQ)系列材料、有機多孔系列材料(porous organic series material)、旋塗無機介電材料(spin-on inorganic dielectric)、旋塗有機介電材料(spin-on organic dielectric)、其他適合的材料、或前述之組合。在一些實施例中，介電層106包括矽、氧、及含碳材料(carbon-containing material)。碳元素可化學鍵結至矽元素或氧元素。
之後，根據一些實施例，如第1B圖所，於介電層106之中形成數個開口，其包括開口108A及108B。在一些實施例中，開口108A及108B分別露出導電部件104A及104B。在一些實施例中，開口108A及108B為通孔(via holes)、溝槽(trenches)、及/或接觸孔(contact holes)。開口108A及108B之形成可涉及一或更多的微影製程及蝕刻製程。
如第1C圖所示，根據一些實施例，於開口108A及108B之中分別形成導電部件110A及110B。導電部件110A及 110B可用作導電插塞、導電線路、及/或導電接觸。在一些實施例中，導電部件110A及110B包括銅(copper)、鋁(aluminum)、鎢(tungsten)、鈦(titanium)、鈷(cobalt)、金(gold)、鉑(platinum)、石墨烯(graphene)、碳奈米管(carbon nanotube)、其他適合的材料、或前述之組合。每一導電部件110A及110B可包括多個子層。
在一些實施例中，於介電層106與導電部件110A或110B之間形成阻障層(barrier layer)(未顯示)。阻障層可用以避免導電部件之金屬離子擴散進入介電層106。在一些實施例中，阻障層包括數個子層，其包括黏著層(未顯示)。黏著層可用以增進阻障層與後續所形成之材料層之間的黏合。
在一些實施例中，阻障層係由氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、鉭(Ta)、鈦(Ti)、鈦鎢(TiW)、其他適合的材料、或前述之組合所製成。黏著層可由鉭、鈦、其他適合的材料、或前述之組合所製成。可對本揭露之實施例作出許多變化及/或調整。在一些其他實施例中，未形成阻障層。
在一些實施例中，於介電層106之上沉積阻障層及一或更多層的導電層以填充開口108A及108B。阻障層及導電層可藉著使用物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積製程、原子層沉積製程、電化學沉積(electrochemical deposition)製程、無電鍍(electroless plating)製程、旋塗製程、噴塗製程、其他適用的製程、或前述之組合而沉積。
在一些實施例中，使用平坦化製程來移除阻障層及導電層之位於開口108A及108B以外的部分。因而，這些材料層所留下的部分形成了導電部件110A及110B，如第1C圖所示。在一些實施例中，平坦化製程包括化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程(grinding process)、乾式拋光製程(dry polishing process)、蝕刻製程、其他適用的製程、或前述之組合。在一些實施例中，在平坦化製程之後，介電層106之頂表面與導電部件110A及110B之頂表面大抵共平面。在一些其他實施例中，導電部件110A及110B之頂表面微幅高於介電層106之頂表面。
如第1D圖所示，根據一些實施例，於介電層106之上形成保護材料層(protection material layer)112。保護材料層112可用以於介電層106之中(或之上)形成保護區域(protection region)(及/或保護層)以保護介電層106免於在後續製程期間受到損壞。在一些實施例中，保護材料層112包括數層子層。在一些實施例中，這些子層中之一些具有不同的材料。可將一或更多的材料導入介電層106之中以形成保護區域(及/或保護層)於介電層106之中(或之上)。
前述後續製程可為涉及電漿之製程(plasma-involved process)及/或涉及離子轟擊之製程(process involving ion bombardment)。在一些實施例中，保護材料層112直接用來保護介電層106免於後續製程期間受到損壞。保護材料層112之厚度可介於約10Å至約30Å之間。
在一些實施例中，保護材料層112為含矽、氧、及 碳之材料(silicon,oxygen,and carbon-containing material)。在一些實施例中，保護材料層112為含矽、氧、碳、及氮之材料(silicon,oxygen,carbon,and nitrogen-containing material)。在一些實施例中，保護材料層112包括高分子材料。在一些其他實施例中，保護材料層112為包含矽、氧、及碳之高分子材料。在一些其他實施例中，保護材料層112為包含矽、氧、碳、及氮之高分子材料。在一些實施例中，保護材料層112係選擇性形成於介電層106之上。在一些實施例中，保護材料層112大抵不形成於或留在導電部件110A及110B之上。
在一些實施例中，保護材料層112係藉著使用旋塗製程、噴塗製程、選擇性化學氣相沉積製程、其他適用的製程、或前述之組合而選擇性形成於介電層106之上。第3圖顯示根據一些實施例之製程方法流程圖，其敘述用以形成保護材料層112之方法300。
請參照第1D及3圖，方法300包括步驟302，其中於介電層106與導電部件110A及110B之上塗佈保護材料溶液(protection material solution)以於介電層106之上選擇性形成保護材料層112。保護材料層112可幾乎不形成於導電部件110A及110B之上。或者，保護材料層112可輕易地自導電部件110A及110B之上移除。在一些實施例中，藉著使用旋塗製程、噴塗製程、其他適用的製程、或前述之組合而將保護材料溶液塗佈在介電層106與導電部件110A及110B之上。
在一些實施例中，保護材料溶液包括一種或更多化合物，其包含帶電荷官能基(charged functional groups)。在 一些實施例中，保護材料溶液中之一種或更多化合物所包括之帶電荷官能基例如為OH-、NH+、P+、其他適合的官能基、或前述之組合。在一些實施例中，保護材料溶液中所使用的溶劑包括水、酒精(alcohol)、丙二醇甲醚醋酸酯(propylene glycol monomethyl ether acetate)、乙二醇(ethylene glycol)、其他適合的溶劑、或前述之組合。
可將保護材料溶液塗佈在介電層106與導電部件110A及110B之上。在一些實施例中，保護材料層112與介電層106之間的黏著力遠強於保護材料層112與導電部件110A及110B之間的黏著力。因此，保護材料層112之原本沉積於導電部件110A及110B上之部分可藉著使用例如水洗(water rinsing)的方式而輕易地移除。在一些其他情形中，大抵無保護材料層沉積於導電部件110A及110B之上。
在一些實施例中，仔細地調整保護材料溶液之pH值以確保保護材料層112選擇性地形成於介電層106之上。在一些實施例中，保護材料溶液之pH值介於約2至約4之間。在一些情形中，若保護材料溶液之pH值大於4或大於5，保護材料層112與導電部件110A及110B之間的黏合力可能會太強。如此，保護材料層112之位於導電部件110A及110B上之部分可能會難以移除。水洗方式可能無法將保護材料層112之位於導電部件110A及110B上之不需要部分移除。在一些其他情形中，若保護材料溶液之pH值小於2，保護材料溶液可能會損壞導電部件110A及110B。
然而，本揭露之實施方式不限於以上所述之實施 例。在一些其他實施例中，保護材料溶液之pH值具有不同的範圍。例如，保護材料溶液之pH值可介於約3至約5之間。
之後，如第1D-1E圖所示，根據一些實施例，將一部分或全部的保護材料層112導入介電層106之中以形成保護區域(或保護層)114。在一些實施例中，方法300繼續進行至步驟304，其中加熱保護材料層112以將一部分或全部的保護材料層112擴散進入介電層106之較上部分(upper portion)106U以形成保護區域(或保護層)114。在一些實施例中，將保護材料層112導入介電層106之中以形成保護區域(或保護層)114，如第1D-1E圖所示。在一些實施例中，加熱保護材料層112以促使保護材料層112之材料擴散進入介電層106。
在一些實施例中，介電層106為多孔性材料(porous material)，且介電層106之較上部分106U包含擴散自原本位於介電層106上之保護材料層112中的材料。來自保護材料層112之材料可部分或完全填充介電層106之較上部分106U中之孔洞。介電層106之較上部分106U及擴散自保護材料層112之材料可共同形成保護區域114(或保護層114)。在一些實施例中，保護區域114(或保護層114)直接接觸介電層106之位於保護區域114(或保護層114)下方之較下部分(lower portion)106L。
如前所述，根據一些實施例，保護材料層112包括高分子材料。在一些實施例中，在高於該高分子材料之玻璃轉換溫度(glass transition temperature，Tg)之溫度下加熱保護材料層112。可使保護材料層112中之材料在受熱後更容易地擴散進入介電層106。在一些實施例中，保護材料層112係於溫度介 於約150度C至約400度C下加熱。在一些實施例中，保護材料層112之加熱時間介於約1分鐘至約15分鐘之間。
在一些實施例中，保護區域(或保護層)114之厚度介於約10Å至約30Å之間。在一些實施例中，保護區域(或保護層)114之頂表面與導電部件110A及110B之頂表面大抵共平面。在這些(或一些)情形下，保護材料層112可完全擴散進入介電層106之較上部分106U而形成保護區域(或保護層)114。
如前所述，根據一些實施例，保護材料層112為含矽、氧、及碳之材料。在一些其他實施例中，保護材料層112為含矽、氧、碳、及氮之材料。在一些實施例中，保護區域(或保護層)114相較於介電層106之位於保護區域(或保護層)114下方的較下部分106L包含更多的碳。在一些實施例中，保護區域(或保護層)114之碳濃度延著自保護區域(或保護層)114之頂部朝向介電層106之較下部分106L的方向逐漸減小。
在一些實施例中，保護區域(或保護層)114相較於介電層106之較下部分106L包含更多的氮。在一些實施例中，保護區域(或保護層)114之氮濃度延著自保護區域(或保護層)114之頂部朝向介電層106之較下部分106L的方向逐漸減小。
在一些實施例中，保護區域(或保護層)114相較於介電層106之較下部分106L更為緻密，較下部分106L係介於保護區域(或保護層)114與半導體基底100之間。在一些實施例中，介電層106之較下部分106L厚於保護區域(或保護層)114。在一些實施例中，保護區域(或保護層)114之介電常數高於介電層 106之較下部分106L的介電常數。可對本揭露之實施例作出許多變化及/或調整。在一些其他實施例中，保護區域(或保護層)114之介電常數與介電層106之較下部分106L的介電常數大抵相同。
如第1F圖所示，根據一些實施例，於保護區域(或保護層)114與導電部件110A及110B之上進行表面調整處理(surface modification treatment)116以清潔導電部件110A及110B之表面。表面調整處理116可用以移除形成在導電部件110A及110B上之氧化物膜或含氧殘留物。因此，可相應增進導電部件與後續所形成之導電構件之間的電性連接。
在一些實施例中，表面調整處理116為電漿處理(plasma treatment)。在一些實施例中，電漿處理中所使用的反應氣體包括氮氣、氨氣(ammonia)、氫氣、其他適合的氣體、或前述之組合。在一些實施例中，保護區域(或保護層)114保護介電層106，使其免於在表面調整處理116其間受到損傷。例如，在表面調整處理116前間，可顯著地減輕或避免介電層106中發生脫碳現象(carbon depletion)。介電層106之介電常數可維持在相對低的水平，其有助於減輕電阻-電容遲滯現象(RC delay)，並增進元件效能。
如第1G圖所示，根據一些實施例，於保護區域(或保護層)114與導電部件110A及110B之上沉積蝕刻停止層118。在一些實施例中，蝕刻停止層118係由氮化矽、氮氧化矽、碳化矽、氮鈦化矽、其他適合的材料、或前述之組合所製成。在一些實施例中，蝕刻停止層118包括數個子層。在一些實施例 中，蝕刻停止層118係藉著使用化學氣相沉積製程、原子層沉積製程、旋塗製程、其他適用的製程、或前述之組合而沉積。在一些實施例中，蝕刻停止層118之形成涉及電漿及/或離子轟擊(plasma and/or ion bombardment)。在形成蝕刻停止層118期間，保護區域(或保護層)114保護介電層106免於受損傷。顯著地增進介電層106之品質與可靠度。
如第1G圖所示，根據一些實施例，介電層106之較下部分106L與保護區域(或保護層)114共同形成圍繞導電部件110A及110B之介電層106。介電層106之較上部分106U(保護區域(或保護層)114)圍繞導電部件110A之較高部分(upper portion)111U，如第1G圖所示。介電層106之較下部分106L圍繞導電部件110A之較低部分(lower portion)111L，如第1G圖所示。在一些實施例中，每一導電部件110A及110B穿過保護區域(或保護層)114。在一些實施例中，每一導電部件110A及110B穿過保護區域(或保護層)114及介電層106。
如前所述，保護材料層112可完全導入介電層106之較上部分106U而形成保護區域(或保護層)114。或者，保護材料層112可部分導入介電層106而形成保護區域(或保護層)114。在一些實施例中，保護材料層112之餘留部分可於表面調整處理116及/或形成蝕刻停止層118期間被移除。在一些其他實施例中，進行其他製程以移除保護材料層112之餘留部分。然而，本揭露之實施例不限於此。在一些其他實施例中，留下保護材料層112之餘留部分。
第2圖顯示根據一些實施例之半導體元件結構的 剖面圖。如第2圖所示，保護材料層112之未被導入介電層106之中的餘留部分形成了保護層(protection layer)112’。保護層112’與保護區域(或保護層)114可共同保護介電層106免於在後續製程前間受到損傷，後續製程例如是表面調整處理116及/或形成蝕刻停止層118之製程。例如，在涉及電漿或離子轟擊之後續製程期間，可顯著地減輕或避免脫碳現象發生於介電層106之中。介電層106之介電常數可因而維持在相對低的水平。可減輕電阻-電容遲滯，並增進電路效能。
本揭露之實施例將一種或更多種的保護材料導入內連線結構之介電層中以形成保護區域。保護區域用以保護介電層免於在後續製程期間受到損傷。後續製程例如是一或更多涉及電漿及/或離子轟擊之製程。由於受到保護區域之保護，顯著地增進內連線結構之品質與可靠度。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底上之介電層。介電層具有保護區域及較下部分，較下部分介於保護區域與半導體基底之間。保護區域較介電層之較下部分包含更多的碳。半導體元件結構還包括導電部件。導電部件穿過保護區域，且導電部件之較低部分由介電層之較下部分所圍繞。
在一些實施例中，更包括一蝕刻停止層，位於該保護區域及該導電部件之上。
在一些實施例中，其中該保護區域之頂表面與該導電部件之頂表面大抵共平面。
在一些實施例中，其中該保護區域較該介電層之 該較下部分包含更多的氮。
在一些實施例中，其中該保護區域較該介電層之該較下部分更為緻密。
在一些實施例中，其中該保護區域較該介電層之該較下部分具有更高的介電常數。
在一些實施例中，其中該保護區域直接接觸該介電層之該較下部分。
在一些實施例中，其中該介電層之該較下部分大抵不包含氮。
在一些實施例中，其中該保護區域之一碳濃度，沿著自該保護區域之一頂部朝向該介電層之該較下部分的方向逐漸減小。
在一些實施例中，其中該保護區域之一氮濃度，沿著自該保護區域之一頂部朝向該介電層之該較下部分的方向逐漸減小。
根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底上之介電層。介電層具有較下部分及較上部分，且較上部分較較上部分緻密。半導體元件結構還包括位於介電層中之導電部件。
在一些實施例中，其中該較上部分較該較下部分包含更多的氮。
在一些實施例中，更包括一蝕刻停止層，位於該介電層及該導電部件之上。
在一些實施例中，其中該較上部分之一碳濃度， 沿著自該較上部分之一頂部朝向該介電層之該較下部分的方向逐漸減小。
在一些實施例中，其中該較下部分厚於該較上部分。
根據一些實施例，提供了一種半導體元件結構的形成方法。方法包括於一半導體基底之上形成介電層及於介電層之中形成導電部件。方法還包括於介電層之較上部分中形成保護區域。方法更包括於保護區域及導電部件之上形成蝕刻停止層。
在一些實施例中，更包括在形成該蝕刻停止層之前，於該保護區域及該導電部件之上進行一電漿處理。
在一些實施例中，更包括於該介電層之上形成一保護材料層；以及將該保護材料層之一部分導入該介電層之該較上部分之中以形成該保護區域。
在一些實施例中，更包括於該介電層及該導電部件之上塗佈一保護材料溶液以選擇性地於該介電層之上形成該保護材料層；以及加熱該保護材料層以使該保護材料層之該部分擴散進入該介電層之該較上部分以形成該保護區域。
在一些實施例中，其中該保護材料溶液之pH值介於約2至約4之間。
前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及 /或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基底
102‧‧‧層間介電層
104A、104B‧‧‧導電部件
106‧‧‧介電層
106L‧‧‧較下部分
106U‧‧‧較上部分
110A、110B‧‧‧導電部件
111L‧‧‧較低部分
111U‧‧‧較高部分
114‧‧‧保護區域(或保護層)
118‧‧‧蝕刻停止層

Claims (1)

  1. 一種半導體元件結構，包括：一半導體基底；一介電層，位於該半導體基底之上，其中該介電層具有一保護區域及一較下部分，該較下部分介於該保護區域與該半導體基底之間，其中該保護區域較該介電層之該較下部分包含更多的碳；以及一導電部件，穿過該保護區域，其中該導電部件之一較低部分由該介電層之該較下部分所圍繞。
TW105139647A 2016-03-11 2016-12-01 半導體元件結構 TW201733069A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US15/067,807 US9859154B2 (en) 2016-03-11 2016-03-11 Structure and formation method of interconnect structure of semiconductor device

Publications (1)

Publication Number Publication Date
TW201733069A true TW201733069A (zh) 2017-09-16

Family

ID=59787109

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105139647A TW201733069A (zh) 2016-03-11 2016-12-01 半導體元件結構

Country Status (3)

Country Link
US (1) US9859154B2 (zh)
CN (1) CN107180786A (zh)
TW (1) TW201733069A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693873B (zh) * 2017-09-27 2020-05-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TWI809952B (zh) * 2022-05-10 2023-07-21 南亞科技股份有限公司 具有多重碳濃度介電層的半導體元件及其製備方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11955382B2 (en) * 2020-12-03 2024-04-09 Applied Materials, Inc. Reverse selective etch stop layer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887780B2 (en) * 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
JP4619747B2 (ja) * 2004-11-01 2011-01-26 株式会社東芝 半導体装置の製造方法
US7459183B2 (en) * 2005-07-27 2008-12-02 International Business Machines Corporation Method of forming low-K interlevel dielectric layers and structures
JP2009194072A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 半導体装置の製造方法
JP2010171064A (ja) * 2009-01-20 2010-08-05 Panasonic Corp 半導体装置及びその製造方法
JP2010171081A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 半導体装置及びその製造方法
JP2011233618A (ja) * 2010-04-26 2011-11-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9105570B2 (en) * 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US9058983B2 (en) * 2013-06-17 2015-06-16 International Business Machines Corporation In-situ hardmask generation
WO2015068251A1 (ja) * 2013-11-08 2015-05-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9214335B2 (en) * 2014-04-24 2015-12-15 International Business Machines Corporation Surface plasma modification of porous thin-films to optimize pore filling

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693873B (zh) * 2017-09-27 2020-05-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US10692826B2 (en) 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11456263B2 (en) 2017-09-27 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
TWI809952B (zh) * 2022-05-10 2023-07-21 南亞科技股份有限公司 具有多重碳濃度介電層的半導體元件及其製備方法
TWI809951B (zh) * 2022-05-10 2023-07-21 南亞科技股份有限公司 具有多重碳濃度介電層的半導體元件

Also Published As

Publication number Publication date
US9859154B2 (en) 2018-01-02
US20170263549A1 (en) 2017-09-14
CN107180786A (zh) 2017-09-19

Similar Documents

Publication Publication Date Title
KR101742925B1 (ko) 다마신 구조물의 구조물 및 형성방법
TWI618189B (zh) 金屬互連件裝置及形成金屬互連件的方法
KR102194058B1 (ko) 메모리 디바이스의 구조물 및 형성 방법
US20100227461A1 (en) Method for the fabrication of semiconductor integrated circuit device
US7955968B2 (en) Pseudo hybrid structure for low K interconnect integration
US20200343180A1 (en) Method for forming semiconductor device with self-aligned conductive features
US10373906B2 (en) Structure and formation method of interconnection structure of semiconductor device
US11670501B2 (en) Semiconductor device structure with resistive elements
US10332787B2 (en) Formation method of interconnection structure of semiconductor device
TW201717335A (zh) 晶片封裝體及其形成方法
KR101391480B1 (ko) 상호접속 구조 및 이의 형성 방법
TW201733069A (zh) 半導體元件結構
US10103102B2 (en) Structure and formation method of semiconductor device structure
US10354913B2 (en) Chemical clean of semiconductor device
US10811263B2 (en) Method for forming semiconductor device structure with etch stop layer
US9406883B1 (en) Structure and formation method of memory device
US10770401B2 (en) Method for forming semiconductor device structure with conductive line
US6136694A (en) Method for forming via hole
US20190043730A1 (en) Method for forming semiconductor device with damascene structure
US11699589B2 (en) Method for forming patterned mask layer
US9349608B2 (en) Methods of protecting a dielectric mask layer and related semiconductor devices
US20230369226A1 (en) Semiconductor device structure with barrier layer and method for forming the same