JP4501427B2 - 多層回路配線板の製造方法 - Google Patents

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Description

技術分野
本発明は、半導体素子を搭載する多層回路配線板、半導体パッケージ、及び多層回路配線板の製造方法に関する。
背景技術
半導体大規模集積回路（ＬＳＩ）等の半導体素子には、近年、動作速度がクロック周波数で１ＧＨｚに達するものが出現している。このような高速半導体素子では、トランジスターの集積度は高く、そのため、入出力端子数が１０００を越えることもある。
このような多端子数の半導体素子をプリント配線基板に実装するために、種々の技術が開発されている。現在広く実用化されているものとしては、例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等のインターポーザがある。
図１は、ＢＧＡ構造のインターポーザに半導体素子を搭載し、プリント配線基板へ実装したＩＣパッケージの一例を示したものである。
図１において、多層回路配線板５３は、ガラス布にエポキシ樹脂等を含浸した銅貼基板（ガラスエポキシ基板）５３０と、それぞれ絶縁層及び導体配線層を交互に積層してなる第１の層５３１と第２の層５３２とを有している。第１の層５３１はガラスエポキシ基板５３０の一方の面に、第２の層５３２は他方の面に形成されている。
第１の層５３１の表面には、表面処理された金等からなるパッド５３６と、半導体素子５４の図示していない電極と電気接続を取るための金等からなるバンプ５３７とが形成されている。また、第２の層５３２の表面には、半田ボール５２を介してプリント配線基板５１の導体配線層５１１と接続するためのパッド５３８が、表面処理された金等にて形成されている。パッド５３６とパッド５３８とは、ビアコンタクト層導電層５３３，５３５によって導通がとられている。
このように、ガラスエポキシ基板上に絶縁樹脂層と導体配線層を逐次積み上げて多層回路配線板を形成する手法は、ビルドアップ工法と呼ばれる。この技術の詳細は、たとえば、特開平４−１４８５９０号公報に記載されている。
この工法では、従来の一括積層される多層回路配線板の絶縁層のように、ガラスクロスなどの芯材を使用しない。すなわち、多層回路配線板の絶縁層は、感光性樹脂組成物をガラスエポキシ基板上に塗布し、硬化させることにより形成される。一方、ビルドアップ工法の多層回路配線板の配線パターンは、従来の多層回路配線板と異なり、めっきで形成される。このため、多層回路配線板には、従来の多層回路配線板よりも微細な配線パターンを形成することができる。例えば、ライン幅、５０μｍ、スペース幅、５０μｍ程度の配線ラインが形成可能である。
上下の導体配線層を接続するビアコンタクト層５３５は、樹脂組成物の感光性を利用してフォトリソグラフィーにより微細な孔を形成し、当該孔内をめっきにより埋めることで形成される。従来の一括積層される多層回路配線板のスルーホールの径は３００μｍが限界であるのに対し、この工法では１００μｍ程度の孔を形成することができ、高密度化を図ることができる。
しかしながら、従来の多層回路配線板の構造は、高密度化、信号伝達の高速化、量産化の観点において、例えば以下の問題を抱えている。
第１に、ビルドアップ工法における導体配線層は、絶縁樹脂上に無電解めっき、さらに、電解めっきによって形成される。一般的に絶縁樹脂上の無電解めっき層の接着力は低い。このため、無電解めっきの前、絶縁樹脂表面に最大５〜１０μｍの凹凸を形成してアンカー効果で接着力を向上させている。この凹凸のため、エッチング等で配線パターンを形成する際に、幅方向のばらつきが生じ、パターンの直線性が得られなくなる。５０μｍ幅以下のパターンでは、この幅方向のばらつきが無視できなくなり。高速信号を通す際、反射によるノイズが大きくなるといった問題点が発生する。このため、従来のビルドアップ工法では、高密度にて信号伝達の高速化可能な多層回路配線板、具体的には、５０μｍ以下の微細なライン・アンド・スペースを有する配線パターンを持つ多層回路配線板及びＩＣパッケージを形成することは困難である。
第２に、ガラスエポキシ基板には可撓性が無いため、長尺基材を用い、連続的に多層回路配線板を作成するロール・ツー・ロール工程を採用することができず、量産化することは困難である。
第３に、上述の如く、半導体素子内の処理速度の高速化に伴って、半導体素子の入出力端子数は増加する。このような状況では、インターポーザとの接続方法は、ワイヤーボンディングでは対応しきれない。一方、インターポーザ内の接続端子からの配線は、単層では困難になり、少なくとも２層に分けての引き回しを行う場合がある。また、信号の高速化に対応するため、配線のマイクロストリップ構造やストリップ構造、あるいは、コプレナー構造といった多層化が必要になる場合もある。
しかしながら、インターポーザを製造する側からみると、層数の増加は製造収率を著しく低下させることになる。このため、いかにして配線を効率的に配置させ、層数を減らす設計を行うかが重要である。効率的な配線を形成するため、より微細なライン・アンド・スペースを有する配線パターンを持つ多層回路配線板及びＩＣパッケージの要求が高まっている。
第４に、ビルドアップ工法の多層配線板には、前述したように、コア層には従来の工法にて作製した基板（ガラスエポキシ基板）を採用している。この基板には、上下の導通をとるために、ドリルで貫通孔を形成し、孔側面をめっきしたスルーホールを用いている。スルーホールはドリルで機械的に形成しているため、その微小化には限界がある。同様にそのピッチも限界がある。たとえば、現在、径は３００μｍ、ピッチは８００μｍが代表的な値である。
このように、スルーホール及びそのピッチに限界があるため、ＢＧＡボールピン密度をあげることができないという問題点がある。このため半導体素子の入出力端子数が増えると、必然的にインターポーザのボディーサイズが大きくなり、その結果、配線長が長くなり、これによる信号の遅延が出てくる。
さらには、コア層のスルーホールピッチが大きいため、半導体素子を搭載する側のビルドアップ層のみで高密度微細配線を形成している。これに対し、コア層の反対面のボールを搭載する側のビルドアップ層では、反り防止のためのみに用いられている場合が多く、このため必要以上に層数が多くなり、コスト高にもつながる。
また、コア層に用いられているガラスエポキシ基板は、ガラスクロスからなるのが一般的であるため、ある程度の厚さを持ち、そのためインターポーザ総厚が厚くなってしまう。総厚が厚くなると、板厚方向の配線、すなわち、スルーホールやビアコンタクト層では特性インピーダンスを整合することが困難なため、高速化にも不利になる。
本発明は上記課題に鑑みてなされたものであって、微細なライン・アンド・スペースを有する配線パターンを形成することが可能であり、更に、長尺基材を用い、連続的に多層回路配線板を作成するロール・ツー・ロール工程を採用することができる多層回路配線板の製造方法を提供することを目的とする。
発明の開示
本発明の第１の態様によると、複数のフィルムを積層してなり、それぞれのフィルムの少なくとも一方の面には配線パターンが形成され、隣接するフィルムの面にそれぞれ形成された配線パターン同士は、一方のフィルムに形成されたビアコンタクト層を介して相互に電気的に接続されている多層回路配線板が提供される。
本発明の第２の態様によると、一方の面に形成された第１の配線パターンと、他方の面に形成された第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する第１のビアコンタクト層とを有する第１のフィルム、一方の面にＩＣ実装用の第３の配線パターンを有し、他方の面が前記第１のフィルムの前記一方の面に積層された第２のフィルム、一方の面にプリント配線基板と電気的接続をとるための第４の配線パターンを有し、他方の面が前記第１のフィルムの前記他方の面に積層された第３のフィルム、前記第１の配線パターンと前記第３のパターンとを電気的に接続する第２のビアコンタクト層、及び前記第２の配線パターンと前記第４のパターンとを電気的に接続する第３のビアコンタクト層を具備する多層回路配線板が提供される。
本発明の第３の態様によると、一方の面に第１の配線パターンを有する第１のフィルムと、一方の面にＩＣ実装用の第２の配線パターンを有し、他方の面が前記第１のフィルムの前記一方の面に積層された第２のフィルムと、を具備し、第２のフィルムは、前記第１の配線パターンと前記第２のパターンとを電気的に接続する第１のビアコンタクト層を有する多層回路配線板が提供される。
本発明の第４の態様によると、一方の面に形成された第１の配線パターンと、他方の面に形成された第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する第１のビアコンタクト層とを有する第１のフィルム、一方の面に形成された第３の配線パターンを有し、他方の面が前記第１のフィルムの前記一方の面に積層された第２のフィルム、一方の面に形成された第４の配線パターンを有し、他方の面が前記第１のフィルムの前記他方の面に積層された第３のフィルム、前記第１の配線パターンと前記第３の配線パターンとを電気的に接続する第２のビアコンタクト層、前記第２の配線パターンと前記第４の配線パターンとを電気的に接続する第３のビアコンタクト層、一方の面に形成されたＩＣ実装用の第５の配線パターンを有し、他方の面が前記第２のフィルムに積層された第４のフィルムと、一方の面にプリント配線基板と電気的接続をとるための第６の配線パターンを有し、他方の面が前記第３のフィルムに積層された第５のフィルム、前記第３の配線パターンと前記第５の配線パターンとを電気的に接続する第４のビアコンタクト層、及び前記第４の配線パターンと前記第６の配線パターンとを電気的に接続する第５のビアコンタクト層を具備する多層配線板が提供される。
本発明の第５の態様によると、複数のフィルムを積層してなり、それぞれの樹脂フィルムの少なくとも一方の面には配線パターンが形成され、隣接する樹脂フィルムの面にそれぞれ形成された配線パターン同士は、一方の樹脂フィルムに形成されたビアコンタクト層を介して相互に電気的に接続されており、一方の側の最も外側に位置するフィルムの配線パターンは、ＩＣを実装するための配線パターンであり、他方の側の最も外側に位置するフィルムの配線パターンは、プリント配線基板と電気的に接続するための配線パターンである多層配線板が提供される。
本発明の第６の態様によると、ＩＣと、当該ＩＣを実装する多層回路配線板と、からなるＩＣパッケージであって、前記多層回路配線板は、一方の面に形成された第１の配線パターンと、他方の面に形成された第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する第１のビアコンタクト層とを有する第１のフィルム、一方の面に前記ＩＣを実装するための第３の配線パターンを有し、他方の面が前記第１のフィルムの前記一方の面に積層された第２のフィルム、一方の面にプリント配線基板と電気的接続をとるための第４の配線パターンを有し、他方の面が前記第１のフィルムの前記他方の面に積層された第３のフィルム、前記第１の配線パターンと前記第３のパターンとを電気的に接続する第２のビアコンタクト層、及び前記第２の配線パターンと前記第４のパターンとを電気的に接続する第３のビアコンタクト層を具備するＩＣパッケージが提供される。
本発明の第７の態様によると、ＩＣと、当該ＩＣを実装する多層回路配線板と、当該多層回路配線板を実装するプリント配線基板からなるＩＣパッケージであって、前記多層回路配線板は、一方の面に形成された第１の配線パターンと、他方の面に形成された第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを電気的に接続する第１のビアコンタクト層と、有する第１のフィルム、一方の面に前記ＩＣを実装するための第３の配線パターンを有し、他方の面が前記第１のフィルムの前記一方の面に積層された第２のフィルム、一方の面に前記プリント配線基板と電気的接続をとるための第４の配線パターンを有し、他方の面が前記第１のフィルムの前記他方の面に積層された第３のフィルム、前記第１の配線パターンと前記第３のパターンとを電気的に接続する第２のビアコンタクト層、及び前記第２の配線パターンと前記第４のパターンとを電気的に接続する第３のビアコンタクト層を具備するＩＣパッケージが提供される。
本発明の第８の態様によると、一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層、及び前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３ビアコンタクト層を形成し、前記第１の導体層にＩＣを実装するための配線パターンを形成し、前記第２の導体層にプリント配線基板と電気的に接続するための配線パターンを形成することを具備する多層回路配線板の製造方法が提供される。
本発明の第９の態様によると、一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、前記第１のフィルムの前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層、及び前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３ビアコンタクト層を形成し、前記第３の導体層及び前記第４の導体層に所定の配線パターンを形成し、前記第３の導体層の配線パターン側に、第３の絶縁層と当該第３の絶縁層上に形成された第５の導体層とを有する第４のフィルムを積層し、前記第２の導体層の配線パターン側に、第４の絶縁層と当該第４の絶縁層上に形成された第６の導体層とを有する第５のフィルムを積層し、前記第３の導体層の配線パターンと前記第５の導体層とを電気的に接続する第４のビアコンタクト層、及び前記第４の導体層の配線パターンと前記第６の導体層とを電気的に接続する第５ビアコンタクト層を形成し、前記第３の導体層にＩＣを実装するための配線パターンを形成し、前記第４の導体層にプリント配線基板と電気的に接続するための配線パターンを形成することを具備する多層回路配線板の製造方法が提供される。
本発明の第１０の態様によると、（ａ）一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、
（ｂ）前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、
（ｃ）前記第１のフィルムの前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、
（ｄ）前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、
（ｅ）前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層、及び前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３ビアコンタクト層を形成し、
（ｆ）前記第３の導体層及び前記第４の導体層に所定の配線パターンを形成し、
（ｇ）前記第３の導体層の配線パターン側に、第３の絶縁層と当該第３の絶縁層上に形成された第５の導体層とを有する第４のフィルムを積層し、
（ｈ）前記第２の導体層の配線パターン側に、第４の絶縁層と当該第４の絶縁層上に形成された第６の導体層とを有する第５のフィルムを積層し、
（ｉ）前記第３の導体層の配線パターンと前記第５の導体層とを電気的に接続する第４のビアコンタクト層、及び前記第４の導体層の配線パターンと前記第６の導体層とを電気的に接続する第５ビアコンタクト層を形成し、
前記（ｇ）乃至前記（ｉ）の工程を、必要な層数だけ繰り返し、
前記一方の面の最も外側に位置する導体層にＩＣを実装するための配線パターンを形成し、
前記一方の面の最も外側に位置する導体層にプリント配線基板と電気的に接続するための配線パターンを形成すること、
を具備する多層回路配線板の製造方法が提供される。
本発明の第１１の態様によると、一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、前記第１の導体層をパターニングして第１の配線パターンを形成し、前記第１の配線パターン上に、第１の絶縁層と第３の導体層とを有する第２のフィルムを、前記第１の絶縁層が前記第１の配線パターン上になるように積層し、前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層を形成し、前記第３の導体層をパターニングして、第２の配線パターンを形成し、前記第２の配線パターン上に、第２の絶縁層と第４の導体層とを有する第３のフィルムを、前記第２の絶縁層が前記第２の配線パターン上になるように積層し、前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３のビアコンタクト層を形成し、前記第４の導体層をパターニングして、第３の配線パターンを形成し、前記第２の導体層をパターニングして第４の配線パターンを形成することを具備する多層回路配線板の製造方法が提供される。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に従って説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図２は、半田ボール９、多層回路配線板１１、ＩＣ１２を有する、所謂第１実装レベルのＩＣパッケージ１０を示している。図２において、多層回路配線板１１は、絶縁層１３１ａ、１３１ｂ、１３１ｃ、接着層１５ｂ、１５ｃ、配線パターン１７ａ、１７ｂ、２１、２３、ビアコンタクト層１９ａ、１９ｂを具備している。この多層回路配線板１１は、配線パターン２１にてＩＣ１２を実装し、また、配線パターン２３にて図示していないプリント配線基板に実装される。このＩＣパッケージ１０と図示していないプリント配線基板は、所謂第２実装レベルのＩＣパッケージを構成する。
絶縁層１３１ａ、１３１ｂ、１３１ｃは、例えば、ポリイミド樹脂、ポリオレフィン樹脂、液晶ポリマー等からなるフィルムである。これらの中では、特にポリイミド樹脂が耐熱性に優れる点で望ましい。ポリイミドはジアミン化合物とテトラカルボン酸化合物を縮合させて作る耐熱性ポリマーで、特にこれらの化合物に芳香性化合物を用いると、ガラス転移温度が３５０℃以上の高耐熱性ポリマーを作成することが出来る。電子材料の絶縁物としても多用されており、その形態はフィルムとして用いるものや、コーティング材料として用いられるものなどがある。しかし、耐熱性、可撓性、平滑性、低吸水率を有するフィルムならば、他の素材からなるフィルムであってもかまわない。
絶縁層の厚さは、１２．５〜８０μｍであるのが望ましい。１２．５μｍ未満になると、電気的な絶縁がとれなくなり、８０μｍを超えると、全体的な基板厚が厚くなるとともに、特性インピーダンスを考慮すると、厚い絶縁層では配線幅を広くとる必要がでてくるため、高密度配線が困難になってくる。
なお、本実施形態では、説明の簡単のため、絶縁層１３１ａ、１３１ｂ、１３１ｃは、ポリイミド層であるとする。
ポリイミド層１３１ａ、１３１ｂ、１３１ｃの表面粗度は、ＪＩＳ Ｂ ０６０１に示されている十点平均粗さＲｚ＝０．０１〜５．０の範囲であることが好ましい。これは、十点平均粗さＲｚが０．０１より小さいと、層間の密着強度を十分に得られず、層間の信頼性に問題があり、またＲｚが５．０より大きいと、微細パターンの形成が困難になるからである。
特に、ポリイミド表層に形成された配線の幅が５０μｍ以下の場合、Ｒｚが５．０以上になると配線幅のばらつきが無視できなくなり、高速信号を通す際、反射によるノイズが無視できなくなる。このため、Ｒｚは５．０以下であるのが好ましい。
配線パターン１７ａ、１７ｂ、配線パターン２１、配線パターン２３は、それぞれポリイミド層１３１ａ、ポリイミド層１３１ｂ、ポリイミド層１３１ｃ上に積層された導体層から後述する手法にて形成される。この導体層の素材、すなわち配線パターン１７ａ、１７ｂ、２１、２３の素材は、通常の配線基板に使用されるものをそのまま使用することができ、特に限定されるものではない。一般的には、例えば銅箔を用いることができる。このように配線導体層に銅箔を用いる場合、平滑であれば、銅箔の種類に特に限定はなく、例えば電解銅箔、圧延銅箔等を利用することができる。
導体層の厚さは、３〜１８μｍであるのが望ましい。
また、図２に示した多層回路配線板１１の配線パターン２１側には、バンプ２５を介してＩＣ１２が実装され、配線パターン２３側には、ハンダボール９を介してプリント配線基板（ハンダボール及びプリント配線基板共に図示せず。）が接続される。
接着層１５ｂ、１５ｃは、フィルム１３１ａの一方の面にフィルム１３１ｂを、他方の面にフィルム１３１ｃを接着するための層である。この接着層１５ｂ、１５ｃは、耐熱性、可撓性、平滑性、低吸水率を有するものであれば特に限定されるものではない。例えば、エポキシ系接着剤、ゴム系接着剤、ポリイミド系接着剤、ポリオレフィン系接着剤、アクリル系接着剤等を用いることができる。これらの中でも、特に、少なくともエポキシ硬化成分を系内に有している熱硬化性接着剤が望ましい。
これは、熱可塑性接着剤が融点以上の加工温度で再び可塑性を示してしまうのに対して、エポキシ硬化成分を系内に有する熱硬化性接着剤は、積層後に熱硬化させることにより耐熱性を向上させることができ、信頼性に優れる硬化物を与えることができるからである。少なくともエポキシ硬化成分を含有してなることを特徴とする接着剤としては、エポキシ系接着剤はもちろんのこと、アクリル系材料にエポキシ硬化成分を含有した接着剤、ポリイミド系材料にエポキシ硬化成分を含有した接着剤、ゴム系材料にエポキシ硬化成分を含有した接着剤等が挙げられる。なお、当然ながら、これらに限定する趣旨ではなく、他の接着剤でも構わない。
ここで、本実施形態におけるエポキシ硬化成分とは、エポキシ化合物と、これと反応してエポキシ化合物を硬化させる成分とを含む全ての硬化系を意味する。例えば、エポキシ化合物とアミン類との硬化反応、エポキシ化合物とカルボン酸類との硬化反応、エポキシ化合物とフェノール類との硬化反応、エポキシ化合物と酸無水物類との硬化反応、エポキシ化合物とポリアミド樹脂との硬化反応、イミダゾール類によるエポキシ化合物の硬化反応、潜在性硬化剤によるエポキシ化合物の硬化反応、更にはこれらの組み合わせ等による硬化反応を生ずる系である。当然のことながら、エポキシ硬化成分は、これらの例示に限定されるものではない。
なお、接着層１５ｂ、１５ｃの厚さは、３０μｍ以下であることが望ましい。接着剤厚が３０μｍを超えると、絶縁層としてはポリイミド層が加わるので、層間を接続させるためのビアホールのアスペクト比が大きくなり、ビアコンタクト層を信頼性よく形成することが困難になるからである。
ビアコンタクト層１９は、各フィルム１３１ａ、１３１ｂ、１３１ｃ上に形成された配線パターン間の電気的導通をとるために形成される。そのため、ビアコンタクト層１９は、メッキ処理等により形成された導電層により構成される。
バンプ２５は、多層回路配線板１１にＩＣ１２を実装するためのハンダである。
図３は、多層回路配線板１１にＩＣ１２を実装した構造の他の例を示す。図３に示す構造では、ＩＣ１２の電極が上に向くように多層回路配線板１１に搭載し、当該電極と配線パターン２１とがワイヤ２００（たとえば、金ワイヤやアルミワイヤなど）を用いてワイヤボンディングされている。
図４及び図５は、図２で実装したＩＣ１２上に金属板を搭載したＩＣパッケージを示す。図４はあらかじめＩＣ１２の搭載する面のＩＣ搭載部を除く部分に固定枠２１０を接着剤２３０にて貼り合わせた後、固定枠２１０を平らな金属板２２０にて塞ぎ、ＩＣ１２を封止するものである。また、図５では、固定枠を用いず、成型加工した金属板２２１を上からかぶせてＩＣ１２を封止するものである。固定枠２１０の材料としては、金属でも、樹脂でも、無機物と有機物のハイブリッド材料でも構わない。また、金属板２２０や２２１は、ＩＣ１２を封止するとともに放熱板としても働く。
図６は、図３で実装したＩＣ１２を封止樹脂２４０により封止したものである。樹脂封止には、樹脂液をＩＣ１２の上から滴下して封止するポッティング法や金型を用いて溶融した樹脂を流し込むトランスファモールド法がある。
以上説明した多層回路配線板１１は、ポリイミド樹脂等により構成されているので、可撓性を有している。従って、ロール・ツー・ロール工法によって量産することが可能である。
ここで、ロール・ツー・ロール工法について説明する。ロール・ツー・ロール工法とは、図７に示すように、テープ基板を巻き出し部から巻き出して加工処理部に搬送し、加工処理部において処理し、製造された多層回路配線板を巻き取り部で巻き取る工法の事である。この工法の利点は、生産性に優れていることである。巻き出したり、巻き取られたりすることがら、用いられテープ基板は一定の可撓性を有していなければならない。従って、従来のガラスエポキシ樹脂からなるテープ基板は、当該工法に使用することはできない。
多層回路配線板１１は、多層の回路配線（図２では、配線パターン１７ａ、１７ｂ、２１、２３の４層の回路配線）を有している。従って、端子数の多い半導体素子を実装可能であり、信号伝送を高速に効率良く行うことができ、また、半導体素子の更なる高集積化も可能となる。さらに、各配線パターン１７ａ、１７ｂ、２１、２３とポリイミド層１３１ａ、１３１ｂ、１３１ｃとは、平滑かつ強固に接着されている。従って、特に強固な接着の為の凹凸を有する基板と比較した場合、多層回路配線板１１は高い信号伝送効率を有している。
また、後述する製造方法によれば、多層回路配線板１１をさらに多層化（すなわち、４層以上の回路配線を設ける）することも可能である。これにより、さらに端子数の多い半導体素子の実装、信号伝送の高速化及び効率化、半導体素子の更なる高集積化も可能となる。
多層回路配線板の製造方法
次に、多層回路配線板１１の一般的な積層工程について説明する。なお、具体的な製造例については、後述の実施例にて詳説する。
多層回路配線板１１の製造工程は、大きくフィルムの積層、ビアホールの形成、配線パターン形成の各工程に分けることができる。以下、各工程毎にその内容を説明する。
１．積層工程
積層工程では、少なくとも片面に配線パターンを有する一のフィルム上に、片面に導体層を有する他のフィルムを該導体層を外側にして積層する。特に限定するものではないが、この積層工程には、通常のプレスやラミネーター等の積層装置を利用することができる。より好ましくは、気泡やボイドの発生を防ぐために、真空プレスや真空ラミネーターの利用が望ましい。また生産性に優れるという理由により、ロール・ツー・ロール工程で生産することが望ましい。
フィルムの積層は、接着剤からなる接着層を新たに設けて行う場合と、接着性を有するフィルムを使用することで新たに接着層を設けない場合とがある。接着性を有するフィルムとは、例えば、熱可塑性ポリイミドや液晶ポリマー等の熱可塑性を示す熱可塑性フィルムである。これらのフィルムによれば、接着層を新たに設けることなくフィルム単体での積層が可能である。
接着剤からなる接着層を設ける場合、本実施形態に用いられる接着剤の形態としては、ワニスタイプ、フィルムタイプ等が考えられる。特に限定する趣旨ではないが、生産性に優れる点でフィルムタイプであることが望ましい。このフィルム状接着剤を用いた場合、例えば次の様な積層方法を挙げることができる。すなわち、少なくとも片面に配線を有するフィルム、フィルム状接着剤、片面に導体層を有するフィルムを同時に積層することで、積層化フィルムを作成することができる。その他、少なくとも片面に配線を有するフィルムにフィルム状接着剤をラミネートした後、片面に導体層を有するフィルムを積層する方法、予め片面に導体層を有するフィルムのフィルム側に接着層をラミネートしておき、これを少なくとも片面に配線を有するフィルムに積層する方法等を例示することができる。
ワニス接着剤を用いた場合、例えば、次の様な積層方法を挙げることができる。すなわち、少なくとも片面に配線を有するフィルム上に接着剤を塗布することにより接着層を形成した後、片面に導体層を有するフィルムを積層して積層化フィルムを作成する。その他、予め片面に導体層を有するフィルムのフィルム側に接着剤を塗布した接着剤付きフィルムの接着層側を少なくとも片面に配線パターンを有するフィルム上に積層する方法等が例示できる。なお、当然ながら、例示した内容に限定する趣旨ではない。
また、接着層は、一般的に例えばエポキシ系、ゴム系、ポリイミド系、ポリオレフィン系、アクリル系等の樹脂系接着剤を主成分とすることが好ましい。これは、組成にもよるが、薄膜の絶縁性を得るためである。これらの樹脂系接着剤を主成分とした場合、樹脂加工時の低エネルギー密度レーザにて、ビアホールを形成することができる。
接着剤を介して積層しない場合、例えば熱可塑性フィルムを用いることができる。この熱可塑性フィルムは接着性を有している。従って、少なくとも片面に配線パターンを有する当該熱可塑性フィルム上に、片面に導体層を有するフィルムを該導体層を外側にして積層することで、フィルムを積層化することができる。
また、加工温度が非常に高温である熱可塑性フィルムを用いる場合には、積層は加工プロセスの点から、接着機能を有する接着層を介して行うことも可能である。その他、接着強度向上の観点から、熱可塑性フィルムに接着層を設けて積層する構成であってもよい。
また、両面に配線を有するフィルム上に積層する場合には、片面ずつ積層する場合と、両面同時に積層する場合とがある。何れの手法によっても多層回路配線板１１を製造することは可能であるが、生産性に優れる点で、両面同時に積層することが望ましい。
これまで示してきた配線を有するフィルム上に片面に導体面を有する他のフィルムを積層する場合、配線パターン表面を粗化することが望ましい。表面を粗化することで、接着面積が高まり、かつ凹凸によるアンカー効果により、より接着層間の密着性を向上させることが可能となる。
以下に、粗化処理の一例を示す。
ロール・ツー・ロール方式で搬送可能な装置を用い、導体パターン面に粗化剤（ＣＺ−８１０１：メック社製）をスプレーで吹き付けて微細な凹凸を形成した後、酸洗、水洗、乾燥のそれぞれの工程を経て、導体パターンの粗面化処理を行った。
粗化処理の条件は、粗化剤の温度３０℃、スプレー圧０．１ＭＰａであり、このような条件下での粗化処理による表面粗度は、搬送速度１．０ｍ／分で１．５μｍであった。表面粗度は、搬送速度を制御することで調整可能である。
配線パターン上の表面粗度は、ＪＩＳ Ｂ ０６０１に示されている十点平均粗さＲｚ＝０．１〜１０．０の範囲であることが好ましい。これは、十点平均粗さがＲｚが０．１より小さいと密着強度の向上は小さく、また、Ｒｚが１０．０より大きいと配線パターンの形状を維持することが困難となるからである。
２．ビアコンタクト層の形成工程
２−１．ビアホールの形成
ビアホールの加工は、機械ドリルや炭酸ガスレーザー光、紫外線レーザー光、エキシマーレーザー光等を用いて行うことができる。機械ドリルは貫通孔のみを形成可能とするのに対して、レーザー光を用いるドリル加工では貫通孔（スルーホールに対応）および非貫通孔（ブラインドビアに対応）の双方が形成可能である。
回路配線板の設計上、スルーホールが許容される場合では、金型やＮＣドリルといった機械ドリルで孔を形成することも可能である。金型であれば複数の孔を所望の位置に一括に形成することができる。またＮＣドリルにおいても多軸化することで孔の一括形成が可能である。さらにＮＣドリルでは加工工法を工夫（加工深さ方向の制御）すれば、貫通孔のみでなく、非貫通孔を形成することも可能である。またブラインドビアを形成する場合でも、生産性、装置安定性（メンテナンス性）、レーザー光特性等を考慮したレーザー種を選択することができ、製造する回路配線板の設計、コスト等に沿った孔形成をすることが望ましい。
レーザー光の種類には、炭酸ガスレーザー（波長９．３〜１０．６μｍ）、ＹＡＧレーザー（基本波の波長１．０６μｍ）、紫外線領域のＹＡＧ、ＹＬＦ、ＹＡＰ、ＹＶＯ４レーザー（第３高調波の波長３５５ｎｍ、第４高調波の波長２６６ｎｍ）およびエキシマレーザー（ＸｅＣｌの波長３０８ｎｍ、ＫｒＦの波長２４８ｎｍ、ＡｒＦの波長１９３ｎｍ）が、一般に加工機のレーザー光として利用されている。これらのレーザー光のうち、炭酸ガスレーザーの１パルス当たりのエネルギー密度が最も高い。また、炭酸ガスレーザーによれば、孔形成の処理速度は高速である。しかし、微小径の形成には限界があり、おおよそφ５０μｍ程度であると言われている。
また、ポリイミド層等に設けられた金属層を直接加工する場合、光エネルギー吸収を高めるために黒化処理等の特殊処理を行う必要がある。ポリイミドと金属の吸収波長とは波長帯が異なるためである。さらに、エキシマーレーザーは、ガスレーザーであるにもかかわらず、φ２０μｍのような微小径も加工可能という利点がある。なお、高反射性の金属酸化膜マスクやレーザー媒体ガスの維持等の消耗品が高価なため、量産には向かない場合がある。
ＹＡＧ、ＹＬＦ、ＹＡＰ、ＹＶＯ４といった固体結晶を波長変換した紫外線レーザー光は、金属の吸収波長と重なるため、導体層を直接加工することができる。また、これらの紫外線レーザー光は、炭酸ガスレーザーに加工点の焦点も比べ微小径まで絞ることができるので、φ３０μｍ以下の微小径の孔形成も可能である。なお、現在孔形成の速度が問題視されているが、レーザー光の高発振周波数化や加工ヘッドの多軸化により解決される方向にある。
ところで、紫外線領域の波長は、絶縁樹脂の解離エネルギー以上であるため、光分解加工と呼ばれている。炭酸ガスレーザーは、熱加工であったため、樹脂加工残りである残渣（スミア）除去を入念に行わなければビアコンタクトによる層間接続の信頼性を得ることができない場合がある。しかし、紫外線レーザーを用いた場合には、樹脂の分子鎖を解離させることができるため、残渣発生も飛躍的に低減することができる。
後述する実施例において具体的な処理は明らかにされるが、例えば、両面に回路配線基板を中心とし接着層を介し積層した基板（図８Ａ参照）に対し、高エネルギー密度をもった紫外線レーザーを導体層に照射し貫通させる。また、ポリイミドフィルムに対しては、低エネルギー密度の紫外線レーザー光によって、非貫通孔であるブラインドビアを形成することが好ましい（図８Ｃ）。ポリイミドフィルムを加工する低エネルギー密度では導体層は加工されないため、エネルギー密度の差を利用して非貫通孔が形成可能である。
このとき、導体層の膜厚を、ソフトエッチングなどにより、３〜８μｍ程度に薄膜化することによって、導体層の加工が容易になり、加工時間の短縮を図ることができる。
２−２．ドロス除去
一般に、紫外線レーザー光は、金属に対して熱融解加工的な要素が強く、このように紫外線レーザー光にて融解した金属は、飛散することが知られている。本製造方法においても、導体層に直接孔の形成を行うと、導体層を形成する金属が加工後に飛散する。この飛散金属はドロスとも呼ばれ、レーザー光による加工後には必ず除去工程が必要である。なぜなら、ドロスは１〜３μｍ程度、孔の開口端に盛り上がり、次工程の薬液処理の障害物となる可能性があるからである。
このようなドロスは、砥粒子を用いた物理的研磨、酸処理による化学的研磨、又は紫外線レーザー光をドロスに再照射し平坦化する方法等により除去することができる。各除去法の特性は、次の通りである。
物理的研磨としては、例えばバフロールや平板研磨紙を用いて基板全体を研磨する。従って、フィルム基板の場合、延伸の発生が懸念される。また、研磨後の不要物がビアホール内に滞留することも懸念される。化学的研磨はドロスを酸等により溶かすため、不要物の問題は払拭される。また化学的研磨によれば、適度な濃度や薬液によりドロス部のみを除去処理することも可能である。ドロス部は、微小な凹凸を持つからである。
レーザー光ではドロスを除去するのではなく平坦化することにより次工程の障害にならないようにするものである。物理・化学的研磨によると専用の製造ラインが必要であるが、孔形成直後に同じレーザー装置を用いてドロスの処理行うことで製造ラインを短縮することができる。一方で１穴ごとの処理であるため、処理速度が問題視される可能性もある。
以上、ドロスの除去について例示したが、採用可能な工法は、上記になんら限定されるものではない。
２−３．アスペクト比の調節
形成されるビアホールは、薬液処理を円滑にするために、テーパ形状であることが好ましい。具体的には、開口径に対しての底部径の比を０．２〜１．０とするのが好適である。なお、この開口径に対しての底部径の比が１．０を超える場合には、ビアホールは逆テーパ形状であり、その数値が小さければ順テーパの度合いが大きいことを示す。
一般的に、薬液処理をはじめとする湿式処理では順テーパであった方がビアホール内の液循環は容易である。しかしながら底部径の比が小さいと下層導体との接触面積が小さいことを意味し、ビアコンタクト層の接続信頼性を損なうことも一方で考えられるため、アスペクト比は好ましくは０．４〜０．８程度である必要がある。
従来のビアホールのアスペクト比（絶縁層の厚さ／ビアホール開口径）は０．５程度（例えばビアホール開口径φ１００μｍに対し、絶縁層厚５０μｍ）である。そのため、薬液処理時のビアホール内への液循環が問題にされることはあまりない。しかしながら、微小径を設計・加工する場合にはアスペクト比は１もしくは１以上となり、ビアホール内への液循環への配慮が必要である。液循環が乏しくなると、ビアホール内に空隙（ボイド）が発生しやすくなり、ビアコンタクト層の接続の信頼性を低下させることになるからである。
本実施形態では、薬液の循環を円滑に行うため、ビアホールを形成する工程の前後で、導体層の膜厚を減少させアスペクト比を低減させる。具体的な工法は、ドロス除去時と同様の処理、すなわち物理的研磨、化学的研磨、レーザー光による処理が考えられる。物理研磨および化学的研磨は、フィルム基板全面に対しての処理であるため、上面導体の膜厚を一面に減少させることができる。また、レーザー光による処理では、ビアホールの開口端のみを選択的に処理し、ビアホール毎のアスペクト比を低減させる。このような処理を用い、アスペクト比を１．５以下好ましくは１．０以下まで低減させることにより、次工程の薬液処理をサポートすることができる。
なお、製造ライン短縮化の観点から、ビアホールのアスペクト比の低減は、ドロス除去と同時に行うことが好ましい。
２−４．残渣（スミア）除去：デスミア
紫外線レーザー光によるビアホールの形成後、レーザー光が照射されても完全に除去できない樹脂残りである残渣（スミア）が、特にビアホール底部の端付近に存在する場合がある。この場合、残渣除去を行うことで、ビアコンタクト層による層間接続の信頼性を上げることができる。残渣除去はデスミアと呼ばれる。存在する残渣は非常に微量である。しかし、除去を行わないと、ビアコンタクト層による層間の接続を妨げ、信頼性を低下させる。残渣除去には乾式、湿式法がある。乾式である場合には、フッ素および酸素の混合ガスのプラズマ雰囲気中における酸素ラジカルにより残渣と化学反応させ、除去する。一方、湿式である場合には、アルカリ溶液の過マンガン酸塩により残渣を溶解させ、除去することができる。
残渣除去用の処理液は、処理速度が速いことから、湿式である過マンガン酸塩が一般的に用いられる。この方法では、酸化分解によって表面を粗面化し、アンカー効果によってめっき金属との接着性が付与される。また、樹脂表面に酸素原子を導入し、さらに極性基を導入することにより親水性を高め、めっき液の濡れ性を向上させ、接着力を向上させるものである。
また、ポリイミドを絶縁材料として使用する場合には、アルカリ処理を施せば、孔側面に露出しているポリイミドのイミド環を開環させ、カルボキシル基とアミノ基を表面に形成することができる。これにより、次工程における金属被膜形成のためのパラジウム金属との密着性を向上することができる。
デスミア後にはビアホール内に例えば金属被膜を生成し、それを電極として孔内部の壁面や底部に一定厚のめっき形成を行うことで、ビアコンタクトが完成する。ビアコンタクト層を電解めっきにより形成するためには、この導通化処理が必要である。この処理が不十分であると、ビアコンタクト層内の空隙が生ずる大きな要因となるので、注意が必要である。
２−５．導通化処理
ビアホール内の導通化処理は、ＤＰＳ（ダイレクトプレーティングシステム）と無電解銅めっきとに大別される。ＤＰＳは、例えばスズ−パラジウム系触媒、導電性ポリマー、カーボングラファイト等をビアホール内の全面に付与し、負に帯電している分子を吸着させ、続いて、還元剤により金属パラジウムに還元させる工法である。一方、無電解銅めっきは、例えばパラジウム水溶液で処理し、無電解銅めっき浴中でパラジウムが触媒核となり、銅が析出する工法である。
両者を比較すると、どちらも触媒置換型のめっき技術である。しかし、工程時間の観点では、ＤＰＳの方が工程が少なく、時間も短い工法であると言える。また、導通検査の容易性では、無電解銅めっきでは、金属被膜が一度生成され、無電解銅めっき後に検査することで、導通化処理の確認を行うことができる。ＤＰＳでは触媒を核とし、金属被膜が電解銅めっき中に形成されるので、ＤＰＳ処理後の表面抵抗の測定等により、検査が行なわれる。
２−６．電解めっき
ビアホール用孔内の導通化処理後に、フィルム基板を陰極として電解めっきが行われる。通常は、コストと生産性の観点から、電解銅めっきが選択される。この電解銅めっきは、必ず行う必要がある。電解銅めっきを行わなければ、ＤＰＳではビアコンタクトが形成できず、無電解銅めっきではめっきの析出速度が１〜３μｍ／時間であるため、そのままでは量産性に欠けるからである。電解めっきではフィルム基板と陰極として、硫酸銅を主成分とした電解浴中で電流密度を１〜４Ａ／ｄｍ２程度負荷し、数十分間電圧を負荷しつづけることで電解銅めっきが成長する。
なお、電解銅めっきにおける電流密度により、次のような差異がある。すなわち、ビアホールの形状（例えば開口径やアスペクト比）にも依存するが、高電流密度（例えば、４Ａ／ｄｍ２）により電解めっきを実行した場合には、めっきの成長が早い反面、めっき液のビアホール内循環が不十分であれば空隙となる危険性も高い。一方、低い電流密度（例えば、１Ａ／ｄｍ２）により電解めっきを実行した場合には、めっきの成長が遅い分、ビアコンタクト層内に空隙が発生する確率は低くなる反面、生産性に劣る。なお、ビアコンタクト層の品質向上及び生産性の観点から、電流密度は１〜４Ａ／ｄｍ２程度とすることが好ましい。
なお、ビアコンタクト層を形成する際に２段階以上の電流密度を用いることで、空隙発生を抑制しつつビアコンタクト形成速度を上昇させ、生産性を向上させることが可能である。例えば電流密度を、電解めっきによりビアホールのアスペクト比が１．０→０．６となるまでは１Ａ／ｄｍ２で、０．６→０．３となるまでは２Ａ／ｄｍ２で、０．３→０となるまでは４Ａ／ｄｍ２で負荷することが考えられる。ここで、アスペクト比０とはビアコンタクト層の完成を意味する。
このようにすることで、空隙発生の抑制および生産性の向上を備えた電解銅めっき法を実現することができる。
さらに、この電解めっき法を実現させるには、複数の浴槽を持つ製造ラインを用いればよく、既存のめっき装置で十分に対応可能である。加えて、以上述べた製造方法は、ビアホールの形状になんら規定されることはなく、例えば孔壁面に一定膜厚を形成するビアコンタクト形状（コンフォーマルビア）、孔内部を完全充填するビアコンタクト形状（フィルドビア）のどちらの形状でも対応可能である。
ビアホール内のめっきは、図８Ｃに示すビアホールにおいて、（ビアホールの開口径の値）÷（導体層厚＋第２のフィルムあるいは第３のフィルム厚＋配線パターン上の第１の接着層厚あるいは第２の接着層厚）、あるいは、（ビアホールの開口径の値）÷（導体層厚＋第１のフィルム厚の値）が１．５以下であると、薬液の孔内部へ入りやすく、安定してめっき形成ができる。好ましくは１．０以下としたほうが良い。
３．配線パターン形成工程
配線加工の手法として、エッチング処理を利用したサブトラクティブ法と、電解めっきを利用したセミアディティブ法がある。なお、後述する実施例で説明される具体的工程を示す図面を適宜参照するが、その内容に限定する趣旨ではない。
＜サブトラクティブ法＞
サブトラクティブ法では、ポリイミド層上の導体層とビアコンタクト層とを導通させた際、導体層上にめっき層が形成され、膜厚が大きくなってしまう（例えば、図８Ｆのめっき層２８参照）。このように膜厚の大きな導体層をエッチングにより配線加工しようとすると、サイドエッチングの影響が大きく、配線加工が困難となるから、めっき層と導体層とにソフトエッチングを施し、所望の膜厚にする必要がある。この時の膜厚は、３〜１０μｍが適当であり、膜厚のバラツキは２０％以内に抑えることが好ましい。
ソフトエッチングの処理液は、導体層の材質によって選択される。例えば、導体層及びめっき層として一般的に用いられる銅を使用した場合には、過酸化水素水＋硫酸系、または、ペルオキソ二硫酸ナトリウム、ペルオキソ二硫酸アンモニウム等のペルオキソ二硫酸塩系が考えられる。
ソフトエッチング処理の後、導体層上にレジスト層を形成し、更に当該レジスト層を所望のパターン状のマスクに形成する。図８Ｇは、後述する実施例１の配線加工工程にて形成されたレジスト層３０を示している。
このとき、めっき層の形成条件などにより、導体層とめっき層では、ソフトエッチングにより研磨される速度が異なる場合があり、ソフトエッチングにて所望の膜厚にする途中に導体層とめっき層との界面が不均一に露出した場合、ソフトエッチング後の表面状態や膜厚のムラの原因となるため、予め、導体層の膜厚を所望の膜厚よりも少なくとも０．５μｍ以上薄くなるようソフトエッチングにて膜厚を制御した後、めっき層を形成しておくことが好ましい。予め導体層の膜厚を調整するソフトエッチング工程は、レーザー加工後のドロス除去工程と兼用してもかまわない。
このレジスト層は、基本的には導体層加工時のエッチング液耐性があり、最後のレジスト層除去工程で容易に除去可能な材料を選択することが好ましい。レジスト層は、開口部の形成方法によって選択することができる。開口部に対してフォトリソグラフィー法を用いて形成する場合には、エッチング液耐性のある感光性樹脂を使用することが好ましい。具体的には、ドライフィルムレジストや液状感光性樹脂レジストが好適である。エッチング液が開口部に入りやすく、且つエッチング処理中に破損しない程度の３〜７μｍ程度の膜厚でレジスト層を形成することが可能であるからである。また、開口部をレーザ加工にて形成する場合は、レジスト層として広い範囲の樹脂を選択することができる。ただし、後工程のレジスト層除去工程の容易性を考慮すると、感光性樹脂を使用することが好ましい。
なお、必要に応じて、配線加工面と反対側の基板表面を保護する目的で、配線回路形成面とは反対面にレジスト層を形成することも可能である（すなわち、図８Ｇにおいて、導体層１３０ｂに配線加工する場合、導体層１３０ｃ上にレジスト層３０を形成してもよい）。反対面のレジスト層は、めっき液耐性があり、容易に除去可能な材料であれば、必ずしも配線加工面に形成されたレジスト層と同様のものを選択する必要は無い。
こうして形成された上記レジスト層をエッチングマスクとして、導体層にエッチング処理が施され、配線パターンが加工される（図８Ｈ参照）。このエッチング処理に使用されるエッチング液は、導体層の材質によって選択される。例えば、導体層として銅を使用した場合には、エッチング液として、一般的に塩化第二鉄液や塩化第二銅液等を使用することができる。さらに、これらのうち、エッチング処理速度やエッチング処理面の仕上がりの観点からは、塩化第二鉄液を使用することが好ましい。一方、連続運転時のエッチング液の管理の容易さと安定性の観点からは、塩化第二銅液を使用することが好ましい。
最後に、レジスト層を除去して配線回路基板を得られる（図８Ｉ参照）。
＜セミアディティブ法＞
セミアディティブ法では、まず、図９Ａに示す導体層２８、２９をソフトエッチングにより所望の膜厚まで薄膜化する。この時の膜厚は、最後の薄膜導体層除去工程でソフトエッチングにて不要部を除去するため、０．５〜３μｍが適当である、また、膜厚のバラツキは、２０％以内に抑える必要がある。なお、ソフトエッチングの処理液は、サブトラクティブ法と同様のものを使用することができる。
また、このとき、導体層２８，２９をソフトエッチングまたはエッチングにより完全に除去した後、無電解めっきにより０．５〜３μｍ程度の膜厚を有する薄膜導体層を設ける方式でもかまわない。
次に、薄膜化した導体層２８、２９上にレジスト層３０，３１を形成し（図９Ｂ参照）、レジスト層３０，３１に所望のパターン状の開口部３２ｂ，３２ｃを形成する（図９Ｃ参照）。このとき、レジスト層３０，３１は、基本的には導体層形成時のめっき液耐性があり、後のレジスト層除去工程で容易に除去可能な材料を選択する必要がある。
レジスト層３０，３１は、開口部３２ｂ，３２ｃの形成方法に応じて選択することができる。開口部３２に対してフォトリソグラフィー法を用いて形成する場合には、めっき耐性のある感光性樹脂を使用することができる。一般的には、均一な膜厚のレジスト層が得られ、プロセスを容易にできることから、ドライフィルムが好適である。また、開口部をレーザ加工にて形成する場合には、レジスト層として広い範囲の樹脂を選択することができる。ただし、後工程のレジスト層除去工程の容易性を考慮すると、感光性樹脂を使用するのが好適である。
なお、図９Ｂ、図９Ｃにおいて、例えば、導体層１３０ｂにのみ配線パターンを形成する場合（すなわち、導体層１３０ｃには配線パターンを形成しない場合）であっても、必要に応じて、導体層１３０ｃにレジスト層３１を形成する構成であってもよい。こうすることで、加工面と反対側の表面を保護することができる。この場合、導体層１３０ｃ側のレジスト層３１は、めっき液耐性があり、容易に除去可能な材料であれば、必ずしも導体層１３０ｂ側に形成したレジスト層３０と同様のものを選択する必要は無い。
次に、図９Ｄに示すように、レジスト層３０，３１の開口部内の薄膜導体層１３０ｂ、１３０ｃ上に電解めっきを施し、所望の膜厚のめっき層３３、３４を形成する。このとき、電解めっき浴は、フィルドめっき浴を使用するのが好ましい。このフィルドめっき浴とは、配線回路基板等の孔部に導体を充填する目的で、添加剤として高分子界面活性剤、４級アンモニウム塩、スルフィド部分を有する化合物等を加えた電解めっき浴である。
めっき高さは、最後の薄膜導体層除去工程にて化学研磨を用いる際に、めっき層も同時に研磨されることを考慮に入れ、所望の厚さよりも０．５〜３μｍ程度高めに形成するのが望ましい。
なお、めっき層３３、３４を形成する前に、導体層１３０ｂ、１３０ｃとめっき層の密着性を上げるため、下地処理を行うことが望ましい。これは、後のめっき工程にて、導体層１３０ｂ、１３０ｃとめっき層の密着性が低いとロール・ツー・ロール工程にてフィルムを巻き取ったときなどに、導体層１３０ｂ、１３０ｃとめっき層が剥離する恐れがあるからである。
この電解めっきの前の下地処理としては、例えば次の様な処理を行う。すなわち、希硫酸等による酸洗処理にて導体層の表面の酸化皮膜を除去する。このとき、硫酸等に活性剤等を添加した酸性クリーナーを使用し、導体層１３０ｂ、１３０ｃの酸化皮膜除去と同時にレジスト層３０，３１の開口部内に残ったレジストの残渣を除去すると、更にめっき層との密着性を高くすることができる。更に、酸洗後にソフトエッチング処理を施し、導体層１３０ｂ、１３０ｃの酸化皮膜を完全に研磨することで、めっき層との密着性を更に高めることができる。
本発明者らの実験によれば、この下地処理を施すことにより、次のめっき層形成工程で電流密度を１〜４Ａ／ｄｍ２程度にて形成しても、めっき層と導体層１３０ｂ、１３０ｃの剥離は発生しない。
次に、レジスト層３０，３１を除去し、ソフトエッチング処理にて、薄膜導体層１３０ｂ、１３０ｃの不要部を除去することで、図９Ｅに示すような多層回路配線基板４０が得られる。
サブトラクティブ法とセミアディティブ法を比較すると、サブトラクティブ法は、工程数が少なく、容易である。一方、セミアディティブ法は、サイドエッチングの影響が大きいサブトラクティブ法に比べて、より微細な配線パターンの形成に有利である。
以上述べた製造工程を経て、各層ごとに配線パターン形成手段を替えることにより、より微細なライン・アンド・スペースの配線パターンを有する多層回路配線板を容易に得ることができる。即ち、微細な配線パターンを有する層はセミアディティブ法、それ以外の層はサブトラクティブ法で加工することが望ましい。二つの方法の切り替えの判断基準は、要求される配線回路の膜厚にもよるが、例えば、配線ピッチが３０μｍ以下の場合には、セミアディティブ法を採用するのが望ましい。この範囲では、サブトラクティブ法での加工は非常に困難であるためからである。
なお、最表面の配線パターンを保護するため、又は絶縁性を付与するため、最表面に、外部接続端子を除き、絶縁性樹脂からなるソルダーマスクを設けることが好ましい。
上記製造工程の説明は、４層の多層回路配線板を製造するためのものである。さらに、より多層の回路配線基板、例えば６層の多層回路配線板を製造するためには、４層の多層回路配線板に対し、上記製造方法にて２層加えればよい。
図１０は、６層の多層回路配線板を示す断面図である。図１０において、第１のフィルム６１、第２のフィルム６２、第３のフィルム６３、第４のフィルム６５、及び第６のフィルム６６が、それぞれ間に第１の接着層７１、第２の接着層７２、第３の接着層７３、及び第４の接着層７４を介して接着されている。この場合、第１のフィルム６１の一方の面には第１の配線パターン８１、他方の面には第２の配線パターン８２が形成され、第２のフィルム６１の一方の面には第３の配線パターン８３が形成され、第３のフィルム６１の一方の面には第４の配線パターン８４が形成され、第４のフィルム６１の一方の面には第５の配線パターン８５が形成され、第５のフィルム６５の一方の面には第１の配線パターン８６が形成されている。
このようにして、６層の配線パターン８１，８２，８３，８４，８５，８６を有する６層の多層回路配線板が構成されている。
図１１及び図１２は、固定枠付きの多層回路配線板を示す。多層回路配線板を完成した後に、固定枠２１０を接着剤２３０を介して多層回路配線板に貼り合わせる。４層の多層回路配線板４０に貼り合わせた状態を図１１に、６層の多層回路配線板５０に貼り合わせた状態を図１２に示す。
以下、３つの実施例を用いて、多層回路配線板の具体的な製造方法を説明する。
実施例１
図８Ａ〜図８Ｉを参照して、実施例１を説明する。本実施例は、サブトラクティブ法を用いた多層回路配線板の製造例である。
まず、図８Ａに示すような、ポリイミド層１３１ａ（例えば２５μｍ）の両面に導体層（銅箔）１３０ａ、１３２ａ（例えば１２μｍ）を付した両面導体層付ポリイミドテープ基板であるフィルム１３ａを準備する。次いで、このフィルム１３ａに対し、紫外線レーザーにより、図８Ｂに示すように、ビアホール１９０を形成する。
このビアホール１９０に対し、ドロスの除去、及びデスミア処理を行った後、ＤＰＳおよび電解銅めっきにより、図８Ｃに示すように、フィルム１３ａの一方の面と他方の面とを導通するビアコンタクト層１９ａを形成する。なお、このように導体層（銅箔）１３０ａ、１３２ａ付きポリイミド層からなるフィルム１３ａを使用したのは、導電層（銅箔）とポリイミド層との接着が強固であり、従って接着の為の凹凸を設ける必要が無く、信号伝達を良好にできる点、及び微細な配線パターン構造を形成可能な点等からである。
続いて、フォトエッチング法により、フィルム１３ａの両面の導体層１３０ａ、１３２ａをパターニングして、配線パターン（配線回路）１７ａ、１７ｂを形成し、図８Ｃに示すように、配線パターン基板を製造する。なお、上記フォトエッチングの過程にて、当該配線パターン基板には図示していないアライメントマークが形成される。このアライメントマークは、以降の多層化工程におけるレーザー加工および露光時の加工基準となる。
次に、それぞれ間に接着層１５ｂ、１５ｃを介在させて、ポリイミド層１３１ｂ，１３１ｃ（膜厚、例えば１３μｍ）の片面に導体層１３０ｂ，１３０ｃ（例えば１２μｍ）が設けられたフィルム１３ｂ、１３ｃを、図８Ｄに示すように、フィルム１３ａのそれぞれの面に積層する。フィルム１３ｂ、１３ｃの積層は、次のようにして行われる。
即ち、表裏にポリエチレンテレフタレートの剥離フィルムが被着したゴム／エポキシ系接着層の一方の剥離フィルムを剥離して、当該接着層の接着剤層が内側を向くようにして、フィルム１３ｂ、１３ｃの一方に付着させ、例えば１８０℃、３ｋｇ／ｃｍにてラミネーターによる仮圧着を行う。
続いて、他方の剥離フィルムを剥離した後、片面導体層（銅箔）付きポリイミドテープ基板１３ｂ，１３ｃの導体層（銅箔）１３０ｂ，１３０ｃの側が外側を向くように順に配置し、ラミネーターを用い１８０℃、３ｋｇ／ｃｍで熱圧着する。この積層工程をフィルム１３ｂ、１３ｃの他方面にも同様に行った後、得られた積層基板を１５０℃で１時間加熱硬化を行う。配線回路１７ａ，１７ｂ上の接着層の厚みは５μｍである。
次に、波長３５５ｎｍの紫外線レーザー光を用いて、図８Ｄに示した多層化基板に対し、導体層１３０ｂ、１３０ｃ、ポリイミド層１３１ｂ、１３１ｃ、接着層１５ｂ、１５ｃに、それぞれ例えば２０Ｊ／ｃｍ２、２Ｊ／ｃｍ２、８Ｊ／ｃｍ２のエネルギー密度のレーザー光を照射して、図８Ｅに示すように、ビアホール１９２を形成する。照射されるパルス数は、それぞれ導体層１３０ｂ、１３０ｃに対し５パルス、ポリイミド層１３１ｂ、１３１ｃに対し１０パルス、接着層１５ｂ、１５ｃに対し５パルスである。なお、ビアホール１９２の開口径はφ３０μｍ、底部径はφ１８μｍであり、そのアスペクト比は０．６である。
このようにしてレーザー加工を行った後、ドロス除去として３０℃、２０％ペルオキソ二硫酸ナトリウム水溶液を用いた化学研磨を施す。また、デスミア処理として、７０℃、１０％過マンガン酸カリウム水溶液を用いて処理する。
スズ−パラジウムコロイド系触媒によるＤＰＳの後に、硫酸銅２２５ｇ／Ｌ、硫酸５５ｇ／Ｌ、塩素イオン６０ｍｇ／Ｌ、添加剤２０ｍＬを含む、浴温を２５℃に保った電解浴内で、電解めっきを行う。なお、浴液は、例えば５Ｌ毎分のスプレーノズルを用いて攪拌する。続いて、１Ａ／ｄｍ２の電流密度を負荷し、ビアホールのアスペクト比が０．３になるまで２０分間電解めっきを行う。さらに、アスペクト比が０になるまで２．５Ａ／ｄｍ２の電流密度を１０分間負荷して、図８Ｆに示すようなビアコンタクト１９ｂ（フィルドビア）を形成する。
続いて、３０℃の、２０％ペルオキソ二硫酸アンモニウム水溶液を、図８Ｆに示すめっき工程により導体上に余分に析出しためっき銅層２８、２９に対し、例えば約６０秒程度スプレー噴射してソフトエッチング処理し、導体層１３０ｂ、１３０ｃの膜厚を、例えば約９μｍまで減少させる。
次に、導体層の表面にポジ型液状レジストをロールコータにて塗布した後、熱風及びＩＲ乾燥炉にておよそ９０℃で、５分程度ポストベーク処理し、図８Ｇに示すような４μｍ厚のレジスト層３０ｂ，３０ｃを形成する。
次に、３０μｍピッチで並んだ線幅２０μｍの直線からなるストライプ様の回路パターンを有するフォトマスクを用いて、水銀ランプを光源とした平行光にて、レジスト層３０ｂ，３０ｃに対し、マスク密着露光処理を施す。その後、有機アルカリ系現像液にて約３０秒程度スプレー現像を行って、レジスト層３０ｂ，３０ｃの露光部分を除去し、図８Ｈに示すように、開口部３１ｂ，３１ｃを形成する。
次に、導体層１３０ｂ、１３０ｃに比重１．３６、液温５０℃の塩化第二鉄液をおよそ３０秒程度スプレー噴射し、エッチング処理を施すことで、ポリイミド層１３１ｂ上に配線パターン２１を、ポリイミド層１３１ｃ上に配線パターン２３を形成する。
最後に、レジスト層３０が設けられた基板１１１に４％水酸化ナトリウム水溶液をおよそ１５秒程度スプレー噴射し、レジスト層３０を剥離除去することで、図８Ｉに示すような多層回路配線板１１を得ることが出来る。
本多層回路配線板１１は、以上の工程から、３０μｍピッチで並んだ線幅１５μｍの直線からなるストライプ様の膜厚９μｍの回路パターンを有するものである。この回路パターンは、フォトリソグラフィーでのレイアウトによって所望のパターンにすることが可能である。また、多層回路配線板１１は、４層の回路配線（すなわち、パターン２１、パターン２３、配線パターン１７ａ、１７ｂ）を有するものである。この回路配線の層数は、必要に応じてさらに積層工程から繰り返すことで増加させることが出来、６層以上の回路配線を有する基板を製造することも可能である。
なお、本実施例で実施される全ての工程（すなわち、図８Ａ〜図８Ｉに至るまでの全ての工程）は、ロール・ツー・ロール工程により製造可能である。柔軟性のあるポリイミドフィルム等を使用しているからである。また、紫外線レーザー加工および露光は片面毎に両面を逐次加工したが、それ以外の工程はすべて両面同時形成を行うことで、製造処理速度を向上させることが可能である。
実施例２
図８Ａ〜図８Ｆ、及び図９Ａ〜図９Ｅを参照して、実施例２を説明する。本実施例は、セミアディティブ法による多層回路配線板の製造例である。
まず、図８Ａ〜図８Ｆに対応する工程で説明したように、両面にそれぞれ配線パターン１７ａ、１７ｂを形成したポリイミド層１３１ａの一方の面に導体層（銅箔）１３０ｂ付きポリイミドフィルム１３ｂを、他方の面に導体層（銅箔）１３０ｃ付きポリイミドフィルム１３ｃを、それぞれ接着層１５ｂ、１５ｃを介して積層させ、ビアコンタクト層１９ａ、１９ｂを形成して両面の導通をとる。各工程における具体的な処理は、実施例１で説明した通りである。
次に、図９Ａに示すように、銅層２８、２９にペルオキソ二硫酸ナトリウム水溶液をおよそ１２０秒程度スプレー噴射してソフトエッチング処理し、銅層２８、２９の膜厚を約１．０μｍまで減少させる。なお、このソフトエッチング処理による薄膜化の際、めっきによって形成された銅層２８、２９が溶解除去され、さらに、もとからあった銅箔の銅層１３０ｂ，１３０ｃも一部溶解されて薄膜化される。
次に、薄膜化した銅層１３０ｂ、１３０ｃの表面に１５μｍ厚のネガ型のドライフィルムレジストをロールラミネータにて加熱圧着し、図９Ｂに示すようにレジスト層３０，３１を形成する。
次に、２０μｍピッチで並んだ線幅１０μｍの直線からなるストライプ様の回路パターンを有するフォトマスクを用いて、水銀ランプを光源とした平行光にて、レジスト層３０，３１にマスク密着露光処理を施す。その後、１％炭酸ソーダにて現像を行って、レジスト層の未露光部分を除去し、図９Ｃに示すような開口部３２ｂ，３２ｃを形成する。
次に、酸性クリーナーを用い、４０℃、４分間の条件で酸洗洗浄し、更にペルオキソ二硫酸ナトリウム水溶液を１５秒程度スプレー噴射してソフトエッチング処理を行い、露出している導体層（銅箔）１３０ｂ、１３０ｃの表面を化学研磨する。
次に、レジスト層３０，３１の開口部３２ｂ，３２ｃ内の薄膜導体層上に配線形成のための電解銅めっきを電流密度２Ａ／ｄｍ２、めっき時間１０分にて施し、図９Ｄに示すような１０μｍ厚の銅めっき層３３、３４を形成する。
次に、基板に５％水酸化ナトリウム水溶液をおよそ３０秒程度スプレー噴射し、レジスト層３０，３１を剥離除去する。
最後に、ペルオキソ二硫酸ナトリウムの水溶液をおよそ９０秒程度スプレー噴射してソフトエッチング処理を行い、銅めっき層３３、３４が形成されていない導体層１３０ｂ、１３０ｃの不要部を除去する。以上の各工程を経てし、図９Ｅに示すような２０μｍピッチで並んだ線幅１０μｍの直線からなるストライプ様の回路パターンを有する多層回路配線板４０を得ることができる。
なお、各配線回路のパターンは自在であること、更なる多層化が可能であること、ロール・ツー・ロール工程により製造可能であること、紫外線レーザー加工および露光は片面毎に両面を逐次加工する工程以外は、すべて両面同時形成可能であることは、第１の実施例の多層回路配線板１１と同様である。
実施例３
図１３Ａ〜図１３Ｃを参照して実施例３を説明する。本実施例は、サブトラクティブ法とセミアディティブ法とを組み合わせて、６層の回路配線を有する多層回路配線板５０を製造する例である。
まず、実施例１で説明した方法により、図１３Ａに示すような、３０μｍピッチで並んだ線幅１５μｍの直線からなるストライプ様の配線パターンを有する４層回路基板である、多層回路配線板１１を形成する。
次に、図１３Ｂに示すように、多層回路配線板１１の一方の面に、導体層（銅箔）１３０ｄとポリイミド層１３１ｄとからなるフィルム１３ｄを、他方の面に導体層（銅箔）１３０ｅとポリイミド層１３１ｅとからなるフィルム１３ｅを、それぞれ接着層１５ｄ、１５ｅを介して積層する。
その後、図１３Ｃに示すように、実施例１と同様の手法にてフィルム１３ｄにビアホール１９ｄを、フィルム１３ｅにビアホール１９ｅをそれぞれ形成する。そして、図１３Ｄ〜１３Ｆに示すように、実施例２と同様の手法にて、めっき層４４、４５を形成する。即ち、図１３Ｄに示すように電解メッキにより銅層３４，３５を形成し、ソフトエッチング処理により銅層３４，３５の膜厚を減少させ、次いで、図１３Ｅに示すように、銅層３４，３５上にレジストパターン３６，３７を形成し、図１３Ｆに示すように、電解メッキによりめっき層４４、４５を形成する。
最後に、導体層１３０ｄ、１３０ｅを同時に配線パターンに加工する。
以上の各工程を経て、図１３Ｇに示すような、２０μｍピッチで並んだ線幅１０μｍの直線からなるストライプ様の配線パターン５０ａ、５０ｂを有する、６層の回路配線を有する多層回路配線板５０を製造することができる。
この多層回路配線板５０の製造においても、各配線回路のパターンは自在であること、更なる多層化が可能であること、ロール・ツー・ロール工程により製造可能であること、紫外線レーザー加工および露光は片面毎に両面を逐次加工する工程以外は、すべて両面同時形成可能であることは、第１の実施例の多層回路配線板１１と同様である。
なお、図１２に示すように、０．５ｍｍの銅板を所定の形状にエッチングした固定枠２１０をエポキシ樹脂系接着剤２３０にて貼り合わせることにより、固定枠付き多層回路配線板を製造することが出来る。
実施例４
図１４Ａ〜１４Ｌを参照して、実施例４について説明する。本実施例は、実施例１〜３と同様、絶縁層を導体層で挟んだフィルムを用い、その一方の面上に次々と多層配線を積み上げることにより多層回路配線板を製造する例である。各層の材質及び寸法、各処理及び各工程の条件等は、実施例１〜３と同様である。
図１４Ａに示すように、絶縁層１ａを導体層２ａ，２ｂで挟んだフィルム基材を準備する。次いで、図１４Ｂに示すように、このフィルム基材にレーザー加工によるビアホール３ａを形成する。続いて、図１４Ｃに示すように、導体層２ｂの片面にレジスト層５を形成して保護した後に、ビアホール形成時に生じた残渣を除去するデスミア処理を行い、導電性処理を施し、更に電解めっきによりビアホール３ａを充填して、めっき層４ａを形成する。
次に、めっき層４ａを化学研磨により３〜１２μｍの厚さとし、導体層２ａ及びめっき層４ａからなる導体の層厚のバラツキを２０％以下とした後、図示しないレジストパターンをマスクとしてエッチング処理することにより選択的に導体層の不要部分を除去することにより、図１４Ｄに示すように、所定のパターンの配線層６ａを形成する。
その後、図１４Ｅに示すように、配線パターン６ａを有する絶縁層１ａの面上に、一方の面に接着層７ａ、他方の面に導体層２ｃを有する絶縁層１ｂからなる接着フィルムを、導体層２ｃを外側にして積層する。次いで、図１４Ｆに示すように、接着フィルムにレーザー加工によりビアホール３ｂを形成する。
そして、ビアホール形成時に生じた残渣を除去するデスミア処理を行い、導電性処理を施し、更に電解めっきによりビアホール３ｂを充填して、図１４Ｇに示すように、めっき層４ｂを形成する。次に、めっき層４ｂを化学研磨により３〜１２μｍの厚さとし、導体層２ｃ及びめっき層４ｂからなる導体の層厚のバラツキを２０％以下とした後、図示しないレジストパターンをマスクとしてエッチング処理することにより選択的に導体層の不要部分を除去することにより、図１４Ｈに示すように、所定のパターンの配線層６ｂを形成する。
その後、図１４Ｉに示すように、配線パターン６ｂを有する絶縁層１ｂの面上に、一方の面に接着層７ｂ、他方の面に導体層２ｄを有する絶縁層１ｃからなる接着フィルムを、導体層２ｄを外側にして積層する。次いで、図１４Ｊに示すように、接着フィルムにレーザー加工によりビアホール３ｃを形成する。
そして、ビアホール形成時に生じた残渣を除去するデスミア処理を行い、導電性処理を施し、更に電解めっきによりビアホール３ｃを充填して、図１４Ｋに示すように、めっき層４ｃを形成する。次に、保護層のレジスト膜５を除去した後に、導体層２ｂ、めっき層４ｃを化学研磨により３〜１２μｍの厚さとし、導体の層厚のバラツキを２０％以下とした後、両面に形成された図示しないレジストパターンをマスクとしてエッチング処理することにより選択的に導体層の不要部分を除去することにより、図１４Ｌに示すように、所定のパターンの配線層６ｃ，６ｄを形成する。
以上の工程をロール・ツーロール方式で行うことにより、効率よく多層回路配線板を量産することが出来る。
以上述べた本発明の構成によれば、以下の効果を得ることができる。
本実施形態にて実現される多層回路配線板は、例えば絶縁層としてのポリイミド層と導体層としての銅箔とからなるフィルムを積層することで形成されている。従って、絶縁層と導体層との接着は強固であり、アンカー効果を発生させるための凹凸は非常に小さい。その結果、配線パターンの直線性を維持することが可能であり、幅方向のばらつきを防止することができるから、高密度にて信号伝達の高速化可能なものとなる。
本実施形態にて実現される多層回路配線板は、可撓性のあるフィルムを積層することで形成されている。従って、長尺基材を用い、連続的に多層回路配線板を作成するロール・ツー・ロール工程が採用でき、量産化することが可能である。
例えば、ポリイミド層と銅箔とからなるフィルムを採用した場合、微細なライン、アンド、スペースを有する配線パターンを容易に形成することが可能である。従って、従来の多層回路配線板に比して積層数を減らすことができる。その結果、小型化されたＩＣパッケージを容易に量産することが可能である。
以上、本発明を実施形態に基づき説明したが、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明に係わる多層回路配線板の製造方法によれば、微細なライン、アンド、スペースを有する配線パターンを有し、量産化可能な多層回路配線板、ＩＣパッケージ、及び多層回路配線板の製造方法を実現することができる。
【図面の簡単な説明】
図１は、ＢＧＡ構造のインターポーザに半導体素子を搭載し、プリント配線基板へ実装したＩＣパッケージの一例を示す断面図。
図２は、多層回路配線板１１、ＩＣ１２を有する、所謂第１実装レベルのＩＣパッケージ１０を示す断面図。
図３は、多層回路配線板にＩＣ１２を実装した構造の他の例を示す図。
図４は、多層回路配線板にＩＣ１２を実装した構造の他の例を示す図。
図５は、多層回路配線板にＩＣ１２を実装した構造の他の例を示す図。
図６は、多層回路配線板にＩＣ１２を実装した構造の他の例を示す図。
図７は、ロール・ツー・ロール工法を説明するための図。
図８Ａ〜８Ｉは、実施例１に係る多層回路配線板の製造方法を説明するための断面図。
図９Ａ〜９Ｅは、実施例２に係る多層回路配線板の製造方法を説明するための断面図。
図１０は、６層の多層回路配線板を示す断面図。
図１１は、固定枠付きの４層の多層回路配線板を示す断面図。
図１２は、固定枠付きの６層の多層回路配線板を示す断面図。
図１３Ａ〜１３Ｇは、実施例３に係る多層回路配線板の製造方法を説明するための断面図。
図１４Ａ〜１４Ｌは、実施例４に係る多層回路配線板の製造方法を説明するための断面図。

Claims (17)

  1. 一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、レーザ光により前記第１の導体層及び第１のフィルムを貫通し、前記第２の導体層を貫通しない第１ビアホールを形成し、
    電解めっきにより前記第１のビアホール内を充填して前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、
    前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、
    前記第１のフィルムの前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、その後又はそれと同時に前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、
    レーザ光により前記第３の導体層及び第１の絶縁層を貫通し、前記第１の配線パターンに達する第２のビアホールを形成し、
    レーザ光により前記第４の導体層及び第２の絶縁層を貫通し、前記第２の配線パターンに達する第３のビアホールを形成し、
    電解めっきにより前記第２のビアホール内及び前記第３のビアホール内を充填して、前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層及び前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３のビアコンタクト層を形成し、
    前記第３の導体層及び第４の導体層のいずれか一方にＩＣを実装するための第３の配線パターンを、前記第３の導体層及び第４の導体層の他方にプリント配線基板と電気的に接続するための第４の配線パターンを、それぞれ形成すること
    を具備する多層回路配線板の製造方法。
  2. 前記第１及び第２の配線パターンの形成、前記第１のビアコンタクト層の形成、前記第２のフィルムの前記第１のフィルムへの積層、及び前記第３のフィルムの前記第１のフィルムへの積層、前記ＩＣを実装するための配線パターンの形成、前記プリント配線基板と電気的に接続するための配線パターンの形成、前記第２のビアコンタクト層の形成、前記第３のビアコンタクト層の形成は、ロール・ツー・ロール法によって行われる請求項１に記載の方法。
  3. 前記第１、第２及び第３のビアコンタクト層の形成において、第３高調波以上の波長を有する紫外線レーザによって、ビアホールを形成し、前記紫外線レーザを用いた物理的研磨、砥粒子を用いた物理的研磨、酸処理による化学的研磨の少なくともいずれか１つの方法により、前記ビアホールの開口端に発生する飛散金属を除去し、前記ビアホールのアスペクト比を１．５以下になるように処理する請求項１に記載の方法。
  4. 前記第１、第２及び第３のビアコンタクト層形成において、第３高調波以上の波長する紫外線レーザによって、ビアホールを形成し、
    前記紫外線レーザを用いた物理的研磨により、前記ビアホールの開口端に発生する飛散金属を除去し、前記物理的研磨の前又は後に、砥粒子を用いた物理的研磨又は酸処理による化学的研磨の少なくとも１つの方法により、前記ビアホールのアスペクト比が１．５以下となるまで前記第１、第２、第３及び第４の導体層を研磨する請求項１に記載の方法。
  5. 前記第１、第２及び第３のビアコンタクト層形成において、第３高調波以上の波長する紫外線レーザによって、ビアホールを形成し、前記ビアホールの形成によって発生した残渣を除去するデスミア処理を行い、前記ビアコンタクト層用孔に導電性を持たせる処理を施し、電解めっきによりビアコンタクト層を充填する請求項１に記載の方法。
  6. 前記第１、第２及び第３のビアコンタクト層形成において、第３高調波以上の波長する紫外線レーザによって、ブラインドビアホールを形成し、前記ビアホールの形成によって発生した残渣を、過マンガン酸塩を用いたデスミア処理によって除去する請求項１に記載の方法。
  7. 前記デスミア処理の後、スズ−パラジウムコロイド系触媒、導電性ポリマー、カーボングラファイトの少なくとも一つを用いたダイレクトプレーティングシステムにより、前記ビアホールに導電性を持たせる処理を行う請求項６に記載の方法。
  8. 前記デスミア処理の後、無電解銅めっき処理により前記ビアホールに導電性を持たせる処理を行う請求項６に記載の方法。
  9. 前記第１、第２及び第３のビアコンタクト層形成において、第３高調波以上の波長を有する紫外線レーザによって、ブラインドビアコンタクト層用孔を形成し、過マンガン酸塩を用いて、前記ビアコンタクト層用孔の形成によって発生した残渣を除去するデスミア処理を行い、スズーパラジウム系触媒を用いて、前記ビアホールに導電性を持たせる処理、又は無電解めっきにより前記ビアホールに導電性を持たせる処理を施し、２段階以上の電流密度を用いた電解めっきにより、前記ブラインドビアコンタクト層用孔内部を金属で充填する請求項１に記載の方法。
  10. 前記第１の導体層への配線パターン形成、前記第２の導体層への配線パターン形成、前記第３の導体層への配線パターン形成、及び前記第４の導体層への配線パターン形成において、前記第１、第２、第３及び第４の導体層の層厚を化学研磨により３〜１２μｍとし、前記各導体層の層厚のバラツキを、前記第１、第２、第３及び第４の導体層の層厚の２０％以下とし、レジストを用いて選択的に前記第１、第２、第３及び第４の導体層の不要部分を除去し、前記第１、第２、第３及び第４の導体層に所定の配線パターンを形成するエッチング処理を施す請求項１に記載の方法。
  11. 前記第１の導体層への配線パターン形成、前記第２の導体層への配線パターン形成、前記第３の導体層への配線パターン形成、及び前記第４の導体層への配線パターン形成において、前記第１、第２、第３及び第４の導体層の層厚を化学研磨により０．５〜３μｍとし、前記各導体層の層厚のバラツキを、前記第１、第２、第３及び第４の導体層の層厚の２０％以下とし、前記第１、第２、第３及び第４の導体層を、レジストを用いて選択的に所定パターンのめっきを形成し、前記レジスト除去後、めっき形成部以外の前記第１、第２、第３及び第４の導体層を化学研磨にて除去し、前記第１、第２、第３及び第４の導体層に所定の配線パターンを形成する請求項１に記載の方法。
  12. 前記めっき形成において、レジスト形成後酸洗処理し、前記酸洗処理後、電流密度１〜４Ａ／ｄｍ２にてＣｕめっきする請求項１１に記載の方法。
  13. 一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、レーザ光により前記第１の導体層及び第１のフィルムを貫通し、前記第２の導体層を貫通しない第１ビアホールを形成し、
    電解めっきにより前記第１のビアホール内を充填して前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、
    前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、
    前記第１のフィルムの前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、その後又はそれと同時に前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、
    レーザ光により前記第３の導体層及び第１の絶縁層を貫通し、前記第１の配線パターンに達する第２のビアホールを形成し、
    レーザ光により前記第４の導体層及び第２の絶縁層を貫通し、前記第２の配線パターンに達する第３のビアホールを形成し、
    電解めっきにより前記第２のビアホール内及び第３のビアホール内を充填して、前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層及び前記前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３のビアコンタクト層を形成し、
    前記第３の導体層及び前記第４の導体層にそれぞれ第３及び第４の配線パターンを形成し、
    前記第３の配線パターン側に、第３の絶縁層と当該第３の絶縁層上に形成された第５の導体層とを有する第４のフィルムを積層し、その後又はそれと同時に前記第４の配線パターン側に、第４の絶縁層と当該第４の絶縁層上に形成された第６の導体層とを有する第５のフィルムを積層し、
    レーザ光により前記第５の導体層及び第３の絶縁層を貫通し、前記第３の配線パターンに達する第４のビアホールを形成し、
    レーザ光により前記第６の導体層及び第４の絶縁層を貫通し、前記第４の配線パターンに達する第５のビアホールを形成し、
    電解めっきにより前記第４のビアホール内及び第５のビアホール内を充填して前記第３の配線パターンと前記第５の導電層とを電気的に接続する第４のビアコンタクト層及び前記第４の配線パターンと前記第６の導電層とを電気的に接続する第５のビアコンタクト層を形成し、
    前記第５の導体層及び第６の導体層のいずれか一方にＩＣを実装するための配線パターンを、前記第５の導体層及び第６の導体層の他方にプリント配線基板と電気的に接続するための配線パターンを、それぞれ形成すること、
    を具備する多層回路配線板の製造方法。
  14. 前記第１の導体層、前記第２の導体層、前記第３の導体層、前記第４の導体層、前記第５の導体層、前記第６の導体層の各配線パターンの形成において、形成する配線パターンの配線加工ピッチが、３０μｍよりも微細な層については、当該層厚を化学研磨により０．５〜３μｍとし、当該微細な層における層厚のバラツキを２０％以下とし、当該微細な層を、レジストを用いて選択的に所定パターンのめっきを形成し、前記レジスト除去後、めっき形成部以外の前記当該微細な層を化学研磨にて除去し、前記当該微細な層に所定の配線パターンを形成し、前記当該微細な層以外の残余の層については、層厚を化学研磨により３〜１２μｍとし、層厚のバラツキを２０％以下とし、レジストを用いて選択的に前記残余の層の不要部分を除去し、前記残余の層に所定の配線パターンを形成するエッチング処理を施す請求項１３に記載の方法。
  15. （ａ）一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、レーザ光により前記第１の導体層及び第１のフィルムを貫通し、前記第２の導体層を貫通しない第１ビアホールを形成し、
    電解めっきにより前記第１のビアホール内を充填して前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、
    （ｂ）前記第１の導体層に第１の配線パターンを、前記第２の導体層に第２の配線パターンを形成し、
    （ｃ）前記第１のフィルムの前記一方の面上に、第１の絶縁層と当該第１の絶縁層上に形成された第３の導体層とを有する第２のフィルムを、当該第１の絶縁層側にて積層し、その後又はそれと同時に前記第１のフィルムの前記他方の面上に、第２の絶縁層と当該第２の絶縁層上に形成された第４の導体層とを有する第３のフィルムを、当該第２の絶縁層側にて積層し、
    （ｄ）レーザ光により前記第３の導体層及び第１の絶縁層を貫通し、前記第１の配線パターンに達する第２のビアホールを形成し、
    （ｅ）レーザ光により前記第４の導体層及び第２の絶縁層を貫通し、前記第２の配線パターンに達する第３のビアホールを形成し、
    （ｆ）電解めっきにより前記第２のビアホール内及び第３のビアホール内を充填して、前記第１の配線パターンと前記第３の導体層とを電気的に接続する第２のビアコンタクト層及び前記第２の配線パターンと前記第４の導体層とを電気的に接続する第３のビアコンタクト層を形成し、
    （ｇ）前記第３の導体層及び前記第４の導体層にそれぞれ第３及び第４の配線パターンを形成し、
    （ｊ）前記第３の配線パターン側に、第３の絶縁層と当該第３の絶縁層上に形成された第５の導体層とを有する第４のフィルムを積層し、その後又はそれと同時に前記第４の配線パターン側に、第４の絶縁層と当該第４の絶縁層上に形成された第６の導体層とを有する第５のフィルムを積層し、
    （ｋ）レーザ光により前記第５の導体層及び第３の絶縁層を貫通し、前記第３の配線パターンに達する第４のビアホールを形成し、
    （ｌ）レーザ光により前記第６の導体層及び第４の絶縁層を貫通し、前記第４の配線パターンに達する第５のビアホールを形成し、
    （ｍ）電解めっきにより前記第４のビアホール内及び第５のビアホール内を充填して、前記第３の配線パターンと前記第５の導体層とを電気的に接続する第４のビアコンタクト層及び前記第４の配線パターンと前記第６の導体層とを電気的に接続する第５のビアコンタクト層を形成し、
    （ｎ）前記（ｇ）乃至前記（ｍ）の工程を、必要な層数だけ繰り返し、
    （ｏ）前記一方の面の最も外側に位置する導体層にＩＣを実装するための配線パターンを形成し、
    （ｐ）前記他方の面の最も外側に位置する導体層にプリント配線基板と電気的に接続するための配線パターンを形成すること、
    を具備する多層回路配線板の製造方法。
  16. 前記各導体層の各配線パターンの形成において、形成する配線パターンの配線加工ピッチが、３０μｍよりも微細な層については、当該層厚を化学研磨により０．５〜３μｍとし、当該微細な層を、レジストを用いて選択的に所定パターンのめっきを形成し、前記レジスト除去後、めっき形成部以外の当該微細な層を化学研磨にて除去し、当該微細な層に所定の配線パターンを形成し、当該微細な層における層厚のバラツキを２０％以下とし、当該微細な層以外の残余の層については、層厚を化学研磨により３乃至１２μｍとし、層厚のバラツキを２０％以下とし、レジストを用いて選択的に前記残余の層の不要部分を除去し、前記残余の層に所定の配線パターンを形成するエッチング処理を施す請求項１５に記載の方法。
  17. 一方の面に第１の導体層を、他方の面に第２の導体層を有する第１のフィルムに、レーザ光により前記第１の導体層及び第１のフィルムを貫通し、前記第２の導体層を貫通しない第１ビアホールを形成し、
    電解めっきにより前記第１のビアホール内を充填して前記第１の導体層と前記第２の導体層とを電気的に接続する第１のビアコンタクト層を形成し、
    前記第１の導体層をパターニングして第１の配線パターンを形成し、
    前記第１の配線パターン上に、第１の絶縁層と第３の導体層とを有する第２のフィルムを、前記第１の絶縁層が前記第１の配線パターン上になるように積層し、
    レーザ光により前記第３の導体層及び第１の絶縁層を貫通し、前記第１の配線パターンに達する第２のビアホールを形成し、
    電解めっきにより前記第２のビアホール内を充填して前記第３の導体層と前記第１の配線パターンとを電気的に接続する第２のビアコンタクト層を形成し、
    前記第３の導体層をパターニングして第２の配線パターンを形成し、
    前記第２の配線パターン上に、第２の絶縁層と第４の導体層とを有する第３のフィルムを、前記第２の絶縁層が前記第２の配線パターン上になるように積層し、
    レーザ光により前記第４の導体層及び第２の絶縁層を貫通し、前記第２の配線パターンに達する第３のビアホールを形成し、
    電解めっきにより前記第３のビアホール内を充填して前記第４の導体層と前記第２の配線パターンとを電気的に接続する第３のビアコンタクト層を形成し、
    前記第４の導体層をパターニングして、第３の配線パターンを形成し、
    前記第２の導体層をパターニングして第４の配線パターンを形成すること
    を具備する多層回路配線板の製造方法。
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
US6972081B2 (en) * 2003-02-05 2005-12-06 Xerox Corporation Fabrication of embedded vertical spiral inductor for multichip module (MCM) package
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
US6933596B2 (en) * 2003-07-01 2005-08-23 Northrop Grumman Corporation Ultra wideband BGA
TWI310670B (en) * 2003-08-28 2009-06-01 Ibm Printed wiring board manufacturing method and printed wiring board
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
JP2005251780A (ja) * 2004-03-01 2005-09-15 Matsushita Electric Ind Co Ltd 半導体回路部品およびその製造方法
JP2005340647A (ja) * 2004-05-28 2005-12-08 Nec Compound Semiconductor Devices Ltd インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法
JP2006147854A (ja) * 2004-11-19 2006-06-08 Shinko Electric Ind Co Ltd 変換基板及びこれを用いた半導体装置
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
CN100393784C (zh) * 2004-12-08 2008-06-11 三之星机带株式会社 一种在聚酰亚胺树脂上形成无机薄膜的方法
US20060165877A1 (en) * 2004-12-27 2006-07-27 Mitsuboshi Belting Ltd. Method for forming inorganic thin film pattern on polyimide resin
US7345370B2 (en) * 2005-01-12 2008-03-18 International Business Machines Corporation Wiring patterns formed by selective metal plating
JP4558539B2 (ja) * 2005-03-09 2010-10-06 日立協和エンジニアリング株式会社 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法
TWI258848B (en) * 2005-03-18 2006-07-21 Delta Electronics Inc Packaging structure and relative manufacturing method for passive component
US20060211233A1 (en) * 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
US7287687B2 (en) * 2005-03-22 2007-10-30 I.C.A.R.D., L.L.C. System and method for regulating alcohol consumption
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
US7292055B2 (en) * 2005-04-21 2007-11-06 Endicott Interconnect Technologies, Inc. Interposer for use with test apparatus
TWI277373B (en) * 2005-09-16 2007-03-21 Foxconn Advanced Tech Inc Method of continuous producing flexible printed circuit board
CN100471362C (zh) * 2005-09-21 2009-03-18 富葵精密组件(深圳)有限公司 柔性电路板的制作方法
KR100633855B1 (ko) * 2005-09-22 2006-10-16 삼성전기주식회사 캐비티가 형성된 기판 제조 방법
WO2007058134A1 (ja) 2005-11-15 2007-05-24 Nec Corporation 半導体パッケージ、電子部品、及び電子機器
KR100640430B1 (ko) * 2005-12-14 2006-11-01 동부일렉트로닉스 주식회사 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법
KR101173859B1 (ko) * 2006-01-31 2012-08-14 삼성에스디아이 주식회사 스페이서 및 이를 구비한 전자 방출 표시 디바이스
JP2007214427A (ja) * 2006-02-10 2007-08-23 Shinko Electric Ind Co Ltd 配線基板の製造方法
US7684205B2 (en) * 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
JP4171499B2 (ja) * 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
TWI298608B (en) * 2006-05-19 2008-07-01 Foxconn Advanced Tech Inc Method for manufacturing stack via of hdi printed circuit board
US7635606B2 (en) * 2006-08-02 2009-12-22 Skyworks Solutions, Inc. Wafer level package with cavities for active devices
US20080217708A1 (en) * 2007-03-09 2008-09-11 Skyworks Solutions, Inc. Integrated passive cap in a system-in-package
JP4353263B2 (ja) * 2007-03-16 2009-10-28 セイコーエプソン株式会社 半導体装置の製造方法及び半導体装置
CN100562219C (zh) * 2007-03-23 2009-11-18 富葵精密组件(深圳)有限公司 电路板压膜装置及方法
JP5239217B2 (ja) * 2007-06-06 2013-07-17 住友金属鉱山株式会社 半導体実装基板の製造方法
US7918018B2 (en) * 2007-06-12 2011-04-05 Texas Instruments Incorporated Method of fabricating a semiconductor device
US8324728B2 (en) * 2007-11-30 2012-12-04 Skyworks Solutions, Inc. Wafer level packaging using flip chip mounting
KR100902928B1 (ko) * 2007-12-06 2009-06-15 엘지전자 주식회사 연성 필름, 그를 포함하는 표시 장치, 및 표시 장치의 제조방법
US8900931B2 (en) 2007-12-26 2014-12-02 Skyworks Solutions, Inc. In-situ cavity integrated circuit package
JPWO2009084301A1 (ja) * 2007-12-28 2011-05-12 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP5362569B2 (ja) 2007-12-28 2013-12-11 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP2009206506A (ja) * 2008-01-31 2009-09-10 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびこれを搭載した携帯機器
JP5568170B2 (ja) * 2009-02-23 2014-08-06 新光電気工業株式会社 配線基板及びその製造方法
JP5672652B2 (ja) * 2009-03-17 2015-02-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
JP5234647B2 (ja) * 2009-03-31 2013-07-10 新日鉄住金化学株式会社 複合接着フィルムおよびそれを用いた多層回路基板並びにその製造方法
US8093106B2 (en) * 2009-09-23 2012-01-10 Chipmos Technologies Inc. Method for manufacturing packaging structure
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US8278214B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
DE102010025966B4 (de) * 2010-07-02 2012-03-08 Schott Ag Interposer und Verfahren zum Herstellen von Löchern in einem Interposer
US8946904B2 (en) * 2010-08-27 2015-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate vias for heat removal from semiconductor die
JP5606268B2 (ja) * 2010-10-27 2014-10-15 日本特殊陶業株式会社 多層配線基板の製造方法
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
JP2014082334A (ja) * 2012-10-16 2014-05-08 Ibiden Co Ltd 配線板及びその製造方法
JP6029958B2 (ja) 2012-12-04 2016-11-24 新光電気工業株式会社 配線基板の製造方法
JP6044936B2 (ja) * 2013-04-24 2016-12-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板の製造方法
WO2014188945A1 (ja) * 2013-05-22 2014-11-27 三菱製紙株式会社 配線基板の製造方法
CN104349609A (zh) * 2013-08-08 2015-02-11 北大方正集团有限公司 印刷线路板及其制作方法
KR102396144B1 (ko) * 2014-08-04 2022-05-10 엘지이노텍 주식회사 글래스 인터포저 제조 방법
CN104409365B (zh) * 2014-12-23 2018-07-17 通富微电子股份有限公司 一种bga基板的制作方法
KR101688078B1 (ko) * 2015-02-02 2017-01-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP6881304B2 (ja) * 2015-07-08 2021-06-02 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
JP6672859B2 (ja) * 2016-02-09 2020-03-25 凸版印刷株式会社 配線回路基板用のコア基板の製造方法、配線回路基板の製造方法、および半導体装置の製造方法
US11043465B2 (en) * 2017-05-11 2021-06-22 Sumitomo Electric Industries, Ltd. Semiconductor device
KR102396021B1 (ko) * 2017-06-30 2022-05-09 엘지디스플레이 주식회사 구동칩이 구비된 인쇄 회로부 및 이를 포함하는 표시 장치
JP6627838B2 (ja) * 2017-09-29 2020-01-08 日亜化学工業株式会社 透光性シートの製造方法
KR20200130361A (ko) * 2018-03-09 2020-11-18 가부시키가이샤 아리사와 세이사쿠쇼 적층체 및 그의 제조 방법
JP2019169215A (ja) * 2018-03-22 2019-10-03 株式会社東芝 ディスク装置のフレキシブル配線基板およびこれを備えるディスク装置
KR102167943B1 (ko) * 2018-10-10 2020-10-20 엠에스웨이 주식회사 플렉시블 양면 전도성기재에 비아홀을 가공하는 방법
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3471631A (en) * 1968-04-03 1969-10-07 Us Air Force Fabrication of microminiature multilayer circuit boards
US5214571A (en) * 1986-12-10 1993-05-25 Miraco, Inc. Multilayer printed circuit and associated multilayer material
JP2739726B2 (ja) 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
JPH05243730A (ja) * 1992-03-03 1993-09-21 Hitachi Chem Co Ltd 印刷配線板の製造方法
DE59309575D1 (de) * 1992-06-15 1999-06-17 Heinze Dyconex Patente Verfahren zur herstellung von leiterplatten unter verwendung eines halbzeuges mit extrem dichter verdrahtung für die signalführung
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
US5346117A (en) * 1993-07-27 1994-09-13 International Business Machines Corporation Method of fabricating a parallel processor package
EP0646954A3 (en) * 1993-09-29 1997-08-27 Fujitsu Ltd One-step etching process with low defects.
CA2137861A1 (en) * 1994-02-21 1995-08-22 Walter Schmidt Process for the production of structures
US5738931A (en) * 1994-09-16 1998-04-14 Kabushiki Kaisha Toshiba Electronic device and magnetic device
US5567329A (en) * 1995-01-27 1996-10-22 Martin Marietta Corporation Method and system for fabricating a multilayer laminate for a printed wiring board, and a printed wiring board formed thereby
US5965043A (en) * 1996-11-08 1999-10-12 W. L. Gore & Associates, Inc. Method for using ultrasonic treatment in combination with UV-lasers to enable plating of high aspect ratio micro-vias
US5728666A (en) * 1996-12-19 1998-03-17 Napier International Technologies, Inc. Water-based alcohol hydroxycarboxylic peroxide compositions and their preparation
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JPH10308493A (ja) * 1997-05-08 1998-11-17 Fujitsu Ltd 半導体装置及びその製造方法並びに多層プリント基板
US5976391A (en) * 1998-01-13 1999-11-02 Ford Motor Company Continuous Flexible chemically-milled circuit assembly with multiple conductor layers and method of making same
JP3355142B2 (ja) * 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
JPH11266082A (ja) * 1998-03-17 1999-09-28 Ibiden Co Ltd 多層プリント配線板
US6039889A (en) 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
JP4712940B2 (ja) * 1999-07-12 2011-06-29 大日本印刷株式会社 電子部材の製造方法
JP3756723B2 (ja) 1999-07-27 2006-03-15 松下電工株式会社 プリント配線板の加工方法
JP3596374B2 (ja) * 1999-09-24 2004-12-02 株式会社トッパンＮｅｃサーキットソリューションズ 多層プリント配線板の製造方法
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
US6630630B1 (en) * 1999-12-14 2003-10-07 Matsushita Electric Industrial Co., Ltd. Multilayer printed wiring board and its manufacturing method
JP3892209B2 (ja) * 2000-06-22 2007-03-14 大日本印刷株式会社 プリント配線板およびその製造方法
US6734369B1 (en) * 2000-08-31 2004-05-11 International Business Machines Corporation Surface laminar circuit board having pad disposed within a through hole
JP4529262B2 (ja) * 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
US6500349B2 (en) * 2000-12-26 2002-12-31 Oak-Mitsui, Inc. Manufacture of printed circuits using single layer processing techniques
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法

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