JP4215393B2 - 集積回路の修復方法 - Google Patents
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Description
1.本発明の背景
1.1 従来の技術
1.1.1 演算機構からなる多次元マトリクス
DE19651075.9−53から、2次元または多次元に配置された複数の演算機構/セルを有するプロセッサが公知である。この種のプロセッサの計算能力は存在する演算機構の数と共に上昇する。従ってできるだけ多数の演算機構を1つのチップに集積することが試みられているが、これにより必要な面積が上昇する。面積が上昇すると、チップが製造時にすでにエラーを有していて使用できなくなる確率も同時に上昇する。同じ問題を、例えばDPGA、クレスアレイ(Kress-Arrys)、シストリッシュプロセッサ(Systolishe Prozessor)、RAWマシーンなど他の公知の形式の、マトリクス形態に配置された全ての演算機構が、演算機構を有していないデジタルシグナルプロセッサ(DSP)の場合と同じように有している。
【0002】
同時に前記形式の全ては、非常に検査が複雑かつ面倒である。すなわち欠陥の存在を検証するために、特に多数のテスト事例をセルの機能および網目化について発生し検査しなければならない。従来公知の方法、例えばBIST、境界スキャン等はテストベクトルが非常に多量であるため、組み込むのが困難であり、大きな時間と場所が必要である。
【0003】
1.1.2 標準プロセッサ
例えば公知の×86シリーズ、MIPSまたはALPHAのような標準プロセッサは複数の演算機構を有しており、これらは時間的にずらされて、またはVLIW命令により同時に制御される。将来、集積される計算ユニット(整数ユニット)と浮動小数点演算機構(浮動小数点ユニット)の数はさらに上昇するである。各演算機構を十分にテストし、十分にエラーのないものにしなければならない。
【0004】
1.2 問題
1.2.1 演算機構からなる多次元アレイ
エラー確率の上昇によってチップが大きい場合には、非常に少数のセルしか集積できないか、または破棄品の発生により製造コストが甚だしく増大する。チップが非常に大きい場合には、それ以上機能するチップを製造できないという最大面積に達する。従来の方法による検査時の時間消費によって、検査コストが大きく上昇する。組み込まれたBIST機能(Build In Self Test)は高い付加コストために非常に大きな面積を浪費する。このことはさらにコストを引き上げ、生産性を低減する。とりわけ、欠陥が本来の機能ユニットにではなく、テスト構造体に存在するという確率が大きく上昇する。
【0005】
1.2.2 標準プロセッサ
演算機構の数が上昇することにより、エラー確率も上昇する。このことにより、破棄品も増大し、そのため製造コストが上昇する。面積の増大と、これに結び付いたトランジスタ量も増大し、使用時の故障確率が上昇する。
【0006】
検査コストとBIST実現に関しては、すでに“演算機構からなる多次元アレイ”に対して述べたことが当てはまる。
【0007】
1.3 本発明による改善、課題
本発明によれば、故障したセルを正常機能のものと置換し、これにより破棄品を低減することができる。ここで置換は、チップの製造時のテストシステムを用いて行うことができ、さらには使用者側でシステムが完全に構築されていても可能である。テストベクトルをBIST原理に従ってチップ内でも、新たな方法に従い構成ユニット外でも発生することができ、これにより面積およびコストが節約される。さらに、外部の付加的な工具をそのために必要とせずにどのようにチップの欠陥を自動的に修復できるかが記載されている。全テストおよび修復はチップの運転時間中に実行することができる。
【0008】
2. 本発明の説明
2.1 本発明の詳細な説明
2.2.1 故障したセルの置換
セル群(別のDE19651075.9−53ではPAEと称される)には、付加的な、通常動作では使用されないPAEが配属される(以下、PAERと称する)。セルは、いずれかの形式の演算機構、コンフィギュレート可能な(プログラム可能な)論理セル、または任意の機能の別のコアとすることができる。PAEの群分けとPAERの配属の際には、PAEの列ごとまたは行ごとの群分けが行われる。なぜならこのことにより、網目化が簡単になるからである。将来のチップテクノロジーの観点から、3次元でのPAEの群分けを示唆しておく。PAEの入力側の前にはマルチプレクサが接続されており、これにより行/列内にある第1のPAEの入力側が行/列内にある第2のPAEの入力側に接続することができる。ここではさらに第2のPAEの入力側は第3のPAEの入力側に接続することができ、最後のPAEの入力側はPAERの入力側に接続される。このことは、第1のPAEが故障する場合、その機能を第2のPAEによって、第2のPAEの機能を第3のPAEによって・・・等々と置換し、最後のPAEの機能をPAERによって置換することを意味する。行/列内にある1つのPAEが故障すれば、その前にあるPAEは通常のように接続され、故障したPAEの箇所から全ての機能が1つのPAEだけシフトされる。例えばPAE4が故障すれば、PAE1...3はそれぞれの機能を実行し、一方、PAE5の入力マルチプレクサはこれがPAE4のデータを受け取り、PAE6の入力マルチプレクサがPAE5のデータを受け取り、そして最後にPAERの入力側が最後のPAEのデータを受け取るように接続される。
【0009】
結果を再び網目化の正しい順序で供給するために、PAEの出力側には同様にマルチプレクサが設けられている。ここでPAE1の出力マルチプレクサは、PAE1が故障していない限り、PAE1をバスに接続する。故障している場合には、PAE2の出力側をバスに接続し、PAE2の代わりにPAE3をバスに接続し、最後のPAEの代わりにPAERを接続する。故障したPAEが行/列の中央にあれば、出力のシフトは、入力側に対してすでに説明したのとまったく同じように行われる。
【0010】
とりわけコンフィギュレーション可能な論理回路およびコンフィギュレーション可能な演算機構では、コンフィギュレーションデータを伝送し、コンフィギュレーションを制御するために付加的なバスシステムが存在する。このバスシステムは、この章で称されるバスに相応して同じようにマルチプレクサを介して接続されている。同じことが、演算機構がマトリクス状に構成されている場合(例えばシストリッシュプロセッサ、SIMD等)において命令がそれぞれに演算機構に書き込まれるバスシステムに対しても当てはまる。基本的に各バスまたは各信号はマルチプレクサを介して導かれる。故障確実性への要求に応じて、例えばクロック信号を、マルチプレクサを介して供給することができ、これにより場合により生じる短絡が予防される。またはクロック信号は直接、セルに供給することもできる。なぜなら、この種の故障は回避すべきではないからである。故障確実性の段階は構造的に、各信号または各バスに対する要求に相応して、個別に設定することができる。
【0011】
2.1.1 故障したバスの置換
ゲート構造内でエラー補正するための前記の概念は、同じようにバスシステムに適用することができる。ここで複数のバス(バス1...バスn)には付加的バス(バスR)が配属される。バスの1つの故障すると(バスd)、この機能がこれの隣接バス(バス(d+1))により引き継がれる。隣接バス(バス(d+1))の機能はその隣接バス(バス(d+2))により引き継がれる、等々。ここで引き継ぐバスの方向は常に同じである。このことが、バスnがバスRにより引き継がれるまで行われる。
【0012】
マルチプレクサ構造をバスシステムに適用した場合には、既存の接続構造とデータの方向に相応して、通常のマルチプレクサ、デコーダおよびゲート、トリステートゲート、または双方向マルチプレクサが使用される。
【0013】
2.1.3 デコーダ
順次連続するマルチプレクサの2つの群が常に同じ状態を取れなければならないことは明らかである。すなわち、MUX1=MUX2=MUX3=...MUXn=状態Aであり、かつMUX(n+1)=MUX(n+2)=MUX(n+3)=...=MUXm=状態Bである。
【0014】
PAEが故障していなければ、MUX1=MUX2=MUX3=...MUXm=状態Aが当てはまる。
【0015】
第1のPAEが故障していれば、MUX1=MUX2=MUX3=...MUXm=状態Bが当てはまる。
【0016】
例えばPAE3が故障していれば、MUX1=MUX2=状態A、MUX3=MUX4=...MUXm=状態Bが当てはまる。この実施例では、PAERがPAEmに配属されている。すなわちPAERはPAEmに直接隣接している。
【0017】
従ってマルチプレクサの制御は次のように行われる。
【0018】
【表1】
【0019】
PAERがPAE1に配属されていれば、順序m...1が入れ替わる(故障したPAE1が0000...001に相応し、故障したPAEmが1111...111に相応する)。
【0020】
従って故障したPAEの番号を記憶し、これをデコーダに供給し、デコーダが上に示したテーブルに基づいてマルチプレクサの状態を制御するだけで十分である。
【0021】
2.1.4 自己テストの実行
基本的に任意のテストストラテジーをこの方法に適用することができ、ここでは次の本発明の方法が特に適すると見なされる:
PAEからなるアレイに1つまたは複数のテストアルゴリズムがロードされ、このアルゴリズムが1つまたは複数のテストベクトルを計算する。アレイのエッジにはPAEが比較器として接続され、これによりテストベクトルに基づいて計算された値が目標結果と比較される。
【0022】
計算された結果が目標結果に相応しなければ、エラーが存在する。テストデータ、すなわちテストアルゴリズム、テストベクトルおよび目標結果はここでは内部または外部メモリに存在するか、または上位のユニットからロードされる。このテストストラテジーでは、各テストアルゴリズムを少なくとも2回計算する必要があり、ここでは2回目に、比較器として構成されたPAEが別のエッジの1つ(有利には対向する)に接続され、テストアルゴリズムが全てのPAEで実行されることを保証する。
【0023】
同じように、比較器をPAEアレイの内部に配置し、左と右で(上と下)それぞれ1つのテストアルゴリズムAとBがそれぞれ1つの結果AとBを計算することも考えられる。ここで結果は比較器に供給され、一致しなければならない。テストアルゴリズムの形式に依存して、故障したPAEをエラーに基づき追跡することも、追跡しないこともできる。アルゴリズムが追跡を支援していれば、故障したPAEが存在するセル/列の相応のマルチプレクサ状態が変化され、それがマルチプレクサに供給される。テストに失敗したテストアルゴリズムは、エラーのないことを検査するために新たに実行される。構成ユニットにさらにエラーがあれば、場合により別のPAEが故障しているか否かを検査しなければならない。ここで検査アルゴリズムの実行と、エラーに適合したマルチプレクサ状態の発生は相互的に行われる。通常、1つのテストアルゴリズムを実行するだけでは不十分である。むしろ、それぞれ複数のテストベクトルによりテストされる多数の異なるテストアルゴリズムを実行しなければならない。このようにしてのみ、最大のエラー識別率が達成される。
【0024】
同時にバス網目化をテストアルゴリズムごとに変化しなければならない。これによりバスシステムも十分に検査される。テストアルゴリズムの種々の実施例については詳細には述べない。なぜならテストアルゴリズムは本発明の基本方法には重要でないからである。
【0025】
2.1.5 自己テストの内部制御
DE19651075.9−53に記載の構成素子、DPGA、クレスアレイ、シストリックプロセッサ、およびRAWマシーンのような構成ユニットは共通に、1つまたは複数のPAEが配属された集積メモリであり、演算機構の機能を決定する。
【0026】
BIST基本原理に相応して、メモリはテストアルゴリズムまたはテストベクトルを含む領域(テストMEM)だけ拡張される。ここでこのメモリは固定的にROMの形態で、または繰り返し書き込み可能な(E)EPROM、フラッシュROM,NV−ROM等の形式で構成することができる。自己テストを実行するために、メモリ箇所へテストMEM内でジャンプし、そこにファイルされたテストルーチンが実行される(内部ドライブセルフテスト=IDST)。ここでメモリの拡張部(テストMEM)と、すでに説明した比較器に対する評価ユニット以外にはチップでBISTに典型的なさらなる付加構成群は必要ない。
【0027】
2.1.6 自己テストの外部制御
メモリ拡張部(テストMEM)上の構成群と、比較器の評価ユニットを減少することにより、さらに安価でスペースの節約された変形実施例が可能である。ここでは内部テストMEMは実現されず、むしろ通常の内部メモリが外部からテストアルゴリズムとテストベクトルによりロードされる(外部ドライブセルフテスト=EDST)。すなわち、BISTテストデータは外部に移動され、通常のプログラムと見なされる。その後、テストアルゴリズムが実行される。択一的にテストアルゴリズムは、実行中にも連続的に外部メモリからロードし、デコードすることができる。単に、エラーチェックユニットだけをチップに集積すればよい。テストアルゴリズムとテストベクトルを外部からチップ内部メモリにロードするためには複数の手段がある。基本的にこの過程は、機能的に上位のCPUまたは計算ユニット(ホスト)により行うことができる。ここでは、これらがテストデータ(テストアルゴリズムおよびテストベクトル)をチップにロードし(ダウンロード)、またはチップがテストデータを自動的に外部(デュアルポート)RAMまたは固定メモリ、例えばROM、(E)EPROM、フラッシュROM、NV−ROM等からロードする。
【0028】
2.1.7 実行時間中の機能検査
従来技術によるBIST方法は、自己テストを通常のようにリセットフェーズ中だけ実行する。すなわち、チップの電圧印加(スイッチオン)の直後に実行する。これとは反対に、本明細書に記載された方法をプログラムの実行時間中にチップで実行することも可能ないし有利である。例えばチップの完全なテストをリセットフェーズ中に実行し、既存のテストデータのそれぞれ一部をアプリケーションプログラムの実行中、ないしいわゆるアイドルサイクル中に実行することができる。アイドルサイクルは、プログラムがチップで実行されない時間、ないしはチップが待機状態にある時間である。このことは、アイドルサイクル中にテストアルゴリズムの1つに内部メモリでジャンプするか、ないしは外部メモリまたはホストから構成ユニットにロードすることにより簡単に可能である。ここでは、多数の既存のテストアルゴリズムおよびテストデータから1つまたは複数を選択することができる。選択されるテストデータの数はアイドルサイクルの長さに基づいて設定することができる。新たなテストデータは、アイドルサイクルが処理すべき新たなデータの到来により、または新たに処理すべきプログラムの1つにより、または別の要請により終了するまでロードすることができる。
【0029】
別の手段は、アプリケーションプログラムの処理中にテストを実行するため、テストストラテジーをアプリケーションプログラムに固定的に組み込むことである。両方の場合とも、アレイに存在する関連データはテストアルゴリズムの呼び出し前に記憶される。データは内部メモリ領域(PACT04参照)または外部に接続されたメモリに確保しておくことができる。テストアルゴリズムを実行した後、データは通常のプログラム処理の前に書き戻される。
【0030】
実行速度を向上させるための択一的実施例は、各レジスタ(Reg−n、n∈N)の他に付加的に、テストアルゴリズムにだけ使用されるレジスタ(TestReg−n、n∈N)を実現することである。テストアルゴリズムの実行前に、マルチプレクサ/デマルチプレクサ(ゲート)を介してTestReg−nが接続され、テストに使用される。Reg−nは変化しないままである。テストアルゴリズムの実行後に、再びReg−nが接続される。
【0031】
そのデータが以降重要でなくなるセルだけを検査するようにテストストラテジーが構成されていれば、データの確保とロードを省略することができる。
【0032】
2.1.8 故障したPAEの番号の記憶
PAE(またはバス)が欠陥と識別されると、それらの番号、すなわち配属されたマルチプレクサの状態ベクトル(欠陥識別)を記憶しなければならない。これは、1つにはマルチプレクサを制御するためであり、1つにはチップの再スタート(リセット)の際に直ちに使用できるようにするためである。
【0033】
このために欠陥識別が、
1.チップ内部でプログラム可能固定メモリ((E)EPROM、フラッシュROM、NV−ROM等)に記憶され、
2.外部でプログラム可能固定メモリ((E)EPROM、フラッシュROM、NV−ROM等)に記憶され、
3.外部でホストに、実行すべきプログラム内において、そのプログラム可能固定メモリ((E)EPROM、フラッシュROM、NV−ROM等)に、または他の記憶媒体(磁気的、光学的等)に記憶される。
【0034】
2.1.9 マルチプレクサ状態の自動発生
通常は欠陥の識別の後、故障したセルが識別されたエラー特性に基づいて追跡される。このことは相応のテストアルゴリズムに、エラーを追跡するための付加的アルゴリズムが備わっている場合に限り可能である。ホストによりテストを制御する場合には、追跡がホストで実行可能である。しかしホストが存在しなければ、しばしば追跡手段を故障したチップ内に組み込むことができないか、または面倒である。解決策として、ロード可能なカウンタを各デコーダの前に組み込むことが提案される。通常の場合、カウンタには故障したPAEの番号がロードされ、これに従いデコーダはマルチプレクサの状態を前述のように制御する。どのPAEが故障しているか未知であれば、カウンタはPAE0またはPAEmから始めて、潜在的にエラーのある各PAEに応答することができる。これは、テストがそれぞれ実行された後、計数状態を1PAEだけ減分するか(PAEmから計数的に)または増分(PAE0から計数的に)し(実現形態に応じて)、このことを故障のあるPAEに達し、テストが正常に終了するまで行うのである。このようにして達した計数状態は状態ベクトルとしてマルチプレクサの制御のために記憶され、これは故障したPAEを表す。機能が正常なカウンタ状態が検出されなければ、別のエラー(場合により別の行/列またはバスエラー)が存在するか、または2つ以上のPAEが故障している。カウンタを使用する際の欠点は、全可能性を、エラーのあるPAEが発見されるまで置換しなければならないことである。
【0035】
とりわけさらなる実現コストを必要とする別の手段は、ルックアップテーブルの使用である。ルックアップテーブルは、ちょうど実行されたテストアルゴリズムと発生したエラー状態に基づき、エラーチェックで相応に欠陥のあるPAEを選択する。しかしこのためには、テストアルゴリズムとルックアップテーブルが相互に整合していなければならない。しかし整合についてはこれ以上立ち入らない。なぜなら整合は非常にチップ固有のものであり、基本原理に依存しないからである。
【0036】
2.1.10 標準プロセッサ(ペンティアム、MIPS,ALPHA等)に対する特別な構成
現在および将来のプロセッサは多数の整数ユニットおよび浮動小数点ユニットを含む。従って前記の方法を直接、この構成素子に適用することができる。前記の方法ではそれぞれ1つの付加的ユニットが実現され、場合による欠陥のために使用される。プロセッサのテストは、製造業者で、コンピュータのスタート過程で、または同じように実行時間中に行うことができる。とりわけテストをブート過程中に、すなわちリセット後の計算器のスタート時に実行すると有利である。ブート過程は、PCでいわゆるBIOSにより実行される。ここでは相応の状態ベクトルをマルチプレクサがプロセッサに、または外部メモリ、例えばPC内部でバッテリーによりバッファされたリアルタイムタイマ(RTC)にファイルすることができる。
【0037】
3. 要約
本発明の方法により、欠陥のあるユニットを正常機能のユニットと交換することができる。ユニットは本明細書では演算機構として構成されているが、一般的にはチップの任意のユニットとすることができる。同時に自己テストを簡単かつ安価に、アプリケーションプログラムの実行前または実行中に行うことができる方法が示されている。これにより故障確実性を動作時にも格段に高めることができる。このことはとりわけ故障に対してクリティカルな適用、例えば自動車、航空機、宇宙船、または軍用に対してとりわけ重要である。
【0038】
4. 図面の簡単な説明
以下の図面は、本発明の方法の実施例を説明するためのものである。
【0039】
図1は、基本回路を示す。
【0040】
図2は、PAEは故障していない。
【0041】
図3は、PAE1が故障している。
【0042】
図4は、PAEmが故障している。
【0043】
図5は、PAE3が故障している。
【0044】
図6は、PAERを有するPAEからなるアレイを示す。
【0045】
図7は、エラートレランスのあるバスシステムを示す。
【0046】
図7aは、自己テスト原理の第1の部分を示す。
【0047】
図7bは、自己テスト原理の第2の部分を示す。
【0048】
図8aは、外部ROMに集積されたEDSTを示す。
【0049】
図8bは、外部RAMに集積されたEDSTを示す。
【0050】
図9は、DE19654846.2による内部制御ユニットに組み込まれたBIST機能を備えたチップ内部メモリの実施例を示す。
【0051】
図10は、エラートレランスのある標準プロセッサの実施例を示す。
【0052】
図11は、自己テストのフローチャートである。
【0053】
図12は、新たなマルチプレクサ状態ベクトルの発生のフローチャートである。
【0054】
図13は、アイドルサイクル中の自己テストのフローチャートである。
【0055】
図14は、アプリケーションプログラムに組み込まれた自己テストのフローチャートである。
【0056】
図15は、エラー補正のためのルックアップテーブルを示す。
【0057】
図16は、エラートレランスのあるバスシステムの実施例を示す。
【0058】
図17は、レジスタReg−nをチップ内部メモリにテストアルゴリズムの実行前に確保する様子を示す。
【0059】
図18は、レジスタReg−nを外部メモリにテストアルゴリズムの実行前に確保する様子を示す。
【0060】
図19は、テストアルゴリズム実行前の、Reg−nの遮断とTestReg−nの接続を示す。
【0061】
4.1 図面の詳細な説明
図1は、エラートレランスのある回路の基本原理を示す。全てのPAE(0101)は一列に配置されており、最後のPAEには付加的なPAER(0102)が配属されている。第1のPAEの前には直列にゲート(0103)が接続されている。このゲートは、このPAEが故障している場合にこのPAEへのデータを阻止する。同じようにPAER(0102)の前にはゲート(0105)が接続されている。このゲートは、PAERが必要ない場合(または故障している場合)にこのPAERへのデータを阻止する。2つのゲート(0103と0105)はオプションであり必ずしも必要ではない。多数の個々の信号から統合される入力バス(0111)はマルチプレクサ(0104)とゲート(0103と0105)を介してPAEに導かれる。ここでデータは故障した個所からそれぞれ1PAEだけ右へ、PAERまでシフトすることができる。多数の個々の信号から統合される出力バス(0112)には同じようにマルチプレクサ(0106)が前置接続されている。これらのマルチプレクサは、故障があった場合に結果を再び1位置だけ左にシフトする。これによりエラーはバスシステム(1012全ての集合)に対して識別されない。それぞれのマルチプレクサとゲートに対する個々の制御信号(0117)は1つのバス(0110)に統合される。この信号はデコーダ(0107)により発生される。デコーダは欠陥のあるPAEの番号をユニット0108から受け取る。このユニットはレジスタまたはロード可能なカウンタとして構成されている。エラーチェックにより発生されたエラーからルックアップテーブルを使用して、欠陥のあるPAEを検出する場合、0108はレジスタとして実現され、このレジスタに故障したPAEの番号がロードされる。エラーのあるPAEが置換を介して探索されるなら、0108はロード可能なカウンタとなり、0から始まって欠陥を発見するまで可能な全てのPAEを計数する。欠陥が既知であれば、この欠陥は次のリセット過程で直接、ロード可能なカウンタへロードされる。カウンタまたはレジスタ(0108)をロードするために、ロード信号LOAD(0115)が使用される。カウンタをカウントアップするために信号COUNT(0116)がカウンタに供給される。信号0114を介してカウンタの結果が記憶のためフィードバックされる。カウンタ/レジスタの制御と時間経過の制御は図示しない状態マシン、外部ホスト、またはDE19654846.2に記載の装置に引き継がれる。
【0062】
図2には、マルチプレクサ(0104と0106)並びにゲート(0103と0105)の状態が示されている。ここではPAEは故障しておらず、PAER(0102)は使用されない。
【0063】
図3には、マルチプレクサ(0104と0106)並びにゲート(0103と0105)の状態が示されており、ここではPAE1(0301)が故障しており、PAER(0102)が使用される。
【0064】
図4には、マルチプレクサ(0104と0106)並びにゲート(0103と0105)の状態が示されており、ここではPAEm(0401)が故障しており、PAER(0102)が使用される。
【0065】
図5には、マルチプレクサ(0104と0106)並びにゲート(0103と0105)の状態が示されており、ここではPAE3(0501)が故障しており、PAER(0102)が使用される。
【0066】
図6は、PAE(0601)からなるアレイを示す。ここで各PAE列には1つのPAER(0602)が配属されており、各列は別個の制御部(0109,図1参照)を有する。ここでは複数の制御部を、列の上位のただ1つの制御部に統合することもできる。
【0067】
図7aは、アルゴリズムの可能な第1のテストを示す。ここでは複数のPAEが計算素子(0701)として構成されており、計算素子はそれぞれの演算をテストベクトルを介して実行する。ここでPAEは、任意の構成のバスシステム(0708)を介して相互に接続されている。PAE(0702)の列は比較器として構成されている。計算素子で算出された値は比較器で所定の値と比較される。2つの値が一致しなければ、エラーが存在している。比較結果はバスシステム(0705)を介してマルチプレクサ(0703)に供給される。マルチプレクサ(0703)は、これが(0702)からの比較結果を、任意に構成されたユニット(エラーチェック0706)に、エラーの検出のためおよび場合によりその評価のためにさらに送出するように接続されている。エラー評価部(0706)はその結果をバス(0707)を介してホストまたは制御中の状態マシンにさらに送出する(図1参照)。
【0068】
図7bは、PAEからなる同じマトリクスを介した第2のテストを示す。このテストは図7aと同じように実行される。実行すべきアルゴリズムは同じであり、計算すべき値も同じである。しかし、列0702のPAEが通常の計算素子として構成されており、前の図面(図7a)では演算機構として接続された第1の列のPAE(0701)が比較器(0711)として構成されている。バスシステムでのデータ流方向は180゜回転する。マルプレクサ(0703)は、(反転された)比較器(0711)の結果がエラー評価部(0706)にさらに導通されるよう接続されている。比較器の反転(0702と0711)により、各PAEを実際にその機能について検査できるようになる。反転されないとしたなら、PAE列(0702または0711)では比較器の機能しか検査されず、各任意の機能は検査されない。
【0069】
図7aと図7bに基づく別の方法を実現することが有利な場合もある。ここではマトリクスが3つの群に分割される。すなわち上側群、中央群、下側群である。上側群と下側群では結果が計算され、上側群のデータ流は下方へ、下側群のデータ流は上方へ向けられる。中央群は比較器として構成されており、上側群の計算値を下側群の計算値と比較する。通常の場合、上側群と下側群は同じ計算を実行する。比較器における結果が相違していれば、エラーが存在する。この方法でも、比較器として接続されたPAEが次のコンフィギュレーションではエラーの無いことについて十分に検査されることに注意すべきである。
【0070】
図8は、チップ(0801)をテストするための可能な接続を示す。テストデータはここでは外部に記憶されている(EDST)。
【0071】
図8aでは、テストデータが外部固定メモリ((E)PROM、ROM、フラッシュROM等)(0802)に記憶されている。データはRAM(0808)にあり、RAMを介してデータはホスト(0805)と交換される。欠陥のあるPAEを記憶するために、すなわちマルチプレクサの状態ベクトルを記憶するために、不揮発性書き込み/読み出しメモリ(NV−RAM,EEPROM、フラッシュROM等)(0807)が使用される。
【0072】
図8bでは、テストデータがホスト(0805)からRAMメモリ(0803)の一部にロードされ、そこから実行される。データはRAM(0808)にあり、RAMを介してデータはホスト(0805)と交換される。同じように、チップ自体がデータをメモリ領域(0803,0808)に、例えば大容量メモリから直接ロードすることも可能である(ホストを使用せずに)。欠陥のあるPAEを記憶するために、すなわちマルチプレクサの状態ベクトルを記憶するために、不揮発性書き込み/読み出しメモリ(NV−RAM、EEPROM、フラッシュROM等)(0807)が使用される。
【0073】
図8a/8bでチップにより発生されたエラーは構成素子から取り出され、外部で使用される(0804)。図8cでは、テストデータはステップごとにホスト(0805)からチップ(0801)へ、適切なインタフェース(0806)を使用して伝送される。チップは場合によりエラー状態(0804)を、インターフェース(0806)を通してホストに指示する。データはRAM(0808)にあり、これを介してデータはホスト(0805)と交換される。
【0074】
図9は、DE19654846.2によるチップ内部プログラムメモリないしコンフィギュレーションメモリを、本発明の方法のBIST機能で拡張した様子を示す。ここで従来技術による通常のメモリ領域(0901)は、通常はROMとして実現される固定メモリ領域(0902)により拡張される。ROMは(E)EPROM、フラッシュROM、NV−RAM等として実現することもできる。ここにはテストデータ、すなわちテストアルゴリズムとテストベクトルが記憶されている。メモリの端部には別のメモリ領域(0903)が追加されている。この別のメモリ領域の容量は小さく、欠陥のあるPAEおよび/または欠陥のあるバスのアドレスを記憶し、これらはカウンタ/レジスタ(0108)にロードされる。このメモリ領域は不揮発性書き込み/読み出しメモリ(フラッシュROM、EEPROM、NV−RAM等)として構成されている。このことにより、データをリセットの際に読み出し、修復可能なエラーが検出されるテストアルゴリズムの経過後に、このデータを瞬時のデータにより上書きすることができる。このデータは各実施形態に応じて、カウンタ(0108,バス0114)またはルックアップテーブルから送出される。
【0075】
図10は、エラー除去が実現された標準プロセッサの実施例を示す。バスインターフェース(1001)を介して従来技術によるプロセッサはその端末と接続されている。バスインターフェースには2つのマルチプレクサ(1004,1005)が配属されており、1002は2つの択一的コードキャッシュ(1004,1005)を、1003は2つの択一的コードキャッシュ(1006,007)を、それぞれキャッシュの一方だけが使用されるように制御する。このようにしてそれぞれ1つのキャッシュだけが欠陥の補償に使用され、これをマルチプレクサを介して作動することができる。コードキャッシュはマルチプレクサ(1008)を介してプロセッサのコントロールユニット(1009)に導かれる。コントロールユニットはこの実施例では1つだけ存在する。コントロールユニットにより整数演算機構(1010,1011,1012)と浮動小数点演算機構(1013,1014,1015)が制御される。ここではそれぞれ2つの演算機構が動作に使用され、第3の演算機構は演算機構のそれぞれ1つが故障した場合に使用される。双方向マルチプレクサ(1016,1017)を介してそれぞれ2つの整数演算機構がデータバス(1018)に接続され、双方向マルチプレクサ(1019,1020)を介してそれぞれ2つの浮動小数点演算機構がデータバス(1018)に接続される。データバスは双方向マルチプレクサ(1021)を介してデータキャッシュと接続されている。マルチプレクサ1003も同じように双方向に構成されている。ここでマルチプレクサの制御はすでに説明した方法に従って行われる。マルチプレクサ1002,1008,マルチプレクサ1003,1021,マルチプレクサ1016,1017,並びにマルチプレクサ1019,1020はそれぞれ独立した群を形成する。
【0076】
エラーの場合には、例としてのプロセッサ内で前記の方法に従い、データキャッシュおよびコードキャッシュ、並びにそれぞれ浮動小数点演算機構と整数演算機構を置換することができる。
【0077】
自己テストの経過が図11に示されている。ここでは変数n,n∈(1,2,...)、全てのアルゴリズムの指数、および瞬時に適用されるアルゴリズムが定義される。各アルゴリズムは、図7aに相応する第1の位置(1101)および図7bに相応する第2の反転位置(1102)に存在する。変数m、m∈(1,2,...)は、計算し比較すべきテストベクトルの指数である。各アルゴリズム内で、テストベクトルの集合が完全にテストされ、その後アルゴリズムが1101から1102へ、または1102から新たなアルゴリズム(n=n+1)へ変更される。nが最後に有効なアルゴリズムの値に達すると、テストが中止される。テストベクトルの計算(1103,1104)の間にエラーが検出されると、エラー処理が実行される。このエラー処理は図12a,bで詳細に説明する。エラー処理が成功すると、全てのアルゴリズムが新たにテストされる。これにより、新たなエラーが補正によって発生しないことが保証され、基本的に瞬時にアクティブなアルゴリズムの箇所からさらにテストを行うことができる。
【0078】
エラー処理のために2つの方法が提案される。図12aは、カウンタを介した新たなマルチプレクサ状態の発生を示す。ここで変数v、v∈(0,1,...(PAEの数))は、欠陥のあるPAEの番号である。PAEが故障していなければ、v=0が当てはまる。まずPAE1から始まって次のPAEへ、故障としてマーキングされるまでvが高められる。その後、失敗したテストが再度実行される。テストが正しく終了すれば、PAEvが故障しており、vが不揮発性書き込み/読み出しメモリ(例えば0903)に書き込まれることが保証される。テストが再度失敗すれば、テストが正しく終了するか、またはvが最後のPAEの後の位置に達するまで高められる。vが最後まで達することにより、PAEにエラーのある群を補正することができないことが証明される。これは、エラーが別の箇所(例えばバスシステム)にあるか、または2つ以上のPAEが故障しているからである。
【0079】
図12bは、時間コストの少ない手段を示す。ここではすでに説明したルックアップテーブルが組み込まれている。ルックアップテーブルは入力値として指数mとn、並びにエラーを検出した比較器の番号を受け取る。この番号は、エラーチェック(0706)からバス0707を介して送出される。ルックアップテーブルは、欠陥のあるPAEの番号vをフィードバックする。その後、失敗したテストが再度実行される。テストが正しく終了すれば、PAEvが故障しており、vが不揮発性書き込み/読み出しメモリ(例えば0903)に書き込まれることが保証される。テストが再度失敗すれば、修復不能なエラーが存在することが仮定される。通例のテストアルゴリズムでは、欠陥のあるPAEの列を識別することはできるが、行を識別することはできない。従って欠陥のあるPAEvの列は簡単に検出できるが、多数の行のどこに欠陥のあるPAEがあるかは未知である。従ってそのような場合には、図12a,bのエラー処理を、テストアルゴリズムの計算に関与した全ての行にわたって、エラーが検出されるかまたは全行が探査されるかし、エラーを補正することができなくなるまで実行する必要がある。
【0080】
図13は、アイドルサイクル中のチップテストの手段を示す。アイドルサイクルとは、その間はプログラムが実行されないサイクルである。なぜなら実行すべきアクション(例えばキーボード入力)が予期されるからである。通常この種のサイクルはプログラムコード中の待機ループによって表現される。このような待機条件が存在する場合には、待機時間中にチップのテストを実行するテストルーチンを簡単に呼び出すことができる。ただしこの場合は、予期されるアクションに対しリアルタイムで応答することはもはやできない。図11から既知の指数mとnは図13でも同じ意味を受け継ぐ。しかし指数はデータメモリにファイルされる。アレイで関連する全てのデータはテストルーチンの呼び出しの前に確保され、テストルーチンの実行後に再びレストアされる。テストルーチンの呼び出しの際に、指数はまずデータメモリからロードされる。その後、相応のアルゴリズムが相応のテストベクトルにより実行される。結果にエラーがあれば、図12a,bによるエラー処理が行われる。それ以外の場合、指数が新たに計算され、データメモリに書き戻される。続いて、さらにアイドル状態が存在しているか否か、すなわちアクションを待機しているか否かが検査される。相変わらずアイドル状態が存在していれば、テストルーチンに新たにジャンプする。ただしこの場合は、別の計算がすでに実行された指数の新たな計算に従って実行される。アイドル状態が存在しなければ、プログラムが通常のようにさらに実行される。
【0081】
図14には、図13からの可能な変形実施例が示されている。この変形実施例では、テストルーチンが直接アプリケーションプログラムから呼び出される(cal TEST_CHIP(m,n))。テストルーチンは所定の適切なポイントでアルゴリズムに呼び出される。アレイで関連する全てのデータは前もって確保され、テストルーチンの実行後にレストアされる。指数m,nは直接、呼び出しの際に共に伝送される。ルーチンTEST_CHIP内で、アルゴリズムnがデータmにより実行される。エラーテストは図11と図13に従って行われる。TEST_CHIPの終了時に指数は、図11および図13とは異なり新たに計算されない。ルーチンTEST_CHIPからのリターンジャンプにより呼び出し“call TEST_CHIP”の後の位置に直接ジャンプする。これは標準BASICの GOSUB.....RETURN と同じである。
【0082】
ルックアップテーブルの可能な制御が図15に示されている。ルックアップテーブル(1501)はROMとして実現されている。指数m,n、すなわち瞬時に実行されたテストアルゴリズムの識別子、瞬時のテストデータの識別子、並びにエラーチェックユニット(0706)の結果(0707)がROMにアドレス(1502)として供給される。ここから得られるデータは欠陥のあるPAEの番号を表す。この番号はレジスタ(0108)に伝送される。
【0083】
図16には、エラートレランスのあるバスシステムが示されている。ここでは多数の同じバス(1601)に付加的バス(1602)が配属されている。バスシステムは4つ全ての方向に端子を有する。マルチプレクサ(1603)を介して端子はバスに、バスの故障の際にこのバスの機能が隣接する(水平方向で下にある、または垂直方向で右にある)バスに引き継がれるように接続される。ここで所定のバスに接続された全てのマルチプレクサは同じ制御装置により制御される。例えばバス1601aに接続されたマルチプレクサ1603aは制御線路1604aにより制御される。制御線路1604は、図1の0109に相応するユニットにより制御される。さらなる制御およびエラー処理は基本的に前の図面で説明したのと同じである。
【0084】
図17は、チップ内部RAMまたRAM領域(1701)とセル(1702)の群との対応関係を示す。テストアルゴリズムの実行の前に、セル(1702)の内部レジスタがRAMまたはRAM領域(1701)に記憶される。テストアルゴリズムを実行した後、データはセルの内部レジスタに書き戻される。データの書き込みおよび読み出しはマルチプレクサ/ゲート(0103,0104および0105)を介して行われる。これにより欠陥のあるセルから発したデータはマルチプレクサの位置に従って、置換のために接続されたセルに書き込まれる。ユーザーアルゴリズムの経過がテスト方法によって損なわれることはない。
【0085】
図18は図17のシステムを表す。しかしチップ(1801)のセルのデータが外部メモリ(1802)に書き込まれ、外部メモリから読み出される。
【0086】
図19には、明示的なテストレジスタTestReg−nが示されている。セル(1902)の各内部レジスタReg−nには、テストアルゴリズムに対して使用されるレジスタTestReg−n(1903)が配属されている。デマルチプレクサ(ゲート)(1901)を介してどのレジスタに書き込むかが選択され、マルチプレクサ(1904)を介してどのレジスタから読み出すかが選択される。ここで(デ)マルチプレクサ(1901,1904)の制御は、通常動作時、すなわちユーザーアルゴリズムの経過中に、Reg−n(1902)が選択され、テストアルゴリズムの実行中にTestReg−n(1903)が使用されるように行われる。図19の回路は、セル内の各関連するレジスタに対して実現される。この回路の欠点は、欠陥のあるセルのデータが代替として接続されたセルで使用できないことである。この欠点を解消するために、前記の(デ)マルチプレクサ(1901,1904)によって付加的な接続が、本発明の基本原理(0103,0104および0105)に相応して実現される。これによりデータ全体を代替セルで使用することができる。
【0087】
概念定義
ユーザーアルゴリズム チップ上で走るユーザー固有のプログラム。
【0088】
出力マルチプレクサ リレーに似た回路で、PAEの出力側に接続するバスを複数のバス間で選択する。
【0089】
BIST Build In Self Test.集積回路に実現された自己テスト、すなわちテストMEMと全てのテスト機能が集積回路に含まれている。
【0090】
ブート リセット後に行われる基本プログラムのロードと基本機能の調整。
【0091】
バス 共に所定の伝送機能を満たす複数の個々の信号/個々の線路からなる束(データバス、アドレスバス...)。
【0092】
EDST External Driven Self Test.集積回路に実現された自己テストで、テストMEMが集積回路の外に接続されており、制御の一部も回路の外で行うことができる。
【0093】
入力マルチプレクサ リレーに似た回路で、PAEの入力側に接続するバスを複数のバス間で選択する。
【0094】
エラーチェック 集積構成素子内で実現された回路であり、エラーをBISTまたはEDST中に識別し、位置決めする。
【0095】
ホスト 集積回路の上位の構成群またはコンピュータ。
【0096】
アイドル プロセッサまたは類似の回路がアクションを待機し、処理を実行しない状態。
【0097】
ルックアップテーブル 固定的に定義された、任意の幅のデータ語をアドレスに基づいて送出するメモリであり、少なくともROMまたはROMに類似のメモリとして実現される。
【0098】
隣接バス 別のバスに直接隣接し、同じ構造を有するバス。
【0099】
PAE DE19651075.9−53によるプロセッシングアレイ素子。PAEは特許願DE19651075.9−53では、計算機構として示されているが、この概念は本明細書では一般的に、例えば計算機構、状態マシン、メモリである任意のセルに対して使用される。
【0100】
PAER 集積回路に付加的に実現されたセルであり、同じ構造形式の欠陥のあるセルを置換するために使用することができる。
【0101】
リセット 集積回路を所定の基本状態にもたらすセットまたはリセット。一般的に電圧の印加(スイッチオン)後に行われる。
【0102】
自己テスト 集積回路で実現される自動的なテスト方法。
【0103】
目標結果 集積回路の正当性を証明するためテストアルゴリズムから送出すべき結果。目標結果が計算と一致しなければエラーが存在する。
【0104】
テストアルゴリズム 集積構成素子をテストするアルゴリズム。全ての数学的機能および接続を検査する。
【0105】
状態マシン 複雑な演算、シーケンスをフロー制御するためのステートマシン。
【0106】
テストアルゴリズム 構造体のチップまたはセルをテストするためのプログラム。
【0107】
テストデータ すべてのテストアルゴリズム、テストベクトルおよび目標結果の集合。
【0108】
テストMEM テストデータがファイルされているメモリ。
【0109】
テストルーチン テストアルゴリズム内の個々のプログラム部分。
【0110】
テストベクトル テストアルゴリズムを実行するデータ。
【0111】
ゲート データをさらに伝送または阻止する(ゲート)スイッチ。
【0112】
セル 集積回路内のそれ自体閉じられた構成群、例えば計算機構、状態マシン、メモリ。
【図面の簡単な説明】
【図1】 基本回路の概略図。
【図2】 PAEが故障していない場合の概略図。
【図3】 PAE1が故障している場合の概略図。
【図4】 PAEmが故障している場合の概略図。
【図5】 PAE3が故障している場合の概略図。
【図6】 PAERを有するPAEからなるアレイの概略図。
【図7a】 自己テストの第1の部分を示す概略図。
【図7b】 自己テストの第2の部分を示す概略図。
【図8】 EDSTのそれぞれの実施例を示す概略図。
【図9】 BIST機能を有するチップ内部メモリの実施例の概略図。
【図10】 エラートレランスな標準プロセッサの概略図。
【図11】 自己テストのフローチャート。
【図12】 新たなマルチプレクサの状態ベクトルの発生フローチャート。
【図13】 アイドルサイクル中の自己テストのフローチャート。
【図14】 アプリケーションプログラムに組み込まれた自己テストのフローチャート。
【図15】 エラー補正のためのルックアップテーブル。
【図16】 エラートレランスなバスシステムの実施例。
【図17】 レジスタReg−nをチップ内部メモリに、テストアルゴリズムの実行前に確保する様子を示す概略図。
【図18】 レジスタReg−nを外部メモリに、テストアルゴリズムの実行前に確保する様子を示す概略図。
【図19】 テストアルゴリズム実行前のReg−nの遮断とTestReg−nの接続を示す概略図。
Claims (16)
- セルを形成する1つまたは複数の配列された構成群が少なくともそれぞれ1つの入力側と出力側を有し、当該構成群に少なくとも1つの別の同じ付加的構成群が配属されている形式の集積回路において、
該集積回路は、セルバスシステム、計算機構またはコンフィギュレート可能な論理セルであり、
前記構成群の入力側に第1の切換素子が前置接続されており、
該第1の切換素子は、入力が選択的に当該構成群またはそれぞれ後続の構成群に接続されるように構成されており、
前記出力側には別の切換素子が後置接続されており、
該別の切換素子は、出力が選択的に当該構成群またはそれぞれ後続の構成群から受け取られるように構成されており、
前記セルに関してテストベクトルを計算するテストプログラムを実施することにより集積回路のセル機能のテストが行われ、その際、セルのうちの少なくとも1つについて、テスト結果と目標結果の比較が行われ、当該比較が目標結果とテスト結果との間の不一致を示した場合には、エラーが指示され、前記構成群の1つにおいて、エラーのある構成群および/または機能セルが前記切換素子の切換によってその後続の構成群と置換され、最後の構成群は前記付加的構成群によって置換される、
ことを特徴とする集積回路。 - 制御部が設けられており、
該制御部は、全ての切換素子が同時に切り換えられるか、または切換素子の2つの群が生じるように構成されており、
1つの群内の切換素子は同時に切り換えられ、しかし2つの群は異なって切り換えられ、これにより故障のある構成群が切換素子により除外される、請求項1記載の集積回路。 - 前記制御部は、2進値を第1または第2の群回路が発生するようにデコードする、請求項1または2記載の集積回路。
- 前記制御部はデコーダを有し、
該デコーダは、切換素子群構成および切換素子回路を設定するために2進値をコーディングする、請求項2または3記載の集積回路。 - カウンタが、2進値の発生のために設けられている、請求項1から4までのいずれか1項記載の集積回路。
- ルックアップテーブルが、2進値の発生のために設けられている、請求項1から5までのいずれか1項記載の集積回路。
- 欠陥のある構成群または欠陥のある全ての構成群を表す2進値を記憶するためにメモリが設けられている、請求項1から6までのいずれか1項記載の集積回路。
- 前記メモリは、システムスタートに依存しないメモリである、請求項1から7までのいずれか1項記載の集積回路。
- 集積回路を有するセルのテスト方法において、
複数の構成群からなる集積回路に少なくとも1つの別の同じ付加的構成群を配属し、
ここで前記構成群はセルを形成し、かつ配列されており、それぞれ少なくとも1つの入力側と出力側とを有し、
構成群の入力側に第1の切換素子を前置接続し、
該第1の切換素子は、前記入力側が選択的に当該構成群またはそれぞれ後続の構成群に接続されるように構成されており、
前記出力側に別の切換素子を後置接続し、
該別の切換素子は、出力が選択的に当該構成群またはそれぞれ後続の構成群により受け取られるように構成されており、
構成群の1つにエラーが検知された場合、エラーのある構成群がその後続の構成群と、前記切換素子の接続によって置換され、最後の構成群は前記付加的構成群によって置換さ れるように構成されている、ことを特徴とする方法。 - セルアレイを次のようにしてテストする、すなわち、多数の計算を含むテストアルゴリズムを少なくとも一度、アレイ内で交換および/または反転することによりテストする、請求項9記載の方法。
- テストプログラムの実行に必要なテストデータを、集積回路の内部メモリから呼び出す、請求項9または10記載の方法。
- テスト方法をシステムスタート時に実行する、請求項9から11までのいずれか1項記載の方法。
- テスト方法を自己テスト方法として、アプリケーションプログラムの待機サイクル(アイドルサイクル)中に実行する、請求項9から12までのいずれか1項記載の方法。
- 自己テストをアプリケーションプログラムから呼び出すか、またはアプリケーションプログラムに組み込む、請求項9から13までのいずれか1項記載の方法。
- 計算機構に存在するデータを、テストアルゴリズムの実行前にチップ内部メモリに確保し、テストの終了後にメモリから再びロードする、請求項9から14までのいずれか1項記載の方法。
- 計算機構に存在するレジスタを、テストアルゴリズムの実行前に遮断し、テストに対してテストレジスタを使用し、テストの終了後にレジスタを再び接続する、請求項9から15までのいずれか1項記載の方法。
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