JP3132447B2 - Ｂｉｃｍｏｓ集積回路内に不均質なエミッタを有するバイポーラトランジスタ - Google Patents
Ｂｉｃｍｏｓ集積回路内に不均質なエミッタを有するバイポーラトランジスタInfo
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 51
- 229920005591 polysilicon Polymers 0.000 claims description 51
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 116
- 239000007943 implant Substances 0.000 description 19
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000008901 benefit Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- RILZRCJGXSFXNE-UHFFFAOYSA-N 2-[4-(trifluoromethoxy)phenyl]ethanol Chemical compound OCCC1=CC=C(OC(F)(F)F)C=C1 RILZRCJGXSFXNE-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910017214 AsGa Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Description
【０００１】
【発明の属する技術分野】本発明は、特に、バイポーラ
構成要素および相補型ＭＯＳ（ＣＭＯＳ）構成要素を含
む集積回路の製造方法に関する。このタイプの製造ライ
ンは、一般にＢＩＣＭＯＳラインと呼ばれる。
構成要素および相補型ＭＯＳ（ＣＭＯＳ）構成要素を含
む集積回路の製造方法に関する。このタイプの製造ライ
ンは、一般にＢＩＣＭＯＳラインと呼ばれる。
【０００２】
【発明が解決しようとする課題】本発明の目的は、マス
ク上に設計された素子の寸法が０．４μｍに等しいかま
たはそれよりも小さい寸法、例えば０．２から０．３５
μｍであるようなラインを提供することである。
ク上に設計された素子の寸法が０．４μｍに等しいかま
たはそれよりも小さい寸法、例えば０．２から０．３５
μｍであるようなラインを提供することである。
【０００３】本発明のより具体的な目的は、ＮＰＮ型の
バイポーラトランジスタの特性が最適化されるようなラ
イン即ち製造方法を提供することである。
バイポーラトランジスタの特性が最適化されるようなラ
イン即ち製造方法を提供することである。
【０００４】
【課題を解決するための手段】上記その他の目的を達成
するために、本発明は、Ｐ型基板上にＮ型エピタキシャ
ル層を形成し、埋込み層を少なくともバイポーラトラン
ジスタの位置に設備するステップと、バイポーラトラン
ジスタのベースエミッタ位置において開口した厚い酸化
物層を形成するステップと、第１のＰ型ドープ・ポリシ
リコン層またはアモルファス・シリコン層および第２の
酸化物層を形成するステップと、これら最後の２つの層
をバイポーラトランジスタのベースエミッタ領域の中心
において開口するステップと、第１のシリコン層中に含
まれるドーピングを下地のエピタキシャル層中に拡散さ
せて、バイポーラトランジスタの外因性ベースを形成す
るステップであって、そのステップ中に薄い酸化物層が
露出したシリコン表面上に形成されるステップと、第１
の窒化ケイ素の層を付着し、第２のポリシリコンの層を
付着し、第２のポリシリコンの層を異方性エッチングし
て、その垂直位置においてスペーサを適所に残すステッ
プと、露出した窒化ケイ素を除去し、それをスペーサの
下でオーバエッチングするステップと、露出した窒化ケ
イ素がオーバエッチングされた位置において薄い酸化物
層を除去するステップと、Ｎ型コレクタ・ドーピングを
注入するステップと、Ｐ型ドーピングを注入して、バイ
ポーラトランジスタの内因性ベースを形成するステップ
と、高度にドープされた第３のＮ型ポリシリコン層をス
ペーサの下のオーバエッチングされた領域内に浸透する
ように付着し、それを異方性エッチングして、それをこ
のオーバエッチングされた領域内の適所に残すステップ
と、第４のＮ型ドープ・ポリシリコン層を付着し、第３
および第４の層中に含まれるドーピングを拡散させて、
バイポーラトランジスタのエミッタを形成するステップ
とを含むＮＰＮ型のバイポーラトランジスタを製造する
方法を提供する。
するために、本発明は、Ｐ型基板上にＮ型エピタキシャ
ル層を形成し、埋込み層を少なくともバイポーラトラン
ジスタの位置に設備するステップと、バイポーラトラン
ジスタのベースエミッタ位置において開口した厚い酸化
物層を形成するステップと、第１のＰ型ドープ・ポリシ
リコン層またはアモルファス・シリコン層および第２の
酸化物層を形成するステップと、これら最後の２つの層
をバイポーラトランジスタのベースエミッタ領域の中心
において開口するステップと、第１のシリコン層中に含
まれるドーピングを下地のエピタキシャル層中に拡散さ
せて、バイポーラトランジスタの外因性ベースを形成す
るステップであって、そのステップ中に薄い酸化物層が
露出したシリコン表面上に形成されるステップと、第１
の窒化ケイ素の層を付着し、第２のポリシリコンの層を
付着し、第２のポリシリコンの層を異方性エッチングし
て、その垂直位置においてスペーサを適所に残すステッ
プと、露出した窒化ケイ素を除去し、それをスペーサの
下でオーバエッチングするステップと、露出した窒化ケ
イ素がオーバエッチングされた位置において薄い酸化物
層を除去するステップと、Ｎ型コレクタ・ドーピングを
注入するステップと、Ｐ型ドーピングを注入して、バイ
ポーラトランジスタの内因性ベースを形成するステップ
と、高度にドープされた第３のＮ型ポリシリコン層をス
ペーサの下のオーバエッチングされた領域内に浸透する
ように付着し、それを異方性エッチングして、それをこ
のオーバエッチングされた領域内の適所に残すステップ
と、第４のＮ型ドープ・ポリシリコン層を付着し、第３
および第４の層中に含まれるドーピングを拡散させて、
バイポーラトランジスタのエミッタを形成するステップ
とを含むＮＰＮ型のバイポーラトランジスタを製造する
方法を提供する。
【０００５】本発明の一実施形態によれば、第１の窒化
ケイ素層は、約５０ｎｍの厚さを有する。
ケイ素層は、約５０ｎｍの厚さを有する。
【０００６】本発明の一実施形態によれば、スペーサ
は、開口の脚部において約２００ｎｍの幅を有し、窒化
ケイ素層のオーバエッチングは、約１００ｎｍの幅にわ
たって実施される。
は、開口の脚部において約２００ｎｍの幅を有し、窒化
ケイ素層のオーバエッチングは、約１００ｎｍの幅にわ
たって実施される。
【０００７】本発明の一実施形態によれば、第３のポリ
シリコン層は、約１０20原子／ｃｍ3 までドープされ、
第４のポリシリコン層の１０ないし１００倍ドープされ
る。
シリコン層は、約１０20原子／ｃｍ3 までドープされ、
第４のポリシリコン層の１０ないし１００倍ドープされ
る。
【０００８】本発明の一実施形態によれば、本方法は、
第１のＰ型ドープ・ポリシリコン層またはアモルファス
・シリコン層と第２の酸化物層との間に第２の窒化ケイ
素層を付着するステップを含む。
第１のＰ型ドープ・ポリシリコン層またはアモルファス
・シリコン層と第２の酸化物層との間に第２の窒化ケイ
素層を付着するステップを含む。
【０００９】本発明の上記の目的、特徴および利点なら
びにその他について、添付の図面に関連して、本発明の
特定の実施形態についての以下の非限定的な説明におい
て詳細に論じる。
びにその他について、添付の図面に関連して、本発明の
特定の実施形態についての以下の非限定的な説明におい
て詳細に論じる。
【００１０】
【発明の実施の形態】半導体構成要素の表示の分野にお
ける慣例通り、様々な断面図は一定の縮尺で描かれてい
ない。様々な層および領域の側面寸法および交差寸法
は、図面を簡単化するために任意に拡大または縮小され
る。
ける慣例通り、様々な断面図は一定の縮尺で描かれてい
ない。様々な層および領域の側面寸法および交差寸法
は、図面を簡単化するために任意に拡大または縮小され
る。
【００１１】以下の説明では、一般に、ＣＭＯＳ構成要
素が形成される図１から図１１の左側をＣＭＯＳ側と
し、ＮＰＮ型バイポーラトランジスタが形成されるこれ
らの図面の右側をバイポーラ側とする。以下で、Ｎチャ
ネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジス
タ、ＮＰＮ型バイポーラトランジスタについて説明す
る。もちろん、実際の実施では、多数の同じ構成要素、
ならびにおそらく他のタイプの基本構成要素が同時に形
成される。
素が形成される図１から図１１の左側をＣＭＯＳ側と
し、ＮＰＮ型バイポーラトランジスタが形成されるこれ
らの図面の右側をバイポーラ側とする。以下で、Ｎチャ
ネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジス
タ、ＮＰＮ型バイポーラトランジスタについて説明す
る。もちろん、実際の実施では、多数の同じ構成要素、
ならびにおそらく他のタイプの基本構成要素が同時に形
成される。
【００１２】本発明の一態様によれば、初期ステップ
は、非常に小さい寸法（０．３５μｍ以下の最小寸法ま
たはゲート寸法）のＣＭＯＳ集積回路の製造の周知のス
テップに対応する。
は、非常に小さい寸法（０．３５μｍ以下の最小寸法ま
たはゲート寸法）のＣＭＯＳ集積回路の製造の周知のス
テップに対応する。
【００１３】図１に示すように、Ｎ型のエピタキシャル
層２を初期Ｐ型基板１上に形成する。エピタキシャル層
は、比較的薄く、例えば、約１ないし１．２μｍの厚さ
である。
層２を初期Ｐ型基板１上に形成する。エピタキシャル層
は、比較的薄く、例えば、約１ないし１．２μｍの厚さ
である。
【００１４】エピタキシャル層の成長の前に、必要なら
ば、ＣＭＯＳトランジスタのＮ型井戸またはＰ型井戸を
形成すべき領域内に適切なタイプの埋込み層を形成し、
Ｎ+型の埋込み層３をバイポーラ側に形成する。
ば、ＣＭＯＳトランジスタのＮ型井戸またはＰ型井戸を
形成すべき領域内に適切なタイプの埋込み層を形成し、
Ｎ+型の埋込み層３をバイポーラ側に形成する。
【００１５】図２に示すように、ＭＯＳ側において、Ｍ
ＯＳトランジスタの領域を、周知の技法によって形成さ
れた厚い酸化物層５内の開口によって制限する。開口内
に形成された厚い酸化物または薄い酸化物領域６中に、
Ｎ型井戸８またはＰ型井戸９を従来通り注入する。これ
らの井戸は、例えば、そのうちの１つがマスクされてい
ない領域内の厚い酸化物５中を通る一連の３つのインプ
ラントによって形成される。これらのＮチャネルまたは
Ｐチャネルは、それぞれＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタ用である。表面ド
ーピング・レベル（約１０16原子／ｃｍ3 ）は、トラン
ジスタのしきい電圧を決定する。一般的な場合、Ｐ井戸
（Ｐ+ 埋込み層に関連する）は、Ｐ基板と電気的に接触
する。ただし、少なくともいくつかのＰ井戸がＮ型の埋
込み層上に形成することもできる。Ｎ井戸は、基板Ｐ内
に現れ、Ｐ井戸のように形成されたＰ領域によって横方
向に絶縁されるので完全に絶縁される。
ＯＳトランジスタの領域を、周知の技法によって形成さ
れた厚い酸化物層５内の開口によって制限する。開口内
に形成された厚い酸化物または薄い酸化物領域６中に、
Ｎ型井戸８またはＰ型井戸９を従来通り注入する。これ
らの井戸は、例えば、そのうちの１つがマスクされてい
ない領域内の厚い酸化物５中を通る一連の３つのインプ
ラントによって形成される。これらのＮチャネルまたは
Ｐチャネルは、それぞれＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタ用である。表面ド
ーピング・レベル（約１０16原子／ｃｍ3 ）は、トラン
ジスタのしきい電圧を決定する。一般的な場合、Ｐ井戸
（Ｐ+ 埋込み層に関連する）は、Ｐ基板と電気的に接触
する。ただし、少なくともいくつかのＰ井戸がＮ型の埋
込み層上に形成することもできる。Ｎ井戸は、基板Ｐ内
に現れ、Ｐ井戸のように形成されたＰ領域によって横方
向に絶縁されるので完全に絶縁される。
【００１６】同時に、バイポーラ側において、コレクタ
・コンタクトを埋め合わせるドライブインが形成される
領域、すなわち埋込み層３に結合するコレクタ井戸１０
を厚い酸化物５内に画定する。このコレクタ井戸は、Ｎ
型井戸８を形成するために実施された少なくともいくつ
かのインプラントか、または特定のＮ+ 型インプラント
によって形成される。このコレクタ井戸は、後でＮチャ
ネルＭＯＳトランジスタのソースおよびドレインと同時
に形成することもできる。また、ＮＰＮ型バイポーラト
ランジスタのベースおよびエミッタが形成される領域１
１を厚い酸化物中に画定する。Ｎ井戸およびＰ井戸の様
々なインプラント中、この領域１１をマスクする。
・コンタクトを埋め合わせるドライブインが形成される
領域、すなわち埋込み層３に結合するコレクタ井戸１０
を厚い酸化物５内に画定する。このコレクタ井戸は、Ｎ
型井戸８を形成するために実施された少なくともいくつ
かのインプラントか、または特定のＮ+ 型インプラント
によって形成される。このコレクタ井戸は、後でＮチャ
ネルＭＯＳトランジスタのソースおよびドレインと同時
に形成することもできる。また、ＮＰＮ型バイポーラト
ランジスタのベースおよびエミッタが形成される領域１
１を厚い酸化物中に画定する。Ｎ井戸およびＰ井戸の様
々なインプラント中、この領域１１をマスクする。
【００１７】図３に示すように、ＭＯＳ側において、Ｍ
ＯＳトランジスタの絶縁されたゲート１３および１４を
従来通り形成する。第１のインプラントを実施する（Ｌ
ＤＤ）。スペーサ１５および１６を形成する。ドレイン
・インプラントおよびソース・インプラントを実施す
る。井戸８内では、インプラントはＰ型であり、井戸９
内では、インプラントはＮ型である。Ｐ井戸内のＮチャ
ネル・トランジスタのソースおよびドレインの作成と同
時に、後のコンタクト作成を改善するために高度にドー
プされたＮ型拡散１８をコレクタ井戸１０の表面におい
て実施する。
ＯＳトランジスタの絶縁されたゲート１３および１４を
従来通り形成する。第１のインプラントを実施する（Ｌ
ＤＤ）。スペーサ１５および１６を形成する。ドレイン
・インプラントおよびソース・インプラントを実施す
る。井戸８内では、インプラントはＰ型であり、井戸９
内では、インプラントはＮ型である。Ｐ井戸内のＮチャ
ネル・トランジスタのソースおよびドレインの作成と同
時に、後のコンタクト作成を改善するために高度にドー
プされたＮ型拡散１８をコレクタ井戸１０の表面におい
て実施する。
【００１８】次いで、高速熱アニールを実施する（１０
２５℃）。
２５℃）。
【００１９】その終了時にＭＯＳトランジスタの大部分
が作成されるこのステップ（可能なコンタクト作成ケイ
化およびメタライゼーションを除く）の後、ＮＰＮ型バ
イポーラトランジスタを作成する。
が作成されるこのステップ（可能なコンタクト作成ケイ
化およびメタライゼーションを除く）の後、ＮＰＮ型バ
イポーラトランジスタを作成する。
【００２０】図４に示されるステップで、化学的気相付
着によって、構造全体上に、例えば約２０ｎｍの幅を有
する酸化ケイ素層２１を含む二重保護層を付着し、その
後、例えば約３０ｎｍの厚さを有する窒化ケイ素層２２
を付着する。この層２１〜２２は、バイポーラトランジ
スタのエミッタベース領域を形成することが望まれる領
域１１内で開口する。この開口は、厚い酸化物領域上で
停止するので重要でないことに留意されたい。
着によって、構造全体上に、例えば約２０ｎｍの幅を有
する酸化ケイ素層２１を含む二重保護層を付着し、その
後、例えば約３０ｎｍの厚さを有する窒化ケイ素層２２
を付着する。この層２１〜２２は、バイポーラトランジ
スタのエミッタベース領域を形成することが望まれる領
域１１内で開口する。この開口は、厚い酸化物領域上で
停止するので重要でないことに留意されたい。
【００２１】図５に示されるステップで、構造全体上
に、例えば約２００ｎｍの幅を有するシリコン層２３を
付着し、その後、例えば約３００ｎｍの厚さを有する酸
化物２４を付着する。
に、例えば約２００ｎｍの幅を有するシリコン層２３を
付着し、その後、例えば約３００ｎｍの厚さを有する酸
化物２４を付着する。
【００２２】シリコン層２３は、後で分かるように、Ｎ
ＰＮトランジスタの外因性ベース用のドーピング・ソー
スとして使用されるので、Ｐ型にドープされなければな
らず、ベース・ポリシリコンと呼ばれる。これは、ベー
ス・ポリシリコンと呼ばれるが、任意のタイプの付着し
たシリコン層、例えば、アモルファス・シリコンでもよ
い。本発明の一態様によれば、ドープされていないポリ
シリコン層またはアモルファス・シリコン層２３をまず
付着し、その後Ｐ型ドーピングをこの層に注入すること
が好ましい。ホウ素を非常に高い用量および低いエネル
ギーのＢＦ2 （１０15ないし１０16原子／ｃｍ2 ）の形
で注入し、それにより注入されたホウ素が層の上部に集
中し、ホウ素が領域１１内の下地のシリコン基板内に注
入されないようにすることが好ましい。
ＰＮトランジスタの外因性ベース用のドーピング・ソー
スとして使用されるので、Ｐ型にドープされなければな
らず、ベース・ポリシリコンと呼ばれる。これは、ベー
ス・ポリシリコンと呼ばれるが、任意のタイプの付着し
たシリコン層、例えば、アモルファス・シリコンでもよ
い。本発明の一態様によれば、ドープされていないポリ
シリコン層またはアモルファス・シリコン層２３をまず
付着し、その後Ｐ型ドーピングをこの層に注入すること
が好ましい。ホウ素を非常に高い用量および低いエネル
ギーのＢＦ2 （１０15ないし１０16原子／ｃｍ2 ）の形
で注入し、それにより注入されたホウ素が層の上部に集
中し、ホウ素が領域１１内の下地のシリコン基板内に注
入されないようにすることが好ましい。
【００２３】図６に示されるステップで、層２３および
２４中に領域１１の中心部に開口を形成する。この開口
は、例えば０．４ないし０．８μｍの幅を有し、モノシ
リコン中に５０ｎｍ未満だけ浸透する。次いで、Ｎ型ド
ーピングを注入して、ＮＰＮトランジスタのコレクタ３
０を画定する。したがって、このコレクタは、開口上で
自己整合する。Ｎインプラントは、中程度の用量、高い
エネルギー（例えば、５００ＫｅＶのもとで、１０12な
いし１０14原子／ｃｍ2 ）において実施する。したがっ
て、後で形成される内因性ベースのそれと実質上等し
い、横方向の広がりの制限された有効なコレクタ領域が
得られる。これは、コレクタと外因性ベースとの間に小
さい浮遊容量を有するＮＰＮトランジスタを得ることに
貢献する。コレクタの輪郭が、一方では、コレクタ抵抗
とこのコレクタ中の通過時間との可能な最良の兼ね合い
を実施し、他方では、十分高いエミッタコレクタ破壊電
圧およびベースコレクタ破壊電圧（一般に４ボルト）お
よび低いベースコレクタ容量の獲得を実施するように、
インプラントを（例えば、連続インプラントによって）
最適化する。また、このコレクタ・インプラントは、Ｃ
ＭＯＳトランジスタを最適化し、次いでＮＰＮトランジ
スタの特性を独立に最適化するのに適したドーピングお
よび厚さを有する外因性エピタキシャル層２を前もって
選択することを可能にすることに留意されたい。特に、
このエピタキシャル層は、ＮＰＮトランジスタのコレク
タ層として直接使用しなければならない場合よりも厚く
することができる。
２４中に領域１１の中心部に開口を形成する。この開口
は、例えば０．４ないし０．８μｍの幅を有し、モノシ
リコン中に５０ｎｍ未満だけ浸透する。次いで、Ｎ型ド
ーピングを注入して、ＮＰＮトランジスタのコレクタ３
０を画定する。したがって、このコレクタは、開口上で
自己整合する。Ｎインプラントは、中程度の用量、高い
エネルギー（例えば、５００ＫｅＶのもとで、１０12な
いし１０14原子／ｃｍ2 ）において実施する。したがっ
て、後で形成される内因性ベースのそれと実質上等し
い、横方向の広がりの制限された有効なコレクタ領域が
得られる。これは、コレクタと外因性ベースとの間に小
さい浮遊容量を有するＮＰＮトランジスタを得ることに
貢献する。コレクタの輪郭が、一方では、コレクタ抵抗
とこのコレクタ中の通過時間との可能な最良の兼ね合い
を実施し、他方では、十分高いエミッタコレクタ破壊電
圧およびベースコレクタ破壊電圧（一般に４ボルト）お
よび低いベースコレクタ容量の獲得を実施するように、
インプラントを（例えば、連続インプラントによって）
最適化する。また、このコレクタ・インプラントは、Ｃ
ＭＯＳトランジスタを最適化し、次いでＮＰＮトランジ
スタの特性を独立に最適化するのに適したドーピングお
よび厚さを有する外因性エピタキシャル層２を前もって
選択することを可能にすることに留意されたい。特に、
このエピタキシャル層は、ＮＰＮトランジスタのコレク
タ層として直接使用しなければならない場合よりも厚く
することができる。
【００２４】図７に示すように、マスキング・レジスト
を除去した後、熱酸化を実施し、その間、約５ないし１
０ｎｍの厚さの薄い熱酸化物層３１が形成され、その
間、ポリシリコン層２３中に含まれるホウ素が下地のエ
ピタキシャル層中に拡散して、例えば約１００ｎｍの接
合深さを有する外因性ベース領域３２を形成する。次い
で、バイポーラ構造の最終アニールによってこの拡散を
完了させる。次いで、Ｐ型インプラントを酸化物３１中
に実施して、層２３および２４内の開口の中心において
内因性ベース領域３３を形成する。この内因性ベース
は、低エネルギー・ホウ素（例えば、５ＫｅＶのもとで
１０13原子／ｃｍ2 ）を用いて注入することが好まし
い。ポリシリコン２３とのコンタクトは、ポリシリコン
のホウ素が横方向に拡散することによって生じる。
を除去した後、熱酸化を実施し、その間、約５ないし１
０ｎｍの厚さの薄い熱酸化物層３１が形成され、その
間、ポリシリコン層２３中に含まれるホウ素が下地のエ
ピタキシャル層中に拡散して、例えば約１００ｎｍの接
合深さを有する外因性ベース領域３２を形成する。次い
で、バイポーラ構造の最終アニールによってこの拡散を
完了させる。次いで、Ｐ型インプラントを酸化物３１中
に実施して、層２３および２４内の開口の中心において
内因性ベース領域３３を形成する。この内因性ベース
は、低エネルギー・ホウ素（例えば、５ＫｅＶのもとで
１０13原子／ｃｍ2 ）を用いて注入することが好まし
い。ポリシリコン２３とのコンタクトは、ポリシリコン
のホウ素が横方向に拡散することによって生じる。
【００２５】次いで、ポリシリコン層（１００ｎｍ）で
覆われた薄い窒化ケイ素層（３０ｎｍ）の均一な付着を
実施する。次いで、ポリシリコン層を異方性エッチング
して、層２３および２４内に形成された開口の各側にお
いてスペーサ４３のみを残す。次いで、窒化ケイ素がポ
リシリコン・スペーサ４３によってエッチング（化学エ
ッチングまたはプラズマ・エッチング）から保護される
領域４４内にのみ適所に残るように、窒化ケイ素の均一
なエッチングを実施する。したがって、窒化物４４およ
びスペーサ４３はともに、最初に内因性ベースを画定す
るために層２３および２４内に形成した開口よりも小さ
い開口を画定する。このより小さい開口は、エミッタ開
口である。このスペーサがそれぞれ約１５０ｎｍの幅を
有する場合、この小さい開口は、約０．５μｍの幅を有
する。
覆われた薄い窒化ケイ素層（３０ｎｍ）の均一な付着を
実施する。次いで、ポリシリコン層を異方性エッチング
して、層２３および２４内に形成された開口の各側にお
いてスペーサ４３のみを残す。次いで、窒化ケイ素がポ
リシリコン・スペーサ４３によってエッチング（化学エ
ッチングまたはプラズマ・エッチング）から保護される
領域４４内にのみ適所に残るように、窒化ケイ素の均一
なエッチングを実施する。したがって、窒化物４４およ
びスペーサ４３はともに、最初に内因性ベースを画定す
るために層２３および２４内に形成した開口よりも小さ
い開口を画定する。このより小さい開口は、エミッタ開
口である。このスペーサがそれぞれ約１５０ｎｍの幅を
有する場合、この小さい開口は、約０．５μｍの幅を有
する。
【００２６】図８に示されるステップで、エミッタ・イ
ンプラント（ホウ素）中に保護層として使用され、窒化
ケイ素層用のエッチング・ストップとして使用された開
口の底部において薄い酸化物層３１を、例えば希釈した
フルオロホウ酸の浴内で慎重に掃除する。高度にドープ
されたＮ型ポリシリコン層を付着し、次いでエッチング
して、領域４６を適所に残す。例えば、このポリシリコ
ン４６の領域とベース・ポリシリコン２３の領域との間
にコンデンサが形成されるように、ドープされたポリシ
リコン層の領域を選択した場所において適所に維持する
ことができる。
ンプラント（ホウ素）中に保護層として使用され、窒化
ケイ素層用のエッチング・ストップとして使用された開
口の底部において薄い酸化物層３１を、例えば希釈した
フルオロホウ酸の浴内で慎重に掃除する。高度にドープ
されたＮ型ポリシリコン層を付着し、次いでエッチング
して、領域４６を適所に残す。例えば、このポリシリコ
ン４６の領域とベース・ポリシリコン２３の領域との間
にコンデンサが形成されるように、ドープされたポリシ
リコン層の領域を選択した場所において適所に維持する
ことができる。
【００２７】図９に示されるステップで、ベース・ポリ
シリコン層２３の各部（抵抗、コンデンサなど）を使用
して、バイポーラトランジスタのエミッタベース領域の
外側の酸化物層およびベース・ポリシリコン層２４およ
び２３を除去する。次いで、カプセル化酸化ケイ素層４
７を付着する。
シリコン層２３の各部（抵抗、コンデンサなど）を使用
して、バイポーラトランジスタのエミッタベース領域の
外側の酸化物層およびベース・ポリシリコン層２４およ
び２３を除去する。次いで、カプセル化酸化ケイ素層４
７を付着する。
【００２８】その後、アニールを実施して、ドーピング
をトランジスタのベース領域の中心においてポリシリコ
ン層４６中に浸透させて、そのＮ型エミッタ４９を形成
する。バイポーラトランジスタに関連するアニールは、
ドーピングの電気反応を保証し、約６０ｎｍの接合深さ
をもたらす。アニールは、高速熱アニール・タイプか、
またはアニール・タイプである。熱処理（３０秒、１０
００℃）は、ＭＯＳトランジスタの場合よりも軽く、し
たがって影響を及ぼさない。
をトランジスタのベース領域の中心においてポリシリコ
ン層４６中に浸透させて、そのＮ型エミッタ４９を形成
する。バイポーラトランジスタに関連するアニールは、
ドーピングの電気反応を保証し、約６０ｎｍの接合深さ
をもたらす。アニールは、高速熱アニール・タイプか、
またはアニール・タイプである。熱処理（３０秒、１０
００℃）は、ＭＯＳトランジスタの場合よりも軽く、し
たがって影響を及ぼさない。
【００２９】図１０に示されるステップで、ケイ化する
ことが望まれる活性層および／またはポリシリコン層
上、例えばＰチャネルＭＯＳトランジスタおよびバイポ
ーラトランジスタのコレクタ井戸の上のカプセル化酸化
ケイ素層４７、窒化ケイ素２２、保護酸化ケイ素層２１
を除去する。露出したモノシリコン層およびポリシリコ
ン層上に金属シリサイド５０を選択的に形成する。
ことが望まれる活性層および／またはポリシリコン層
上、例えばＰチャネルＭＯＳトランジスタおよびバイポ
ーラトランジスタのコレクタ井戸の上のカプセル化酸化
ケイ素層４７、窒化ケイ素２２、保護酸化ケイ素層２１
を除去する。露出したモノシリコン層およびポリシリコ
ン層上に金属シリサイド５０を選択的に形成する。
【００３０】図１１に示されるステップで、周知の方
法、例えばホウ素およびリンをドープしたガラス層（Ｂ
ＰＳＧ）を付着することによって絶縁平坦化層５１を付
着し、アニールし、次いでコンタクトを作成することが
望まれる位置においてこの層および可能な下地の層を開
口する。周知のように、コンタクトは、必ずしも実効領
域上に直接作成されるわけではなく、これらの実効領域
から延びる導電領域の交差延長部上に作成されることも
あるので、いくつかのコンタクトのみを示してある。し
たがって、図１１には、ＰチャネルＭＯＳトランジスタ
の１つのドレイン・コンタクト、バイポーラトランジス
タの１つのドレイン・コンタクト５３、１つのコレクタ
・コンタクト５４、１つのエミッタ・コンタクト５５、
１つのベース・コンタクト５６が示されている。
法、例えばホウ素およびリンをドープしたガラス層（Ｂ
ＰＳＧ）を付着することによって絶縁平坦化層５１を付
着し、アニールし、次いでコンタクトを作成することが
望まれる位置においてこの層および可能な下地の層を開
口する。周知のように、コンタクトは、必ずしも実効領
域上に直接作成されるわけではなく、これらの実効領域
から延びる導電領域の交差延長部上に作成されることも
あるので、いくつかのコンタクトのみを示してある。し
たがって、図１１には、ＰチャネルＭＯＳトランジスタ
の１つのドレイン・コンタクト、バイポーラトランジス
タの１つのドレイン・コンタクト５３、１つのコレクタ
・コンタクト５４、１つのエミッタ・コンタクト５５、
１つのベース・コンタクト５６が示されている。
【００３１】図１２は、図１１のバイポーラ側に対応
し、バイポーラトランジスタのエミッタベース領域をよ
り大きい縮尺で示す。
し、バイポーラトランジスタのエミッタベース領域をよ
り大きい縮尺で示す。
【００３２】特定の実施形態では、等級の一例を示すた
めに、以下の数値データを有する構造を実施することが
選択される（ただし、ｅは幅を示し、Ｃｓは均質な層の
見かけの濃度または平均濃度を示す）。 基板１：Ｃｓ＝１０15原子／ｃｍ3 エピタキシャル層２：Ｃｓ＝１０16原子／ｃｍ3 、ｅ＝
０．８〜１．４μｍ 埋込み層３：Ｃｓ＝１０20原子／ｃｍ3 酸化物５：ｅ＝０．５μｍ ＮまたはＰソースおよびドレイン：Ｃｓ＝１０20原子／
ｃｍ3 、ｅ＝０．１５μｍ
めに、以下の数値データを有する構造を実施することが
選択される（ただし、ｅは幅を示し、Ｃｓは均質な層の
見かけの濃度または平均濃度を示す）。 基板１：Ｃｓ＝１０15原子／ｃｍ3 エピタキシャル層２：Ｃｓ＝１０16原子／ｃｍ3 、ｅ＝
０．８〜１．４μｍ 埋込み層３：Ｃｓ＝１０20原子／ｃｍ3 酸化物５：ｅ＝０．５μｍ ＮまたはＰソースおよびドレイン：Ｃｓ＝１０20原子／
ｃｍ3 、ｅ＝０．１５μｍ
【００３３】上述の製造プロセスは、高精度ＣＭＯＳト
ランジスタの既存の製造ラインに完全に一致することが
好ましいが、そのコレクタ領域、内因性ベース領域、エ
ミッタ領域が自己整合したバイポーラトランジスタの実
施を可能にする。
ランジスタの既存の製造ラインに完全に一致することが
好ましいが、そのコレクタ領域、内因性ベース領域、エ
ミッタ領域が自己整合したバイポーラトランジスタの実
施を可能にする。
【００３４】このバイポーラトランジスタは、多数の利
点を有する。その性能は、ＣＭＯＳトランジスタの存在
の影響を受けない。特に、無線周波数（４０ＧＨｚ以上
のカットオフ周波数）において使用することができる。
バイポーラトランジスタは、相互コンダクタンスが非常
に高く、雑音が小さいので、アナログ用途に有用であ
る。特に、（Ｐ+ ポリシリコン中の）ベース・コンタク
トは、ベース抵抗の低減における有利かつ大きい改善を
可能にし、したがって有利な雑音ファクタＲＦが得られ
る。したがって、バイポーラトランジスタをいくつかの
ＡｓＧａトランジスタの代わりに使用すれば、コストを
下げることができ、またこのトランジスタを同じチップ
上で高性能ＣＭＯＳ回路と関連させることができる。
点を有する。その性能は、ＣＭＯＳトランジスタの存在
の影響を受けない。特に、無線周波数（４０ＧＨｚ以上
のカットオフ周波数）において使用することができる。
バイポーラトランジスタは、相互コンダクタンスが非常
に高く、雑音が小さいので、アナログ用途に有用であ
る。特に、（Ｐ+ ポリシリコン中の）ベース・コンタク
トは、ベース抵抗の低減における有利かつ大きい改善を
可能にし、したがって有利な雑音ファクタＲＦが得られ
る。したがって、バイポーラトランジスタをいくつかの
ＡｓＧａトランジスタの代わりに使用すれば、コストを
下げることができ、またこのトランジスタを同じチップ
上で高性能ＣＭＯＳ回路と関連させることができる。
【００３５】本発明は、バイポーラトランジスタの性能
をさらに改善する上述の方法の変形例を対象とする。
をさらに改善する上述の方法の変形例を対象とする。
【００３６】図１３に、図６および図７に示されるステ
ップ間の中間ステップで上述したこのバイポーラトラン
ジスタの構造を示す。すなわち、スペーサ４３は形成さ
れているが、その部分４４がスペーサ４３によって囲ま
れた窒化ケイ素層４２はまだエッチングされていない。
ップ間の中間ステップで上述したこのバイポーラトラン
ジスタの構造を示す。すなわち、スペーサ４３は形成さ
れているが、その部分４４がスペーサ４３によって囲ま
れた窒化ケイ素層４２はまだエッチングされていない。
【００３７】ポリシリコン・スペーサ４３が、開口の脚
部において約２００ｎｍの幅（横方向の長さ）を有し、
かつ窒化ケイ素層４２の厚さが約５０ｎｍ、すなわち前
の実施形態において説明したものと同じ厚さである構造
を選択する。
部において約２００ｎｍの幅（横方向の長さ）を有し、
かつ窒化ケイ素層４２の厚さが約５０ｎｍ、すなわち前
の実施形態において説明したものと同じ厚さである構造
を選択する。
【００３８】図１４に示される以下のステップで、上述
のように、窒化ケイ素層４２をエッチングする。ただ
し、このエッチングは、この場合、必ず等方的に実施し
（例えば、Ｈ３ＰＯ４化学エッチング）、窒化ケイ素が
エッチングされて、スペーサ脚部の下にリセスが形成さ
れるように継続する。それにより、例えば、開口の内部
円周の底部に１００ｎｍの幅を有する中空領域１０１が
形成される。
のように、窒化ケイ素層４２をエッチングする。ただ
し、このエッチングは、この場合、必ず等方的に実施し
（例えば、Ｈ３ＰＯ４化学エッチング）、窒化ケイ素が
エッチングされて、スペーサ脚部の下にリセスが形成さ
れるように継続する。それにより、例えば、開口の内部
円周の底部に１００ｎｍの幅を有する中空領域１０１が
形成される。
【００３９】さらに、図１４に示されるステップで、ベ
ース・インプラントを実施する。このインプラントは、
２つのステップで実施することが好ましい。一方は、垂
直インプラントであり、他方は、スペーサの形状に一致
する最大角度において斜め入射によるインプラントであ
る。それにより、ベース・コンタクト３２に結合するよ
うに延びるより浅い中心部分１０３および側部１０４を
含むベース領域が得られる。
ース・インプラントを実施する。このインプラントは、
２つのステップで実施することが好ましい。一方は、垂
直インプラントであり、他方は、スペーサの形状に一致
する最大角度において斜め入射によるインプラントであ
る。それにより、ベース・コンタクト３２に結合するよ
うに延びるより浅い中心部分１０３および側部１０４を
含むベース領域が得られる。
【００４０】図１５に示されるステップで、薄い熱酸化
物層３１を窒化物層の除去によって露出した場所でエッ
チングし、その後、例えば約１０20原子／ｃｍ3 、例え
ば５ｎｍの厚さを有するその場で高度にドープされたＮ
型ポリシリコン層を付着し、その後、この層が垂直な異
方性エッチングを受ける。それにより、このＮ型ポリシ
リコン層の部分１０５が中空領域１０１内の適所に残
る。このポリシリコン層（図示せず）の一部もスペーサ
の側の適所に残り、エミッタへのアクセスの抵抗を小さ
くするのを助ける。
物層３１を窒化物層の除去によって露出した場所でエッ
チングし、その後、例えば約１０20原子／ｃｍ3 、例え
ば５ｎｍの厚さを有するその場で高度にドープされたＮ
型ポリシリコン層を付着し、その後、この層が垂直な異
方性エッチングを受ける。それにより、このＮ型ポリシ
リコン層の部分１０５が中空領域１０１内の適所に残
る。このポリシリコン層（図示せず）の一部もスペーサ
の側の適所に残り、エミッタへのアクセスの抵抗を小さ
くするのを助ける。
【００４１】このステップを実施した後、図８から説明
した上述のステップを繰り返す。図１６に示すように、
上述のポリシリコン層４６を付着し、エッチングする。
この変形例では、このポリシリコン層４６は、ポリシリ
コン層１０５よりも少なくドープされ、例えば１０から
１００倍少なくドープされる。
した上述のステップを繰り返す。図１６に示すように、
上述のポリシリコン層４６を付着し、エッチングする。
この変形例では、このポリシリコン層４６は、ポリシリ
コン層１０５よりも少なくドープされ、例えば１０から
１００倍少なくドープされる。
【００４２】したがって、拡散の後、図示の形状を有す
るエミッタ領域、すなわちエミッタ・コンタクト・ポリ
シリコン４６に接触するより軽度にドープされた中心部
１０８および領域１０５の下のより高度にドープされた
領域１０８を有するエミッタ領域が得られる。
るエミッタ領域、すなわちエミッタ・コンタクト・ポリ
シリコン４６に接触するより軽度にドープされた中心部
１０８および領域１０５の下のより高度にドープされた
領域１０８を有するエミッタ領域が得られる。
【００４３】この後、上述のように製造ステップを継続
する。
する。
【００４４】そのような不均質にドープされたエミッタ
構造は、いくつかの利点を有する。特に、コンタクトへ
の伝導を保証するポリシリコン層のドーピングが最小限
であるので、ベースから発生する少数ホールの再結合を
回避することができる。反対に、エミッタ円周のドーピ
ングのレベルがより高いために、注入効率が向上する。
したがって、このタイプの構造は、図１から図１２に関
連して上述した構造に固有の利点を維持しながら、注入
電流を増加させ、ベース寄生電流を減少させることがで
きる。
構造は、いくつかの利点を有する。特に、コンタクトへ
の伝導を保証するポリシリコン層のドーピングが最小限
であるので、ベースから発生する少数ホールの再結合を
回避することができる。反対に、エミッタ円周のドーピ
ングのレベルがより高いために、注入効率が向上する。
したがって、このタイプの構造は、図１から図１２に関
連して上述した構造に固有の利点を維持しながら、注入
電流を増加させ、ベース寄生電流を減少させることがで
きる。
【００４５】図１６に示される構造の起こりうる欠点
は、下方領域の窒化ケイ素層４２の横方向エッチングと
同時に、この層がスペーサ４３と酸化ケイ素層２４との
境界のところで垂直方向にエッチングされることであ
る。したがって、２つのポリシリコン層２３および４６
は、数回のエッチング操作によって妨害されうるこの領
域内で互いに接近し、ベース・ポリシリコンとエミッタ
・ポリシリコンとの間で短絡の危険がある。
は、下方領域の窒化ケイ素層４２の横方向エッチングと
同時に、この層がスペーサ４３と酸化ケイ素層２４との
境界のところで垂直方向にエッチングされることであ
る。したがって、２つのポリシリコン層２３および４６
は、数回のエッチング操作によって妨害されうるこの領
域内で互いに接近し、ベース・ポリシリコンとエミッタ
・ポリシリコンとの間で短絡の危険がある。
【００４６】この欠点を回避するために、図１７に示さ
れる変形例が使用できる。この図面は、窒化ケイ素層１
１０が酸化ケイ素層２４とポリシリコン層２３との境界
のところで形成されていることを除いて、図１６と同じ
である。これには、窒化ケイ素層４２を付着したとき
に、この窒化ケイ素層４２が窒化ケイ素層１１０の隣接
する縁部と溶接されやすいという利点がある。したがっ
て、ポリシリコン層２３とポリシリコン層４６との間の
起こりうる短絡の危険がかなり小さくなる。
れる変形例が使用できる。この図面は、窒化ケイ素層１
１０が酸化ケイ素層２４とポリシリコン層２３との境界
のところで形成されていることを除いて、図１６と同じ
である。これには、窒化ケイ素層４２を付着したとき
に、この窒化ケイ素層４２が窒化ケイ素層１１０の隣接
する縁部と溶接されやすいという利点がある。したがっ
て、ポリシリコン層２３とポリシリコン層４６との間の
起こりうる短絡の危険がかなり小さくなる。
【００４７】当業者なら、本発明によるラインを使用し
ながら、他の構成要素を考案することができ、またこの
ラインにいくつかの変更、修正、改良を加えることがで
きることが理解できよう。特に、表示された数値は、例
として示したものにすぎず、例として表示した各材料の
代わりに、同じ機能（例えば、他の材料に対するエッチ
ング選択度）を有する他の材料を使用することができ
る。さらに、ある導電型または他の導電型の埋込み層を
使用して、あるいは使用せずに様々な主要な構成要素を
実施することができる。
ながら、他の構成要素を考案することができ、またこの
ラインにいくつかの変更、修正、改良を加えることがで
きることが理解できよう。特に、表示された数値は、例
として示したものにすぎず、例として表示した各材料の
代わりに、同じ機能（例えば、他の材料に対するエッチ
ング選択度）を有する他の材料を使用することができ
る。さらに、ある導電型または他の導電型の埋込み層を
使用して、あるいは使用せずに様々な主要な構成要素を
実施することができる。
【００４８】そのような変更、修正、改良は、この開示
の一部となるものであり、本発明の精神および範囲内に
入るものとする。したがって、上記の説明は、例示的な
ものにすぎず、限定的なものではない。本発明は、首記
の請求の範囲およびその同等物に定義されるときのみ限
定される。
の一部となるものであり、本発明の精神および範囲内に
入るものとする。したがって、上記の説明は、例示的な
ものにすぎず、限定的なものではない。本発明は、首記
の請求の範囲およびその同等物に定義されるときのみ限
定される。
【図１】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図２】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図３】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図４】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図５】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図６】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図７】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図８】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図９】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
ＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタの
一実施形態の製造の一ステップを示す簡略化した断面図
である。
【図１０】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ
の一実施形態の製造の一ステップを示す簡略化した断面
図である。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ
の一実施形態の製造の一ステップを示す簡略化した断面
図である。
【図１１】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ
の一実施形態の製造の一ステップを示す簡略化した断面
図である。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ
の一実施形態の製造の一ステップを示す簡略化した断面
図である。
【図１２】図１から図１１に示される方法によって得ら
れるＮＰＮ型バイポーラトランジスタの拡大図である。
れるＮＰＮ型バイポーラトランジスタの拡大図である。
【図１３】本発明によるＮＰＮ型の代替バイポーラトラ
ンジスタの製造ステップを示す図である。
ンジスタの製造ステップを示す図である。
【図１４】本発明によるＮＰＮ型の代替バイポーラトラ
ンジスタの製造ステップを示す図である。
ンジスタの製造ステップを示す図である。
【図１５】本発明によるＮＰＮ型の代替バイポーラトラ
ンジスタの製造ステップを示す図である。
ンジスタの製造ステップを示す図である。
【図１６】本発明によるＮＰＮ型の代替バイポーラトラ
ンジスタの製造ステップを示す図である。
ンジスタの製造ステップを示す図である。
【図１７】本発明によるＮＰＮ型の代替バイポーラトラ
ンジスタの製造ステップを示す図である。
ンジスタの製造ステップを示す図である。
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ Ｎ＋型埋込み層 ５ 厚い酸化物層 ６ 薄い酸化物領域 ８ Ｎ型井戸 ９ Ｐ型井戸 １０ コレクタ井戸 １１ 領域 １３ ゲート １４ ゲート １５ スペーサ １６ スペーサ １８ Ｎ型拡散 ２１ 酸化ケイ素層 ２２ 窒化ケイ素層 ２３ シリコン層 ２４ 酸化物層 ３０ Ｎ型コレクタ・ドーピング ３１ 薄い酸化物層 ３２ 外因性ベース領域 ３３ Ｐ型ドーピング ４２ 窒化ケイ素層 ４３ スペーサ ４４ 窒化物 ４６ ポリシリコン層 ４７ カプセル化酸化ケイ素層 ４９ Ｎ型エミッタ ５０ 金属シリサイド ５１ 絶縁平坦化層 ５３ ドレイン・コンタクト ５４ コレクタ・コンタクト ５５ エミッタ・コンタクト ５６ ベース・コンタクト １０１ 中空領域 １０３ 中心部分 １０４ 側部 １０５ 第３のＮ型ポリシリコン層 １０７ バイポーラトランジスタのエミッタ １０８ バイポーラトランジスタのエミッタ １１０ 第２の窒化ケイ素層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/8249 H01L 27/06 H01L 29/73
Claims (5)
- 【請求項１】 Ｐ型基板（１）上にＮ型エピタキシャル
層（２）を形成し、埋込み層（３）を少なくともバイポ
ーラトランジスタの位置に設備するステップと、 バイポーラトランジスタのベースエミッタ位置において
開口した厚い酸化物層を形成するステップと、 第１のＰ型ドープ・ポリシリコン層またはアモルファス
・シリコン層（２３）および第２の酸化物層（２４）を
形成するステップと、 これら最後の２つの層（２３、２４）をバイポーラトラ
ンジスタのベースエミッタ領域の中心において開口する
ステップと、 第１のシリコン層（２３）中に含まれるドーピングを下
地のエピタキシャル層中に拡散させて、バイポーラトラ
ンジスタの外因性ベースを形成するステップであって、
そのステップ中に薄い酸化物層（３１）が露出したシリ
コン表面上に形成されるステップと、 第１の窒化ケイ素の層（４２）を付着し、第２のポリシ
リコンの層（４３）を付着し、第２のポリシリコンの層
を異方性エッチングして、その垂直位置においてスペー
サを適所に残すステップと、 露出した窒化ケイ素を除去し、それをスペーサの下でオ
ーバエッチングするステップと、 露出した窒化ケイ素がオーバエッチングされた位置にお
いて薄い酸化物層（３１）を除去するステップと、 Ｎ型コレクタ・ドーピング（３０）を注入するステップ
と、 Ｐ型ドーピング（３３）を注入して、バイポーラトラン
ジスタの内因性ベースを形成するステップと、 高度にドープされた第３のＮ型ポリシリコン層（１０
５）を、スペーサの下のオーバエッチングされた領域内
に浸透するように付着し、それを異方性エッチングし
て、それをこのオーバエッチングされた領域内の適所に
残すステップと、 第４のＮ型ドープ・ポリシリコン層（４６）を付着し、
第３および第４の層中に含まれるドーピングを拡散させ
て、バイポーラトランジスタのエミッタ（１０７、１０
８）を形成するステップとを含むＮＰＮ型のバイポーラ
トランジスタを含む集積回路の製造方法。 - 【請求項２】 第１の窒化ケイ素層（４２）が約５０ｎ
ｍの厚さを有することを特徴とする請求項１に記載の製
造方法。 - 【請求項３】 スペーサが開口の脚部において約２００
ｎｍの幅を有し、窒化ケイ素層のオーバエッチングが約
１００ｎｍの幅にわたって実施されることを特徴とする
請求項１に記載の製造方法。 - 【請求項４】 第３のポリシリコン層（１０５）が、約
１０20原子／ｃｍ3までドープされ、第４のポリシリコ
ン層（４６）の１０ないし１００倍ドープされることを
特徴とする請求項１に記載の製造方法。 - 【請求項５】 第１のＰ型ドープ・ポリシリコン層また
はアモルファス・シリコン層（２３）と第２の酸化物層
（２４）との間に第２の窒化ケイ素層（１１０）を付着
するステップを含むことを特徴とする請求項１に記載の
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9614409A FR2756100B1 (fr) | 1996-11-19 | 1996-11-19 | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR9614409 | 1996-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163224A JPH10163224A (ja) | 1998-06-19 |
| JP3132447B2 true JP3132447B2 (ja) | 2001-02-05 |
Family
ID=9497993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09333759A Expired - Fee Related JP3132447B2 (ja) | 1996-11-19 | 1997-11-19 | Ｂｉｃｍｏｓ集積回路内に不均質なエミッタを有するバイポーラトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6180442B1 (ja) |
| EP (1) | EP0843350B1 (ja) |
| JP (1) | JP3132447B2 (ja) |
| DE (1) | DE69729927T2 (ja) |
| FR (1) | FR2756100B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352887B1 (en) * | 1998-03-26 | 2002-03-05 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
| EP1082758A2 (en) * | 1998-11-13 | 2001-03-14 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a bipolar transistor |
| FR2790867B1 (fr) * | 1999-03-12 | 2001-11-16 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire |
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| FR2758004B1 (fr) | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
-
1996
- 1996-11-19 FR FR9614409A patent/FR2756100B1/fr not_active Expired - Fee Related
-
1997
- 1997-11-13 US US08/970,246 patent/US6180442B1/en not_active Expired - Lifetime
- 1997-11-18 DE DE69729927T patent/DE69729927T2/de not_active Expired - Lifetime
- 1997-11-18 EP EP97410130A patent/EP0843350B1/fr not_active Expired - Lifetime
- 1997-11-19 JP JP09333759A patent/JP3132447B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69729927T2 (de) | 2005-08-25 |
| EP0843350A1 (fr) | 1998-05-20 |
| EP0843350B1 (fr) | 2004-07-21 |
| FR2756100B1 (fr) | 1999-02-12 |
| US6180442B1 (en) | 2001-01-30 |
| JPH10163224A (ja) | 1998-06-19 |
| FR2756100A1 (fr) | 1998-05-22 |
| DE69729927D1 (de) | 2004-08-26 |
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