KR20000050479A - 바이폴라 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 반도체기판의 소정영역에 선택적으로 불순물 이온을 주입하여 베이스 불순물 영역을 형성하는 단계와, 베이스 불순물 영역의 소정영역과 접촉하는 언도우프트 폴리실리콘막 패턴 및 언도우프트 폴리실리콘막 패턴 상에 베이스 불순물 영역과 다른 도전형의 불순물을 함유하는 도우프트 비정질 실리콘막 패턴을 형성하는 단계와, 도우프트 비정질 실리콘막 패턴이 형성된 반도체기판을 열처리하여 베이스 불순물 영역 내의 불순물이 확산된 베이스 영역 및 도우프트 비정질 실리콘막 패턴 내의 불순물이 언도우프트 폴리실리콘막 패턴을 통과하여 베이스 영역 표면에 확산된 에미터 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터의 제조방법에 관한 것이다.
반도체소자는 모스 트랜지스터 및/또는 바이폴라 트랜지스터로 구성된다. 모스 트랜지스터는 반도체소자의 집적도 및 전력소모를 개선시킬 수 있는 반면에, 동작속도가 느린 단점을 갖는다. 이에 반하여, 바이폴라 트랜지스터로 구성된 반도체소자는 집적도가 낮고 전력소모가 큰 반면에, 동작속도가 빠른 장점을 갖는다. 따라서, 바이폴라 트랜지스터는 고속 반도체소자에 널리 사용되고 있다. 특히, 모스 트랜지스터와 바이폴라 트랜지스터가 결합된 바이씨모스 반도체소자는 모스 트랜지스터의 장점과 바이폴라 트랜지스터의 장점을 모두 가지므로 고성능 반도체소자에 널리 채택되고 있다. 이러한 바이폴라 트랜지스터중에 버티칼 바이폴라 트랜지스터는 제1 도전형의 에미터 영역, 상기 에미터 영역을 둘러싸는 제2 도전형의 베이스 영역, 및 상기 베이스 영역을 둘러싸는 제1 도전형의 컬렉터 영역으로 구성된다. 여기서, 상기 제1 도전형 및 제2 도전형은 각각 n형 및 p형이거나 이와 반대로 p형 및 n형일 수도 있다. 바이폴라 트랜지스터의 성능을 나타내는 파라메터중에 가장 중요한 파라메터로는 전류이득(current gain)을 들 수 있다. 전류 이득은 베이스 영역의 폭, 즉 에미터 영역과 컬렉터 영역 사이의 간격이 좁을수록 높은 값을 갖는다. 또한, 전류이득은 에미터 영역의 저항이 높을수록 감소한다. 따라서, 바이폴라 트랜지스터의 전류이득을 증가시키기 위해서는 베이스 영역의 폭을 좁게 형성하여야 할 뿐만 아니라 에미터 저항을 감소시켜야 한다. 그러나, 종래의 바이폴라 트랜지스터는 제2 도전형의 베이스 영역의 소정영역을 노출시키는 에미터 콘택홀을 형성하고, 상기 에미터 콘택홀을 통하여 베이스 영역과 접촉하는 제1 도전형의 폴리실리콘막 패턴을 형성한다. 이어서, 상기 제1 도전형의 폴리실리콘막 패턴이 형성된 반도체기판을 열처리하여 상기 제1 도전형의 폴리실리콘막 패턴 내에 함유된 제1 도전형의 불순물을 확산시킴으로써, 베이스 영역의 표면에 제1 도전형의 에미터 영역을 형성한다. 이때, 상기 도우핑된 폴리실리콘막 패턴이 베이스 영역과 접촉된 상태이므로 에미터 영역의 깊이를 일정깊이 이하로 얕게 형성하기가 어렵다. 이에 따라, 에미터 영역의 깊이를 최소화시키기가 어려우므로 에미터 영역의 저항을 감소시키는 데 한계가 있을 뿐만 아니라, 에미터 영역이 횡적으로 확산하는 거리가 증가하여 에미터 영역과 베이스 영역 사이의 접합 면적이 증가한다. 결과적으로, 에미터 영역 및 베이스 영역 사이의 접합 커패시턴스가 증가하여 바이폴라 트랜지스터의 고주파 특성이 저하되는 문제점을 갖는다.
본 발명의 목적은 에미터 영역의 저항을 최소화시킴은 물론 에미터 영역 및 베이스 영역 사이의 접합 커패시턴스를 최소화시키기 위하여 얕은 깊이를 갖는 에미터 영역을 형성할 수 있는 바이폴라 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 선택적으로 불순물 이온을 주입하여 베이스 불순물 영역을 형성하는 단계와, 상기 베이스 불순물 영역의 소정영역과 접촉하는 언도우프트 폴리실리콘막 패턴 및 상기 언도우프트 폴리실리콘막 패턴 상에 상기 베이스 불순물 영역과 다른 도전형의 불순물을 함유하는 도우프트 비정질 실리콘막 패턴을 형성하는 단계와, 상기 도우프트 비정질 실리콘막 패턴이 형성된 반도체기판을 열처리하여 상기 베이스 불순물 영역 내의 불순물이 확산된 베이스 영역 및 상기 도우프트 비정질 실리콘막 패턴 내의 불순물이 상기 언도우프트 폴리실리콘막 패턴을 통과하여 상기 베이스 영역 표면에 확산된 에미터 영역을 형성하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 여기서, 본 발명은 npn 바이폴라 트랜지스터의 제조방법을 예로 들었으나 본 발명은 npn 바이폴라 트랜지스터의 제조방법에 한정되지 않고, pnp 바이폴라 트랜지스터의 제조방법에도 적용하는 것이 가능하다.
도 1을 참조하면, p형의 반도체기판(1) 상에 제1 산화막 및 제1 질화막을 차례로 형성하고, 상기 제1 질화막 상에 제1 질화막의 소정영역을 노출시키는 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 사용하여 상기 노출된 제1 질화막 및 그 아래의 제1 산화막을 연속적으로 식각하여 반도체기판(1)의 소정영역을 노출시키는 제1 산화막 패턴(3) 및 제1 질화막 패턴(5)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 표면에 n형의 불순물, 예컨대 비소(As) 이온을 5×1015ion atoms/㎠의 도우즈로 주입함으로써, n형의 매립층(buried layer; 9)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(PR1), 제1 질화막 패턴(5) 및 제1 산화막 패턴(3)을 제거한다. 이어서, 상기 n형의 매립층(9)이 형성된 반도체기판 상에 1.5㎛ 정도의 두께를 갖는 p형 에피택시얼층(11)을 형성한다. 이때, 상기 매립층(9) 내의 불순물은 에피택시얼층(11)의 하부로 확산되어 p형의 반도체기판(1)보다 높은 표면을 갖는 확산된 매립층(9a)이 형성된다. 상기 에피택시얼층(11) 상에 제2 산화막 및 제2 질화막을 차례로 형성한다. 상기 제2 질화막 상에 상기 매립층(9) 상부의 제2 질화막을 노출시키는 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 사용하여 제2 질화막 및 제2 산화막을 연속적으로 식각함으로써, 상기 확산된 매립층(9a) 상의 에패틱시얼층(11)을 노출시키는 제2 산화막 패턴(13) 및 제2 질화막 패턴(15)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)을 이온주입 마스크로 사용하여 상기 노출된 에피택시얼층(11)에 n형의 불순물, 예컨대 인(P) 이온을 1×1012내지 3×1012ion atoms/㎠의 도우즈로 주입한 후 열처리함으로써, 상기 확산된 매립층(9a)과 접촉하는 n형의 컬렉터 영역(17)을 형성한다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(PR2), 제2 질화막 패턴(15) 및 제2 산화막 패턴(13)을 제거한 후, 상기 컬렉터 영역(17) 및 상기 컬렉터 영역(17)과 접촉하는 에피택시얼층(11)의 소정영역에 소자분리막(19)을 형성한다. 상기 소자분리막(19)은 모스 트랜지스터(도시하지 않음)가 형성되는 활성영역을 한정하기 위함은 물론, 후속공정에서 형성되는 바이폴라 트랜지스터의 베이스 영역을 용이하게 한정하기 위하여 형성한다. 이어서, 상기 컬렉터 영역(17)의 소정영역에 선택적으로 n형의 불순물, 예컨대 인(P) 이온을 3×1015내지 5×1015ion atoms/㎠의 도우즈로 주입한 후 열처리함으로써, 상기 확산된 매립층(9a)의 일부 영역과 접촉하는 고농도 컬렉터 영역(21)을 형성한다. 상기 고농도 컬렉터 영역(21) 및 상기 매립층(9a)은 상기 컬렉터 영역(17)의 저항을 감소시키기 위한 영역이다.
도 4를 참조하면, 상기 고농도 컬렉터 영역(21) 주변의 컬렉터 영역(17)의 소정영역에 선택적으로 p형의 불순물 이온, 예컨대 붕소(B) 이온을 1×1013내지 3×1013ion atoms/㎠의 도우즈로 주입하여 베이스 불순물 영역(23)을 형성한다. 상기 베이스 불순물 영역(23)이 형성된 반도체기판 전면에 제1 층간절연막(25), 예컨대 산화막을 형성한다. 상기 제1 층간절연막(25)을 패터닝하여 베이스 불순물 영역(23)의 소정영역을 노출시키는 홀(H)을 형성한다.
도 5를 참조하면, 상기 홀(H)이 형성된 반도체기판 전면에 언도우프트 폴리실리콘막 및 언도우프트 비정질 실리콘막을 차례로 형성한다. 상기 언도우프트 폴리실리콘막 및 언도우프트 비정질 실리콘막은 모두 1000Å 정도의 두께로 형성한다. 상기 언도우프트 비정질 실리콘막 및 언도우프트 폴리실리콘막을 연속적으로 패터닝하여 상기 홀(H)을 덮는 언도우프트 폴리실리콘막 패턴(27) 및 언도우프트 비정질 실리콘막 패턴(29)을 형성한다. 상기 언도우프트 비정질 실리콘막 패턴(29) 및 언도우프트 폴리실리콘막 패턴(27)이 형성된 반도체기판 전면에 n형의 불순물 이온(I), 에컨대 비소(As) 이온을 1×1016내지 2×1016ion atoms/㎠의 도우즈로 주입하여 도우프트 비정질 실리콘막 패턴(29)을 형성한다. 이때, 상기 n형의 불순물 이온(I)을 주입하는 공정은 프로젝션 범위(projection range; Rp)가 상기 언도우프트 비정질 실리콘막 패턴(29) 내부에 위치하도록 설정된 에너지로 실시한다.
도 6을 참조하면, 상기 도우프트 비정질 실리콘막 패턴(29)이 형성된 반도체기판을 열처리하여 상기 베이스 불순물 영역(23) 내의 불순물 및 상기 도우프트 비정질 실리콘막 패턴(29) 내의 불순물을 확산시킴으로써 베이스 영역(23a) 및 에미터 영역(31)을 형성한다. 이때, 상기 도우프트 비정질 실리콘막 패턴(29)은 재결정화된다. 상기 에미터 영역(31)은 도우프트 비정질 실리콘막 패턴(29) 내의 불순물이 상기 열처리 공정에 의해 언도우프트 폴리실리콘막 패턴(27)을 통과하여 상기 베이스 영역(23a)의 표면으로 확산된 결과물이다. 이에 따라, 에미터 영역(31)의 깊이를 종래의 기술에 비하여 얕게 형성할 수 있다. 다음에, 상기 열처리 공정이 완료된 반도체기판 전면에 제2 층간절연막(31) 및 제3 층간절연막(33)을 차례로 형성한다. 상기 제2 층간절연막(31)은 언도우프트 산화막(USG; undoped silicate glass)으로 형성하는 것이 바람직하고, 상기 제3 층간절연막(33)은 평탄화특성이 우수한 BPSG막으로 형성하는 것이 바람직하다. 상기 제1 내지 제3 층간절연막(25, 31, 33)을 패터닝하여 도우프트 비정질 실리콘막 패턴(29), 베이스 영역(23a) 및 고농도 컬렉터 영역(21)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 덮는 도전막, 예컨대 금속막을 형성하고, 상기 도전막을 패터닝하여 에미터 전극(E), 베이스 전극(B), 및 컬렉터 전극(C)을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 베이스 불순물 영역의 소정영역 상부의 언도우프트 비정질 실리콘막 패턴에 불순물을 이온주입한 후 열처리 공정을 실시함으로써, 언도우프트 비정질 실리콘막 패턴 내에 주입된 불순물 이온이 언도우프트 폴리실리콘막 패턴을 통과하도록 확산시킨다. 이에 따라, 얕은 깊이를 갖는 에미터 영역을 형성함으로써, 바이폴라 트랜지스터의 에미터 저항을 감소시킬 수 있음음 물론, 에미터 영역 및 베이스 영역 사이의 접합 커패시턴스를 최소화시킬 수 있다. 결과적으로, 고주파 특성이 우수한 고성능 바이폴라 트랜지스터를 구현할 수 있다.
Claims (3)
- 반도체기판의 소정영역에 선택적으로 불순물 이온을 주입하여 베이스 불순물 영역을 형성하는 단계;상기 베이스 불순물 영역의 소정영역과 접촉하는 언도우프트 폴리실리콘막 패턴 및 상기 언도우프트 폴리실리콘막 패턴 상에 상기 베이스 불순물 영역과 다른 도전형의 불순물을 함유하는 도우프트 비정질 실리콘막 패턴을 형성하는 단계; 및상기 도우프트 비정질 실리콘막 패턴이 형성된 반도체기판을 열처리하여 상기 베이스 불순물 영역 내의 불순물이 확산된 베이스 영역 및 상기 도우프트 비정질 실리콘막 패턴 내의 불순물이 상기 언도우프트 폴리실리콘막 패턴을 통과하여 상기 베이스 영역 표면에 확산된 에미터 영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 도우프트 비정질 실리콘막 패턴은 상기 언도우프트 비정질 실리콘막 패턴에 상기 베이스 불순물 영역과 다른 도전형의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제2항에 있어서, 상기 언도우프트 비정질 실리콘막 패턴에 불순물 이온을 주입하는 공정은 프로젝션 범위(Rp; projection range)가 상기 언도우프트 비정질 실리콘막 패턴 내에 위치하도록 조절된 에너지로 실시하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100346822B1 (ko) * | 2000-10-12 | 2002-08-03 | 페어차일드코리아반도체 주식회사 | 저항소자 및 트랜지스터를 포함하는 반도체 장치 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100505622B1 (ko) | 2005-08-04 |
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