JP2023156396A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023156396A
JP2023156396A JP2023127125A JP2023127125A JP2023156396A JP 2023156396 A JP2023156396 A JP 2023156396A JP 2023127125 A JP2023127125 A JP 2023127125A JP 2023127125 A JP2023127125 A JP 2023127125A JP 2023156396 A JP2023156396 A JP 2023156396A
Authority
JP
Japan
Prior art keywords
transistor
layer
electrode
oxide
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023127125A
Other languages
English (en)
Inventor
舜平 山崎
Shunpei Yamazaki
健輔 吉住
Kensuke Yoshizumi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023156396A publication Critical patent/JP2023156396A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Noodles (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

【課題】占有面積が削減された半導体装置、低電力で動作可能な半導体装置及び電力の供給が停止してもデータを保持可能な半導体装置を提供する。【解決手段】半導体装置は、第１のトランジスタ１０１と、第２のトランジスタ１０２と、１つの容量１０３を有し、第２のトランジスタを介して容量に電荷を蓄積することでデータを書き込み、第２のトランジスタをオフ状態とすることでデータを保持する。また、第２のトランジスタと容量との間の保持ノードＲがゲート電極に接続された第１のトランジスタにより、データを破壊することなく読み出しを行う。さらに、第２のトランジスタと、容量とを、第１のトランジスタ上に重ねて設け、第２のトランジスタの一方の電極と、容量の一方の電極とを、第１のトランジスタのゲートと電気的に接続する。【選択図】図１

Description

本発明は、半導体装置に関する。
なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指し、記憶装置、電気光学装置、半導体回路、電子部品、及び電子機器は全て
半導体装置の一態様である。
半導体素子を利用した半導体装置の一つに、記憶装置がある。記憶装置は、電力の供給
が停止すると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容
が保持される不揮発性の記憶装置に大別される。
揮発性の記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などが挙げられる。これら揮発性の記憶装置は電力の供給が停止すると
記憶内容が失われるが、不揮発性メモリのような大きな電圧を必要としないため消費電力
は比較的小さい。
ＤＲＡＭは１つの記憶素子に１つのトランジスタと１つの容量を適用できるため、占有
面積を低減できるが、データの保持期間が極めて短く、高い頻度でリフレッシュ動作を行
う必要があり、消費電力を十分に低減できないといった問題がある。
ＳＲＡＭは高速動作が可能であるが、１つの記憶素子に少なくとも６個のトランジスタ
が必要なため、占有面積が大きくなってしまう。また、トランジスタの微細化に伴って当
該トランジスタのオフ電流が増大するため、データの保持期間における消費電力を十分に
低減できないといった問題がある。
不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは
、フローティングゲートに電荷を保持することにより、半永久的なデータ保持期間を有す
る記憶装置である（例えば、特許文献１参照）。しかしながらフラッシュメモリは、書込
みや消去には高い電圧が必要であるため消費電力が高いうえに、これらの動作の高速化が
容易でないという問題もある。さらに、書込みや消去には絶縁膜に高電界をかけてトンネ
ル電流を発生させることによりフローティングゲートに電荷の注入を行うため、書き換え
回数に応じて当該絶縁膜の劣化が進行してしまう問題もある。
また、近年、バンドギャップの大きな酸化物半導体を用いて作製されたトランジスタで
非常に大きなオフ抵抗が発見され、これを用いて記憶装置を構成する記憶素子や信号処理
回路を作製することが提案されている（特許文献２乃至特許文献４参照）。
これらの記憶素子は、トランジスタのオフ抵抗が高いため、トランジスタに直列に接続
された容量素子に蓄積された電荷が消滅するまでに長時間を要し、通常のＳＲＡＭ等に含
まれるフリップフロップ回路で必要であった記憶保持のための電流の消費が削減でき、よ
り消費電力を少なくできる。あるいは、ＤＲＡＭで必要とされたような極めて大きな容量
素子が不要であるため、回路を小型化でき、製造工程の簡略化や歩留まりの向上が図れる
。
特開昭５７－１０５８８９号公報 米国特許出願公開第２０１１／０１２１８７８号明細書 米国特許出願公開第２０１１／０１３４６８３号明細書 米国特許出願公開第２０１１／０１７５６４６号明細書
近年、半導体装置を構成する素子の高集積化に伴い、該素子の占有面積の縮小が求めら
れている。半導体装置の占有面積を縮小することで基板一枚あたりの取り数を増大し、半
導体装置一つにかかるコストを低減できる。記憶装置においては記憶素子の占有面積が小
さいほど、高密度に記憶素子を配置することができ、単位面積あたりのデータ量を増大さ
せることができる。
また、半導体装置が適用される機器の低消費電力化を図るため、低電力で動作可能な半
導体装置が求められている。このような観点から、記憶装置においては電力を停止しても
データを保持可能であることが求められている。
本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一
態様は、占有面積が削減された半導体装置を提供することを課題の一とする。または、低
電力で動作可能な半導体装置を提供することを課題の一とする。または、電力の供給が停
止してもデータを保持可能な半導体装置を提供することを課題の一とする。
本発明の一態様は、上記課題の少なくとも一を解決するものである。
本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、１つ
の容量を有する構成とする。
また上記半導体装置は、第２のトランジスタを介して容量に電荷を蓄積することでデー
タを書き込み、当該第２のトランジスタをオフ状態とすることでデータを保持するもので
ある。また、第２のトランジスタと容量との間のノード（保持ノードともいう）の電位が
第１のトランジスタのゲート電極に与えられる。第１のトランジスタの導通状態を検知す
ることで、データを破壊することなく読み出しを行うことができる。
さらに、第２のトランジスタと容量とを、第１のトランジスタ上に重ねて設ける。より
好ましくは、第１のトランジスタを構成するゲート電極と重ねて設ける。また、第２のト
ランジスタの一方の電極（ソース電極又はドレイン電極の一方）と、容量の一方の電極と
を、第１のトランジスタのゲート電極と電気的に接続する構成とする。
すなわち、本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジス
タと、容量と、を備える。第１のトランジスタは、第１の半導体層と、第１の半導体層上
に接する第１の絶縁層と、第１の絶縁層上に接し、第１の半導体層と重なる第１の電極層
と、を有する。また第２のトランジスタは、第１の電極層上に重ねて設けられ、当該第１
の電極層と電気的に接続する第２の半導体層と、第２の半導体層の側面に接する第２の絶
縁層と、第２の絶縁層と接し、第２の半導体層の側面の少なくとも一部を覆う第２の電極
層と、第２の半導体層上に設けられ、当該第２の半導体層と電気的に接続する第３の電極
層と、を有する。さらに容量は、第１の電極層上に重なる第４の電極層と、第１の電極層
と第４の電極層との間に誘電層と、を有する。
このような構成とすることにより、占有面積が削減された半導体装置を実現できる。
さらに、半導体装置へのデータの書き込みまたは消去を行う際、第２のトランジスタを
オン状態とするだけの電圧を用いればよいため、フラッシュメモリで必要であった高い電
圧を用いる必要がない。したがって、極めて低電力で動作可能な半導体装置とすることが
できる。
また、上記半導体装置における第１の半導体層は、単結晶シリコンで構成されることが
好ましい。
このような構成とすることにより、半導体装置に保持されたデータの読み出し動作を、
極めて高速に行うことができる。
また、本発明の他の一態様の半導体装置は、第１のトランジスタと、第２のトランジス
タと、容量と、を備える。第１のトランジスタは、第５の電極層と、第５の電極層上に重
ねて設けられ、当該第５の電極層と電気的に接続する第１の半導体層と、第１の半導体層
の側面に接する第１の絶縁層と、第１の絶縁層と接し、第１の半導体層の側面の少なくと
も一部を覆う第１の電極層と、第１の半導体層上に設けられ、当該第１の半導体層と電気
的に接続する第６の電極層と、を有する。また第２のトランジスタは、第１の電極層上に
重ねて設けられ、当該第１の電極層と電気的に接続する第２の半導体層と、第２の半導体
層の側面に接する第２の絶縁層と、第２の絶縁層と接し、第２の半導体層の側面の少なく
とも一部を覆う第２の電極層と、第２の半導体層上に設けられ、当該第２の半導体層と電
気的に接続する第３の電極層と、を有する。さらに容量は、第１の電極層上に重なる第４
の電極層と、第１の電極層と第４の電極層との間に誘電層と、を有する。
このような構成とすることにより、第１のトランジスタ自体の占有面積を低減すること
ができるため、半導体装置自体の占有面積をより削減することができる。
また、上記いずれかの半導体装置において、第２の半導体層は、シリコンよりもバンド
ギャップの広い半導体を含むことが好ましい。
このように、第２のトランジスタとして、そのオフ電流が低減されたトランジスタを用
いることができる。したがって、電力の供給が停止した状態であっても長い期間に渡って
保持ノードに保持された電位を保持することが可能である。したがって、電力の供給が停
止してもデータを保持可能な半導体装置とすることができる。
また、上記第２の半導体層の半導体は、酸化物半導体であることが好ましい。
また、上記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含むことが好ましい。
このように、特に、第２のトランジスタのチャネルを構成する半導体として、酸化物半
導体を用いることが好ましい。シリコンよりもバンドギャップが広い酸化物半導体は、低
いオフ電流を実現することができる。
特に、Ｉｎ、Ｇａ、Ｚｎを含む酸化物半導体をトランジスタに用いた場合では、比較的
低温で形成されたアモルファス状態の酸化物半導体であっても、他の酸化物半導体に比べ
て良好な電気的特性（高い電界効果移動度や小さいＳ値など）と高い信頼性を兼ね備えて
いるため好ましい。ここで、例えば酸化物半導体の一つである酸化亜鉛は低温で多結晶状
態となりやすく、その結晶粒界により所望の電界効果移動度やＳ値などの電気特性を得る
ことが困難である。
また、上記シリコンよりもバンドギャップの広い半導体が適用された半導体装置におい
て、誘電層は、第２の半導体層と同一の膜から構成されることが好ましい。
第２の半導体層に用いる半導体は、その抵抗値が極めて高いため、容量を構成する誘電
層としても用いることができる。したがって上述の構成とすることにより、第１のトラン
ジスタのゲート電極上に、共通の工程により第２のトランジスタと容量を形成することが
できる。したがって、半導体装置の作製工程が簡略化され、低コストで且つ高い歩留まり
が実現された半導体装置とすることができる。
また、上記いずれかの半導体装置において、第１のトランジスタよりも下方に、駆動回
路を備えることが好ましい。
このように、下部に駆動回路を備える半導体装置とすることにより、第１のトランジス
タ、第２のトランジスタまたは容量などの構成と駆動回路とを重ねずに配置する場合に比
べ、半導体装置の占有面積を削減することができる。
また、上記いずれかの半導体装置において、第１のトランジスタと、第２のトランジス
タと、容量を備える半導体装置の層が、複数積層されていることが好ましい。
このように、本発明の一態様の半導体装置は複数積層して設けることができる。このよ
うな積層型の半導体装置とすることにより、半導体装置を極めて高集積化することが可能
であり、半導体装置の占有面積あたりの保持可能なデータ量を極めて増大させることがで
きる。
なお、本明細書中において、記憶装置は半導体装置の一態様である。また記憶装置は少
なくともデータの記憶状態を保持する装置を言う。また、データの記憶状態を保持する記
憶装置を複数備える装置も、記憶装置の一態様である。また、記憶装置に当該記憶装置を
駆動する駆動回路やＩＣ（集積回路）が実装されたモジュールも記憶装置に含むものとす
る。
本発明によれば、占有面積が削減された半導体装置を提供できる。また、低電力で動作
可能な半導体装置を提供できる。また、電力の供給が停止してもデータを保持可能な半導
体装置を提供できる。
本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置の作製工程例を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、半導体装置を説明する図。 本発明の一態様の、電子機器を説明する図。 本発明の一態様の、電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
）を含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のこ
とを「第１電極」または「第１の電極」と呼び、ソース、又はドレインの他方を「第２電
極」または「第２の電極」とも呼ぶことがある。また、ゲートについては「ゲート」又は
「ゲート電極」とも呼ぶ。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素
子などが含まれる。
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とす
る素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは
、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途
中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、イン
ダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であれば
その配線はＡが接続されたノードとみなすことができる。
なお本明細書等において、二つあるいはそれ以上の構成要素が同じ材料で同時に形成さ
れているとき、これらの構成要素は同一の層として存在すると定義する。例えば、一つの
層が形成され、その後エッチングなどにより構成要素ＡとＢに加工された場合、これらは
同一の層として存在する構成要素とする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例として、記憶装置の構成例につ
いて、図面を参照して説明する。
図１（Ａ）は、本発明の一態様の記憶装置の主要部における回路図である。記憶装置は
、トランジスタ１０１、トランジスタ１０２及び容量１０３を備える。
記憶装置は、トランジスタ１０１のゲート電極と、トランジスタ１０２の第１の電極と
、容量１０３の一方の電極とがそれぞれ電気的に接続されるノード（保持ノードＲ）を備
える。
また、トランジスタ１０１の第１の電極と電気的に接続する配線を配線Ｓ２、第２の電
極と電気的に接続する配線を配線Ｄとする。また、トランジスタ１０２のゲート電極に電
気的に接続する配線を配線Ｗ１、第２の電極と電気的に接続する配線を配線Ｓ１とする。
また、容量１０３の他方の電極と電気的に接続する配線を配線Ｗ２とする。
記憶装置へデータを書き込む際、配線Ｗ１にトランジスタ１０２をオン状態にさせる電
位を入力し、配線Ｓ１からトランジスタ１０２の第２の電極に所定の電位を入力すること
により、トランジスタ１０２を介して保持ノードＲに所定の電位を書き込むことができる
。その後、配線Ｗ１にトランジスタ１０２をオフ状態とする電位を入力すると、保持ノー
ドＲに書き込まれた電位が保持される。
また、保持ノードＲに保持されている電位に応じて、保持ノードＲにゲート電極が接続
されたトランジスタ１０１はオン状態またはオフ状態のいずれかの状態をとる。したがっ
て、配線Ｓ２と配線Ｄの一方に読み出しのための電位を入力し、他方の電位を検知するこ
とにより、読み出しを行うことができる。
このように、本発明の一態様の記憶装置へのデータの書き込みまたは消去を行う際、ト
ランジスタ１０２をオン状態とするだけの電圧を用いればよい。換言すると、保持ノード
Ｒに書き込むのに要する電圧として、トランジスタ１０１のオン状態又はオフ状態を制御
するだけの電圧を用いればよい。したがって、本発明の一態様の記憶装置の駆動において
、フラッシュメモリのような高電圧を必要としないため、極めて消費電力が低減された記
憶装置が実現できる。
ここでトランジスタ１０２として、チャネルが形成される半導体にシリコンを用いたト
ランジスタに比べて、オフ状態におけるリーク電流（オフ電流）が低減されたトランジス
タを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリコン
よりもバンドギャップの広い半導体を用いたトランジスタを用いる。シリコンよりも広い
バンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化
物半導体などがある。
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電
子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好
ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用す
ることが好ましい。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム
等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
特に、トランジスタ１０２のチャネルを構成する半導体として、酸化物半導体を用いる
ことが好ましい。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化
物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソース
とドレイン間の、チャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイ
ン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（
１×１０－１９Ａ）以下、もしくは１０ｚＡ（１×１０－２０Ａ）以下、さらには１ｚＡ
（１×１０－２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置
を実現することができる。
特に、Ｉｎ、Ｇａ、Ｚｎを含む酸化物半導体をトランジスタに用いた場合では、比較的
低温で形成されたアモルファス状態の酸化物半導体であっても、他の酸化物半導体に比べ
て良好な電気的特性（高い電界効果移動度や小さいＳ値など）と高い信頼性を兼ね備えて
いるため好ましい。ここで、例えば酸化物半導体の一つである酸化亜鉛は低温で多結晶状
態となりやすく、その結晶粒界により所望の電界効果移動度やＳ値などの電気特性を得る
ことが困難である。
このように、トランジスタ１０２にオフ電流が低減されたトランジスタを適用すること
により、保持ノードＲに保持された電位を長い期間に渡って保持することができる。さら
に、記憶装置に供給される電力が停止してもデータの保持が可能となる。
図１（Ｂ）は、本発明の一態様の記憶装置の概略図である。
記憶装置は、トランジスタ１０１上にトランジスタ１０２と容量１０３が積層して設け
られている。
トランジスタ１０１は、チャネルが形成される半導体に単結晶半導体が適用されたトラ
ンジスタである。トランジスタ１０１は、半導体層１１５と、半導体層１１５に電気的に
接続される第１の電極層１１２及び第２の電極層１１３と、半導体層１１５上に接するゲ
ート絶縁層１１４と、ゲート絶縁層１１４上に接し、半導体層１１５のチャネル形成領域
と重なるゲート電極層１１１と、を備える。トランジスタ１０１のチャネル方向は半導体
層１１５の上面と平行である。
またトランジスタ１０２は、上記ゲート電極層１１１上に設けられ、当該ゲート電極層
１１１と電気的に接続する半導体層１２５と、半導体層１２５上に設けられ、当該半導体
層１２５と電気的に接続する電極層１２２と、半導体層１２５の側面に接して設けられる
ゲート絶縁層１２４と、ゲート絶縁層１２４と接し、半導体層１２５の当該側面と対向し
て設けられるゲート電極層１２１と、を備える。トランジスタ１０２は、いわゆる縦型の
トランジスタである。従って、トランジスタ１０２のチャネル方向はトランジスタの１０
１のチャネル方向、および半導体層１１５の上面に対して垂直である。
また容量１０３は、上記ゲート電極層１１１上に重ねて設けられる電極層１３２と、ゲ
ート電極層１１１と電極層１３２の間に挟持される誘電層１３４と、を備える。従って、
トランジスタ１０１のチャネルはトランジスタ１０２の半導体層１２５と容量１０３の誘
電層１３４と重畳する。
ここで、電極層１２２は図１（Ａ）における配線Ｓ１に電気的に接続する。同様にして
、ゲート電極層１２１は配線Ｗ１に、電極層１３２は配線Ｗ２に、第１の電極層１１２は
配線Ｓ２に、第２の電極層１１３は配線Ｄにそれぞれ電気的に接続する。また、ゲート電
極層１１１が保持ノードＲに相当する。
図１（Ｂ）に示すように、トランジスタ１０１のゲート電極層１１１上に、縦型のトラ
ンジスタであるトランジスタ１０２と、容量１０３とを積層して設けることにより、占有
面積が削減された記憶装置を実現できる。またゲート電極層１１１が、トランジスタ１０
２の一方の電極、及び容量１０３の一方の電極と兼ねる構成とすることにより、記憶装置
の構成が簡略化され、より低コストでの作製が可能となる。
また特に、読み出し動作を行うトランジスタ１０１に単結晶半導体を適用することによ
り、読み出し動作を高速化できる。
また、半導体層１２５に用いる半導体としてバンドギャップがシリコンよりも広い材料
を用いた場合、当該材料は極めて抵抗値が高いため、容量を構成する誘電層としても用い
ることができる。このとき、図１（Ｂ）に示すように、トランジスタ１０２の半導体層１
２５と同一の材料からなる誘電層１３４を容量１０３に適用することが好ましい。すなわ
ち、半導体層１２５と誘電層１３４とが同一の層として存在することが好ましい。このよ
うな構成とすることで共通の作製工程によりトランジスタ１０２と容量１０３を作製する
ことが可能となるため、記憶装置の作製工程を簡略化でき、低コストで且つ高い歩留まり
が実現された記憶装置とすることができる。
また、図２（Ａ）に示すように、容量１０３の誘電層１３４として絶縁材料の薄膜を用
いた構成としてもよい。誘電層１３４に絶縁材料の薄膜を用いることで、誘電層１３４の
厚さを薄く形成することができるため、容量１０３の容量値を高めることができる。
ここで、トランジスタ１０２のチャネル長は、半導体層１２５の厚さを変えることによ
り制御することができる。したがって、微細化に伴いゲート電極層１１１や電極層１２２
などの線幅が極めて小さくなった場合でも、半導体層１２５の厚さによって任意のチャネ
ル長とすることができる。
また、図１（Ｂ）や図２（Ａ）において、半導体層１２５を角柱形状として明示したが
、異なる形状とすることもできる。図２（Ｂ）には、半導体層１２５の形状を円柱形状と
した場合の概略図を示している。また図２（Ｃ）は図２（Ｂ）におけるゲート電極層１２
１及びゲート絶縁層１２４を破線で示した図である。
半導体層１２５の形状が、例えば角柱形状であれば、その側面近傍に形成されるチャネ
ルの実効的な幅を大きくとれるため、トランジスタ１０２のオン電流を高くすることがで
きる。また、図２（Ｂ）及び図２（Ｃ）に示すように半導体層１２５を円柱形状とすると
、その側面に突出した部分がないため、その側面全体にゲート電界が均一に印加されるこ
とになり、信頼性の高いトランジスタ１０２とすることができる。また、例えばさらにオ
ン電流を高くしたい場合には、半導体層１２５の底面の形状を例えば星型多角形のように
、少なくともひとつの内角が１８０°を超える多角形（凹多角形）とし、実効的なチャネ
ル幅を大きくしてもよい。
また、図１（Ｂ）において、ゲート電極層１２１はゲート絶縁層１２４を介して半導体
層１２５の側面の一部に対向して設ける構成としたが、少なくとも半導体層１２５の側面
の一部を覆って形成されていればよい。例えばゲート電極層１２１が半導体層１２５の外
周を囲う構成としてもよいし、半導体層１２５の片側の側面にのみゲート電極層１２１を
設ける構成とすれば、集積度を高くすることができる。図２（Ｂ）、図２（Ｃ）に示すよ
うに半導体層１２５の側面を囲う構成とすれば、トランジスタ１０２の実効的なチャネル
幅を大きくとれるためオン電流を高くすることができる。
本実施の形態で例示した記憶装置は、トランジスタ１０１上にトランジスタ１０２と容
量１０３とが積層され、且つ、トランジスタ１０２として縦型のトランジスタを適用する
ため、極めて占有面積が低減された記憶装置である。さらに、書き込み及び消去に用いる
電圧として高い電圧が不要であるため、極めて低消費電力で動作できる記憶装置である。
また、トランジスタ１０２としてオフ電流が低減されたトランジスタを適用することに
より、電力の供給が停止してもデータの保持が可能であり、且つ、極めて長い期間データ
を保持できる記憶装置を実現できる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の例として、記憶装置の他の構成例に
ついて、図面を参照して説明する。なお、上記実施の形態と重複する部分については、説
明を省略するか簡略化して説明する。
＜構成例＞
図３（Ａ）は、本実施の形態で例示する記憶装置の主要部における回路図である。
ここで、２つのトランジスタと１つの容量を含む構成をまとめて、１つの記憶素子と呼
ぶこととする。
図３（Ａ）に示す記憶装置は、トランジスタ１０１ａ、トランジスタ１０２ａ及び容量
１０３ａを含む記憶素子１１０ａと、トランジスタ１０１ｂ、トランジスタ１０２ｂ及び
容量１０３ｂを含む記憶素子１１０ｂを備える。記憶素子１１０ａ及び記憶素子１１０ｂ
の構成は、実施の形態１で例示した記憶装置と同様の構成とすることができる。
記憶装置には、トランジスタ１０２ａ及びトランジスタ１０２ｂの各々のゲートに電気
的に接続する配線Ｗ１と、容量１０３ａ及び容量１０３ｂの各々の一方の電極に電気的に
接続する配線Ｗ２と、トランジスタ１０２ａの第１の電極及びトランジスタ１０１ａの第
１の電極に電気的に接続する配線Ｓ１１と、トランジスタ１０２ｂの第１の電極及びトラ
ンジスタ１０１ｂの第１の電極に電気的に接続する配線Ｓ１２と、トランジスタ１０１ａ
及びトランジスタ１０１ｂの各々の第２の電極に電気的に接続する配線Ｓ２と、が接続さ
れている。
このように、実施の形態１で例示した配線Ｓ１と配線Ｄを共通化して配線Ｓ１１（又は
配線Ｓ１２）とし、且つ隣接する記憶素子間で配線Ｓ２を共通化することにより、配線数
を低減することができる。
なおここでは簡単のため、図３（Ａ）には２つの記憶素子を備える構成について説明す
るが、実際にはこの２つの記憶素子の対が配線Ｗ１や配線Ｓ２などに沿って周期的に配置
されていることが好ましい。
続いて、図３（Ａ）に示す記憶装置の動作について説明する。
書き込みを行う際には、配線Ｗ１にトランジスタ１０２ａ及びトランジスタ１０２ｂを
オン状態とさせる電位が与えられる。続いて配線Ｓ１１と配線Ｓ１２の各々に、所望の電
位を与えることにより、トランジスタ１０２ａ又はトランジスタ１０２ｂを介して各々の
記憶素子の保持ノードにデータを書き込むことができる。
読み出しを行う際、配線Ｓ２には共通電位が与えられる。ここで、各々の記憶素子の保
持ノードにトランジスタ１０１ａ又はトランジスタ１０１ｂをオン状態とさせる電位が保
持されているときには、配線Ｓ１１又は配線Ｓ１２の電位が変化する。一方、保持ノード
の電位が当該トランジスタをオフ状態とさせる電位のときには、配線Ｓ１１又は配線Ｓ１
２の電位は変化しない。したがって、配線Ｓ１１又は配線Ｓ１２の電位の変化をセンスア
ンプ等で検知することにより、各々の記憶素子に書き込まれたデータを読み出すことがで
きる。
ここで、配線Ｓ２に沿って配置された他の記憶素子の読み出しを行う場合には、トラン
ジスタ１０１ａ及びトランジスタ１０１ｂを確実にオフ状態とする必要がある。そのとき
は配線Ｗ２に所望の電位を与えることにより容量１０３ａ又は容量１０３ｂを介して各々
の保持ノードの電位をトランジスタ１０１ａ又はトランジスタ１０１ｂをオフ状態とする
電位に変化させる。このようにして、配線Ｓ２に沿って配置された他の記憶素子の読み出
しを確実に行うことができる。
以上が記憶装置の動作についての説明である。
図３（Ｂ）は、本実施の形態で例示する記憶装置の上面概略図である。
図３（Ｂ）には、配線Ｗ１として機能する配線層２０１と、配線Ｗ２として機能する配
線層２０２と、配線Ｓ１１として機能する配線層２０３ａと、配線Ｓ１２として機能する
配線層２０３ｂと、配線Ｓ２として機能する配線層２０４と、を図示している。
また、配線層２０１と配線層２０３ａが重なる領域に、トランジスタ１０２ａが設けら
れている。同様にして、配線層２０１と配線層２０３ｂが重なる領域にトランジスタ１０
２ｂが、配線層２０２と配線層２０３ａが重なる領域に容量１０３ａが、配線層２０２と
配線層２０３ｂが重なる領域に容量１０３ｂが、それぞれ設けられている。
図４（Ａ）～（Ｃ）にはそれぞれ、図３（Ｂ）中の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’、
切断線Ｃ－Ｃ’で切断した断面概略図を示す。図４（Ａ）は、配線層２０３ａに沿ってト
ランジスタ１０２ａと容量１０３ａを含む領域を切断した断面概略図である。また図４（
Ｂ）は、配線層２０１に沿ってトランジスタ１０２ａとトランジスタ１０２ｂを含む領域
を切断した断面概略図である。また図４（Ｃ）は、配線層２０２と容量１０３ａと接続電
極層２１３ｂと接続電極層２１３ｃと、を含む領域を切断した断面概略図である。
記憶素子１１０ａにおいて、トランジスタ１０１ａのゲート電極層１１１ａ上にトラン
ジスタ１０２ａと、容量１０３ａが積層されている。また記憶素子１１０ｂにおいて、ト
ランジスタ１０１ｂのゲート電極層１１１ｂ上にトランジスタ１０２ｂと容量１０３ｂが
積層されている。
ここで、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが形成される半
導体として単結晶半導体を用いたトランジスタである。
トランジスタ１０１ａは、半導体層１１５と、半導体層１１５と電気的に接続する第１
の電極層１１２ａ及び第２の電極層１１３と、半導体層１１５上に接するゲート絶縁層１
１４と、ゲート絶縁層１１４上に接し、半導体層１１５と重なるゲート電極層１１１ａを
有する。
また、トランジスタ１０１ｂも同様に、半導体層１１５と第１の電極層１１２ｂ及び第
２の電極層１１３と、ゲート絶縁層１１４と、ゲート電極層１１１ｂを有する。
トランジスタ１０１ｂの第１の電極層１１２ｂは、接続電極層２１３ｃを介して配線層
２０３ｂと電気的に接続されている。またトランジスタ１０１ａの第１の電極層１１２ａ
も同様に接続電極層２１３ｃ（図示しない）を介して配線層２０３ａと電気的に接続され
ている。また、トランジスタ１０１ａとトランジスタ１０１ｂに共通の第２の電極層１１
３は、接続電極層２１３ｂを介して配線層２０４と電気的に接続されている。
また、図４（Ａ）～（Ｃ）に示すように、ゲート電極層１１１ａ及びゲート電極層１１
１ｂの側面にはサイドウォール絶縁層を有していてもよい。
トランジスタ１０２ａは、ゲート電極層１１１ａの上面に接する半導体層１２５と半導
体層１２５の上面に接する電極層１２２と、半導体層１２５の側面に接するゲート絶縁層
１２４とを有する。さらに、ゲート絶縁層１２４に接し、半導体層１２５の側面を囲って
配線層２０１が設けられている。配線層２０１の一部は、トランジスタ１０２ａのゲート
電極として機能する。従って、トランジスタ１０２ａのゲート電極はトランジスタ１０１
ａのゲート電極層１１１ａとトランジスタ１０２ａの電極層１２２の間に位置する。
トランジスタ１０２ｂも同様に、ゲート電極層１１１ｂと接する半導体層１２５と、電
極層１２２と、ゲート絶縁層１２４を有し、半導体層１２５の側面が配線層２０１に囲ま
れている。トランジスタ１０２ｂのゲート電極もトランジスタ１０１ｂのゲート電極層１
１１ｂとトランジスタ１０２ｂの電極層１２２の間に位置する。
トランジスタ１０２ａの電極層１２２は、接続電極層２１３ａを介して配線層２０３ａ
と電気的に接続されている。また、トランジスタ１０２ｂの電極層１２２も同様に接続電
極層２１３ａを介して配線層２０３ｂと電気的に接続されている。
容量１０３ａは、トランジスタ１０１ａのゲート電極層１１１ａ上に接する誘電層１３
４を有する。また誘電層１３４の上面に接する配線層２０２が設けられている。配線層２
０２の一部は、容量１０３ａの一方の電極として機能する。ここで、誘電層１３４は、半
導体層１２５と同一の層から構成されている。すなわち、誘電層１３４は半導体層１２５
と同一の層として存在する。
容量１０３ｂも同様に、ゲート電極層１１１ｂ上に接する誘電層１３４を有し、誘電層
１３４の上面に接して配線層２０２が設けられている。
また、図４（Ａ）～（Ｃ）に示すように、記憶装置を構成する電極層や配線層を電気的
に分離するために、各々の電極層間、配線層間、または電極層と配線層の間には、絶縁層
２１２ａ～２１２ｈのいずれかが設けられている。
また、半導体層１１５を構成する基板には、半導体層１１５を備えるトランジスタ間を
電気的に分離するための素子分離層２１１が設けられている。
ここで、本実施の形態で例示する記憶装置において、当該記憶装置を構成する電極層や
配線層の幅や、電極層間、配線層間、または電極層と配線層との間の間隔は、用いる作製
方法における最小加工寸法によって形成することができる。ここで最小加工寸法をＦとす
ると、Ｆの値は好ましくは１００ｎｍ以下、より好ましくは５０ｎｍ以下、より好ましく
は３０ｎｍ以下とする。
ここで本構成例では、縦型のトランジスタであるトランジスタ１０２ａや容量１０３ａ
の占有面積を、Ｆ２にまで縮小することができる。
このように、トランジスタ１０１ａとトランジスタ１０１ｂの一方の電極層を共通化す
ることにより、２つの記憶素子間を可能な限り近づけて配置することができる。さらに、
トランジスタ１０１ａのゲート電極層１１１ａ上に、トランジスタ１０２ａと容量１０３
ａを積層して設けることにより、一つの記憶素子の占有面積を縮小化することができる。
以上が本実施の形態で例示する記憶装置の構成例についての説明である。
＜変形例＞
上記構成例では、容量を構成する誘電層として、縦型のトランジスタの半導体層と同一
の層を用いたが（すなわち、前記誘電層と前記半導体層は同一の層として存在する）、以
下では、誘電層として絶縁材料の薄膜を用いた場合について説明する。
図５は、図４（Ａ）に示した断面概略図のうち、容量１０３ａの構成を異ならせて示し
た図である。なお、容量１０３ａの構成以外は、上記構成例と同じ構成である。
容量１０３ａは、トランジスタ１０１ａのゲート電極層１１１ａ上に接する誘電層１３
４と、誘電層１３４の上面に接する電極層１３２とを有する。また、電極層１３２の上面
に接する配線層２０２が設けられている。
誘電層１３４は絶縁材料からなる薄膜で構成されている。このような構成とすることに
より、誘電層１３４を薄く形成できるため、単位面積あたりの容量値を高めることができ
る。
ここで図５に示すように、誘電層１３４は、トランジスタ１０２ａのゲート絶縁層１２
４と同一の層として存在することが好ましい。さらに、電極層１３２は、配線層２０１と
同一のとして存在することが好ましい。このように誘電層１３４と電極層１３２を、トラ
ンジスタ１０２ａを構成する層と同一の層で構成することにより、容量１０３ａとトラン
ジスタ１０２ａとを同一の工程により形成することが可能であるため、作製工程を簡略化
できる。
以上が本変形例についての説明である。
＜作製工程例＞
以下では、上記構成例で例示した記憶装置を作製する方法の一例について図面を参照し
て説明する。なお、本作製工程例では一部を除いて、概略を示すにとどめる。詳細は、公
知の半導体集積回路作製技術を参照すればよい。
図６～図９には、本作製工程例での各段階における上面概略図と断面概略図を示してい
る。例えば、図６（Ａ）にはその段階における上面概略図を示し、図６（Ｂ）には図６（
Ａ）中の切断線Ａ－Ａ’及びＢ－Ｂ’で切断した断面概略図を示している。
まず、半導体材料を含む基板を準備する。半導体材料を含む基板としては、シリコンや
炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの
化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含
む基板として、単結晶シリコン基板を用いる場合の一例について示す。なお、一般に「Ｓ
ＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細
書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の
基板をも含むこととする。つまり、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁
層を介して半導体層が設けられた構成も含まれるものとする。
続いて、基板上に素子分離層２１１を形成する。素子分離層２１１は、公知のＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセス等を用いて形成
すればよい。また、この工程の前後において、後に形成されるトランジスタ１０１ａ及び
トランジスタ１０１ｂのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板に添加してもよい。基板に含まれる半導
体材料がシリコンの場合、ｎ型の導電性を付与する不純物としては例えばリンやヒ素など
を用いることができる。一方、ｐ型の導電性を付与する不純物としては、例えばホウ素、
アルミニウム、ガリウムなどを用いることができる。
また、素子分離層２１１を形成した後、基板表面を平坦化することが好ましい。例えば
、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨
処理やエッチング処理を用いればよい。
次に、基板表面に絶縁膜を形成し、当該絶縁膜上に導電膜を形成する。
上記絶縁膜は、後に形成されるトランジスタ１０１ａ及びトランジスタ１０１ｂのゲー
ト絶縁層１１４となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化
アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハ
フニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造また
は積層構造とすると良い。他に、高密度プラズマ処理や熱処理（熱酸化処理や熱窒化処理
など）によって、基板の表面を酸化、窒化することにより上記絶縁膜を形成しても良い。
高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒
素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁膜の厚さ
は特に限定されないが、例えば１ｎｍ以上１００ｎｍ以下とすることができる。
導電膜は、後に形成されるトランジスタ１０１ａ及びトランジスタ１０１ｂのゲート電
極層１１１ａ、１１１ｂとなるものであり、アルミニウムや銅、チタン、タンタル、タン
グステン、クロム、ニッケル、モリブデン等の金属材料を用いて形成することができる。
また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電膜を形成しても良
い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法
など、各種成膜方法を用いることができる。なお本実施の形態では、導電膜として金属材
料を用いる場合の一例について示すものとする。
また、当該導電膜は後に形成されるトランジスタ１０２ａ及びトランジスタ１０２ｂの
一方の電極としても機能するため、半導体層１２５に用いる半導体材料の電子親和力を考
慮して材料を選択することが好ましい。また導電膜を２以上の膜が積層された積層膜とし
、その最上層（半導体層１２５と接する層）の導電膜に、トランジスタ１０２ａ及びトラ
ンジスタ１０２ｂの電極に適した材料からなる導電膜を用いる構成としてもよい。
続いて、当該導電膜の不要な部分をエッチングし、ゲート電極層１１１ａ及びゲート電
極層１１１ｂを形成する。
続いて、ゲート電極層１１１ａ及びゲート電極層１１１ｂの側面に接するサイドウォー
ル絶縁層を形成する。サイドウォール絶縁層は、ゲート電極層１１１ａ及びゲート電極層
１１１ｂを覆う絶縁膜を形成した後に、当該絶縁膜に異方性の高いエッチング処理を適用
することで自己整合的に形成することができる。
またサイドウォール絶縁層を形成する際のエッチング処理により、ゲート絶縁層１１４
となる絶縁膜のうち、ゲート電極層１１１ａ及びゲート電極層１１１ｂ及びサイドウォー
ル絶縁層に重ならない部分が同時にエッチングされることにより、ゲート絶縁層１１４が
形成される。
サイドウォール絶縁層を設けることにより、後述の不純物を添加する工程において、不
純物元素が異なる濃度で添加された不純物領域を形成することができる。こうすることで
短チャネル効果などの影響を抑制することができ、好ましい。なお、高集積化が要求され
る場合には、サイドウォールを有しない構成とすることにより、トランジスタサイズを縮
小することができる。
次に、ゲート電極層１１１ａ、ゲート電極層１１１ｂ、及びサイドウォール絶縁層をマ
スクとして用い、リンや砒素などの不純物を添加して、第１の電極層１１２ａ、第１の電
極層１１２ｂ、及び第２の電極層１１３を形成する。なお、ｐチャネル型のトランジスタ
を形成する場合にはホウ素やアルミニウムなどの不純物元素を添加すればよく、ｎチャネ
ル型のトランジスタを形成する場合には、リンや砒素などの不純物元素を添加すればよい
。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には加熱処
理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望
ましい。
以上の工程で、トランジスタ１０１ａ及びトランジスタ１０１ｂを形成できる。
その後、後の絶縁層２１２ａとなる絶縁膜を成膜した後、ゲート電極層１１１ａ及びゲ
ート電極層１１１ｂが露出するように平坦化処理を行い、絶縁層２１２ａを形成する。
絶縁層２１２ａとなる絶縁膜には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の無機絶縁材料
を含む膜の単膜または積層膜を用いることができる。また、後の工程にかかる熱に耐えう
るのであれば、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することもでき
る。
なお、この段階における上面概略図及び断面概略図が、それぞれ図６（Ａ）、（Ｂ）に
相当する。
続いて、ゲート電極層１１１ａ、ゲート電極層１１１ｂ及び絶縁層２１２ａ上に後の半
導体層１２５となる半導体膜を形成する。ここで半導体膜の厚さは、後の平坦化工程で膜
厚が減少してしまうことを考慮して、あらかじめ所望のチャネル長よりも厚くなるように
形成することが好ましい。
半導体膜の材料として、シリコンなどの半導体材料を用いることもできるが、シリコン
よりもバンドギャップの広い半導体材料を用いることが好ましい。シリコンよりも広いバ
ンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物
半導体などがある。
トランジスタのオフ抵抗は、チャネルが形成される半導体層における熱的に励起するキ
ャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（
真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトである
ため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ－３程度である。
一方、例えばバンドギャップが３．２電子ボルトの半導体の場合では熱励起キャリアの
濃度は１×１０－７ｃｍ－３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃
度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンよ
り１８桁も大きい。
このようなバンドギャップの広い半導体が適用されたトランジスタは、極めて低いオフ
電流を実現できる。このようなトランジスタをトランジスタ１０２ａ及びトランジスタ１
０２ｂに適用することにより、各記憶素子の保持ノードに保持される電位を、極めて長い
期間保持させることが可能となる。
本実施の形態では、半導体膜として酸化物半導体膜をスパッタリング法により形成する
。具体的には、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体ターゲットを用いてスパッタリング法に
より形成する。
なお、酸化物半導体膜として用いることのできる材料は上記に限定されない。酸化物半
導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好まし
い。特にＩｎとＺｎを含むことが好ましい。
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）
、アルミニウム（Ａｌ）、又はランタノイドのから選ばれた一種又は複数種を有すること
が好ましい。
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、
ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）
、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅ
ｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることが
できる。
また、酸化物半導体として、Ｉｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系
酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系
酸化物等を用いることができる。
また、酸化物半導体として、Ｉｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉ
ｎ－Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ
－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－
Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅ
ｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ
－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－
Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚ
ｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物等を用いることができる。
また、酸化物半導体として、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚ
ｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ
－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物等を用いることができる
。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素を含有させてもよい。
また、上記金属酸化物にＳｉＯ２を含ませた酸化物半導体で酸化物半導体膜を形成する
こともできる。
また、酸化物半導体膜を、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導
体で形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一
つ又は複数の金属元素を示す。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子
比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩ
ｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ－Ｓｎ－Ｚｎ系酸化物やその組成の近傍の酸
化物を用いてもよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ－Ｇａ－Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２
＋（ｃ－Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の
酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、非晶質でも、多結晶
でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファ
スは欠陥が多いため、非アモルファスが好ましい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。
ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、又は水
素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばス
パッタリングターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また
、成膜の際、成膜装置内を十分排気し、成膜時に基板温度を加熱しながら成膜することに
より、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。
また、酸化物半導体膜の形成後において脱水化処理（脱水素化処理）を行い、酸化物半
導体膜から水素、または水分を除去して、不純物が極力含まれないように高純度化し、脱
水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体
膜に加える処理を行うことが好ましい。酸素の供給は、酸素雰囲気下で加熱処理を施す方
法や、酸化物半導体膜を加熱により酸素を放出する膜の近傍に配置し、加熱処理を施す方
法等を用いることができる。本明細書等において、酸化物半導体膜に酸素を供給する場合
を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的
組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中
には、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度は１×１
０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０
１１／ｃｍ３未満、より好ましくは１．４５×１０１０／ｃｍ３未満となる。
またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により
酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜を備え
るトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）で
のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ
（ゼプトアンペア）は１×１０－２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また
、８５℃では、１００ｚＡ（１×１０－１９Ａ）以下、望ましくは１０ｚＡ（１×１０－
２０Ａ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半
導体膜を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
続いて、半導体膜の不要な部分をエッチングして半導体層１２５及び誘電層１３４を形
成する。
半導体膜のエッチングは、ハードマスクを用いて行うことが好ましい。まず半導体膜上
に後のハードマスクとなる無機膜を形成し、当該無機膜上の半導体層１２５及び誘電層１
３４を形成する領域と重なるようにレジストを形成する。ここで、形成したレジストに対
してアッシングを行いレジストの幅を縮小させる、いわゆるスリミング処理を施すことが
好ましい。スリミング処理を施すことにより半導体層１２５または誘電層１３４の幅を最
小加工寸法Ｆよりも小さくできる。したがって半導体層１２５及び誘電層１３４は、ゲー
ト電極層１１１ａまたはゲート電極層１１１ｂの幅を最小加工寸法Ｆで形成した場合であ
っても、その内側の領域に設けることができる。
ハードマスクは、上記レジストに覆われていない領域の上記無機膜をエッチングして得
られる。ハードマスクの形成後にレジストを除去してもよい。
半導体膜のエッチングは、ハードマスクに覆われていない部分に対して異方性の高いエ
ッチング方法を用いて行う。ここで、エッチングの際に半導体膜よりも下層に設けられる
層をエッチングしない条件を用いる。このようにして、柱状（円柱状、多角柱状を含む）
の半導体層１２５を形成することができる。
その後、ハードマスクを除去する。またハードマスク上のレジストを除去していない場
合には、当該レジストを除去した後にハードマスクを除去する。
続いて、半導体層１２５の側面及び上面を覆う絶縁膜を形成する。当該絶縁膜の一部は
、ゲート絶縁層１２４として機能する。したがって、半導体層１２５の側面に接する部分
は均一な厚さになるように当該絶縁膜を形成することが好ましい。当該絶縁膜は、ＣＶＤ
法、スパッタリング法などの成膜方法によって形成することができる。また、絶縁膜の膜
中及び半導体層１２５との界面には水、水素、水素化合物などの水素原子を含む不純物が
十分低減されていることが好ましい。
ここで、絶縁膜の形成には、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラ
ズマＣＶＤを用いると、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい
。高純度化された酸化物半導体と高品質ゲート絶縁層とが接触することにより、界面準位
を低減して界面特性を良好にすることができる。
絶縁膜としては、例えば酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフ
ニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳ
ｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート
（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層さ
せることで、形成することができる。
この段階における上面概略図及び断面概略図が、それぞれ図７（Ａ）、（Ｂ）に相当す
る。
続いて、ゲート絶縁層１２４を構成する上記絶縁膜上に、配線層２０１となる導電膜を
成膜し、当該導電膜の不要な部分をエッチングする。その後、当該絶縁膜及び導電膜上に
、後の絶縁層２１２ｂとなる絶縁膜を成膜する。次に、半導体層１２５及び誘電層１３４
の上面が露出するように平坦化処理を行うことにより、配線層２０１と絶縁層２１２ｂが
形成される。
配線層２０１となる導電膜は、上記ゲート電極層１１１ａ及びゲート電極層１１１ｂに
用いる導電膜と同様の材料、方法により形成できる。なお、以下、配線層２０２、配線層
２０３ａ、配線層２０３ｂ、配線層２０４に用いる導電膜も同様である。
また絶縁層２１２ｂを構成する絶縁膜は、絶縁層２１２ａに用いる絶縁膜と同様の材料
、方法により形成できる。なお、以下、絶縁層２１２ｃ、絶縁層２１２ｄ、絶縁層２１２
ｅ、絶縁層２１２ｆ、絶縁層２１２ｇ、絶縁層２１２ｈに用いる絶縁膜も同様である。
続いて、半導体層１２５、誘電層１３４、ゲート絶縁層１２４、配線層２０１、及び絶
縁層２１２ｂ上に接して絶縁層２１２ｃとなる絶縁膜を形成する。その後、絶縁層２１２
ｃとなる絶縁膜に、半導体層１２５または誘電層１３４に到達する開口部を形成すること
により、絶縁層２１２ｃが形成される。
続いて、後の配線層２０２または電極層１２２となる導電膜を、半導体層１２５、誘電
層１３４、及び絶縁層２１２ｃ上に形成する。その後当該導電膜の不要な部分をエッチン
グすることにより、配線層２０２及び電極層１２２が形成される。
以上の工程により、トランジスタ１０１ａのゲート電極層１１１ａ上にトランジスタ１
０２ａと容量１０３ａを形成できる。また同時に、トランジスタ１０１ｂのゲート電極層
１１１ｂ上にトランジスタ１０２ｂと容量１０３ｂが形成される。
この段階における上面概略図及び断面概略図が、それぞれ図８（Ａ）、（Ｂ）に相当す
る。
続いて、配線層２０２、電極層１２２、及び絶縁層２１２ｃ上に絶縁層２１２ｄとなる
絶縁膜を形成する。その後、配線層２０２及び電極層１２２の上面が露出するように平坦
化処理を施すことで、絶縁層２１２ｄが形成される。
続いて、絶縁層２１２ｅとなる絶縁膜を成膜し、絶縁層２１２ｅを形成する。
続いて、絶縁層２１２ｅに電極層１２２に到達する開口部を形成する。その後、絶縁層
２１２ｅ及び電極層１２２上に接続電極層２１３ａとなる導電膜を形成し、絶縁層２１２
ｅの上面が露出するように平坦化処理を施すことにより、電極層１２２に電気的に接続す
る接続電極層２１３ａを形成する。
またこのとき同時に、絶縁層２１２ｅ、絶縁層２１２ｄ、絶縁層２１２ｃ、絶縁層２１
２ｂ、ゲート絶縁層１２４を構成する絶縁膜、及び絶縁層２１２ａに、第１の電極層１１
２ａまたは第１の電極層１１２ｂに到達する開口部を形成することにより、第１の電極層
１１２ａまたは第１の電極層１１２ｂに電気的に接続する接続電極層２１３ｃ（図４参照
）を形成する。
続いて、絶縁層２１２ｅ、接続電極層２１３ａ、及び接続電極層２１３ｃ上に、配線層
２０３ａ及び配線層２０３ｂとなる導電膜を形成した後、当該導電膜の不要な部分をエッ
チングすることにより配線層２０３ａ及び配線層２０３ｂを形成する。
その後、絶縁層２１２ｅ、配線層２０３ａ、及び配線層２０３ｂ上に絶縁層２１２ｆと
なる絶縁膜を形成した後、配線層２０３ａ及び配線層２０３ｂの上面が露出するように平
坦化処理を施すことにより絶縁層２１２ｆを形成する。
続いて、絶縁層２１２ｆ、配線層２０３ａ、及び配線層２０３ｂ上に絶縁層２１２ｇと
なる絶縁膜を成膜し、絶縁層２１２ｇを形成する。
続いて、絶縁層２１２ｇ、絶縁層２１２ｆ、絶縁層２１２ｅ、絶縁層２１２ｄ、絶縁層
２１２ｃ、絶縁層２１２ｂ、ゲート絶縁層１２４を構成する絶縁膜、及び絶縁層２１２ａ
に、第２の電極層１１３に到達する開口部（図示しない）を形成する。その後、絶縁層２
１２ｇ及び第２の電極層１１３上に接続電極層２１３ｂとなる導電膜を形成し、絶縁層２
１２ｇの上面が露出するように平坦化処理を施すことにより、第２の電極層１１３と電気
的に接続する接続電極層２１３ｂ（図示しない）を形成する（図４（Ｃ）参照）。
続いて、絶縁層２１２ｇ及び接続電極層２１３ｂ（図示しない）上に、配線層２０４と
なる導電膜を形成した後、当該導電膜の不要な部分をエッチングすることにより、配線層
２０４を形成する（図４（Ｃ）参照）。
その後、絶縁層２１２ｇ及び配線層２０４を覆う絶縁層２１２ｈを形成してもよい。ま
た絶縁層２１２ｈとなる絶縁膜を成膜した後、当該絶縁膜の上面を平坦化処理によって平
坦化して絶縁層２１２ｈを形成してもよい。
この段階における上面概略図及び断面概略図が、それぞれ図９（Ａ）、（Ｂ）に相当す
る。
以上の工程により、本実施の形態の構成例で例示した記憶素子１１０ａ及び記憶素子１
１０ｂを備える記憶装置を作製することができる。
ここで、上記では、ハードマスクを用いて半導体層１２５及び誘電層１３４を形成する
方法を説明したが、これとは異なる方法により半導体層１２５及び誘電層１３４を形成す
ることもできる。以下では上記とは異なる作製方法について、図１０を用いて説明する。
まず、上記と同様にトランジスタ１０１ａ及び絶縁層２１２ａを形成する。
続いて、絶縁層２１２ａ及びゲート電極層１１１ａ上に、絶縁層２１２ｉと配線層２０
１となる導電膜を積層して形成する。ここで、絶縁層２１２ｉは、ゲート電極層１１１ａ
と配線層２０１とを絶縁するために設けられる。
続いて、上記導電膜と絶縁層２１２ｉに、ゲート電極層１１１ａに到達する開口部を形
成する。この段階における断面概略図が、図１０（Ａ）に相当する。
続いて、開口部の側面、及び底面に接するように、後のゲート絶縁層１２４となる絶縁
膜を成膜する。または、上記導電膜の上面及び側面を酸化して、絶縁膜を形成してもよい
。
その後、当該絶縁膜に対して異方性の高いエッチング処理を施すことにより、上記導電
膜とゲート電極層１１１ａのそれぞれの上面が露出し、開口部の側壁にのみ絶縁膜を残す
ことができる。このようにして、開口部の側壁に接するゲート絶縁層１２４を形成するこ
とができる。
続いて、上記導電膜及びゲート電極層１１１ａ上に、ゲート絶縁層１２４と接するよう
に半導体層１２５及び誘電層１３４となる半導体膜を成膜する。その後、当該導電膜の上
面が露出するように平坦化処理を施すことにより、上記開口部内に半導体層１２５及び誘
電層１３４を形成することができる。この段階における断面概略図が図１０（Ｂ）に相当
する。
続いて、上記導電膜、ゲート絶縁層１２４、半導体層１２５、及び誘電層１３４の上面
にレジストを形成し、当該導電膜の不要な部分をエッチングすることにより配線層２０１
を形成する。
その後、絶縁層２１２ｂとなる絶縁膜を成膜し、配線層２０１、半導体層１２５、誘電
層１３４、及びゲート絶縁層１２４の上面が露出するように平坦化処理を施すことにより
、絶縁層２１２ｂを形成する。この段階における断面概略図が図１０（Ｃ）に相当する。
その後、上述の方法に従って、絶縁層２１２ｃ、電極層１２２、及び配線層２０２を形
成する。この段階における断面概略図が図１０（Ｄ）に相当する。
以上の工程により、トランジスタ１０１ａ上にトランジスタ１０２ａと容量１０３ａを
形成することができる。
このような方法を用いることにより、スリミング処理を用いることなく確実に、ゲート
電極層１１１ａの内側の領域に半導体層１２５及び誘電層１３４を形成することができる
。
以上が本作製工程例についての説明である。
＜変形例＞
以下では、図５に示した、容量の誘電層として絶縁材料の薄膜を用いた記憶装置を作製
する方法の一例について図面を参照して説明する。なお、以下では、上記作製工程例と重
複する部分については説明を省略する。
図１１は、本変形例の各段階における断面概略図である。
まず、上記作製工程例で説明した方法により、トランジスタ１０１ａを形成する。
続いて、ゲート電極層１１１ａ上に半導体層１２５を形成する。ここで、上記構成例で
は半導体層１２５と同時に同一材料からなる誘電層１３４を形成したが、本変形例では形
成しないことに留意する。
続いて、ゲート絶縁層１２４を構成する絶縁膜を形成する。このとき、当該絶縁膜の一
部を誘電層１３４として用いることができる。この段階における断面概略図が図１１（Ａ
）に相当する。
続いて、配線層２０１を形成する工程において、容量１０３ａが形成される領域に、配
線層２０１と同一の導電膜からなる島状のパターンを形成することにより、電極層１３２
を形成する。このようにしてゲート電極層１１１ａと電極層１３２の間に絶縁膜からなる
誘電層１３４が挟持された、容量１０３ａを形成することができる。この段階における断
面概略図が図１１（Ｂ）に相当する。
続いて、絶縁層２１２ｂ及び絶縁層２１２ｃを形成する。その後、絶縁層２１２ｃに半
導体層１２５に到達する開口部を形成する際に、電極層１３２に到達する開口部も同時に
形成する。
続いて電極層１２２と配線層２０２を形成する。配線層２０２は、絶縁層２１２ｃに設
けられた開口部を介して電極層１３２と電気的に接続する。この段階における断面概略図
が図１１（Ｃ）に相当する。
これ以降は、上記作製工程例に基づいて工程を進めることにより、誘電層１３４として
絶縁膜が適用された容量１０３を備える記憶装置を作製することができる。
このような方法によれば、フォトマスク数や作製工程を増やすことなく、縦型のトラン
ジスタと同時に容量を作製することができるため、低コストで且つ高い歩留まりで記憶装
置を作製できる。
以上が本変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の一例として、上記実施の形態とは異
なる記憶装置の構成例について、図面を参照して説明する。なお、以下では上記実施の形
態と重複する部分については、説明を省略するか、簡略化して説明する。
図１２（Ａ）は、本実施の形態で例示する記憶装置の主要部における回路図である。
記憶装置は、トランジスタ１０１とトランジスタ１０２と容量１０３と、を備える。
また、トランジスタ１０１及びトランジスタ１０２の各々の第１の電極と電気的に接続
する配線Ｓ１と、トランジスタ１０１の第２の電極と電気的に接続する配線Ｓ２と、トラ
ンジスタ１０２のゲートに接続する配線Ｗ１と、容量１０３の一方の電極と電気的に接続
する配線Ｗ２と、を有する。
図１２（Ｂ）は、本実施の形態で例示する記憶装置の上面概略図である。また、図１２（
Ｃ）は、図１２（Ｂ）中の切断線Ｄ－Ｄ’で切断した断面概略図である。
図１２（Ｂ）及び図１２（Ｃ）に示す記憶装置は、実施の形態２で例示した記憶装置に
おけるトランジスタ１０１を、縦型のトランジスタに置き換えた構成である。
記憶装置は、絶縁表面上に設けられた配線層２０４と、配線層２０４上に設けられた縦
型のトランジスタであるトランジスタ１０１と、トランジスタ１０１のゲート電極層１１
１上に設けられたトランジスタ１０２及び容量１０３と、トランジスタ１０２のゲート電
極として機能する配線層２０１と、容量１０３の一方の電極として機能する配線層２０２
と、トランジスタ１０１及び容量１０３上に設けられ、トランジスタ１０１及びトランジ
スタ１０２と電気的に接続された配線層２０３と、を有する。
配線層２０１は、図１２（Ａ）に示す配線Ｗ１として機能する。同様に、配線層２０２
は配線Ｗ２として機能し、配線層２０３は配線Ｓ１として機能し、配線層２０４は配線Ｓ
２として機能する。またゲート電極層１１１が保持ノードに相当する。
図１２（Ｂ）及び図１２（Ｃ）に示すように、配線層２０４をトランジスタ１０１より
も下層に設けることが可能であるため、配線層２０４と配線層２０３を重ねて設けること
ができる。このとき、配線層２０４と配線層２０３は、トランジスタ１０１が設けられて
いる層と、トランジスタ１０２及び容量１０３が設けられている層を介して形成されるた
め、これらの距離を十分に離して形成できる。そのため当該配線層間の容量は無視できる
程度にまで低減することができる。このように、２つの配線層を重ねて形成することによ
り、記憶装置の占有面積を極めて小さいものとすることができる。
また、図１２（Ｃ）では、ゲート電極層１１１と配線層２０４とはゲート絶縁層１１４
を構成する絶縁膜によって電気的に絶縁される構成を示したが、ゲート電極層１１１と配
線層２０４との間に絶縁層を別途形成し、これらの間の容量を低減してもよい。その場合
には、当該絶縁層を貫通する接続電極層により配線層２０４と第２の電極層１１３とを接
続する構成とすればよい。
トランジスタ１０１は、配線層２０４上に設けられ、当該配線層２０４と電気的に接続
する第２の電極層１１３と、第２の電極層１１３上に設けられ、当該第２の電極層１１３
と電気的に接続する半導体層１１５と、半導体層１１５上に設けられ、当該半導体層１１
５と電気的に接続する第１の電極層１１２と、半導体層１１５、第１の電極層１１２、及
び第２の電極層１１３の側面に接して設けられるゲート絶縁層１１４と、少なくとも半導
体層１１５の当該側面と対向して設けられるゲート電極層１１１と、を備える。チャネル
方向は絶縁表面に対して垂直である。
半導体層１１５には、アモルファス半導体や、多結晶半導体、単結晶半導体などを用い
ることができる。
アモルファス半導体としては、代表的には水素化アモルファスシリコンがあげられる。
また、多結晶半導体としては、代表的にはポリシリコン（多結晶シリコン）があげられる
。ポリシリコンには、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材
料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリ
シリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを
用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、微結
晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。
また、半導体層１１５に用いる半導体として、上述の酸化物半導体を用いてもよい。そ
の場合は、第１の電極層１１２及び第２の電極層１１３を設けなくてもよい。
トランジスタ１０１を形成する場合、上述のトランジスタ１０２の作製方法を援用する
ことができる。このとき、半導体層１２５を構成する半導体の単層膜に換えて、第２の電
極層１１３を構成する不純物が添加された半導体膜と、半導体層１１５を構成する半導体
膜と、第１の電極層１１２を構成する不純物が添加された半導体膜との積層膜を用いるこ
とにより、トランジスタ１０１を形成することができる。
トランジスタ１０２及び容量１０３は、上記実施の形態で例示した構成を用いることが
できる。
このように、トランジスタ１０１を縦型のトランジスタとすることにより、トランジス
タ１０１をＦ２の面積の範囲内に納めることができる。同様に、トランジスタ１０２や容
量１０３もそれぞれＦ２の面積の範囲内に納めることができる。そのため高度に集積化し
た場合であっても、極めて占有面積が低減された記憶装置を実現できる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の一例として、上記実施の形態とは異
なる記憶装置の構成例について、図面を参照して説明する。なお以下では、上記実施の形
態と重複する部分については、説明を省略するか、簡略化して説明する。
本発明の一態様の記憶装置は、第１のトランジスタ１０１と第２のトランジスタ１０２
と容量１０３を有する記憶装置の層（半導体装置の層ともいえる。以下では、メモリ層と
も呼ぶ）を、複数積層して設けることにより、高度に集積化することが可能となる。また
、当該メモリ層の下層に、駆動回路を設けることもできる。以下では、当該メモリ層を積
層する構成、及びメモリ層の下層に駆動回路を設ける構成の例について説明する。
＜構成例１＞
本構成例で例示する記憶装置の上面図は図３（Ｂ）が援用され、図３（Ｂ）の切断線Ａ
－Ａ’、切断線Ｂ－Ｂ’で切断した断面概略図が図１３に相当する。
記憶装置は、絶縁表面上に形成されている点、及びトランジスタ１０１ａやトランジス
タ１０１ｂの構成が異なる点で、実施の形態２（例えば図４（Ａ）、（Ｂ））で例示した
記憶装置と相違している。
トランジスタ１０１ａは、絶縁表面上に形成された半導体層１１５と、半導体層１１５
の側面に接して設けられ、半導体層１１５とそれぞれ電気的に接続する第１の電極層１１
２ａ及び第２の電極層１１３と、半導体層１１５の上面に接して設けられるゲート絶縁層
１１４と、ゲート絶縁層１１４の上面に接して設けられるゲート電極層１１１ａと、を備
える。
また、トランジスタ１０１ｂも同様に、半導体層１１５と第１の電極層１１２ｂと第２
の電極層１１３と、ゲート絶縁層１１４と、ゲート電極層１１１ｂと、を備える。
また、素子分離層２１１が、半導体層１１５、第１の電極層１１２ａ、第１の電極層１
１２ｂ、及び第２の電極層１１３の側面に接して設けられている。
半導体層１１５に用いる半導体としては、実施の形態３で例示した半導体を用いること
ができる。
また好適には、半導体層１１５に用いる半導体としてＳＯＩ基板の作製方法が適用され
た、単結晶半導体を用いる。
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加
熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた
欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による
成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体
層を形成する方法等を用いることができる。
ゲート電極層１１１ａ上には、トランジスタ１０２ａと容量１０３ａが設けられている
。またゲート電極層１１１ｂ上にはトランジスタ１０２ｂと容量１０３ｂ（図示しない）
が設けられている。
ここで、少なくともトランジスタ１０１ａ、トランジスタ１０２ａ、及び容量１０３ａ
を構成する複数の層をまとめてメモリ層２５０とする。好適には、メモリ層２５０は被形
成面に平行な方向に並列して設けられた複数の記憶装置を有する。また、メモリ層２５０
は、トランジスタや容量を電気的に接続する配線層を含む。
このように、トランジスタ１０１ａ及びトランジスタ１０１ｂを、絶縁表面上に形成可
能な構成とすることにより、メモリ層２５０を複数積層する、またはメモリ層２５０の下
層に駆動回路を設けることが可能となる。
図１４には、従来のＣＭＯＳプロセスを用いて形成された駆動回路部２６０上に、メモ
リ層２５０ａとメモリ層２５０ｂとが積層して設けられた記憶装置の構成を示している。
メモリ層２５０ａは、層間絶縁層２５１ａを介して駆動回路部２６０上に設けられてい
る。また、メモリ層２５０ｂは、層間絶縁層２５１ｂを介してメモリ層２５０ａ上に設け
られている。
層間絶縁層２５１ａ及び層間絶縁層２５１ｂは、その表面が平坦化処理されていること
が好ましい。また、駆動回路部２６０とメモリ層２５０ａ、またはメモリ層２５０ａとメ
モリ層２５０ｂとの間の寄生容量を低減するため、層間絶縁層２５１ａ及び層間絶縁層２
５１ｂに低誘電率の絶縁材料を用いることや、または十分に厚く形成することが好ましい
。
メモリ層２５０ａやメモリ層２５０ｂに含まれる各配線層は、図示しない領域において
駆動回路部２６０と接続電極層を介して電気的に接続されており、駆動回路部２６０によ
ってデータの書き込みや消去、読み出し等の動作が制御される。
このように、複数のメモリ層が積層された構成とすることにより、記憶装置の占有面積
あたりのデータ量を増大させることができる。また駆動回路をメモリ層の下層に配置する
ことにより占有面積の増大を抑制することができる。
以上が本構成例についての説明である。
＜変形例＞
また、実施の形態３で例示した、トランジスタ１０１に縦型のトランジスタを適用した
場合においても、上記構成例と同様に複数のメモリ層を積層することや下層に駆動回路を
設けることが可能である。
図１５に、トランジスタ１０１として縦型のトランジスタを適用した場合の、記憶装置
の構成例を示す。
上記構成例と同様に、メモリ層２５０ａは、層間絶縁層２５１ａを介して駆動回路部２
６０上に設けられている。また、メモリ層２５０ｂは、層間絶縁層２５１ｂを介してメモ
リ層２５０ａ上に設けられている。
ここで、メモリ層２５０ａ及びメモリ層２５０ｂには、実施の形態３で例示したように
極めて占有面積が低減された記憶装置が適用される。したがってこのようなメモリ層を複
数積層して設けることにより、単位面積あたりのデータ量を極めて大きいものとすること
ができる。
以上が本変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態５）
上記実施の形態で例示した半導体層１２５に適用可能な酸化物半導体として、結晶性を
有する半導体膜を用いると、トランジスタの電気特性を向上できる。好ましくは、半導体
膜としてＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることが好ましい。以下では、ＣＡＡ
Ｃ－ＯＳ膜が適用された半導体装置について説明する。
ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ－ＯＳ
膜は、非晶質相に結晶部及び非晶質部を有する結晶－非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－
５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ－ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定
義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、
「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式（１）にて
定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（
ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面
に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒ
ａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて
測定可能である。
上記のようなＣＡＡＣ－ＯＳ膜を得る方法としては、例えば、基板を加熱して（例えば
、基板温度を１７０℃として）酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向
させる方法がある。
なお、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよく、第１の酸
化物半導体膜と第２の酸化物半導体膜のいずれか一方に、ＣＡＡＣ－ＯＳとは異なる結晶
性の酸化物半導体を適用してもよい。すなわち、ＣＡＡＣ－ＯＳと、単結晶酸化物半導体
、多結晶酸化物半導体、または非晶質酸化物半導体を適宜組み合わせた構成としてもよい
。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶
質酸化物半導体を適用すると、積層された酸化物半導体膜の内部応力や外部からの応力を
緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに
高めることが可能となる。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物
を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネ
ル側の酸化物半導体膜は、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物半導体を適用する
ことが好ましい。
また、酸化物半導体膜を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導
体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導
体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。また、酸化物半導体膜
を複数の膜の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いること
ができる。
以上のように、酸化物半導体膜としてＣＡＡＣ－ＯＳ膜を用いることにより、熱処理（
脱水素化処理）において、ＣＡＡＣ－ＯＳ膜の上面から容易に水素を離脱させることがで
きる。また、当該熱処理において、酸素の離脱を低減して選択的に水素を多く離脱させる
ことができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態６）
本実施の形態では、半導体装置の一例として、上記実施の形態に開示した記憶装置を少
なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）につ
いて説明する。
図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示す
ＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇ
ｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコー
ダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レ
ジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕ
ｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（
ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板
などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設け
てもよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例に
すぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６などに、メモリセルが設けられてい
る。メモリセルとして、上記実施の形態１から４で示した記憶装置を適用することができ
る。レジスタ１１９６のメモリセルには、論理値を反転させる論理素子と上記実施の形態
に開示した記憶装置の両方を備える。
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９
１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジ
スタ１１９６が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの
保持を行うか、記憶装置によるデータの保持を行うかを、選択する。論理値を反転させる
論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへ
の、電源電圧の供給が行われる。記憶装置におけるデータの保持が選択されている場合、
記憶装置へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧
の供給を停止することができる。
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、メモリセル群と
、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図１６（Ｂ）及び図１６（Ｃ）の回路の説
明を行う。
図１６（Ｂ）及び図１６（Ｃ）では、レジスタ１１９６は、メモリセルへの電源電位の
供給を制御するスイッチング素子を備える。
図１６（Ｂ）に示すレジスタ１１９６は、スイッチング素子１１４１と、メモリセル１
１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１
４２には、論理値を反転させる論理素子と上記記憶装置の両方を備えている。メモリセル
群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハ
イレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各
メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与え
られている。
図１６（Ｂ）では、スイッチング素子１１４１として、トランジスタを用いており、該
トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御さ
れる。
なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、レジ
スタ１１９６の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が
有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することが
できる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、
スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、メモリセル群中のデータを失うことなくＣＰＵの
動作を停止することができ、それにより消費電力を低減することができる。
また、このようなＣＰＵが適用された電子機器は、消費電力が低減されているため、例
えば太陽電池や非接触給電（ワイヤレス給電ともいう）によって得られる比較的小さな電
力でも十分に動作させることができる。例えば、電子機器に太陽電池モジュール又は非接
触給電モジュールと、このようなモジュールによって得られた電力を蓄電する２次電池（
リチウムイオン電池など）を備える構成とする。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
（実施の形態７）
本明細書に開示する記憶装置や半導体装置は、さまざまな電子機器（遊技機も含む）に
適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デ
スクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄ
ｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は
動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッ
ドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話
、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機
、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の
高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空
調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、
電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器
、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレ
ータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用い
たエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、
電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）
、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車
（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を
含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜
水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が
挙げられる。これらの電子機器の具体例を図１７及び図１８に示す。
図１７（Ａ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に
装着するための固定部３０２２と、操作ボタン３０２４、外部接続ポート３０２５等が設
けられている。また、スピーカを有していても良い。上記実施の形態で例示した記憶装置
や半導体装置を、本体３０２１に内蔵されているメモリやＣＰＵなどに適用することによ
り、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図１７（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。
図１７（Ｂ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示
部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９
２０６等を含む。上記実施の形態に示した記憶装置やＣＰＵ等の半導体装置を利用すれば
、省電力化されたコンピュータとすることが可能となる。
図１８（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２
が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声
を出力することが可能である。上記実施の形態で例示した記憶装置または半導体装置を筐
体８００１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能
である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光
装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉ
ｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置
を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン
装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデム
を介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者か
ら受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えて
いてもよい。テレビジョン装置８０００は、上記実施の形態で例示した記憶装置や、ＣＰ
Ｕなどの半導体装置を用いることが可能である。
図１８（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショ
ナーは、上記実施の形態で例示したＣＰＵなどの半導体装置を用いた電子機器の一例であ
る。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を
有する。図１８（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場
合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは
、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。
上記実施の形態で例示したＣＰＵを用いることにより、省電力に優れたエアコンディショ
ナーを実現できる。
図１８（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示したＣＰＵ
などの半導体装置を備える電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は
、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する
。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上記実
施の形態で例示したＣＰＵなどの半導体装置を電気冷凍冷蔵庫８３００のＣＰＵ８３０４
に用いることによって省電力化が図れる。
図１８（Ｂ）、及び図１８（Ｃ）において、電子機器の一例である電気自動車の例を示
す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の
電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制
御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によ
って制御される。上記実施の形態で例示した記憶装置やＣＰＵなどの半導体装置を電気自
動車９７００の処理装置９７０４に用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路
９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気
エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
１０１ トランジスタ
１０１ａ トランジスタ
１０１ｂ トランジスタ
１０２ トランジスタ
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０３ 容量
１０３ａ 容量
１０３ｂ 容量
１１０ａ 記憶素子
１１０ｂ 記憶素子
１１１ ゲート電極層
１１１ａ ゲート電極層
１１１ｂ ゲート電極層
１１２ 第１の電極層
１１２ａ 第１の電極層
１１２ｂ 第１の電極層
１１３ 第２の電極層
１１４ ゲート絶縁層
１１５ 半導体層
１２１ ゲート電極層
１２２ 電極層
１２４ ゲート絶縁層
１２５ 半導体層
１３２ 電極層
１３４ 誘電層
２０１ 配線層
２０２ 配線層
２０３ 配線層
２０３ａ 配線層
２０３ｂ 配線層
２０４ 配線層
２１１ 素子分離層
２１２ａ 絶縁層
２１２ｂ 絶縁層
２１２ｃ 絶縁層
２１２ｄ 絶縁層
２１２ｅ 絶縁層
２１２ｆ 絶縁層
２１２ｇ 絶縁層
２１２ｈ 絶縁層
２１２ｉ 絶縁層
２１３ａ 接続電極層
２１３ｂ 接続電極層
２１３ｃ 接続電極層
２５０ メモリ層
２５０ａ メモリ層
２５０ｂ メモリ層
２５１ａ 層間絶縁層
２５１ｂ 層間絶縁層
２６０ 駆動回路部
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部接続ポート
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (22)

  1. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタは、縦型のトランジスタである、半導体装置。
  2. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタの前記ゲート絶縁層は、筒状の領域を有し、
    前記第２のトランジスタは、縦型のトランジスタである、半導体装置。
  3. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、
    容量と、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記容量の一方の電極は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタは、縦型のトランジスタである、半導体装置。
  4. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、
    容量と、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記容量の一方の電極は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタの前記ゲート絶縁層は、筒状の領域を有し、
    前記第２のトランジスタは、縦型のトランジスタである、半導体装置。
  5. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタは、縦型のトランジスタであり、
    前記保持ノードは、前記第２のトランジスタを介してデータが書き込まれ、
    前記データは、前記第２のトランジスタがオフになることにより、前記保持ノードに保持される、半導体装置。
  6. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタの前記ゲート絶縁層は、筒状の領域を有し、
    前記第２のトランジスタは、縦型のトランジスタであり、
    前記保持ノードは、前記第２のトランジスタを介してデータが書き込まれ、
    前記データは、前記第２のトランジスタがオフになることにより、前記保持ノードに保持される、半導体装置。
  7. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、
    容量と、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記容量の一方の電極は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタは、縦型のトランジスタであり、
    前記保持ノードは、前記第２のトランジスタを介してデータが書き込まれ、
    前記データは、前記第２のトランジスタがオフになることにより、前記保持ノードに保持される、半導体装置。
  8. 駆動回路と、
    前記駆動回路の上方に設けられた、１層のメモリ層又は積層された複数のメモリ層と、を有し、
    前記メモリ層は、複数の記憶素子を有し、
    前記記憶素子は、
    第１のトランジスタと、
    前記第１のトランジスタの上方に設けられた第２のトランジスタと、
    容量と、を有し、
    前記第１のトランジスタのゲート電極は、保持ノードと電気的に接続され、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記保持ノードと電気的に接続され、
    前記容量の一方の電極は、前記保持ノードと電気的に接続され、
    前記第２のトランジスタは、
    チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と接する領域を有するゲート絶縁層と、
    前記酸化物半導体層の側面と前記ゲート絶縁層を介して対向する領域を有するゲート電極層と、
    前記ソース電極又は前記ドレイン電極の一方として機能する第１の電極層と、
    前記ソース電極又は前記ドレイン電極の他方として機能する第２の電極層と、を有し、
    前記第２のトランジスタの前記ゲート絶縁層は、筒状の領域を有し、
    前記第２のトランジスタは、縦型のトランジスタであり、
    前記保持ノードは、前記第２のトランジスタを介してデータが書き込まれ、
    前記データは、前記第２のトランジスタがオフになることにより、前記保持ノードに保持される、半導体装置。
  9. 請求項１乃至請求項４のいずれか一において、
    前記保持ノードは、前記第２のトランジスタを介してデータが書き込まれ、
    前記データは、前記第２のトランジスタがオフになることにより、電力の供給が停止した状態において、前記保持ノードに保持される、半導体装置。
  10. 請求項１乃至請求項９のいずれか一において、
    前記酸化物半導体層と前記第１の電極層とが接する領域は、上面視において前記第１の電極層の周縁の内側の領域に設けられており、
  11. 請求項１乃至請求項１０のいずれか一において、
    前記第２のトランジスタの前記ゲート電極層は、上面視において前記酸化物半導体層を囲む領域を有する、半導体装置。
  12. 請求項１乃至請求項１１のいずれか一において、
    前記第２のトランジスタの前記ゲート電極層は、断面視において前記第１の電極層と前記第２の電極層の間の領域を有する、半導体装置。
  13. 請求項１乃至請求項１２のいずれか一において、
    前記第２のトランジスタの前記チャネル形成領域は、前記第１のトランジスタのチャネル形成領域と重なる領域を有する、半導体装置。
  14. 請求項１乃至請求項１３のいずれか一において、
    前記酸化物半導体層は、ｉ型又は実質的にｉ型である、半導体装置。
  15. 請求項１乃至請求項１４のいずれか一において、
    前記酸化物半導体層は、結晶部を有し、
    前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃う、半導体装置。
  16. 請求項１乃至請求項１４のいずれか一において、
    前記酸化物半導体層は、結晶部を有し、
    前記結晶部は、ｃ軸が前記第１の電極層の表面の法線ベクトルに平行な方向に揃う、半導体装置。
  17. 請求項１乃至請求項１６のいずれか一において、
    前記第２のトランジスタのチャネル長は、前記酸化物半導体層の厚さにより制御されている、半導体装置。
  18. 請求項１乃至請求項１７のいずれか一において、
    前記酸化物半導体層は、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、Ｉｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物又はＩｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物のいずれかを有する、半導体装置。
  19. 請求項１乃至請求項１８のいずれか一において、
    前記第２のトランジスタのチャネル長方向は、前記第１の電極層の上面に対して垂直方向である、半導体装置。
  20. 請求項１９において、
    前記垂直方向は、前記第１の電極層の上面に対して８５°以上９５°以下の範囲である、半導体装置。
  21. 請求項１乃至請求項２０のいずれか一において、
    前記酸化物半導体層は、前記第１の電極層の表面に平行な平面における外周の形状が円形の領域を有する、半導体装置。
  22. 請求項１乃至請求項２０のいずれか一において、
    前記酸化物半導体層は、前記第１の電極層の表面に平行な平面における外周の形状が多角形の領域を有する、半導体装置。
JP2023127125A 2012-02-29 2023-08-03 半導体装置 Pending JP2023156396A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012044109 2012-02-29
JP2012044109 2012-02-29
JP2020132355A JP2020191470A (ja) 2012-02-29 2020-08-04 半導体装置
JP2022020164A JP7410991B2 (ja) 2012-02-29 2022-02-14 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022020164A Division JP7410991B2 (ja) 2012-02-29 2022-02-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2023156396A true JP2023156396A (ja) 2023-10-24

Family

ID=49001865

Family Applications (14)

Application Number Title Priority Date Filing Date
JP2013035320A Withdrawn JP2013211537A (ja) 2012-02-29 2013-02-26 半導体装置
JP2017147696A Withdrawn JP2017216474A (ja) 2012-02-29 2017-07-31 半導体装置
JP2019012943A Active JP6745924B2 (ja) 2012-02-29 2019-01-29 半導体装置
JP2020132355A Withdrawn JP2020191470A (ja) 2012-02-29 2020-08-04 半導体装置
JP2022020164A Active JP7410991B2 (ja) 2012-02-29 2022-02-14 半導体装置
JP2022033538A Active JP7470142B2 (ja) 2012-02-29 2022-03-04 半導体装置
JP2022033537A Active JP7441869B2 (ja) 2012-02-29 2022-03-04 半導体装置
JP2022055695A Active JP7395639B2 (ja) 2012-02-29 2022-03-30 半導体装置
JP2022172869A Withdrawn JP2023002775A (ja) 2012-02-29 2022-10-28 半導体装置
JP2023041660A Active JP7498821B2 (ja) 2012-02-29 2023-03-16 トランジスタ及び半導体装置
JP2023127125A Pending JP2023156396A (ja) 2012-02-29 2023-08-03 半導体装置
JP2023127127A Pending JP2023156397A (ja) 2012-02-29 2023-08-03 半導体装置
JP2023127121A Pending JP2023156395A (ja) 2012-02-29 2023-08-03 半導体装置
JP2024088615A Pending JP2024119879A (ja) 2012-02-29 2024-05-31 トランジスタ及び半導体装置

Family Applications Before (10)

Application Number Title Priority Date Filing Date
JP2013035320A Withdrawn JP2013211537A (ja) 2012-02-29 2013-02-26 半導体装置
JP2017147696A Withdrawn JP2017216474A (ja) 2012-02-29 2017-07-31 半導体装置
JP2019012943A Active JP6745924B2 (ja) 2012-02-29 2019-01-29 半導体装置
JP2020132355A Withdrawn JP2020191470A (ja) 2012-02-29 2020-08-04 半導体装置
JP2022020164A Active JP7410991B2 (ja) 2012-02-29 2022-02-14 半導体装置
JP2022033538A Active JP7470142B2 (ja) 2012-02-29 2022-03-04 半導体装置
JP2022033537A Active JP7441869B2 (ja) 2012-02-29 2022-03-04 半導体装置
JP2022055695A Active JP7395639B2 (ja) 2012-02-29 2022-03-30 半導体装置
JP2022172869A Withdrawn JP2023002775A (ja) 2012-02-29 2022-10-28 半導体装置
JP2023041660A Active JP7498821B2 (ja) 2012-02-29 2023-03-16 トランジスタ及び半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2023127127A Pending JP2023156397A (ja) 2012-02-29 2023-08-03 半導体装置
JP2023127121A Pending JP2023156395A (ja) 2012-02-29 2023-08-03 半導体装置
JP2024088615A Pending JP2024119879A (ja) 2012-02-29 2024-05-31 トランジスタ及び半導体装置

Country Status (3)

Country Link
US (9) US9312257B2 (ja)
JP (14) JP2013211537A (ja)
KR (6) KR20130099847A (ja)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6347704B2 (ja) 2013-09-18 2018-06-27 株式会社半導体エネルギー研究所 半導体装置
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016111092A (ja) * 2014-12-03 2016-06-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ
KR20160087024A (ko) 2015-01-12 2016-07-21 삼성디스플레이 주식회사 박막트랜지스터 및 그의 제조방법
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6917700B2 (ja) * 2015-12-02 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
JP2018036290A (ja) * 2016-08-29 2018-03-08 株式会社ジャパンディスプレイ 表示装置
KR102160178B1 (ko) 2016-08-31 2020-09-28 마이크론 테크놀로지, 인크 메모리 어레이
KR102134532B1 (ko) 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
US10056386B2 (en) 2016-08-31 2018-08-21 Micron Technology, Inc. Memory cells and memory arrays
EP3507831B1 (en) * 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
WO2018044479A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3507830A4 (en) 2016-08-31 2020-04-01 Micron Technology, Inc. STORAGE CELLS AND STORAGE ARRAYS
JP6698486B2 (ja) * 2016-09-26 2020-05-27 株式会社ジャパンディスプレイ 表示装置
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10692869B2 (en) * 2016-11-17 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10879064B2 (en) * 2016-12-27 2020-12-29 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device and film forming apparatus
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
TWI648825B (zh) * 2017-03-16 2019-01-21 日商東芝記憶體股份有限公司 半導體記憶體
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
DE112018002779T5 (de) 2017-06-02 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
WO2018224911A1 (ja) 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer
WO2019004264A1 (ja) * 2017-06-30 2019-01-03 株式会社村田製作所 電子部品モジュール及びその製造方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
WO2019038664A1 (ja) * 2017-08-25 2019-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019045882A1 (en) 2017-08-29 2019-03-07 Micron Technology, Inc. MEMORY CIRCUITS
WO2019045905A1 (en) * 2017-08-31 2019-03-07 Micron Technology, Inc. APPARATUS HAVING MEMORY CELLS HAVING TWO TRANSISTORS AND CAPACITOR, AND BODY REGIONS OF TRANSISTORS COUPLED AT REFERENCE VOLTAGES
US20190097001A1 (en) * 2017-09-25 2019-03-28 Raytheon Company Electrode structure for field effect transistor
JP7051511B2 (ja) * 2018-03-21 2022-04-11 キオクシア株式会社 半導体装置及びその製造方法
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
US10818324B2 (en) 2018-12-18 2020-10-27 Micron Technology, Inc. Memory array decoding and interconnects
US11295985B2 (en) * 2019-03-05 2022-04-05 International Business Machines Corporation Forming a backside ground or power plane in a stacked vertical transport field effect transistor
JP7210344B2 (ja) * 2019-03-18 2023-01-23 キオクシア株式会社 半導体装置及びその製造方法
US11177266B2 (en) * 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells
US11158643B2 (en) * 2019-11-26 2021-10-26 Globalfoundries Singapore Pte. Ltd. Non-volatile memory bit cells with non-rectangular floating gates
JP2020120123A (ja) * 2020-04-16 2020-08-06 株式会社半導体エネルギー研究所 半導体装置
KR20220012622A (ko) 2020-07-23 2022-02-04 삼성전자주식회사 반도체 장치
CN112331653B (zh) * 2020-10-29 2021-11-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法
US11557593B2 (en) 2020-11-30 2023-01-17 Micron Technology, Inc. Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
US11355531B1 (en) 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
KR20220099142A (ko) * 2021-01-04 2022-07-13 삼성전자주식회사 반도체 메모리 장치
JP2022159956A (ja) 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置
JP7532587B2 (ja) 2022-03-25 2024-08-13 株式会社半導体エネルギー研究所 半導体装置
WO2023199160A1 (ja) * 2022-04-14 2023-10-19 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2023203417A1 (ja) * 2022-04-19 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2023209484A1 (ja) * 2022-04-28 2023-11-02 株式会社半導体エネルギー研究所 半導体装置
WO2024013602A1 (ja) * 2022-07-13 2024-01-18 株式会社半導体エネルギー研究所 トランジスタ、及び、トランジスタの作製方法
WO2024033742A1 (ja) * 2022-08-10 2024-02-15 株式会社半導体エネルギー研究所 シフトレジスタ
DE102023125478A1 (de) 2022-09-30 2024-04-04 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung und eines elektronischen Geräts
KR20240052666A (ko) 2022-10-14 2024-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN117956789A (zh) 2022-10-28 2024-04-30 株式会社半导体能源研究所 存储装置
WO2024134407A1 (ja) * 2022-12-22 2024-06-27 株式会社半導体エネルギー研究所 半導体装置
WO2024176064A1 (ja) * 2023-02-24 2024-08-29 株式会社半導体エネルギー研究所 半導体装置、及び記憶装置
WO2024194726A1 (ja) * 2023-03-17 2024-09-26 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法

Family Cites Families (171)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
EP0510604A3 (en) 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5286674A (en) 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5398200A (en) 1992-03-02 1995-03-14 Motorola, Inc. Vertically formed semiconductor random access memory device
US5612563A (en) 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5914504A (en) * 1995-06-16 1999-06-22 Imec Vzw DRAM applications using vertical MISFET devices
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US20010017392A1 (en) * 1997-05-19 2001-08-30 International Business Machines Corporation. Vertical transport MOSFETs and method for making the same
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4246400B2 (ja) 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6387758B1 (en) * 2001-03-26 2002-05-14 Advanced Micro Devices, Inc. Method of making vertical field effect transistor having channel length determined by the thickness of a layer of dummy material
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004103637A (ja) * 2002-09-05 2004-04-02 Renesas Technology Corp 半導体装置およびその製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004349291A (ja) 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US20110143506A1 (en) 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US8367524B2 (en) 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US8455978B2 (en) 2010-05-27 2013-06-04 Sang-Yun Lee Semiconductor circuit structure and method of making the same
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR100685659B1 (ko) 2006-01-26 2007-02-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
EP1816508A1 (en) * 2006-02-02 2007-08-08 Semiconductor Energy Laboratory Co., Ltd. Display device
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5460950B2 (ja) 2007-06-06 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR101344483B1 (ko) * 2007-06-27 2013-12-24 삼성전자주식회사 박막 트랜지스터
JP2009123882A (ja) 2007-11-14 2009-06-04 Elpida Memory Inc 半導体装置およびその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009096001A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US8212298B2 (en) 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2010056215A (ja) 2008-08-27 2010-03-11 Nec Electronics Corp 縦型電界効果トランジスタを備える半導体装置及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010165803A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP2011023543A (ja) 2009-07-15 2011-02-03 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011052409A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011052411A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102682982B1 (ko) * 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
WO2011062057A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101800854B1 (ko) 2009-11-20 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
WO2011065209A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101943109B1 (ko) 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20110064551A (ko) 2009-12-08 2011-06-15 서울대학교산학협력단 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101978106B1 (ko) 2010-01-20 2019-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011105310A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011108382A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20110101876A (ko) 2010-03-10 2011-09-16 삼성전자주식회사 매립 비트 라인을 갖는 반도체 장치 및 반도체 장치의 제조 방법
WO2011118364A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101728068B1 (ko) * 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
JP2012009512A (ja) 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101850567B1 (ko) * 2010-07-16 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012038994A (ja) 2010-08-10 2012-02-23 Elpida Memory Inc 半導体装置及びその製造方法
TWI508294B (zh) 2010-08-19 2015-11-11 Semiconductor Energy Lab 半導體裝置
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
WO2012121265A1 (en) 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
JP2013042117A (ja) 2011-07-15 2013-02-28 Semiconductor Energy Lab Co Ltd 半導体装置
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9306063B2 (en) 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies

Also Published As

Publication number Publication date
KR102407627B1 (ko) 2022-06-13
US10038011B2 (en) 2018-07-31
US10418381B2 (en) 2019-09-17
KR20220074841A (ko) 2022-06-03
US11133330B2 (en) 2021-09-28
US20170358609A1 (en) 2017-12-14
KR20240007102A (ko) 2024-01-16
JP2023156397A (ja) 2023-10-24
US20160225790A1 (en) 2016-08-04
US20230395609A1 (en) 2023-12-07
JP7498821B2 (ja) 2024-06-12
JP2017216474A (ja) 2017-12-07
JP2022084703A (ja) 2022-06-07
JP2022084702A (ja) 2022-06-07
US20130221356A1 (en) 2013-08-29
US11923372B2 (en) 2024-03-05
JP2019091914A (ja) 2019-06-13
US20230387130A1 (en) 2023-11-30
JP2024119879A (ja) 2024-09-03
JP7410991B2 (ja) 2024-01-10
JP2020191470A (ja) 2020-11-26
US20180337197A1 (en) 2018-11-22
US20200303422A1 (en) 2020-09-24
JP2023156395A (ja) 2023-10-24
US9748273B2 (en) 2017-08-29
US9312257B2 (en) 2016-04-12
JP2013211537A (ja) 2013-10-10
KR102620289B1 (ko) 2024-01-03
US20190371821A1 (en) 2019-12-05
JP2022070960A (ja) 2022-05-13
JP7395639B2 (ja) 2023-12-11
US10685984B2 (en) 2020-06-16
JP2023002775A (ja) 2023-01-10
KR20240007103A (ko) 2024-01-16
US20210343751A1 (en) 2021-11-04
KR20210040906A (ko) 2021-04-14
JP6745924B2 (ja) 2020-08-26
KR102237515B1 (ko) 2021-04-08
KR20190133121A (ko) 2019-12-02
JP7470142B2 (ja) 2024-04-17
JP7441869B2 (ja) 2024-03-01
JP2022097482A (ja) 2022-06-30
KR20130099847A (ko) 2013-09-06
JP2023072072A (ja) 2023-05-23

Similar Documents

Publication Publication Date Title
JP7395639B2 (ja) 半導体装置
JP6100559B2 (ja) 半導体記憶装置
KR102057610B1 (ko) 반도체 장치 및 그 제작 방법
JP2017201721A (ja) 半導体装置
JP2013251536A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230810

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240806

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20241001