JP2021157189A - 半導体装置 - Google Patents

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Abstract

【課題】利便性または信頼性に優れた新規な半導体装置を提供する。また、利便性または信頼性に優れた新規な表示パネルを提供する。また、利便性または信頼性に優れた新規な半導体装置の作製方法を提供する。【解決手段】開口部を備える絶縁膜と、開口部を貫通する第１の接続部と、絶縁膜の一方の面に接し、第１の接続部と電気的に接続される端子と、絶縁膜の反対の面において、第１の接続部と電気的に接続される回路と、を有し、端子は、絶縁膜に埋め込まれた領域および絶縁膜から露出した領域を備え、回路は、半導体素子を含む構成に想到した。【選択図】図２

Description

本発明の一態様は、半導体装置、表示パネル、半導体装置の作製方法、表示パネルの作製
方法または情報処理装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、
それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
情報伝達手段に係る社会基盤が充実されている。これにより、多様で潤沢な情報を職場や
自宅だけでなく外出先でも情報処理装置を用いて取得、加工または発信できるようになっ
ている。
このような背景において、携帯可能な情報処理装置が盛んに開発されている。
例えば、携帯可能な情報処理装置は持ち歩いて使用されることが多く、落下により思わぬ
力が情報処理装置およびそれに用いられる表示装置に加わることがある。破壊されにくい
表示装置の一例として、発光層を分離する構造体と第２の電極層との密着性が高められた
構成が知られている（特許文献１）。
特開２０１２−１９０７９４号公報
本発明の一態様は、利便性または信頼性に優れた新規な半導体装置を提供することを課題
の一とする。または、利便性または信頼性に優れた新規な表示パネルを提供することを課
題の一とする。または、利便性または信頼性に優れた新規な半導体装置の作製方法を提供
することを課題の一とする。または、利便性または信頼性に優れた新規な表示パネルの作
製方法を提供することを課題の一とする。または、新規な半導体装置、新規な表示パネル
、新規な半導体装置の作製方法または新規な表示パネルの作製方法を提供することを課題
の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、絶縁膜と、第１の接続部と、端子と、回路と、を有する半導体
装置である。
そして、絶縁膜は開口部を備える。第１の接続部は開口部を貫通する。端子は絶縁膜の一
方の面に接し、第１の接続部と電気的に接続される。回路は絶縁膜の反対の面において、
第１の接続部と電気的に接続される。
また、端子は絶縁膜に埋め込まれた領域および絶縁膜から露出した領域を備える。また、
回路は半導体素子を含む。
（２）また、本発明の一態様は、絶縁膜が、３ｎｍ以上１５００ｎｍ以下の厚さを備える
上記の半導体装置である。
（３）また、本発明の一態様は、絶縁膜と重なる領域を備える基材を有する。そして、基
材は可撓性を備える領域または湾曲した領域を有する。また、回路は絶縁膜と可撓性を備
える領域の間または絶縁膜と湾曲した領域の間に配設される上記の半導体装置である。
これにより、可撓性を備える領域または湾曲した領域を有する基材と絶縁膜の間に配設さ
れた半導体素子を含む回路に、端子を介して電力または電気信号等を供給し、当該回路を
動作させることができる。その結果、利便性または信頼性に優れた新規な半導体装置を提
供することができる。
（４）また、本発明の一態様は、上記の半導体装置と、回路と電気的に接続される表示素
子と、を有する表示パネルである。そして、表示素子は、可撓性を備える領域と絶縁膜の
間または湾曲した領域と絶縁膜の間に配設される。
これにより、可撓性を備える領域または湾曲した領域を有する基材と絶縁膜の間に配設さ
れた半導体素子を含む回路に、端子を介して電力または電気信号等を供給し、表示素子を
動作させることができる。その結果、利便性または信頼性に優れた新規な表示パネルを提
供することができる。
（５）また、本発明の一態様は、検知素子を有する上記の表示パネルである。
そして、検知素子は導電膜および暗色膜を備える。暗色膜は導電膜と重なる領域を備え、
暗色膜は導電膜の反射率より低い反射率を備える。また、検知素子は開口部を表示素子と
重なる領域に備える。また、導電膜は表示素子および暗色膜の間に挟まれる領域を備える
。
これにより、導電膜に反射される可視光の強度を弱めることができる。その結果、表示素
子の表示を際立たせ、良好な表示をすることができる。また、半導体装置を薄くすること
ができる。また、半導体装置を屈曲する際に基材などに生じるストレスを、軽減すること
ができる。
（６）また、本発明の一態様は、演算装置と、入出力装置と、を有する情報処理装置であ
る。
そして、演算装置は、位置情報および外部情報を供給され、画像情報および制御情報を供
給する機能を備える。
また、入出力装置は、位置情報および外部情報を供給し、画像情報および制御情報を供給
される機能を備える。
また、演算装置は、画像情報を外部情報に基づいて生成する機能を備え、制御情報を位置
情報に基づいて決定し供給する機能と、を備える。
また、入出力装置は、表示部と、入力部と、通信部と、を有する。そして、表示部は画像
情報を表示する機能を備える。入力部は位置情報を供給する機能を備える。通信部は外部
情報を受信する機能および制御情報を送信する機能を備える。また、表示部は、上記の表
示パネルを備える。
（７）また、本発明の一態様は、入力部が、キーボード、ハードウェアボタン、ポインテ
ィングデバイス、タッチセンサ、照度センサ、撮像装置、音声入力装置、視点入力装置、
姿勢検出装置、のうち一以上を含む、上記の情報処理装置である。
これにより、例えば外部機器から受信した外部情報に基づいて画像情報を生成し、画像情
報を表示部に表示することができる。また、入力部を用いて供給された位置情報に基づい
て制御情報を決定し、制御情報を送信することができる。その結果、利便性または信頼性
に優れた新規な情報処理装置を提供することができる。
（８）また、本発明の一態様は、以下の第１のステップ乃至第８のステップを有する上記
の半導体装置の作製方法である。
第１のステップにおいて、第１の絶縁膜を、工程用の基板に形成する。
次いで、第２のステップにおいて、端子を、第１の絶縁膜と重なる領域を備えるように形
成する。
次いで、第３のステップにおいて、開口部を備える第２の絶縁膜を、一方の面を端子に接
し、端子の一部を埋め込むように形成する。
次いで、第４のステップにおいて、開口部を貫通する第１の接続部を、端子と電気的に接
続するように形成する。
次いで、第５のステップにおいて、回路を、第２の絶縁膜の反対の面において第１の接続
部と電気的に接続するように形成する。
次いで、第６のステップにおいて、可撓性を備える領域または湾曲した領域を有する基材
を、第２の絶縁膜と可撓性を備える領域または湾曲した領域の間に回路が配設されるよう
に積層する。
次いで、第７のステップにおいて、工程用の基板を分離する。
次いで、第８のステップにおいて、第１の絶縁膜を、端子が露出するように除去する。
これにより、工程用の基板を用いて半導体素子を含む回路および回路と電気的に接続され
る端子を形成し、回路および端子から工程用の基板を分離して、端子を露出させることが
できる。その結果、利便性または信頼性に優れた新規な半導体装置の作製方法を提供する
ことができる。
（９）また、本発明の一態様は、以下の第１のステップ乃至第９のステップを有する上記
の表示パネルの作製方法である。
第１のステップにおいて、第１の絶縁膜を、工程用の基板に形成する。
次いで、第２のステップにおいて、端子を、第１の絶縁膜と重なる領域を備えるように形
成する。
次いで、第３のステップにおいて、開口部を備える第２の絶縁膜を、一方の面を端子に接
し、端子の一部を埋め込むように形成する。
次いで、第４のステップにおいて、開口部を貫通する第１の接続部を、端子と電気的に接
続するように形成する。
次いで、第５のステップにおいて、回路を、第２の絶縁膜の反対の面において第１の接続
部と電気的に接続するように形成する。
次いで、第６のステップにおいて、表示素子を回路と電気的に接続するように形成する。
次いで、第７のステップにおいて、可撓性を備える領域または湾曲した領域を有する基材
を、第２の絶縁膜と可撓性を備える領域の間または第２の絶縁膜と湾曲した領域の間に回
路が配設されるように積層する。
次いで、第８のステップにおいて、工程用の基板を分離する。
次いで、第９のステップにおいて、第１の絶縁膜を、端子が露出するように除去する。
これにより、工程用の基板を用いて半導体素子を含む回路、回路と電気的に接続される表
示素子および回路と電気的に接続される端子を形成し、回路、表示素子および端子から工
程用の基板を分離して、端子を露出させることができる。その結果、利便性または信頼性
に優れた新規な表示パネルの作製方法を提供することができる。
本発明の一態様によれば、利便性または信頼性に優れた新規な半導体装置を提供できる。
または、利便性または信頼性に優れた新規な表示パネルを提供できる。または、利便性ま
たは信頼性に優れた新規な半導体装置の作製方法を提供できる。または、利便性または信
頼性に優れた新規な表示パネルの作製方法を提供できる。または、新規な半導体装置、新
規な表示パネル、新規な半導体装置の作製方法または新規な表示パネルの作製方法を提供
できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態に係る半導体装置の構成を説明する上面図および回路図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明するフロー図。 実施の形態に係る半導体装置の作製方法を説明する上面図および断面図。 実施の形態に係る半導体装置の作製方法を説明する上面図および断面図。 実施の形態に係る半導体装置の作製方法を説明するフロー図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係る半導体装置の作製方法を説明する断面図。 実施の形態に係るトランジスタの構成を説明する図。 実施の形態に係るトランジスタの構成を説明する図。 実施の形態に係る入出力装置の構成を説明する図。 実施の形態に係る情報処理装置の構成を説明するブロック図および投影図。 実施の形態に係るプログラムを説明するフロー図。 実施の形態に係る半導体装置の構成を説明する断面図および回路図。 実施の形態に係るＣＰＵの構成を説明するブロック図。 実施の形態に係る記憶素子の構成を説明する回路図。 実施の形態に係る電子機器の構成を説明する図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の構成を説明する図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の構成を説明する図。 実施の形態に係る半導体装置の構成を説明する断面図。 実施の形態に係る半導体装置の構成を説明する図。
本発明の一態様の半導体装置は、開口部を備える絶縁膜と、開口部を貫通する第１の接続
部と、絶縁膜の一方の面に接し、第１の接続部と電気的に接続される端子と、絶縁膜の反
対の面において、第１の接続部と電気的に接続される回路と、を有する。
そして、端子は、絶縁膜に埋め込まれた領域および絶縁膜から露出した領域を備え、回路
は、半導体素子を含む。
また、絶縁膜は、３ｎｍ以上１５００ｎｍ以下の厚さを備える。また、本発明の一態様の
半導体装置は、絶縁膜と重なる領域を備える基材を有し、基材は、可撓性を備える領域ま
たは湾曲した領域を備え、回路は、絶縁膜と可撓性を備える領域の間または絶縁膜と湾曲
した領域の間に配設される。
これにより、可撓性を備える領域または湾曲した領域を有する基材と絶縁膜の間に配設さ
れた半導体素子を含む回路に、端子を介して電力または電気信号等を供給し、当該回路を
動作させることができる。その結果、利便性または信頼性に優れた新規な半導体装置を提
供することができる。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成について、図１および図２を参照
しながら説明する。
図１は本発明の一態様の半導体装置の構成を説明する図である。図１（Ａ）は本発明の一
態様の半導体装置５００の上面図であり、図１（Ｂ）は半導体装置５００に用いることが
できる回路の回路図である。
図２は本発明の一態様の半導体装置５００の構成を説明する図である。図２（Ａ）は図１
（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における断面図である。また、
図２（Ｂ）は図２（Ａ）に示すトランジスタＭの詳細を説明する断面図であり、図２（Ｃ
）は図２（Ａ）に示すトランジスタＭＤの詳細を説明する断面図である。なお、本明細書
において、１以上の整数を値にとる変数を符号に用いる場合がある。例えば、１以上の整
数の値をとる変数ｐを含む（ｐ）を、最大ｐ個の構成要素のいずれかを特定する符号の一
部に用いる場合がある。また、例えば、１以上の整数の値をとる変数ｍおよび変数ｎを含
む（ｍ，ｎ）を、最大ｍ×ｎ個の構成要素のいずれかを特定する符号の一部に用いる場合
がある。
＜半導体装置の構成例＞
本実施の形態で説明する半導体装置５００は、第２の絶縁膜５０１Ｂと、第１の接続部５
９１と、端子５１９Ｄと、回路５３０（ｉ，ｊ）と、を有する（図１（Ｂ）および図２（
Ａ）参照）。また、基材５７０を有する。
第２の絶縁膜５０１Ｂは、開口部を備える。また、第２の絶縁膜５０１Ｂは、３ｎｍ以上
１５００ｎｍ以下、好ましくは１０ｎｍ以上１２００ｎｍ以下、より好ましくは１００ｎ
ｍ以上１０００ｎｍ以下、さらに好ましくは３００ｎｍ以上８００ｎｍ以下の厚さを備え
る。
第１の接続部５９１は、開口部内に設けられている。なお、第１の接続部５９１は貫通電
極とも言うことができる。
端子５１９Ｄは、第２の絶縁膜５０１Ｂの一方の面に接する領域を備える。また、端子５
１９Ｄは、第１の接続部５９１と電気的に接続される。そして、端子５１９Ｄは、第２の
絶縁膜５０１Ｂに埋め込まれた領域および第２の絶縁膜５０１Ｂから露出した領域を備え
る。
回路５３０（ｉ，ｊ）は、第２の絶縁膜５０１Ｂの反対の面において、第１の接続部５９
１と電気的に接続される。また、回路５３０（ｉ，ｊ）は、半導体素子を含む。なお、第
２の絶縁膜５０１Ｂの一方の面に対する反対の面を、第２の絶縁膜５０１Ｂの裏面という
こともできる。なお、第２の絶縁膜５０１Ｂの反対の面は一方の面と対向する。
基材５７０は、第２の絶縁膜５０１Ｂと重なる領域を備える。また、基材５７０は、可撓
性を備える領域または湾曲した領域を有する。
回路５３０（ｉ，ｊ）は、第２の絶縁膜５０１Ｂと可撓性を備える領域の間または第２の
絶縁膜５０１Ｂと湾曲した領域の間に配設される。
これにより、可撓性を備える領域または湾曲した領域を有する基材と絶縁膜の間に配設さ
れた半導体素子を含む回路に、端子を介して電力または電気信号等を供給し、当該回路を
動作させることができる。その結果、利便性または信頼性に優れた新規な半導体装置を提
供することができる。
半導体装置５００は、回路５３０（ｉ，ｊ）と電気的に接続される表示素子５５０を有す
る。そして、表示素子５５０は、可撓性を備える領域と第２の絶縁膜５０１Ｂの間または
湾曲した領域と第２の絶縁膜５０１Ｂの間に配設される。
これにより、可撓性を備える領域または湾曲した領域を有する基材と絶縁膜の間に配設さ
れた半導体素子を含む回路に、端子を介して電力または電気信号等を供給し、表示素子を
動作させることができる。その結果、利便性または信頼性に優れた新規な表示パネルを提
供することができる。
なお、本実施の形態で説明する半導体装置５００は、回路５３０（ｉ，ｊ）と、回路５３
０（ｉ，ｊ）と電気的に接続される表示素子５５０と、を備える画素５０２（ｉ，ｊ）を
有する（図１（Ａ）および図１（Ｂ）参照）。半導体装置５００が表示素子５５０を備え
る場合、半導体装置５００を表示パネルということもできる。
また、半導体装置５００は、単数または複数の画素５０２（ｉ，ｊ）を有する（図１（Ａ
）参照）。例えば、行方向にｎ個、行方向と交差する列方向にｍ個の行列状に画素５０２
（ｉ，ｊ）を有することができる。なお、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ
以下の整数であり、ｍおよびｎは１以上の整数である。
また、半導体装置５００は、行方向に配設された画素５０２（ｉ，１）乃至画素５０２（
ｉ，ｎ）と電気的に接続する走査線Ｇ（ｉ）を有することができる（図１（Ｂ）参照）。
また、半導体装置５００は、列方向に配設された画素５０２（１，ｊ）乃至画素５０２（
ｍ，ｊ）と電気的に接続する信号線Ｓ（ｊ）を有することができる。
また、半導体装置５００は、画素５０２（ｉ，ｊ）と重なる領域を備える機能フィルム５
７０Ｐを有する。半導体装置５００は、機能フィルム５７０Ｐおよび第２の絶縁膜５０１
Ｂの間に基材５７０を備える（図２（Ａ）参照）。
また、半導体装置５００は機能層５２０を有する。機能層５２０は、第２の絶縁膜５０１
Ｂ、絶縁膜５２１Ａ、絶縁膜５２１Ｂおよび絶縁膜５２８を有する。
第２の絶縁膜５０１Ｂは、第１の接続部５９１が配設される開口部を備える。なお、本実
施の形態では、複数の膜が積層された構成を第２の絶縁膜５０１Ｂに用いる例を説明する
が、単数の膜を第２の絶縁膜５０１Ｂに用いてもよい。
絶縁膜５２１Ｂは、第２の絶縁膜５０１Ｂと重なる領域を備える。
絶縁膜５２１Ａは、第２の絶縁膜５０１Ｂおよび絶縁膜５２１Ｂの間に配設される。
また、絶縁膜５２１Ａは、第２の接続部５９２が配設される開口部を備える。
絶縁膜５２８は、表示素子５５０が配設される開口部を備える。
また、半導体装置５００は、機能層５２０と重なる領域を備える基材５７０と、機能層５
２０および基材５７０を貼り合わせる接合層５０５と、を有する。
また、半導体装置５００は、駆動回路ＧＤを有する。駆動回路ＧＤは、例えばトランジス
タＭＤを含む（図１（Ａ）および図２参照）。駆動回路ＧＤは、例えば選択信号を走査線
Ｇ（ｉ）に供給する機能を備える。
また、半導体装置５００は、回路５３０（ｉ，ｊ）と電気的に接続する配線５１１を有す
る。また、半導体装置５００は、回路５３０（ｉ，ｊ）と電気的に接続する端子５１９Ｄ
を有する（図１（Ｂ）および図２参照）。
また、半導体装置５００は、回路５３０（ｉ，ｊ）と電気的に接続される配線ＡＮＯおよ
び回路５３０（ｉ，ｊ）と電気的に接続される配線ＶＣＯＭを有する。
なお、フレキシブルプリント基板ＦＰＣ１を、例えば、導電材料ＡＣＦ１を用いて、端子
５１９Ｄと電気的に接続できる。
なお、半導体装置５００は、機能層５２０を第２の絶縁膜５０１Ｂとの間に挟むように、
保護膜５７３を有する。例えば、保護膜５７３が絶縁膜５０６に接する領域を、回路５３
０（ｉ，ｊ）または表示素子５５０を囲むように備える。これにより、不純物の回路５３
０（ｉ，ｊ）または表示素子５５０への拡散を抑制することができる（図２（Ａ）参照）
。
具体的には、保護膜５７３ａと保護膜５７３ｃの間に保護膜５７３ｂが積層された複合材
料を保護膜５７３に用いることができる。
なお、画像情報に基づいて画像信号を供給する機能を有する駆動回路ＳＤを、例えば、導
電材料を用いて、半導体装置５００と電気的に接続できる（図１（Ａ）参照）。
以下に、半導体装置５００を構成する個々の要素について説明する。なお、これらの構成
は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合が
ある。
＜構成＞
半導体装置５００は、機能層５２０、接合層５０５または基材５７０を有する。半導体装
置５００は、機能フィルム５７０Ｐを有する。半導体装置５００は可撓性を備える領域ま
たは湾曲した領域を有する。
半導体装置５００は、画素５０２（ｉ，ｊ）、回路５３０（ｉ，ｊ）または表示素子５５
０を有する。
半導体装置５００は、半導体素子を含む。半導体装置５００は、スイッチＳＷ１、トラン
ジスタＭ、トランジスタＭＤまたは容量素子Ｃを有する。
半導体装置５００は、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配
線ＡＮＯまたは配線ＶＣＯＭを有する。半導体装置５００は、第１の接続部５９１または
第２の接続部５９２を有する。
半導体装置５００は、第２の絶縁膜５０１Ｂ、絶縁膜５２１Ａ、絶縁膜５２１Ｂまたは絶
縁膜５２８を有する。
半導体装置５００は、駆動回路ＧＤを有する。
半導体装置５００は、保護膜５７３を有する。
《基材５７０》
例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００
ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００
ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を基材
５７０に用いることができる。これにより、大型の半導体装置を作製することができる。
有機材料、無機材料または有機材料と無機材料等の複合材料等を基材５７０に用いること
ができる。例えば、ガラス、セラミックス、金属等の無機材料を基材５７０に用いること
ができる。
具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、石
英またはサファイア等を、基材５７０に用いることができる。具体的には、無機酸化物膜
、無機窒化物膜または無機酸窒化物膜等を、基材５７０に用いることができる。例えば、
酸化シリコン、窒化シリコン、酸化窒化シリコン、アルミナ膜等を、基材５７０に用いる
ことができる。ＳＵＳまたはアルミニウム等を、基材５７０に用いることができる。
例えば、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコ
ンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を基材５７０に用いることができる
。これにより、半導体素子を基材５７０に形成することができる。
例えば、樹脂、樹脂フィルムまたはプラスチック等の有機材料を基材５７０に用いること
ができる。具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリ
カーボネートまたはアクリル樹脂等の樹脂フィルムまたは樹脂板を、基材５７０に用いる
ことができる。
例えば、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わせ
た複合材料を基材５７０に用いることができる。例えば、繊維状または粒子状の金属、ガ
ラスもしくは無機材料等を樹脂フィルムに分散した複合材料を、基材５７０に用いること
ができる。例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分散した
複合材料を、基材５７０に用いることができる。
また、単層の材料または複数の層が積層された材料を、基材５７０に用いることができる
。例えば、基材と基材に含まれる不純物の拡散を防ぐ絶縁膜等が積層された材料を、基材
５７０に用いることができる。具体的には、ガラスとガラスに含まれる不純物の拡散を防
ぐ酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等から選ばれた一または複
数の膜が積層された材料を、基材５７０に用いることができる。または、樹脂と樹脂を透
過する不純物の拡散を防ぐ酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等
が積層された材料を、基材５７０に用いることができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネー
ト若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を基材５７０に用いる
ことができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポ
リイミド、ポリカーボネートまたはアクリル樹脂、ウレタン樹脂、エポキシ樹脂もしくは
シリコーンなどシロキサン結合を有する樹脂を含む材料を基材５７０に用いることができ
る。または、これらから選ばれた単数または複数の樹脂を含むフィルム、板または積層体
等を基材５７０に用いることができる。
具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥ
Ｎ）、ポリエーテルサルフォン（ＰＥＳ）またはアクリル等を基材５７０に用いることが
できる。
また、紙または木材などを基材５７０に用いることができる。
例えば、可撓性を有する基材を基材５７０に用いることができる。または、例えば、湾曲
した基材を基材５７０に用いることができる。
なお、基材にトランジスタまたは容量素子等を直接形成する方法を用いることができる。
また、耐熱性を備える工程用の基板にトランジスタまたは容量素子等を形成し、形成され
たトランジスタまたは容量素子等を基材に転置する方法を用いることができる。これによ
り、例えば可撓性を有する基材にトランジスタまたは容量素子等を形成できる。
なお、基材５７０を通して表示素子５５０の表示を視認する場合は、透光性を備える材料
を基材５７０に用いる。
《端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯ、配線ＶＣ
ＯＭ》
導電性を備える材料を端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配
線ＡＮＯまたは配線ＶＣＯＭ等に用いることができる。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを端子５
１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまたは配線ＶＣＯＭ
等に用いることができる。
具体的には、アルミニウム、金、白金、銀、銅、クロム、タンタル、チタン、モリブデン
、タングステン、ニッケル、鉄、コバルト、パラジウムまたはマンガンから選ばれた金属
元素などを、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯ
または配線ＶＣＯＭ等に用いることができる。または、上述した金属元素を含む合金など
を、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまたは配
線ＶＣＯＭ等に用いることができる。特に、銅とマンガンの合金がウエットエッチング法
を用いた微細加工に好適である。
具体的には、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン
膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タン
タル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、
そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造
等を端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまたは配
線ＶＣＯＭ等に用いることができる。
具体的には、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、
ガリウムを添加した酸化亜鉛などの導電性酸化物を、端子５１９Ｄ、配線５１１、走査線
Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまたは配線ＶＣＯＭ等に用いることができる。
例えば、グラフェンまたはグラファイトを含む膜を端子５１９Ｄ、配線５１１、走査線Ｇ
（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまたは配線ＶＣＯＭ等に用いることができる。
具体的には、酸化グラフェンを含む膜を形成し、酸化グラフェンを含む膜を還元すること
により、グラフェンを含む膜を形成することができる。還元する方法としては、熱を加え
る方法や還元剤を用いる方法等を挙げることができる。
例えば、導電性高分子を端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、
配線ＡＮＯまたは配線ＶＣＯＭ等に用いることができる。
《第１の接続部５９１、第２の接続部５９２》
導電性を備える材料を第１の接続部５９１および第２の接続部５９２に用いることができ
る。例えば、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯ
または配線ＶＣＯＭ等に用いることができる材料を用いることができる。
《接合層５０５》
無機材料、有機材料または無機材料と有機材料の複合材料等を接合層５０５に用いること
ができる。
例えば、熱溶融性の樹脂または硬化性の樹脂等の有機材料を、接合層５０５に用いること
ができる。
例えば、反応硬化型接着剤、光硬化型接着剤、熱硬化型接着剤または／および嫌気型接着
剤等の有機材料を接合層５０５に用いることができる。
具体的には、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミ
ド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラ
ル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を含む接着剤を接合層５０５に用
いることができる。
《機能層５２０》
例えば、機能回路、機能素子、光学素子または機能膜等を、機能層５２０に用いることが
できる。
具体的には、表示素子、表示素子を駆動する回路、回路を駆動する駆動回路、着色膜また
は防湿膜等を、機能層５２０に用いることができる。
例えば、表示素子５５０、回路５３０（ｉ，ｊ）、第１の接続部５９１または第２の接続
部５９２を機能層５２０に用いることができる。また、第２の絶縁膜５０１Ｂ、絶縁膜５
２１Ａ、絶縁膜５２１Ｂまたは絶縁膜５２８を機能層５２０に用いることができる。
《表示素子５５０》
例えば、発光素子を表示素子５５０に用いることができる。具体的には、有機エレクトロ
ルミネッセンス素子、無機エレクトロルミネッセンス素子または発光ダイオードなどを、
表示素子５５０に用いることができる。
例えば、第１の導電膜５５１と、第１の導電膜５５１と重なる領域を備える第２の導電膜
５５２と、第１の導電膜５５１および第２の導電膜５５２の間に発光性の有機化合物を含
む層５５３と、を、表示素子５５０に用いることができる。
例えば、青色の光、緑色の光または赤色の光を射出するように積層された積層体を、発光
性の有機化合物を含む層５５３に用いることができる。
例えば、白色の光を射出するように積層された積層体を、発光性の有機化合物を含む層５
５３に用いることができる。具体的には、青色の光を射出する蛍光材料を含む発光性の有
機化合物を含む層と、蛍光材料以外の緑色および赤色の光を射出する材料を含む層または
蛍光材料以外の黄色の光を射出する材料を含む層と、を積層した積層体を、発光性の有機
化合物を含む層５５３に用いることができる。
例えば、配線５１１等に用いる材料を第１の導電膜５５１または第２の導電膜５５２に用
いることができる。
例えば、導電性を備える材料を第１の導電膜５５１に用いることができる。可視光を反射
し導電性を備える材料を第１の導電膜５５１に用いることができる。可視光を反射する材
料に導電性を備える材料を積層した積層材料を第１の導電膜５５１に用いることができる
。
例えば、可視光について透光性を有し且つ導電性を備える材料を、第２の導電膜５５２に
用いることができる。
具体的には、導電性酸化物またはインジウムを含む導電性酸化物、酸化インジウム、イン
ジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを
、第２の導電膜５５２に用いることができる。
または、光が透過する程度に薄い金属膜を第２の導電膜５５２に用いることができる。
《回路５３０（ｉ，ｊ）》
例えば、スイッチＳＷ１、容量素子ＣまたはトランジスタＭを、回路５３０（ｉ，ｊ）に
用いることができる（図１（Ｂ）参照）。なお、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線
ＡＮＯおよび配線ＶＣＯＭを回路５３０（ｉ，ｊ）に電気的に接続することができる。
スイッチＳＷ１は、走査線Ｇ（ｉ）と電気的に接続される制御電極および信号線Ｓ（ｊ）
と電気的に接続される第１の電極を備える。なお、トランジスタをスイッチＳＷ１に用い
ることができる。
トランジスタＭは、スイッチＳＷ１の第２の電極と電気的に接続されるゲート電極および
配線ＡＮＯと電気的に接続される第１の電極を備える。
容量素子Ｃは、スイッチＳＷ１の第２の電極と電気的に接続される第１の電極およびトラ
ンジスタＭの第２の電極と電気的に接続される第２の電極を備える。
なお、表示素子５５０の第１の導電膜５５１をトランジスタＭの第２の電極と電気的に接
続し、表示素子５５０の第２の導電膜５５２を配線ＶＣＯＭと電気的に接続することがで
きる。
《トランジスタＭ》
トランジスタＭは、半導体膜５０８および半導体膜５０８と重なる領域を備える導電膜５
０４を備える（図２（Ｂ）参照）。また、トランジスタＭは、導電膜５１２Ａおよび導電
膜５１２Ｂを備える。トランジスタＭは半導体膜５０８および導電膜５０４の間に絶縁膜
５０６を備える。
なお、導電膜５０４はゲート電極として機能し、絶縁膜５０６はゲート絶縁膜として機能
する。また、導電膜５１２Ａはソース電極の機能またはドレイン電極の機能の一方を備え
、導電膜５１２Ｂはソース電極の機能またはドレイン電極の機能の他方を備える。
なお、機能層５２０は、トランジスタＭを覆う絶縁膜５１６または絶縁膜５１８を有する
ことができる。これにより、トランジスタＭへの不純物の拡散を抑制することができる。
例えば、ボトムゲート型またはトップゲート型等のトランジスタを用いることができる。
例えば、４族の元素を含む半導体を用いるトランジスタを利用することができる。具体的
には、シリコンを含む半導体を半導体膜に用いることができる。例えば、単結晶シリコン
、ポリシリコン、微結晶シリコンまたはアモルファスシリコンなどを半導体膜に用いたト
ランジスタを用いることができる。
例えば、酸化物半導体を用いるトランジスタを利用することができる。具体的には、イン
ジウムを含む酸化物半導体またはインジウムとガリウムと亜鉛を含む酸化物半導体を半導
体膜に用いることができる。
一例を挙げれば、オフ状態におけるリーク電流が、半導体膜にアモルファスシリコンを用
いたトランジスタより小さいトランジスタを用いることができる。具体的には、半導体膜
に酸化物半導体を用いたトランジスタを用いることができる。
これにより、回路が画像信号を保持することができる時間を、半導体膜にアモルファスシ
リコンを用いたトランジスタを利用する回路より長くすることができる。具体的には、フ
リッカーの発生を抑制しながら、選択信号を３０Ｈｚ未満、好ましくは１Ｈｚ未満、より
好ましくは一分に一回未満の頻度で供給することができる。その結果、半導体装置の使用
者に蓄積する疲労を低減することができる。また、駆動に伴う消費電力を低減することが
できる。
または、例えば、化合物半導体を用いるトランジスタを利用することができる。具体的に
は、ガリウムヒ素を含む半導体を半導体膜に用いることができる。
例えば、有機半導体を用いるトランジスタを利用することができる。具体的には、ポリア
セン類またはグラフェンを含む有機半導体を半導体膜に用いることができる。
《スイッチＳＷ１》
トランジスタをスイッチＳＷ１に用いることができる。
例えば、トランジスタＭの半導体膜と同一の工程で形成することができる半導体膜を備え
るトランジスタをスイッチＳＷ１に用いることができる。
《第２の絶縁膜５０１Ｂ》
本実施の形態では、複数の膜が積層された構成を第２の絶縁膜５０１Ｂに用いる例を説明
するが、単数の膜を第２の絶縁膜５０１Ｂに用いてもよい。
例えば、絶縁性の無機材料、絶縁性の有機材料または無機材料と有機材料を含む絶縁性の
複合材料を、第２の絶縁膜５０１Ｂに用いることができる。
具体的には、無機酸化物膜、無機窒化物膜または無機酸化窒化物膜等またはこれらから選
ばれた複数を積層した積層材料を、第２の絶縁膜５０１Ｂに用いることができる。例えば
、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等または
これらから選ばれた複数を積層した積層材料を含む膜を、第２の絶縁膜５０１Ｂに用いる
ことができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネー
ト、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の積
層材料もしくは複合材料などを第２の絶縁膜５０１Ｂに用いることができる。また、感光
性を有する材料を用いて形成してもよい。
具体的には、６００ｎｍの酸化窒化シリコン膜および厚さ２００ｎｍの窒化シリコン膜が
積層された積層材料を含む膜を、第２の絶縁膜５０１Ｂに用いることができる。
具体的には、厚さ６００ｎｍの酸化窒化シリコン膜、厚さ２００ｎｍの窒化シリコン膜、
厚さ２００ｎｍの酸化窒化シリコン膜、厚さ１４０ｎｍの窒化酸化シリコン膜および厚さ
１００ｎｍの酸化窒化シリコン膜がこの順に積層された積層材料を含む膜を、第２の絶縁
膜５０１Ｂに用いることができる。
これにより、第２の絶縁膜５０１Ｂの水蒸気透過量を、１×１０−５ｇ／（ｍ２・ｄａｙ
）以下、好ましくは１×１０−６ｇ／（ｍ２・ｄａｙ）以下、より好ましくは１×１０−
７ｇ／（ｍ２・ｄａｙ）以下、さらに好ましくは１×１０−８ｇ／（ｍ２・ｄａｙ）以下
にすることができる。
《絶縁膜５２１Ａ、絶縁膜５２１Ｂ、絶縁膜５２８》
第２の絶縁膜５０１Ｂに用いることができる材料を、絶縁膜５２１Ａ、絶縁膜５２１Ｂま
たは絶縁膜５２８に用いることができる。
これにより、例えば絶縁膜５２１Ａと重なるさまざまな構造に由来する段差を平坦化する
ことができる。または、複数の配線の間に配設された絶縁膜５２１Ｂを用いて、複数の配
線の短絡を防止することができる。または、第１の導電膜５５１と重なる開口部を備える
絶縁膜５２８を用いて、第１の導電膜５５１および第２の導電膜５５２の短絡を第１の導
電膜５５１の端部において防止することができる。
《保護膜５７３》
例えば、絶縁性の無機材料、絶縁性の有機材料または無機材料と有機材料を含む絶縁性の
複合材料を、保護膜５７３に用いることができる。
具体的には、絶縁性の無機材料を保護膜５７３ａおよび保護膜５７３ｃに用い、絶縁性の
有機材料を保護膜５７３ｂに用いることができる。これにより、ピンホールや細孔等の欠
陥の少ない保護膜５７３を形成することができる。
これにより、保護膜５７３の水蒸気透過量を、１×１０−５ｇ／（ｍ２・ｄａｙ）以下、
好ましくは１×１０−６ｇ／（ｍ２・ｄａｙ）以下、より好ましくは１×１０−７ｇ／（
ｍ２・ｄａｙ）以下、さらに好ましくは１×１０−８ｇ／（ｍ２・ｄａｙ）以下にするこ
とができる。
《機能フィルム５７０Ｐ》
例えば、円偏光板または反射防止膜等を機能フィルム５７０Ｐに用いることができる。
また、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴
う傷の発生を抑制するハードコート膜などを、機能フィルム５７０Ｐに用いることができ
る。
《駆動回路ＧＤ》
シフトレジスタ等のさまざまな順序回路等を駆動回路ＧＤに用いることができる。例えば
、トランジスタＭＤ、容量素子等を駆動回路ＧＤに用いることができる。具体的には、ト
ランジスタＭの半導体膜と同一の工程で形成することができる半導体膜を備えるトランジ
スタを用いることができる。
または、トランジスタＭと異なる構成をトランジスタＭＤに用いることができる。具体的
には、導電膜５２４を有するトランジスタをトランジスタＭＤに用いることができる（図
２（Ｃ）参照）。導電膜５２４および導電膜５０４の間に半導体膜５０８を配設し、導電
膜５２４および半導体膜５０８の間に絶縁膜５１６を、半導体膜５０８および導電膜５０
４の間に絶縁膜５０６を配設する。例えば、導電膜５０４と同じ電位を供給する配線に導
電膜５２４を電気的に接続する。
なお、トランジスタＭと同一の構成を、トランジスタＭＤに用いることができる。
《駆動回路ＳＤ》
例えば、集積回路を駆動回路ＳＤに用いることができる。具体的には、シリコン基板上に
形成された集積回路を用いることができる。
例えば、駆動回路ＳＤを、第２の絶縁膜５０１Ｂ上に形成されたパッドに、ＣＯＧ（Ｃｈ
ｉｐ ｏｎ ｇｌａｓｓ）法を用いて実装できる。具体的には、異方性導電膜を用いて、
集積回路をパッドに実装できる。なお、パッドは回路５３０（ｉ，ｊ）と電気的に接続さ
れる。
＜酸化物半導体の抵抗率の制御方法＞
酸化物半導体膜の抵抗率を制御する方法について説明する。
所定の抵抗率を備える酸化物半導体膜を、半導体膜５０８または導電膜５２４に用いるこ
とができる。
例えば、酸化物半導体膜に含まれる水素、水等の不純物の濃度及び／又は膜中の酸素欠損
を制御する方法を、酸化物半導体膜の抵抗率を制御する方法に用いることができる。
具体的には、プラズマ処理を水素、水等の不純物濃度及び／又は膜中の酸素欠損を増加ま
たは低減する方法に用いることができる。
具体的には、希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ）、水素、ボロン、リン及び窒素の
中から選ばれた一種以上を含むガスを用いて行うプラズマ処理を適用できる。例えば、Ａ
ｒ雰囲気下でのプラズマ処理、Ａｒと水素の混合ガス雰囲気下でのプラズマ処理、アンモ
ニア雰囲気下でのプラズマ処理、Ａｒとアンモニアの混合ガス雰囲気下でのプラズマ処理
、または窒素雰囲気下でのプラズマ処理などを適用できる。これにより、キャリア密度が
高く、抵抗率が低い酸化物半導体膜にすることができる。
または、イオン注入法、イオンドーピング法またはプラズマイマージョンイオンインプラ
ンテーション法などを用いて、水素、ボロン、リンまたは窒素を酸化物半導体膜に注入し
て、抵抗率が低い酸化物半導体膜にすることができる。
または、水素を含む絶縁膜を酸化物半導体膜に接して形成し、絶縁膜から酸化物半導体膜
に水素を拡散させる方法を用いることができる。これにより、酸化物半導体膜のキャリア
密度を高め、抵抗率を低くすることができる。
例えば、膜中の含有水素濃度が１×１０２２ａｔｏｍｓ／ｃｍ３以上の絶縁膜を酸化物半
導体膜に接して形成することで、効果的に水素を酸化物半導体膜に含有させることができ
る。具体的には、窒化シリコン膜を酸化物半導体膜に接して形成する絶縁膜に用いること
ができる。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。こ
れにより、キャリア密度が高く、抵抗率が低い酸化物半導体膜にすることができる。
具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度が、８×１０１９ａｔｏｍｓ／ｃ
ｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２
０ａｔｏｍｓ／ｃｍ３以上である酸化物半導体を導電膜５２４に好適に用いることができ
る。
一方、抵抗率の高い酸化物半導体をトランジスタのチャネルが形成される半導体膜に用い
ることができる。
例えば、酸素を含む絶縁膜、別言すると、酸素を放出することが可能な絶縁膜を酸化物半
導体に接して形成し、絶縁膜から酸化物半導体膜に酸素を供給させて、膜中または界面の
酸素欠損を補填することができる。これにより、抵抗率が高い酸化物半導体膜にすること
ができる。
例えば、酸化シリコン膜または酸化窒化シリコン膜を、酸素を放出することが可能な絶縁
膜に用いることができる。
酸素欠損が補填され、水素濃度が低減された酸化物半導体膜は、高純度真性化、又は実質
的に高純度真性化された酸化物半導体膜といえる。ここで、実質的に真性とは、酸化物半
導体膜のキャリア密度が、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３
未満、さらに好ましくは１×１０１０／ｃｍ３未満であることを指す。高純度真性または
実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密
度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半
導体膜は、欠陥準位密度が低いため、トラップ準位密度を低減することができる。
また、高純度真性または実質的に高純度真性である酸化物半導体膜を備えるトランジスタ
は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素
子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの
範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×
１０−１３Ａ以下という特性を備えることができる。
上述した高純度真性または実質的に高純度真性である酸化物半導体膜をチャネル領域に用
いるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度が、２×１０２０ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さ
らに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である酸化物半導体を、トランジス
タのチャネルが形成される半導体に好適に用いることができる。
なお、半導体膜５０８よりも水素濃度及び／又は酸素欠損量が多く、抵抗率が低い酸化物
半導体膜を、導電膜５２４に用いる。
また、導電膜５２４に含まれる水素濃度は、半導体膜５０８に含まれる水素濃度の２倍以
上、好ましくは１０倍以上である。
また、導電膜５２４の抵抗率は、半導体膜５０８の抵抗率の１×１０−８倍以上１×１０
−１倍未満である。
具体的には、導電膜５２４の抵抗率は、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、
好ましくは、１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満である。
＜半導体装置の構成例２．＞
本発明の一態様の半導体装置の別の構成について、図３を参照しながら説明する。
図３は本発明の一態様の半導体装置５００Ｂの構成を説明する図である。図３は図１（Ａ
）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における本発明の一態様の半導体装
置５００Ｂの断面図である。
なお、半導体装置５００Ｂは、第２の絶縁膜５０１Ｂ側から表示を視認することができる
機能を備える表示素子５５０Ｗを表示素子５５０に替えて有する点（図３参照）、表示素
子５５０Ｗおよび第２の絶縁膜５０１Ｂの間に着色膜ＣＦを有する点、第２の絶縁膜５０
１Ｂと重なる領域を備える基材５６０を有する点、第２の絶縁膜５０１Ｂおよび基材５６
０を貼り合わせる接合層５６３を有する点、表示素子５５０Ｗとの間に第２の絶縁膜５０
１Ｂを挟むように機能フィルム５７０Ｐを有する点が、図２を参照しながら説明する半導
体装置５００とは異なる。ここでは異なる構成について詳細に説明し、同様の構成を用い
ることができる部分は、上記の説明を援用する。
《表示素子５５０Ｗ》
例えば、発光素子を表示素子５５０Ｗに用いることができる。具体的には、有機エレクト
ロルミネッセンス素子、無機エレクトロルミネッセンス素子または発光ダイオードなどを
、表示素子５５０Ｗに用いることができる。
具体的には、白色の光を射出するように積層された積層体を、発光性の有機化合物を含む
層５５３Ｗに用いることができる。
例えば、可視光を反射し導電性を備える材料を第２の導電膜５５２Ｗに用いることができ
る。また、可視光について透光性を有し且つ導電性を備える材料を、第１の導電膜５５１
Ｗに用いることができる。これにより、表示素子５５０Ｗは白色の光を第２の絶縁膜５０
１Ｂに向けて射出することができる。
《着色膜ＣＦ》
所定の色の光を透過する材料を着色膜ＣＦに用いることができる。これにより、着色膜Ｃ
Ｆを例えばカラーフィルターに用いることができる。
例えば、青色の光を透過する材料、緑色の光を透過する材料、赤色の光を透過する材料、
黄色の光を透過する材料または白色の光を透過する材料などを着色膜ＣＦに用いることが
できる。
《基材５６０》
基材５７０に用いることができる材料を基材５６０に用いることができる。例えば、可撓
性を有する基材を基材５６０に用いることができる。または、例えば、湾曲した基材を基
材５６０に用いることができる。
なお、基材５６０を通して表示素子５５０Ｗの表示を視認する場合は、透光性を備える材
料を基材５６０に用いる。
《接合層５６３》
接合層５０５に用いることができる材料を接合層５６３に用いることができる。
《端子５１９Ｄ》
なお、フレキシブルプリント基板ＦＰＣ１を、例えば、導電材料ＡＣＦ１を用いて、端子
５１９Ｄと電気的に接続することができる。
例えば、端子５１９Ｄの周辺にフレキシブルプリント基板ＦＰＣ１を固定する樹脂層５６
５を形成してもよい。これにより、フレキシブルプリント基板ＦＰＣ１が端子５１９Ｄか
ら脱落しないようにすることができる（図３参照）。
＜半導体装置の構成例３．＞
本発明の一態様の半導体装置の別の構成について、図４を参照しながら説明する。
図４は本発明の一態様の半導体装置５００Ｃの構成を説明する図である。図４（Ａ）は図
１（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における本発明の一態様の半
導体装置５００Ｃの断面図であり、また、図４（Ｂ）は図４（Ａ）に示すトランジスタＭ
ＢまたはトランジスタＭＤＢの詳細を説明する断面図である。また、図４（Ｃ）は図４（
Ａ）に示すトランジスタＭＢまたはトランジスタＭＤＢの変形例を説明する断面図である
。
なお、半導体装置５００Ｃは、トップゲート型のトランジスタＭＢをボトムゲート型のト
ランジスタＭに替えて有する点、第２の絶縁膜５０１Ｂと重なる領域を備える基材５６０
を有する点、第２の絶縁膜５０１Ｂおよび基材５６０を貼り合わせる接合層５６３を有す
る点、絶縁膜５２１Ｂを有さない点が、図２を参照しながら説明する半導体装置５００と
は異なる。
《トランジスタＭＢ》
トランジスタＭＢは、絶縁膜５０１Ｃと重なる領域を備える導電膜５０４と、絶縁膜５０
１Ｃおよび導電膜５０４の間に配設される領域を備える半導体膜５０８と、を備える。な
お、導電膜５０４はゲート電極の機能を備える（図４（Ｂ）参照）。ところで、導電膜５
０４の側面の基材に対する角度を８０°以上１００°以下、好ましくは８５°以上９５°
以下にするとよい（図４（Ｃ）参照）。
半導体膜５０８は、導電膜５０４と重ならない第１の領域５０８Ａおよび第２の領域５０
８Ｂと、第１の領域５０８Ａおよび第２の領域５０８Ｂの間に導電膜５０４と重なる第３
の領域５０８Ｃを備える。
トランジスタＭＢは、第３の領域５０８Ｃおよび導電膜５０４の間に絶縁膜５０６を備え
る。なお、絶縁膜５０６はゲート絶縁膜の機能を備える。
第１の領域５０８Ａおよび第２の領域５０８Ｂは、第３の領域５０８Ｃに比べて低抵抗化
され、ソース領域の機能またはドレイン領域の機能を備える。
なお、例えば酸化物半導体膜の抵抗率の制御方法を用いて、半導体膜５０８に第１の領域
５０８Ａおよび第２の領域５０８Ｂを形成することができる。具体的には、希ガスを含む
ガスを用いるプラズマ処理を適用することができる。例えば、導電膜５０４をマスクに用
いると、第３の領域５０８Ｃの形状の一部を導電膜５０４の端部の形状に自己整合するこ
とができる。
トランジスタＭＢは、第１の領域５０８Ａと接する導電膜５１２Ａと、第２の領域５０８
Ｂと接する導電膜５１２Ｂと、を備える。導電膜５１２Ａおよび導電膜５１２Ｂは、ソー
ス電極またはドレイン電極の機能を備える。
トランジスタＭＢと同一の工程で形成できるトランジスタをトランジスタＭＤＢに用いる
ことができる。または、スイッチＳＷ１に用いることができる。
《基材５６０》
基材５７０に用いることができる材料を基材５６０に用いることができる。例えば、可撓
性を有する基材を基材５６０に用いることができる。または、例えば、湾曲した基材を基
材５６０に用いることができる。
《接合層５６３》
接合層５０５に用いることができる材料を接合層５６３に用いることができる。
＜半導体装置の構成例４．＞
本発明の一態様の半導体装置の別の構成について、図２４および図２５を参照しながら説
明する。
図２４および図２５は本発明の一態様の半導体装置５００Ｄの構成を説明する図である。
具体的には、近接センサ付き表示パネルの構成を説明する図である。
図２４は図１（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における本発明の
一態様の半導体装置５００Ｄの断面図である。
図２５（Ａ）は本発明の一態様の位置情報入力パネルの投影図である。なお、説明の便宜
のために位置情報入力パネルの一部を拡大して図示する。図２５（Ｂ）は位置情報入力パ
ネルの近接センサの上面図であり、図２５（Ｃ）は図２５（Ｂ）の切断線Ｘ７−Ｘ８にお
ける断面図である。
なお、半導体装置５００Ｄは、近接センサ５７５を備える点、絶縁膜５７２を備える点が
、図３を参照しながら説明する半導体装置５００Ｂとは異なる。ここでは異なる構成につ
いて詳細に説明し、同様の構成を用いることができる部分は、上記の説明を援用する。
なお、第２の絶縁膜５０１Ｂは、近接センサ５７５および回路５３０（ｉ，ｊ）に挟まれ
る領域を備える。
また、絶縁膜５７２は、第２の絶縁膜５０１Ｂおよび近接センサ５７５の間に挟まれる領
域を備える。
《近接センサ５７５》
近接するものがもたらす静電容量、照度、磁力、電波または圧力等の変化を検知して、検
知した物理量に基づく信号を供給する検知素子を近接センサ５７５に用いることができる
。
例えば、導電膜、光電変換素子、磁気検知素子、圧電素子または共振器等を検知素子に用
いることができる。
例えば、導電膜に寄生する静電容量に基づいて変化する信号を供給する機能を備える検知
回路を、近接センサ５７５に用いることができる。制御信号を第１の電極に供給し、供給
された制御信号および静電容量に基づいて変化する第２の電極の電位または電流などを検
知して、検知信号として供給することができる。これにより、大気中において導電膜に近
接する指などを、静電容量の変化を用いて検知できる。
例えば、第１の電極Ｃ１（ｇ）と第２の電極Ｃ２（ｈ）と、を近接センサ５７５に用いる
ことができる（図２５（Ａ）および図２５（Ｂ）参照）。なお、第２の電極Ｃ２（ｈ）は
、第１の電極Ｃ１（ｇ）と重ならない部分を備える。また、ｇおよびｈは１以上の自然数
である。
具体的には、行方向（図中にＲで示す矢印の方向）に延在する制御線ＣＬ（ｇ）に電気的
に接続される第１の電極Ｃ１（ｇ）と、行方向と交差する列方向（図中にＣで示す矢印の
方向）に延在する信号線ＭＬ（ｈ）に電気的に接続される第２の電極Ｃ２（ｈ）とを、近
接センサ５７５に用いることができる。
例えば、透光性の領域を画素５０２（ｉ，ｊ）と重なる領域に具備する導電膜を、第１の
電極Ｃ１（ｇ）または第２の電極Ｃ２（ｈ）に用いることができる。
例えば、開口部５７６を画素５０２（ｉ，ｊ）と重なる領域に具備する網目状の導電膜を
、第１の電極Ｃ１（ｇ）または第２の電極Ｃ２（ｈ）に用いることができる。
制御線ＣＬ（ｇ）は配線ＢＲ（ｇ，ｈ）を備える。制御線ＣＬ（ｇ）は、配線ＢＲ（ｇ，
ｈ）において信号線ＭＬ（ｈ）と交差する（図２５（Ｃ）参照）。
例えば、積層膜を第１の電極Ｃ１（ｇ）、第２の電極Ｃ２（ｈ）、制御線ＣＬ（ｇ）また
は信号線ＭＬ（ｈ）に用いることができる。具体的には、導電膜ＣＬ（ｇ）Ａを暗色膜Ｃ
Ｌ（ｇ）Ｂおよび回路５３０（ｉ，ｊ）の間に挟むように、導電膜ＣＬ（ｇ）Ａおよび暗
色膜ＣＬ（ｇ）Ｂを積層した積層膜を用いることができる。
例えば、可視光に対する反射率が導電膜ＣＬ（ｇ）Ａより低い膜を、暗色膜ＣＬ（ｇ）Ｂ
に用いることができる。これにより、第１の電極Ｃ１（ｇ）、第２の電極Ｃ２（ｈ）、制
御線ＣＬ（ｇ）または信号線ＭＬ（ｈ）による可視光の反射を弱めることができる。その
結果、表示素子５５０の表示を際立たせ、良好な表示をすることができる。また、半導体
装置を薄くすることができる。また、半導体装置を屈曲する際に基材５７０などに生じる
ストレスを、軽減することができる。
例えば、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまた
は配線ＶＣＯＭ等に用いることができる材料を導電膜ＣＬ（ｇ）Ａに用いることができる
。
また、例えば、酸化第２銅を含む膜、塩化銅または塩化テルルを含む膜などを暗色膜ＣＬ
（ｇ）Ｂに用いることができる。
また、近接センサ５７５は、配線ＢＲ（ｇ，ｈ）および信号線ＭＬ（ｈ）の間に絶縁膜５
７１を備える。これにより、配線ＢＲ（ｇ，ｈ）と信号線ＭＬ（ｈ）の短絡を防ぐことが
できる。
《絶縁膜５７２》
例えば、第２の絶縁膜５０１Ｂに用いることができる材料を、絶縁膜５７２に用いること
ができる。
なお、半導体装置５００Ｄは端子５１９Ｄと同一の工程で形成することができる端子を有
する。また、制御線ＣＬ（ｇ）または信号線ＭＬ（ｈ）のいずれかは、端子と電気的に接
続される。これにより、制御線ＣＬ（ｇ）は例えば制御信号を供給されることができ、信
号線ＭＬ（ｈ）は例えば検知信号を供給することができる。
＜半導体装置の構成例５．＞
本発明の一態様の半導体装置の別の構成について、図２６および図２７を参照しながら説
明する。
図２６および図２７は本発明の一態様の半導体装置５００Ｅの構成を説明する図である。
具体的には、近接センサ付き表示パネルの構成を説明する図である。
図２６は図１（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における本発明の
一態様の半導体装置５００Ｅの断面図である。
図２７（Ａ）は本発明の一態様の位置情報入力パネルの投影図である。なお、説明の便宜
のために位置情報入力パネルの一部を拡大して図示する。図２７（Ｂ）は位置情報入力パ
ネルの近接センサの上面図であり、図２７（Ｃ）は図２７（Ｂ）の切断線Ｘ９−Ｘ１０に
おける断面図である。
なお、半導体装置５００Ｅは、近接センサ５７５を備える点、絶縁膜５７２を備える点、
遮光膜ＢＭを備える点、絶縁膜５７４を備える点が、図４を参照しながら説明する半導体
装置５００Ｂとは異なる。ここでは異なる構成について詳細に説明し、同様の構成を用い
ることができる部分は、上記の説明を援用する。
なお、近接センサ５７５は、基材５７０および機能層５２０の間に挟まれる領域を備える
。
また、遮光膜ＢＭは、基材５７０および近接センサ５７５の間に挟まれる領域を備える。
また、絶縁膜５７４は、近接センサ５７５および遮光膜ＢＭの間に挟まれる領域を備える
。
《近接センサ５７５》
例えば、第１の電極Ｃ１（ｇ）と第２の電極Ｃ２（ｈ）と、を近接センサ５７５に用いる
ことができる（図２７（Ａ）および図２７（Ｂ）参照）。なお、第２の電極Ｃ２（ｈ）は
、第１の電極Ｃ１（ｇ）と重ならない部分を備える。また、ｇおよびｈは１以上の自然数
である。
具体的には、行方向（図中にＲで示す矢印の方向）に延在する制御線ＣＬ（ｇ）に電気的
に接続される第１の電極Ｃ１（ｇ）と、行方向と交差する列方向（図中にＣで示す矢印の
方向）に延在する信号線ＭＬ（ｈ）に電気的に接続される第２の電極Ｃ２（ｈ）とを、近
接センサ５７５に用いることができる。
例えば、透光性の領域を画素５０２（ｉ，ｊ）と重なる領域に具備する導電膜を、第１の
電極Ｃ１（ｇ）または第２の電極Ｃ２（ｈ）に用いることができる。
例えば、開口部５７６を画素５０２（ｉ，ｊ）と重なる領域に具備する網目状の導電膜を
、第１の電極Ｃ１（ｇ）または第２の電極Ｃ２（ｈ）に用いることができる。
制御線ＣＬ（ｇ）は配線ＢＲ（ｇ，ｈ）を備える。制御線ＣＬ（ｇ）は、配線ＢＲ（ｇ，
ｈ）において信号線ＭＬ（ｈ）と交差する（図２７（Ｃ）参照）。
例えば、端子５１９Ｄ、配線５１１、走査線Ｇ（ｉ）、信号線Ｓ（ｊ）、配線ＡＮＯまた
は配線ＶＣＯＭ等に用いることができる材料を、第１の電極Ｃ１（ｇ）、第２の電極Ｃ２
（ｈ）、制御線ＣＬ（ｇ）または信号線ＭＬ（ｈ）に用いることができる。
また、近接センサ５７５は、配線ＢＲ（ｇ，ｈ）および信号線ＭＬ（ｈ）の間に絶縁膜５
７１を備える。これにより、配線ＢＲ（ｇ，ｈ）と信号線ＭＬ（ｈ）の短絡を防ぐことが
できる。
《絶縁膜５７２、絶縁膜５７４》
例えば、第２の絶縁膜５０１Ｂに用いることができる材料を、絶縁膜５７２または絶縁膜
５７４に用いることができる。
《遮光膜ＢＭ》
例えば、可視光に対する反射率が近接センサ５７５より低い膜を、遮光膜ＢＭに用いるこ
とができる。これにより、第１の電極Ｃ１（ｇ）、第２の電極Ｃ２（ｈ）、制御線ＣＬ（
ｇ）または信号線ＭＬ（ｈ）等による可視光の反射を弱めることができる。
例えば、遮光性を有する材料を遮光層ＢＭに用いることができる。
具体的には、顔料を分散した樹脂または染料を含む樹脂などを遮光膜ＢＭに用いることが
できる。例えば、カーボンブラックを分散した樹脂を用いることができる。
具体的には、無機化合物、無機酸化物、複数の無機酸化物の固溶体を含む複合酸化物等を
用いることができる。例えば、黒色クロム膜、酸化第２銅を含む膜、塩化銅または塩化テ
ルルを含む膜などを用いることができる。
なお、半導体装置５００Ｅは、接合層５０５および近接センサ５７５の間に絶縁膜５７２
を備える。例えば、第２の絶縁膜５０１Ｂに用いることができる材料を、絶縁膜５７２に
用いることができる。
《基材５７０》
複数の層が積層された材料を、基材５７０に用いることができる。例えば、基材と基材に
含まれる不純物の拡散を防ぐ絶縁膜等が積層された材料を、基材５７０に用いることがで
きる。
具体的には、絶縁膜５７０Ａ、基材５７０Ｂまたは樹脂５７０Ｃを基材５７０に用いるこ
とができる。基材５７０Ｂは絶縁膜５７０Ａと重なる領域を備え、樹脂５７０Ｃは絶縁膜
５７０Ａおよび基材５７０Ｂを貼り合わせる機能を備える。
酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等から選ばれた一または複数
の膜が積層された材料を絶縁膜５７０Ａに用いることができる。
例えば、ガラス、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボ
ネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を、基材５７０Ｂ
に用いることができる。
例えば、接合層５０５に用いることができる材料を、樹脂５７０Ｃに用いることができる
。
なお、半導体装置５００Ｅは制御線ＣＬ（ｇ）または信号線ＭＬ（ｈ）等を形成する工程
と同一の工程で形成することができる端子を基材５７０および接合層５０５の間に有する
。また、制御線ＣＬ（ｇ）または信号線ＭＬ（ｈ）のいずれかは、端子と電気的に接続さ
れる。これにより、制御線ＣＬ（ｇ）は例えば制御信号を供給されることができ、信号線
ＭＬ（ｈ）は例えば検知信号を供給することができる。
＜半導体装置の構成例６．＞
本発明の一態様の半導体装置の別の構成について、図２８および図２９を参照しながら説
明する。
図２８および図２９は本発明の一態様の半導体装置５００Ｆの構成を説明する図である。
具体的には、近接センサ付き表示パネルの構成を説明する図である。
図２８は図１（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６における本発明の
一態様の半導体装置５００Ｆの断面図である。
図２９（Ａ）は本発明の一態様の位置情報入力パネルの投影図である。なお、説明の便宜
のために位置情報入力パネルの一部を拡大して図示する。図２９（Ｂ）は位置情報入力パ
ネルの近接センサの上面図であり、図２９（Ｃ）は図２９（Ｂ）の切断線Ｘ９−Ｘ１０に
おける断面図である。
なお、半導体装置５００Ｆは、導電膜ＣＬ（ｇ）Ａおよび暗色膜ＣＬ（ｇ）Ｂを積層した
積層膜を備える点が、図２６を参照しながら説明する半導体装置５００Ｅとは異なる。こ
こでは異なる構成について詳細に説明し、同様の構成を用いることができる部分は、上記
の説明を援用する。
なお、近接センサ５７５は、基材５７０および機能層５２０の間に挟まれる領域を備える
。
また、導電膜ＣＬ（ｇ）Ａは、暗色膜ＣＬ（ｇ）Ｂおよび回路５３０（ｉ，ｊ）の間に挟
まれる領域を備える。暗色膜ＣＬ（ｇ）Ｂの可視光に対する反射率は、導電膜ＣＬ（ｇ）
Ａより低い。これにより、第１の電極Ｃ１（ｇ）、第２の電極Ｃ２（ｈ）、制御線ＣＬ（
ｇ）または信号線ＭＬ（ｈ）により反射される可視光の強度を、遮光膜ＢＭを用いること
なく弱めることができる。その結果、使用する材料を少なくすることができる。また、表
示素子の表示を際立たせ、良好な表示をすることができる。また、半導体装置５００Ｆを
薄くすることができる。また、半導体装置５００Ｆを屈曲する際に絶縁膜５７０Ａなどに
生じるストレスを、軽減することができる。
また、半導体装置５００Ｆは、着色層ＣＦＢおよび着色層ＣＦＧを備える。着色層ＣＦＢ
および着色層ＣＦＧは基材５７０および機能層５２０の間に挟まれる領域を備える。
例えば、着色膜ＣＦに用いることができる材料を、着色層ＣＦＢおよび着色層ＣＦＧに用
いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の作製方法について、図５乃至図７を参
照しながら説明する。
図５は本発明の一態様の半導体装置の作製方法を説明するフロー図である。図６および図
７は本発明の一態様の半導体装置の作製方法を説明する図である。
図６（Ａ２）、図６（Ｂ２）、図６（Ｃ２）および図６（Ｄ２）は、半導体装置の作製工
程中の部材の上面図であり、図６（Ａ１）は、図６（Ａ２）の切断線Ｗ１−Ｗ２における
断面図であり、図６（Ｂ１）は、図６（Ｂ２）の切断線Ｗ１−Ｗ２における断面図であり
、図６（Ｃ１）は、図６（Ｃ２）の切断線Ｗ１−Ｗ２における断面図であり、図６（Ｄ１
）は、図６（Ｄ２）の切断線Ｗ１−Ｗ２における断面図である。
図７（Ａ２）、図７（Ｃ２）および図７（Ｄ２）は、半導体装置の作製工程中の部材の上
面図であり、図７（Ａ１）および図７（Ｂ）は、図７（Ａ２）の切断線Ｗ１−Ｗ２におけ
る断面図であり、図７（Ｃ１）は、図７（Ｃ２）の切断線Ｗ１−Ｗ２における断面図であ
り、図７（Ｄ１）は、図７（Ｄ２）の切断線Ｗ１−Ｗ２における断面図である。
＜作製方法例＞
本実施の形態で説明する半導体装置の作製方法は、以下の８つのステップを有する（図５
参照）。
なお、本実施の形態で説明する半導体装置は、開口部を備える第２の絶縁膜１３ｂと、開
口部を貫通する第１の接続部１３ｃと、第２の絶縁膜１３ｂの一方の面に接し、第１の接
続部１３ｃと電気的に接続される端子１３ａと、第２の絶縁膜１３ｂの反対の面において
、第１の接続部１３ｃと電気的に接続される回路１３ｄと、を有する（図７（Ｄ１）およ
び図７（Ｄ２）参照）。そして、端子１３ａは、第２の絶縁膜１３ｂに埋め込まれた領域
および第２の絶縁膜１３ｂから露出した領域を備える。また、回路１３ｄは、半導体素子
を含む。
《第１のステップ》
第１のステップにおいて、第１の絶縁膜１３ｅを、工程用の基板１１に形成する（図５（
Ｕ１）参照）。
例えば、基板１１に形成された剥離膜１２を基板１１との間に挟むように、第１の絶縁膜
１３ｅを形成する。
後のステップにおいて、剥離膜１２から第１の絶縁膜１３ｅを分離できる材料を剥離膜１
２に用いることができる。または、剥離膜１２から基板１１を分離できる材料を、剥離膜
１２に用いることができる。
具体的には、酸化タングステンを含む膜を剥離膜１２に用い、酸化シリコンを含む膜を第
１の絶縁膜１３ｅに用いることができる。または、ポリイミドを含む材料を剥離膜１２に
用いることができる。
例えば、無アルカリガラスを工程用の基板１１に用いることができる。
例えば、熱酸化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）ガスを用いたプラズマ処
理または酸化力の強い溶液（例えば、オゾン水等）を用いる処理等を用いて、タングステ
ンを含む膜の表面に酸化タングステンを含む膜を形成できる。また、第１の絶縁膜１３ｅ
に用いる酸化シリコンを含む膜を、剥離膜１２に用いる酸化タングステンを含む膜に接し
た状態で加熱する。
例えば、モノマーを含む膜を形成し、加熱して、ポリイミドを含む膜を形成できる。
《第２のステップ》
第２のステップにおいて、端子１３ａを、第１の絶縁膜１３ｅと重なる領域を備えるよう
に形成する（図５（Ｕ２）、図６（Ａ１）および図６（Ａ２）参照）。
《第３のステップ》
第３のステップにおいて、開口部を備える第２の絶縁膜１３ｂを、一方の面を端子１３ａ
に接し、端子１３ａの一部を埋め込むように形成する（図５（Ｕ３）、図６（Ｂ１）およ
び図６（Ｂ２）参照）。
《第４のステップ》
第４のステップにおいて、開口部を貫通する第１の接続部１３ｃを、端子１３ａと電気的
に接続するように形成する（図５（Ｕ４）参照）。
《第５のステップ》
第５のステップにおいて、回路１３ｄを、第２の絶縁膜１３ｂの反対の面において第１の
接続部１３ｃと電気的に接続するように形成する（図５（Ｕ５）、図６（Ｃ１）および図
６（Ｃ２）参照）。
《第６のステップ》
第６のステップにおいて、可撓性を備える領域を備える基材４２を、第２の絶縁膜１３ｂ
と可撓性を備える領域の間に回路１３ｄが配設されるように積層する（図５（Ｕ６）、図
６（Ｄ１）および図６（Ｄ２）参照）。
具体的には、可撓性を備える領域を備える基材４２と回路１３ｄが重なるように、接合層
３０を用いて貼り合わせる。
《第７のステップ》
第７のステップにおいて、工程用の基板１１を分離する（図５（Ｕ７）、図７（Ｃ１）お
よび図７（Ｃ２）参照）。
例えば、基板１１側から鋭利な先端を備える刃物等を用いて第１の絶縁膜１３ｅを切削も
しくは刺突する方法またはレーザ等を用いる方法（具体的にはレーザアブレーション法）
等を用いて、第１の絶縁膜１３ｅの一部を基板１１から分離する。これにより、剥離の起
点９１Ｓを形成することができる（図７（Ａ１）および図７（Ａ２）参照）。
基板１１が第１の絶縁膜１３ｅから分離した構造を剥離の起点９１Ｓから徐々に広げ、第
１の絶縁膜１３ｅから基板１１を分離する（図７（Ｂ）参照）。
なお、剥離膜１２と第１の絶縁膜１３ｅの界面近傍にイオンを照射して、静電気を取り除
きながら分離してもよい。具体的には、イオナイザーを用いて生成されたイオンを照射し
てもよい。
また、剥離膜１２から第１の絶縁膜１３ｅを分離する際に、剥離膜１２と第１の絶縁膜１
３ｅの界面に液体を浸透させてもよい。または、ノズル９９から噴出する液体を吹き付け
てもよい。例えば、水または極性溶媒等を、浸透させる液体または吹き付ける液体に用い
ることができる。または、剥離膜１２を溶かす液体を用いることができる。
液体を浸透させることにより、剥離に伴い発生する静電気等の影響を抑制することができ
る。
特に、酸化タングステンを含む剥離膜１２から第１の絶縁膜１３ｅを剥離する際に、水を
含む液体を浸透または吹き付ける。これにより、剥離に伴って第１の絶縁膜１３ｅに加わ
る応力を低減することができる。
《第８のステップ》
第８のステップにおいて、第１の絶縁膜１３ｅを、端子１３ａが露出するように除去する
（図５（Ｕ８）、図７（Ｄ１）および図７（Ｄ２）参照）。
例えば、エッチング法または化学機械研磨を用いて第１の絶縁膜１３ｅを除去することが
できる。具体的には、ウエットエッチング法またはドライエッチング法等を用いることが
できる。
以上の第１のステップ乃至第８のステップを経て、本発明の一態様の半導体装置を作製す
ることができる（図７（Ｄ１）および図７（Ｄ２）参照）。これにより、工程用の基板１
１を用いて半導体素子を含む回路１３ｄおよび回路１３ｄと電気的に接続される端子１３
ａを形成し、回路１３ｄおよび端子１３ａから工程用の基板１１を分離して、端子１３ａ
を露出させることができる。その結果、利便性または信頼性に優れた新規な半導体装置の
作製方法を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の作製方法について、図８乃至図１４を
参照しながら説明する。
図８は本発明の一態様の半導体装置の作製方法を説明するフロー図である。図９乃至図１
４は本発明の一態様の半導体装置の作製方法を説明する図である。
図９乃至図１４は、図１（Ａ）に示す切断線Ｘ１−Ｘ２、Ｘ３−Ｘ４、Ｘ５−Ｘ６におけ
る、半導体装置５００の作製工程中の部材の断面図である。
＜作製方法例＞
本実施の形態で説明する半導体装置の作製方法は、以下の９つのステップを有する（図８
参照）。
なお、本実施の形態で説明する半導体装置５００は、開口部を備える第２の絶縁膜５０１
Ｂと、開口部を貫通する第１の接続部５９１と、第２の絶縁膜５０１Ｂの一方の面に接し
、第１の接続部５９１と電気的に接続される端子５１９Ｄと、第２の絶縁膜５０１Ｂの反
対の面において、第１の接続部５９１と電気的に接続される回路５３０（ｉ，ｊ）と、を
有する（図１４参照）。なお、回路５３０（ｉ，ｊ）は例えばトランジスタＭを含む。ま
た、第２の絶縁膜５０１Ｂと重なる領域を備える基材５７０を有する。また、回路５３０
（ｉ，ｊ）と電気的に接続される表示素子５５０を有する。
そして、端子５１９Ｄは、第２の絶縁膜５０１Ｂに埋め込まれた領域および第２の絶縁膜
５０１Ｂから露出した領域を備える。
また、第２の絶縁膜５０１Ｂは、３ｎｍ以上１５００ｎｍ以下、好ましくは１０ｎｍ以上
１２００ｎｍ以下、より好ましくは１００ｎｍ以上１０００ｎｍ以下、さらに好ましくは
３００ｎｍ以上８００ｎｍ以下の厚さを備える。
また、基材５７０は、可撓性を備える領域または湾曲した領域を有する。
また、回路５３０（ｉ，ｊ）は、半導体素子を含み、回路５３０（ｉ，ｊ）は、第２の絶
縁膜５０１Ｂと可撓性を備える領域の間または第２の絶縁膜５０１Ｂと湾曲した領域の間
に配設される。
また、表示素子５５０は、可撓性を備える領域と第２の絶縁膜５０１Ｂの間または湾曲し
た領域と第２の絶縁膜５０１Ｂの間に配設される。
なお、本実施の形態で説明する半導体装置５００は、回路５３０（ｉ，ｊ）と、回路５３
０（ｉ，ｊ）と電気的に接続される表示素子５５０と、を備える画素５０２（ｉ，ｊ）を
有する（図１（Ａ）および図１（Ｂ）参照）。半導体装置５００が表示素子５５０を備え
る場合、半導体装置５００を表示パネルということもできる。
《第１のステップ》
第１のステップにおいて、第１の絶縁膜５０１Ａを、工程用の基板５１０に形成する（図
８（Ｖ１）参照）。
例えば、無アルカリガラスを工程用の基板５１０に用いることができる。
また、工程用の基板５１０に形成したタングステン膜の表面に、亜酸化窒素（Ｎ２Ｏ）ガ
スを用いるプラズマ処理を施した膜を、剥離膜５１０Ｗに用いることができる。
また、６００ｎｍの酸化窒化シリコン膜および厚さ２００ｎｍの窒化シリコン膜が積層さ
れた積層材料を含む膜を、第１の絶縁膜５０１Ａに用いることができる。
また、厚さ６００ｎｍの酸化窒化シリコン膜、厚さ２００ｎｍの窒化シリコン膜、厚さ２
００ｎｍの酸化窒化シリコン膜、厚さ１４０ｎｍの窒化酸化シリコン膜および厚さ１００
ｎｍの酸化窒化シリコン膜がこの順に積層された積層材料を含む膜を、第１の絶縁膜５０
１Ａに用いることができる。
《第２のステップ》
第２のステップにおいて、端子５１９Ｄを、第１の絶縁膜５０１Ａと重なる領域を備える
ように形成する（図８（Ｖ２）参照）。
《第３のステップ》
第３のステップにおいて、開口部を備える第２の絶縁膜５０１Ｂを、一方の面を端子５１
９Ｄに接し、端子５１９Ｄの一部を埋め込むように形成する（図８（Ｖ３）参照）。
後のステップにおいて、第１の絶縁膜５０１Ａを選択的に除去することができる材料を、
第２の絶縁膜５０１Ｂに用いる。
なお、端子５１９Ｄを形成した後に第２の絶縁膜５０１Ｂを形成するため、第２の絶縁膜
５０１Ｂは端子５１９Ｄの側面および背面に接する。これにより、第２の絶縁膜５０１Ｂ
に埋め込まれた領域が端子５１９Ｄの一部に設けられる。
また、本実施の形態では、複数の膜が積層された構成を第２の絶縁膜５０１Ｂに用いる例
を説明するが、単数の膜を第２の絶縁膜５０１Ｂに用いてもよい。
《第４のステップ》
第４のステップにおいて、開口部を貫通する第１の接続部５９１を、端子５１９Ｄと電気
的に接続するように形成する（図８（Ｖ４）および図９参照）。
《第５のステップ》
第５のステップにおいて、回路５３０（ｉ，ｊ）を、第２の絶縁膜５０１Ｂの反対の面に
おいて第１の接続部５９１と電気的に接続するように形成する（図８（Ｖ５）および図１
０参照）。また、後のステップで形成する表示素子５５０と電気的に接続する第２の接続
部５９２を形成する。
例えば、スイッチＳＷ１、トランジスタＭを回路５３０（ｉ，ｊ）に用いることができる
。
また、回路５３０（ｉ，ｊ）を形成する工程において、駆動回路ＧＤを形成することがで
きる。例えば、トランジスタＭＤを駆動回路ＧＤに用いることができる。
《第６のステップ》
第６のステップにおいて、表示素子５５０を回路５３０（ｉ，ｊ）と電気的に接続するよ
うに形成する（図８（Ｖ６）および図１１参照）。なお、これにより、機能層５２０が形
成される。
なお、機能層５２０を保護する保護膜５７３を形成することができる。例えば、無機材料
を含む膜を保護膜５７３ａに用い、有機材料を含む膜を保護膜５７３ｂに用い、無機材料
を含む膜を保護膜５７３ｃに用いることができる。具体的には、原子層堆積法、化学気相
成長法、スパッタリング法または印刷法等を用いて、保護膜５７３を形成することができ
る。
原子層堆積法を用いると、ピンホールや細孔等の欠陥の少ない保護膜５７３を形成するこ
とができる。
端子５１９Ｄが第１の絶縁膜５０１Ａ等で覆われている状態で、保護膜５７３を形成する
ため、保護膜５７３が端子５１９Ｄに接することがない。これにより、後の第１の絶縁膜
５０１Ａを除去するステップにおいて、端子５１９Ｄを容易に露出させることができる。
《第７のステップ》
第７のステップにおいて、可撓性を備える領域または湾曲した領域を有する基材５７０を
、第２の絶縁膜５０１Ｂと可撓性を備える領域の間または第２の絶縁膜５０１Ｂと湾曲し
た領域の間に回路５３０（ｉ，ｊ）が配設されるように積層する（図８（Ｖ７）および図
１２参照）。
例えば、流動性を備える状態で接合層５０５を形成し、基材５７０に用いる可撓性のフィ
ルムと機能層５２０を貼り合わせ、接合層５０５を硬化する。
《第８のステップ》
第８のステップにおいて、工程用の基板を分離する（図８（Ｖ８）および図１３参照）。
例えば、基材５７０の側から鋭利な先端を備える刃物等を用いて第１の絶縁膜５０１Ａを
切削もしくは刺突する方法またはレーザ等を用いる方法（具体的にはレーザアブレーショ
ン法）等を用いて、第１の絶縁膜５０１Ａの一部を基板５１０から分離する。これにより
、剥離の起点を形成することができる。
第１の絶縁膜５０１Ａから基板５１０が分離した構造を、剥離の起点から徐々に広げ、第
１の絶縁膜５０１Ａから基板５１０を分離する。
《第９ステップ》
第９のステップにおいて、第１の絶縁膜５０１Ａを、端子５１９Ｄが露出するように除去
する（図８（Ｖ９）および図１４参照）。
例えば、エッチング法または化学機械研磨を用いて第１の絶縁膜５０１Ａを除去すること
ができる。具体的には、ウエットエッチング法またはドライエッチング法等を用いること
ができる。
以上の第１のステップ乃至第９のステップを経て、本発明の一態様の半導体装置を作製す
ることができる（図１４参照）。これにより、工程用の基板を用いて半導体素子を含む回
路、回路と電気的に接続される表示素子および回路と電気的に接続される端子を形成し、
回路、表示素子および端子から工程用の基板を分離して、端子を露出させることができる
。その結果、利便性または信頼性に優れた新規な半導体装置の作製方法を提供することが
できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に用いることができるトランジスタの構
成について、図１５を参照しながら説明する。
＜半導体装置の構成例＞
図１５（Ａ）は、トランジスタ１００の上面図であり、図１５（Ｃ）は、図１５（Ａ）に
示す切断線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１５（Ｄ）は、図１５（Ａ
）に示す切断線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１５（Ａ）に
おいて、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶
縁膜として機能する絶縁膜等）を省略して図示している。また、切断線Ｘ１−Ｘ２方向を
チャネル長方向、切断線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、
トランジスタの上面図においては、以降の図面においても図１５（Ａ）と同様に、構成要
素の一部を省略して図示する場合がある。
なお、トランジスタ１００を実施の形態１で説明する半導体装置に用いることができる。
例えば、トランジスタ１００をトランジスタＭに用いる場合は、基板１０２を絶縁膜５０
１Ｃに、導電膜１０４を導電膜５０４に、絶縁膜１０６および絶縁膜１０７の積層膜を絶
縁膜５０６に、酸化物半導体膜１０８を半導体膜５０８に、導電膜１１２ａを導電膜５１
２Ａに、導電膜１１２ｂを導電膜５１２Ｂに、絶縁膜１１４および絶縁膜１１６の積層膜
を絶縁膜５１６に、絶縁膜１１８を絶縁膜５１８に、それぞれ読み替えることができる。
トランジスタ１００は、基板１０２上のゲート電極として機能する導電膜１０４と、基板
１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜
１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース
電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレ
イン電極として機能する導電膜１１２ｂと、を有する。また、トランジスタ１００上、よ
り詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、
１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジス
タ１００の保護絶縁膜としての機能を有する。
また、酸化物半導体膜１０８は、ゲート電極として機能する導電膜１０４側の酸化物半導
体膜１０８ａと、酸化物半導体膜１０８ａ上の酸化物半導体膜１０８ｂと、を有する。ま
た、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００のゲート絶縁膜としての機能
を有する。
酸化物半導体膜１０８としては、Ｉｎ−Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、Ｎｄ、またはＨｆを表す）酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。
とくに、酸化物半導体膜１０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
また、酸化物半導体膜１０８ａは、Ｉｎの原子数比がＭの原子数比より多い第１の領域を
有する。また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ａよりもＩｎの原子数
比が少ない第２の領域を有する。また、第２の領域は、第１の領域よりも薄い部分を有す
る。
酸化物半導体膜１０８ａにＩｎの原子数比がＭの原子数比より多い第１の領域を有するこ
とで、トランジスタ１００の電界効果移動度（単に移動度、またはμＦＥという場合があ
る）を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０
ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドラ
イバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチ
プレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置
を提供することができる。
一方で、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する酸化物半導体膜１０
８ａとすることで、光照射時にトランジスタ１００の電気特性が変動しやすくなる。しか
しながら、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ａ上に酸化物
半導体膜１０８ｂが形成されている。また、酸化物半導体膜１０８ｂのチャネル領域近傍
の膜厚が酸化物半導体膜１０８ａの膜厚よりも小さい。
また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ａよりもＩｎの原子数比が少な
い第２の領域を有するため、酸化物半導体膜１０８ａよりもＥｇが大きくなる。したがっ
て、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂとの積層構造である酸化物半導
体膜１０８は、光負バイアスストレス試験による耐性が高くなる。
上記構成の酸化物半導体膜とすることで、光照射時における酸化物半導体膜１０８の光吸
収量を低減させることができる。したがって、光照射時におけるトランジスタ１００の電
気特性の変動を抑制することができる。また、本発明の一態様の半導体装置においては、
絶縁膜１１４または絶縁膜１１６中に過剰の酸素を含有する構成のため、光照射における
トランジスタ１００の電気特性の変動をさらに、抑制することができる。
ここで、酸化物半導体膜１０８について、図１５（Ｂ）を用いて詳細に説明する。
図１５（Ｂ）は、図１５（Ｃ）を用いて示すトランジスタ１００の断面の、酸化物半導体
膜１０８の近傍を拡大した断面図である。
図１５（Ｂ）において、酸化物半導体膜１０８ａの膜厚をｔ１として、酸化物半導体膜１
０８ｂの膜厚をｔ２−１、及びｔ２−２として、それぞれ示している。酸化物半導体膜１
０８ａ上には、酸化物半導体膜１０８ｂが設けられているため、導電膜１１２ａ、１１２
ｂの形成時において、酸化物半導体膜１０８ａがエッチングガスまたはエッチング溶液等
に曝されることがない。したがって、酸化物半導体膜１０８ａにおいては、膜減りがない
、または極めて少ない。一方で、酸化物半導体膜１０８ｂにおいては、導電膜１１２ａ、
１１２ｂの形成時において、酸化物半導体膜１０８ｂの導電膜１１２ａ、１１２ｂと重な
らない部分がエッチングされ、凹部が形成される。すなわち、酸化物半導体膜１０８ｂの
導電膜１１２ａ、１１２ｂと重なる領域の膜厚がｔ２−１となり、酸化物半導体膜１０８
ｂの導電膜１１２ａ、１１２ｂと重ならない領域の膜厚がｔ２−２となる。
酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂの膜厚の関係は、ｔ２−１＞ｔ１＞ｔ
２−２となると好ましい。このような膜厚の関係とすることによって、高い電界効果移動
度を有し、且つ光照射時における、しきい値電圧の変動量が少ないトランジスタとするこ
とが可能となる。
また、トランジスタ１００が有する酸化物半導体膜１０８は、酸素欠損が形成されるとキ
ャリアである電子が生じ、ノーマリーオン特性になりやすい。したがって、酸化物半導体
膜１０８中の酸素欠損、とくに酸化物半導体膜１０８ａ中の酸素欠損を減らすことが、安
定したトランジスタ特性を得る上でも重要となる。そこで、本発明の一態様のトランジス
タの構成においては、酸化物半導体膜１０８上の絶縁膜、ここでは、酸化物半導体膜１０
８上の絶縁膜１１４及び／又は絶縁膜１１６に過剰な酸素を導入することで、絶縁膜１１
４及び／又は絶縁膜１１６から酸化物半導体膜１０８中に酸素を移動させ、酸化物半導体
膜１０８中、とくに酸化物半導体膜１０８ａ中の酸素欠損を補填することを特徴とする。
なお、絶縁膜１１４、１１６としては、化学量論的組成よりも過剰に酸素を含有する領域
（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１１４、１１６は、
酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１４、１１６に酸素過剰領域
を設けるには、例えば、成膜後の絶縁膜１１４、１１６に酸素を導入して、酸素過剰領域
を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオン注入法、プラズマ処理等を用いることができる。
また、酸化物半導体膜１０８ａ中の酸素欠損を補填するためには、酸化物半導体膜１０８
ｂのチャネル領域近傍の膜厚を薄くした方が好適である。したがって、ｔ２−２＜ｔ１の
関係を満たせばよい。例えば、酸化物半導体膜１０８ｂのチャネル領域近傍の膜厚として
は、好ましくは１ｎｍ以上２０ｎｍ以下、さらに好ましくは、３ｎｍ以上１０ｎｍ以下で
ある。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明す
る。
《基板》
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料
とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基
板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられ
たものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用い
る場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００
ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００
ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大
型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００
を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよ
い。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分
離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱
性の劣る基板や可撓性の基板にも転載できる。
《ゲート電極、ソース電極、及びドレイン電極として機能する導電膜》
ゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ
、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ
）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ
）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッ
ケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金
属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形
成することができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造として
もよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン
膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上
にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタ
ングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層
し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタ
ン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれ
た一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステン
を含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを
含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、
酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用するこ
ともできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃ
ｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いる
ことで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可
能となる。
《ゲート絶縁膜として機能する絶縁膜》
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラ
ズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン
膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、
酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タ
ンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜
を一種以上含む絶縁膜を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の
積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を
用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例
えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸素
を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する
絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素
を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０
７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を
設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後
の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法とし
ては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズ
マ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハ
フニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸
化シリコンを用いる場合に比べて膜厚を大きくできるため、トンネル電流によるリーク電
流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現すること
ができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニ
ウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとする
ためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例とし
ては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定
されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７と
して酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率
が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジ
スタ１００のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化
することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁
耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
《酸化物半導体膜》
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜する
ために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを
満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比とし
て、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝
２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい
。
また、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲット
としては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶
のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体
膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比はそれ
ぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラ
スマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８の原
子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
例えば、酸化物半導体膜１０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：
Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングターゲット
を用いて形成すればよい。また、酸化物半導体膜１０８ｂとしては、上述のＩｎ：Ｍ：Ｚ
ｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等を用いて形成すればよい。なお、酸
化物半導体膜１０８ｂに用いるスパッタリングターゲットの金属元素の原子数比としては
、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ≧Ｍ、Ｚｎ＜Ｍを満たす組成でもよい。
具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２等が挙げられる。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅ
Ｖ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化
物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。とく
に、酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ
以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ｂには、エネルギー
ギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。ま
た、酸化物半導体膜１０８ａよりも酸化物半導体膜１０８ｂのエネルギーギャップが大き
い方が好ましい。
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎｍ
以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以
上５０ｎｍ以下とする。なお、先に記載の膜厚の関係を満たすと好ましい。
また、酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。
例えば、酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７／ｃｍ３以下、好まし
くは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ま
しくは１×１０１１／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、酸化物半導体膜１０８ａ、及び酸化物半導体膜
１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距
離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂとしては、それぞれ不純物
濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性
を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠
陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよ
ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル
領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性であ
る酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著し
く小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソー
ス電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ
電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下と
いう特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領
域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
することができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失する
までに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、ト
ラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気
特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはア
ルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、
水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりや
すい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好まし
い。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度
を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３
以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／
ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下と
する。
また、酸化物半導体膜１０８ａは、酸化物半導体膜１０８ｂよりも水素濃度が少ない部分
を有すると好ましい。酸化物半導体膜１０８ａの方が、酸化物半導体膜１０８ｂよりも水
素濃度が少ない部分を有すことにより、信頼性の高い半導体装置とすることができる。
また、酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや炭素が含
まれると、酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化してしまう。この
ため、酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、酸化物半導体膜１０８
ａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
また、酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ金属また
はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１
０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半
導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してし
まうことがある。このため、酸化物半導体膜１０８ａのアルカリ金属またはアルカリ土類
金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜にお
いて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得
られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂは、それぞれ非単結晶構造
でもよい。非単結晶構造は、例えば、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
ａ−ｂ ｐｌａｎｅ ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶
構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密
度が低い。
《トランジスタの保護絶縁膜として機能する絶縁膜》
絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。また、
絶縁膜１１８は、トランジスタ１００の保護絶縁膜としての機能を有する。また、絶縁膜
１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる
絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化
物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎ
ｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により
、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が
３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含
まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の
透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４
の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入
ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜
１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過すること
ができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱
離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成
することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電
子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（
Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放
出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニ
ウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において
、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの
放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニア
の放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以
下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的には
ＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜
１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び
酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をト
ラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導
体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさ
せてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に
含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応す
るため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び
酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧の
シフトを低減することが可能であり、トランジスタの電気特性の変動を低減することがで
きる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱
処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにお
いてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．
００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナ
ルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２
のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍ
Ｔである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．０
０１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下で
ある第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり
、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満
である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の
第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．
９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく
２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例とし
ては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の
第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、
酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／
ｃｍ３以下である。
膜の表面温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥ
ＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜
を形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用
いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加
熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸
化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１９
ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸
化物絶縁膜である。なお、上記ＴＤＳにおける膜の表面温度としては１００℃以上７００
℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４
００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により
、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が
１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以
下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体
膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜
１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形
態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実
施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これ
に限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。ま
た、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキン
グできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素
の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸
化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８として
は、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコ
ン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素
、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁
膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよ
い。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニ
ウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸
化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング
法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法
の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ
）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例
えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の
原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料
ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２
の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャ
リアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい
。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、
第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成
膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて
薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返す
ことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序
を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細
なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半
導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ
膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛
を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、ト
リメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は
、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウ
ムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメ
チル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜
を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ
層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層
の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ
−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２
Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）
３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置に用いることができるトランジスタの構
成について、図１６を参照しながら説明する。
＜半導体装置の構成例＞
図１６（Ａ）は、トランジスタ１００の上面図であり、図１６（Ｂ）は、図１６（Ａ）に
示す切断線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１６（Ｃ）は、図１６（Ａ
）に示す切断線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１６（Ａ）に
おいて、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶
縁膜として機能する絶縁膜等）を省略して図示している。また、切断線Ｘ１−Ｘ２方向を
チャネル長方向、切断線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、
トランジスタの上面図においては、以降の図面においても図１６（Ａ）と同様に、構成要
素の一部を省略して図示する場合がある。
なお、トランジスタ１００を実施の形態１で説明する半導体装置に用いることができる。
例えば、トランジスタ１００をトランジスタＭＤに用いる場合は、基板１０２を絶縁膜５
０１Ｃに、導電膜１０４を導電膜５０４に、絶縁膜１０６および絶縁膜１０７の積層膜を
絶縁膜５０６に、酸化物半導体膜１０８を半導体膜５０８に、導電膜１１２ａを導電膜５
１２Ａに、導電膜１１２ｂを導電膜５１２Ｂに、絶縁膜１１４および絶縁膜１１６の積層
膜を絶縁膜５１６に、絶縁膜１１８を絶縁膜５１８に、導電膜１２０ｂを導電膜５２４に
、それぞれ読み替えることができる。
トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と
、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、
絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続される
ソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続され
るドレイン電極として機能する導電膜１１２ｂと、酸化物半導体膜１０８、導電膜１１２
ａ、及び１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上に設けられ、且つ導電膜
１１２ｂと電気的に接続される導電膜１２０ａと、絶縁膜１１６上の導電膜１２０ｂと、
絶縁膜１１６及び導電膜１２０ａ、１２０ｂ上の絶縁膜１１８と、を有する。
また、トランジスタ１００において、絶縁膜１０６、１０７は、トランジスタ１００の第
１のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００の
第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００の保護絶
縁膜としての機能を有する。なお、本明細書等において、絶縁膜１０６、１０７を第１の
絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、そ
れぞれ呼称する場合がある。
なお、導電膜１２０ｂをトランジスタ１００の第２のゲート電極に用いることができる。
また、トランジスタ１００を半導体装置の画素部に用いる場合は、導電膜１２０ａを表示
素子の電極等に用いることができる。
また、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４側の酸化
物半導体膜１０８ｂと、酸化物半導体膜１０８ｂ上の酸化物半導体膜１０８ｃと、を有す
る。また、酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃは、Ｉｎと、Ｍ（ＭはＡ
ｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
例えば、酸化物半導体膜１０８ｂとしては、Ｉｎの原子数比がＭの原子数比より多い領域
を有すると好ましい。また、酸化物半導体膜１０８ｃとしては、酸化物半導体膜１０８ｂ
よりもＩｎの原子数が少ない領域を有すると好ましい。
酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い領域を有することで
、トランジスタ１００の電界効果移動度（単に移動度、またはμＦＥという場合がある）
を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０ｃｍ
２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が３０ｃｍ２
／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドラ
イバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチ
プレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置
を提供することができる。
一方で、酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い領域を有す
る場合、光照射時にトランジスタ１００の電気特性が変動しやすくなる。しかしながら、
本発明の一態様の半導体装置においては、酸化物半導体膜１０８ｂ上に酸化物半導体膜１
０８ｃが形成されている。また、酸化物半導体膜１０８ｃは、酸化物半導体膜１０８ｂよ
りもＩｎの原子数比が少ない領域を有するため、酸化物半導体膜１０８ｂよりもＥｇが大
きくなる。したがって、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃとの積層構
造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性を高めることが
可能となる。
また、酸化物半導体膜１０８中、特に酸化物半導体膜１０８ｂのチャネル領域に混入する
水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。した
がって、酸化物半導体膜１０８ｂ中のチャネル領域においては、水素または水分などの不
純物が少ないほど好ましい。また、酸化物半導体膜１０８ｂ中のチャネル領域に形成され
る酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体
膜１０８ｂのチャネル領域中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キ
ャリア供給源となる。酸化物半導体膜１０８ｂのチャネル領域中にキャリア供給源が生成
されると、酸化物半導体膜１０８ｂを有するトランジスタ１００の電気特性の変動、代表
的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８ｂのチャネル
領域においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８に接する絶縁膜、具体的には
、酸化物半導体膜１０８の下方に形成される絶縁膜１０７、及び酸化物半導体膜１０８の
上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する構成である。絶縁膜１０７
、及び絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移動させ
ることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。よって、トランジ
スタ１００の電気特性、特に光照射におけるトランジスタ１００の変動を抑制することが
可能となる。
また、本発明の一態様においては、絶縁膜１０７、及び絶縁膜１１４、１１６に過剰酸素
を含有させるために、作製工程の増加がない、または作製工程の増加が極めて少ない作製
方法を用いる。よって、トランジスタ１００の歩留まりを高くすることが可能である。
具体的には、酸化物半導体膜１０８ｂを形成する工程において、スパッタリング法を用い
、酸素ガスを含む雰囲気にて酸化物半導体膜１０８ｂを形成することで、酸化物半導体膜
１０８ｂの被形成面となる、絶縁膜１０７に酸素または過剰酸素を添加する。
また、導電膜１２０ａ、１２０ｂを形成する工程において、スパッタリング法を用い、酸
素ガスを含む雰囲気にて導電膜１２０ａ、１２０ｂを形成することで、導電膜１２０ａ、
１２０ｂの被形成面となる、絶縁膜１１６に酸素または過剰酸素を添加する。なお、絶縁
膜１１６に酸素または過剰酸素を添加する際に、絶縁膜１１６の下方に位置する絶縁膜１
１４、及び酸化物半導体膜１０８にも酸素または過剰酸素が添加される場合がある。
＜酸化物導電体＞
次に、酸化物導電体について説明する。導電膜１２０ａ、１２０ｂを形成する工程におい
て、導電膜１２０ａ、１２０ｂは、絶縁膜１１４、１１６から酸素の放出を抑制する保護
膜として機能する。また、導電膜１２０ａ、１２０ｂは、絶縁膜１１８を形成する工程の
前においては、半導体としての機能を有し、絶縁膜１１８を形成する工程の後においては
、導電膜１２０ａ、１２０ｂは、導電体としての機能を有する。
導電膜１２０ａ、１２０ｂを導電体として機能させるためには、導電膜１２０ａ、１２０
ｂに酸素欠損を形成し、該酸素欠損に絶縁膜１１８から水素を添加すると、伝導帯近傍に
ドナー準位が形成される。この結果、導電膜１２０ａ、１２０ｂは、導電性が高くなり導
電体化する。導電体化された導電膜１２０ａ、１２０ｂを、それぞれ酸化物導電体という
ことができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対
して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半
導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視
光に対して酸化物半導体と同程度の透光性を有する。
＜半導体装置の構成要素＞
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
なお、以下の材料については、実施の形態４で説明する材料と同様の材料を用いることが
できる。
実施の形態４で説明する基板１０２に用いることができる材料を基板１０２に用いること
ができる。また、実施の形態４で説明する絶縁膜１０６、１０７に用いることができる材
料を絶縁膜１０６、１０７に用いることができる。
また、実施の形態４で説明するゲート電極、ソース電極、及びドレイン電極として機能す
る導電膜に用いることができる材料を、第１のゲート電極、ソース電極、及びドレイン電
極として機能する導電膜に用いることができる。
《酸化物半導体膜》
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすこ
とが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ
：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１等が挙げられる。
また、酸化物半導体膜１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を
成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを満
たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として
、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１
：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、等が挙げられる
。
また、酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場
合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲッ
トを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで
、結晶性を有する酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃを形成しやすくな
る。なお、成膜される酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃの原子数比は
それぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比の
プラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８ｂのスパッタリング
ターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜さ
れる酸化物半導体膜１０８ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場
合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅ
Ｖ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化
物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。とく
に、酸化物半導体膜１０８ｂには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ
以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ｃには、エネルギー
ギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。ま
た、酸化物半導体膜１０８ｂよりも酸化物半導体膜１０８ｃのエネルギーギャップが大き
い方が好ましい。
また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃの厚さは、それぞれ３ｎｍ
以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以
上５０ｎｍ以下とする。
また、酸化物半導体膜１０８ｃとしては、キャリア密度の低い酸化物半導体膜を用いる。
例えば、酸化物半導体膜１０８ｃは、キャリア密度が１×１０１７／ｃｍ３以下、好まし
くは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ま
しくは１×１０１１／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、酸化物半導体膜１０８ｂ、及び酸化物半導体膜
１０８ｃのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距
離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃとしては、それぞれ不純物
濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性
を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠
陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよ
ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル
領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性であ
る酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著し
く小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソー
ス電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ
電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下と
いう特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領
域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
することができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失する
までに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、ト
ラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気
特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはア
ルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、
水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりや
すい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好まし
い。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度
を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３
以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／
ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下と
する。
また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ｃよりも水素濃度が少ない領域
を有すると好ましい。酸化物半導体膜１０８ｂの方が、酸化物半導体膜１０８ｃよりも水
素濃度が少ない領域を有すことにより、信頼性の高い半導体装置とすることができる。
また、酸化物半導体膜１０８ｂにおいて、第１４族元素の一つであるシリコンや炭素が含
まれると、酸化物半導体膜１０８ｂにおいて酸素欠損が増加し、ｎ型化してしまう。この
ため、酸化物半導体膜１０８ｂにおけるシリコンや炭素の濃度と、酸化物半導体膜１０８
ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
また、酸化物半導体膜１０８ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属また
はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１
０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半
導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してし
まうことがある。このため、酸化物半導体膜１０８ｂのアルカリ金属またはアルカリ土類
金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８ｂに窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜にお
いて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得
られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃは、それぞれ非単結晶構造
でもよい。非単結晶構造は、例えば、ＣＡＡＣ−ＯＳ、多結晶構造、微結晶構造、または
非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡ
ＡＣ−ＯＳは最も欠陥準位密度が低い。
《第２のゲート絶縁膜として機能する絶縁膜》
絶縁膜１１４、１１６は、トランジスタ１００の第２のゲート絶縁膜として機能する。ま
た、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。す
なわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過す
ることのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成
する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
例えば、実施の形態４で説明する絶縁膜１１４、１１６を絶縁膜１１４、１１６に用いる
ことができる。
《導電膜として機能する酸化物半導体膜、及び第２のゲート電極として機能する酸化物半
導体膜》
先に記載の酸化物半導体膜１０８と同様の材料を、導電膜として機能する導電膜１２０ａ
、及び第２のゲート電極として機能する導電膜１２０ｂに用いることができる。
すなわち、導電膜として機能する導電膜１２０ａ、及び第２のゲート電極として機能する
導電膜１２０ｂは、酸化物半導体膜１０８（酸化物半導体膜１０８ｂ及び酸化物半導体膜
１０８ｃ）に含まれる金属元素を有する。例えば、第２のゲート電極として機能する導電
膜１２０ｂと、酸化物半導体膜１０８（酸化物半導体膜１０８ｂ及び酸化物半導体膜１０
８ｃ）と、が同一の金属元素を有する構成とすることで、製造コストを抑制することが可
能となる。
例えば、導電膜として機能する導電膜１２０ａ、及び第２のゲート電極として機能する導
電膜１２０ｂとしては、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜する
ために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍを満たすこと
が好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：
Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１
等が挙げられる。
また、導電膜として機能する導電膜１２０ａ、及び第２のゲート電極として機能する導電
膜１２０ｂの構造としては、単層構造または２層以上の積層構造とすることができる。な
お、導電膜１２０ａ、１２０ｂが積層構造の場合においては、上記のスパッタリングター
ゲットの組成に限定されない。
《トランジスタの保護絶縁膜として機能する絶縁膜》
絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１１
８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金
属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けること
で、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれ
る酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防
ぐことができる。
また、絶縁膜１１８は、導電膜として機能する導電膜１２０ａ、及び第２のゲート電極と
して機能する導電膜１２０ｂに、水素及び窒素のいずれか一方または双方を供給する機能
を有する。特に絶縁膜１１８としては、水素を含み、当該水素を導電膜１２０ａ、１２０
ｂに供給する機能を有すると好ましい。絶縁膜１１８から導電膜１２０ａ、１２０ｂに水
素が供給されることで、導電膜１２０ａ、１２０ｂは、導電体としての機能を有する。
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜と
しては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等
がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング
法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法
の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ
）法を用いても良い。具体的には、実施の形態４で説明する方法により形成することがで
きる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態６）
本実施の形態では、本発明の一態様の入出力装置の構成について、図１７を参照しながら
説明する。
図１７は、入出力装置８００の構成を説明する分解図である。
入出力装置８００は、表示パネル８０６および表示パネル８０６と重なる領域を備えるタ
ッチセンサ８０４を有する。なお、入出力装置８００は、タッチパネルということができ
る。
入出力装置８００は、タッチセンサ８０４および表示パネル８０６を駆動する駆動回路８
１０と、駆動回路８１０に電力を供給するバッテリ８１１と、タッチセンサ８０４、表示
パネル８０６、駆動回路８１０およびバッテリ８１１を収納する筐体部を有する。
《タッチセンサ８０４》
タッチセンサ８０４は、表示パネル８０６と重なる領域を備える。なお、ＦＰＣ８０３は
タッチセンサ８０４に電気的に接続される。
例えば、抵抗膜方式、静電容量方式または光電変換素子を用いる方式等をタッチセンサ８
０４に用いることができる。
なお、タッチセンサ８０４を表示パネル８０６の一部に用いてもよい。
《表示パネル８０６》
例えば、実施の形態１で説明する半導体装置を表示パネル８０６に用いることができる。
なお、ＦＰＣ８０５は、表示パネル８０６に電気的に接続される。
《駆動回路８１０》
例えば、電源回路または信号処理回路等を駆動回路８１０に用いることができる。なお、
バッテリまたは外部の商用電源が供給する電力を利用してもよい。
信号処理回路は、ビデオ信号及びクロック信号等を出力する機能を備える。
電源回路は、所定の電力を供給する機能を備える。
《筐体部》
例えば、上部カバー８０１と、上部カバー８０１と嵌めあわせられる下部カバー８０２と
、上部カバー８０１および下部カバー８０２で囲まれる領域に収納されるフレーム８０９
と、を筐体部に用いることができる。
フレーム８０９は、表示パネル８０６を保護する機能、駆動回路８１０の動作に伴い発生
する電磁波を遮断する機能または放熱板としての機能を有する。
金属、樹脂またはエラストマー等を、上部カバー８０１、下部カバー８０２またはフレー
ム８０９に用いることができる。
《バッテリ８１１》
バッテリ８１１は、電力を供給する機能を備える。
なお、偏光板、位相差板、プリズムシートなどの部材を入出力装置８００に用いることが
できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態７）
本実施の形態では、本発明の一態様の情報処理装置の構成について、図１８および図１９
を参照しながら説明する。
図１８（Ａ）は、情報処理装置２００の構成を説明するブロック図である。図１８（Ｂ）
は、情報処理装置２００、情報処理装置２００と共に用いることができる時計２０１およ
び通信機器２０２の外観の一例を説明する投影図である。
図１９（Ａ）は、本発明の一態様のプログラムの主の処理を説明するフロー図であり、図
１９（Ｂ）は、割り込み処理を説明するフロー図である。
＜情報処理装置の構成例＞
本実施の形態で説明する情報処理装置２００は、演算装置２１０および入出力装置２２０
を備える（図１８（Ａ）参照）。
演算装置２１０は、位置情報Ｐ１および外部情報ＥＸを供給される機能を備え、画像情報
Ｖおよび制御情報を供給する機能を備える。なお、本明細書において、文字情報は画像情
報Ｖに含まれる。
入出力装置２２０は、位置情報Ｐ１および外部情報ＥＸを供給する機能を備え、画像情報
Ｖおよび制御情報を供給される機能を備える。
演算装置２１０は、画像情報Ｖを外部情報ＥＸに基づいて生成する機能を備える。また、
制御情報を位置情報Ｐ１に基づいて決定し供給する機能を備える。
入出力装置２２０は、画像情報Ｖを表示する機能を備える表示部２３０と、位置情報Ｐ１
を供給する機能を備える入力部２４０と、外部情報ＥＸを受信する機能および制御情報を
送信する機能を備える通信部２９０と、を備える。
表示部２３０は、例えば、実施の形態１に記載の表示パネルを備える。
これにより、例えば外部機器から受信した外部情報に基づいて画像情報を生成し、画像情
報を表示部に表示することができる。また、入力部を用いて供給された位置情報に基づい
て制御情報を決定し、制御情報を送信することができる。その結果、利便性または信頼性
に優れた新規な情報処理装置を提供することができる。
＜構成＞
本発明の一態様は、演算装置２１０、入出力装置２２０および筐体を備える（図１８（Ａ
）参照）。
《演算装置２１０》
演算装置２１０は、演算部２１１、記憶部２１２、伝送路２１４または入出力インターフ
ェース２１５を備える。
《入出力装置２２０》
入出力装置２２０は、表示部２３０、入力部２４０、検知部２５０、振動部２８０または
通信部２９０を備える。
《演算部２１１》
演算部２１１は、例えばプログラムを実行する機能を備える。例えば、実施の形態８で説
明するＣＰＵを用いることができる。これにより、消費電力を十分に低減することができ
る。
《記憶部２１２》
記憶部２１２は、例えば演算部２１１が実行するプログラム、初期情報、設定情報または
画像等を記憶する機能を有する。
具体的には、ハードディスク、フラッシュメモリまたは酸化物半導体を含むトランジスタ
を用いたメモリ等を用いることができる。
《入出力インターフェース２１５、伝送路２１４》
入出力インターフェース２１５は端子または配線を備え、情報を供給し、情報を供給され
る機能を備える。例えば、伝送路２１４と電気的に接続することができる。また、入出力
装置２２０と電気的に接続することができる。
伝送路２１４は配線を備え、情報を供給し、情報を供給される機能を備える。例えば、入
出力インターフェース２１５と電気的に接続することができる。また、演算部２１１また
は記憶部２１２と電気的に接続することができる。
《表示部２３０》
例えば、表示パネルを用いることができる。具体的には、実施の形態１で説明する半導体
装置を用いることができる。
《入力部２４０》
さまざまなヒューマンインターフェイス等を入力部２４０に用いることができる（図１８
（Ａ）参照）。
例えば、キーボード、マウス、タッチセンサ、マイクまたはカメラ等を入力部２４０に用
いることができる。なお、表示部２３０に重なる領域を備えるタッチセンサを用いること
ができる。表示部２３０と表示部２３０に重なる領域を備えるタッチセンサを備える入出
力装置を、タッチパネルということができる。
例えば、使用者は、タッチパネルに触れた指をポインタに用いて様々なジェスチャー（タ
ップ、ドラッグ、スワイプまたはピンチイン等）をすることができる。
例えば、演算装置２１０を用いて、タッチパネルに接触する指の位置または軌跡等の情報
を解析し、解析結果が所定の条件を満たすとき、特定のジェスチャーが供給されたとする
ことができる。これにより、使用者は、所定の操作命令にあらかじめ関連付けられた特定
のジェスチャーを用いて、所定の操作命令を供給できる。
一例を挙げれば、使用者は、画像情報の表示位置を変更する「スクロール命令」を、タッ
チパネルに沿ってタッチパネルに接触する指を移動するジェスチャーを用いて供給できる
。
《検知部２５０》
検知部２５０は、周囲の状態を検知して情報Ｐ２を供給する機能を備える。
例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照
度センサまたはＧＰＳ（Ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号受
信回路等を、検知部２５０に用いることができる。
《振動部２８０》
振動部２８０は、例えば振動発生装置を備え、演算装置２１０からの命令に基づいて振動
する機能を備える。これにより、情報処理装置２００の使用者に、振動を用いて情報を伝
えることができる。
《通信部２９０》
通信部２９０は、ネットワーク等に情報を供給し、ネットワーク等から情報を取得する機
能を備える。または、他の通信機器等に情報を提供し、他の通信機器等から情報を取得す
る機能を備える。
《筐体》
情報処理装置２００は、演算装置２１０および入出力装置２２０の一部を収納する筐体と
、表示部２３０を収納する筐体と、を有する。
演算装置２１０および入出力装置２２０を収納する筐体は嵌合部を備え、嵌合部は、例え
ば、時計２０１と嵌合し、時計２０１を支持する機能を備える。
表示部２３０を収納する筐体は、例えば、表示部２３０を収納する鞘状の領域および表示
部２３０と重なる透光性を備える領域を有する。これにより、筐体を通して表示部２３０
の表示を視認することができる。
また、表示部２３０を収納する筐体は、ベルトまたはバンドの機能を備え、手首等に巻き
付けて、情報処理装置２００を固定することができる。
これにより、情報処理装置２００の使用者は、通信機器等を取り出すことなく、通信機器
２０２が送信する画像情報を確認することができる。また、例えば時計２０１の文字盤よ
り広い、手首等を取り巻く領域を利用して、多くの画像情報を表示することができる。ま
た、情報処理装置２００の使用者は、例えば手首の内側等の、使用者に見え易く他者に見
えにくい位置に、画像情報を表示することができる。
＜時計２０１＞
時計２０１は、時刻を表示する機能と、情報処理装置２００の筐体と嵌合する筐体と、を
有する。
時計２０１は、例えば底面または側面に嵌合部を備える。これにより、情報処理装置２０
０と一体または別体にすることができる。これにより、情報処理装置２００の使用者は、
好みの意匠の時計２０１と、情報処理装置２００と、を組み合わせて使用することができ
る。
＜通信機器２０２＞
通信機器２０２は、外部情報ＥＸを送信する機能と、制御情報を受信する機能と、通信網
と接続する機能と、を有する。そして、制御情報に基づいて、所定の動作をする機能を備
える。
例えば、通信機器２０２は通信網との間でデータ通信をすることができる。具体的には、
音声情報等を含むデータを通信することができる。
例えば、情報処理装置２００を用いて、通信機器２０２を操作することができる。また、
通信機器２０２を用いて情報処理装置２００を操作することができる。
＜プログラム＞
図１９を参照しながら、本発明の一態様に用いることができるプログラムを説明する。
本発明の一態様のプログラムは、下記のステップを有するプログラムである（図１９（Ａ
）参照）。
《第１のステップ》
第１のステップにおいて、設定を初期化する（図１９（Ａ）（Ｓ１）参照）。
一例を挙げれば、所定の画像情報と第１のモードを初期設定に用いることができる。
《第２のステップ》
第２のステップにおいて、割り込み処理を許可する（図１９（Ａ）（Ｓ２）参照）。なお
、割り込み処理が許可された演算装置は、主の処理と並行して割り込み処理を行うことが
できる。割り込み処理から主の処理に復帰した演算装置は、割り込み処理をして得た結果
を主の処理に反映することができる。
なお、カウンタの値が初期値であるとき、割り込み処理を実行し、カウンタの値を初期値
以外の値に変えてから、主の処理に復帰してもよい。これにより、プログラムを起動した
後に常に割り込み処理をさせることができる。
《第３のステップ》
第３のステップにおいて、第１のステップにおいて設定された所定のモードまたは割り込
み処理において選択された所定のモードで動作する（図１９（Ａ）（Ｓ３）参照）。
第１のモードが選択されている場合、例えば、画像情報Ｖを表示部２３０に所定の期間表
示する。
第２のモードが選択されている場合、例えば、表示部２３０の動作を停止する。
これにより、所定のイベントが供給された場合に、画像情報Ｖを表示部２３０に所定の期
間表示することができる。または、所定のイベントが供給されない場合に、表示部２３０
の動作を停止することができる。
《第４のステップ》
第４のステップにおいて、終了命令が供給された場合は第５のステップに進み、終了命令
が供給されなかった場合は第３のステップに進むように選択する（図１９（Ａ）（Ｓ４）
参照）。
なお、例えば、割り込み処理において、終了命令を供給することができる。
《第５のステップ》
第５のステップにおいて、終了する（図１９（Ａ）（Ｓ５）参照）。
《割り込み処理》
割り込み処理は以下の第６のステップ乃至第８のステップを備える（図１９（Ｂ）参照）
。
《第６のステップ》
第６のステップにおいて、所定の期間の間に所定のイベントが供給された場合は、第７の
ステップに進み、所定のイベントが供給されなかった場合は、第８のステップに進む（図
１９（Ｂ）（Ｓ６）参照）。
例えば、所定の期間に所定のイベントが供給されたか否かを条件に用いることができる。
具体的には、５秒以下、１秒以下または０．５秒以下好ましくは０．１秒以下であって０
秒より長い期間を所定の期間とすることができる。
また、例えば終了命令を関連付けたイベントを所定のイベントに含めることができる。
《第７のステップ》
第７のステップにおいて、モードを変更する（図１９（Ｂ）（Ｓ７）参照）。具体的には
、第１のモードを選択していた場合は、第２のモードを選択し、第２のモードを選択して
いた場合は、第１のモードを選択する。
《第８のステップ》
第８のステップにおいて、割り込み処理を終了する（図１９（Ｂ）（Ｓ８）参照）。
《所定のイベント》
例えば、入力部２４０の釦等から供給される「クリック」や「ドラッグ」等のイベントを
、所定のイベントに用いることができる。
または、入力部２４０のタッチパネル等から指等をポインタに用いて供給される位置情報
Ｐ１に基づいて、「タップ」、「ドラッグ」または「スワイプ」等のイベントを、所定の
イベントに用いることができる。
または、検知部２５０が供給する、所定の条件を満たす情報Ｐ２を、所定のイベントに用
いることができる。
例えば、表示されている一の画像情報から他の画像情報に表示を切り替える「ページめく
り命令」、一の画像情報の表示されている一部分の表示位置を移動して、一部分に連続す
る他の部分を表示する「スクロール命令」などを、所定のイベントに関連付けることがで
きる。
例えば、ポインタが指し示すスライドバーの位置、スワイプの速度またはドラッグの速度
等を用いて、所定のイベントに関連付けられた命令の引数を与えることができる。
具体的には、「ページめくり命令」を実行する際に用いるページをめくる速度または「ス
クロール命令」を実行する際に用いる表示位置を移動する速度を決定する引数などに用い
ることができる。
または、検知部２５０を用いて、情報処理装置の使用者の脈拍等や情報処理装置の使用環
境等を検知して、検知された情報に基づいて、画像情報を生成してもよい。例えば、使用
環境の明るさ等を検知して、画像情報の背景に使用者の嗜好に合わせた画像を用いること
ができる。これにより、情報処理装置２００を使用する使用者に好適な環境を提供するこ
とができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態８）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込
み回数にも制限が無い半導体装置（記憶装置）、およびそれを含むＣＰＵについて説明す
る。本実施の形態で説明するＣＰＵは、例えば、実施の形態７で説明する情報処理装置に
用いる事が出来る。
＜記憶装置＞
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置（記憶装置）の一例を図２０に示す。なお、図２０（Ｂ）は図２０（Ａ）を
回路図で表したものである。
図２０（Ａ）及び（Ｂ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３
２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有
している。
第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすること
が好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪
シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、
アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第
２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結
晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体
を用いたトランジスタは、オフ電流が低い。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
図２０（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極およびド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およ
びトランジスタ３３００のソース電極およびドレイン電極の他方は、容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。
図２０（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位
をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００
のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈ
は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見か
けのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、
トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をい
うものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の
電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別
できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第
５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電
位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままであ
る。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。例えば、情報を読み出さないメモリセルにおいては、ゲート電
極に与えられている電位にかかわらずトランジスタ３２００が「オフ状態」となるような
電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメ
モリセルの情報のみを読み出せる構造とすればよい。または、情報を読み出さないメモリ
セルにおいては、ゲート電極に与えられている電位にかかわらず、トランジスタ３２００
が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３０
０５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
図２０（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図２０（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。
次に、図２０（Ｃ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ
３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００と
が導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果
、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素
子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、
異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセルの状態として、容量素子３
４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ
１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（
ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本実施の形態に示す半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
なお、上記の記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）の他に、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カス
タムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳ
Ｉ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）に
も応用可能である。
＜ＣＰＵ＞
以下で、上記の記憶装置を含むＣＰＵについて説明する。
図２１は、上記の記憶装置を含むＣＰＵの一例の構成を示すブロック図である。
図２１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェー
ス１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板
、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別
チップに設けてもよい。もちろん、図２１に示すＣＰＵは、その構成を簡略化して示した
一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、
図２１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路
やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビッ
トなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する
内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
図２１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
図２２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接
地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とす
る。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とす
る。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分
をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を
供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１
２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソー
スとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続され
る。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）
と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は
電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の
電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源
電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。
容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線
（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方
は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）
または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８
の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線
）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤに
よって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイ
ッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２
の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２２では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路
１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（
トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転
させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入
力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に
、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）か
ら出力される信号を当該ノードに入力することができる。
また、図２２において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成
されるトランジスタとすることもできる。
図２２における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本実施の形態に示す半導体装置では、記憶素子１２００に電源電圧が供給されない間は、
回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８に
よって保持することができる。
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、酸化物半導体膜にチャネルが形成されるトランジスタをトランジスタ１２０９とし
て用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０
８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧
の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元
のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
なお、本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶
素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カス
タムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳ
Ｉ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）に
も応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様の表示パネルを有する表示モジュール及び電子機器に
ついて、図２３を用いて説明を行う。
図２３（Ａ）乃至図２３（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体
５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００
５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力
、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、
音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい
又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することがで
きる。
図２３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図２３（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図２３（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図２３（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図２３（Ｅ）はテ
レビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャ
ッターボタン５０１５、受像部５０１６、等を有することができる。図２３（Ｆ）は携帯
型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、
等を有することができる。図２３（Ｇ）は持ち運び型テレビ受像器であり、上述したもの
の他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図２３（Ａ）乃至図２３（Ｇ）に示す電子機器は、様々な機能を有することができる。例
えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチ
パネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プロ
グラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコン
ピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受
信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表
示する機能、等を有することができる。さらに、複数の表示部を有する電子機器において
は、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を
表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画
像を表示する機能、等を有することができる。さらに、受像部を有する電子機器において
は、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正
する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した
画像を表示部に表示する機能、等を有することができる。なお、図２３（Ａ）乃至図２３
（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有
することができる。
図２３（Ｈ）は、スマートウオッチであり、筐体７３０２、表示パネル７３０４、操作ボ
タン７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有
する。
ベゼル部分を兼ねる筐体７３０２に搭載された表示パネル７３０４は、非矩形状の表示領
域を有している。なお、表示パネル７３０４としては、矩形状の表示領域としてもよい。
表示パネル７３０４は、時刻を表すアイコン７３０５、その他のアイコン７３０６等を表
示することができる。
なお、図２３（Ｈ）に示すスマートウオッチは、様々な機能を有することができる。例え
ば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパ
ネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログ
ラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピ
ュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信
を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示
する機能、等を有することができる。
また、筐体７３０２の内部に、スピーカ、センサ（力、変位、位置、速度、加速度、角速
度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電
圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むも
の）、マイクロフォン等を有することができる。なお、スマートウオッチは、発光素子を
その表示パネル７３０４に用いることにより作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
ＡＣＦ１ 導電材料
ＡＮＯ 配線
ＢＲ（ｇ，ｈ） 配線
Ｃ１（ｇ） 第１の電極
Ｃ２（ｈ） 第２の電極
ＣＬ（ｇ） 制御線
ＭＬ（ｈ） 信号線
Ｓ（ｊ） 信号線
ＶＣＯＭ 配線
ＦＰＣ１ フレキシブルプリント基板
ＧＤ 駆動回路
ＳＤ 駆動回路
Ｃ 容量素子
Ｍ トランジスタ
ＭＢ トランジスタ
ＭＤ トランジスタ
ＭＤＢ トランジスタ
ＳＷ１ スイッチ
Ｍ１ ノード
Ｍ２ ノード
ＥＸ 外部情報
Ｐ１ 位置情報
Ｐ２ 情報
Ｖ 画像情報
Ｖ０ 電位
Ｖ１ 電位
ＶＤＤ 電源電位
１１ 基板
１２ 剥離膜
１３ａ 端子
１３ｂ 絶縁膜
１３ｃ 接続部
１３ｄ 回路
１３ｅ 絶縁膜
３０ 接合層
４２ 基材
９１Ｓ 起点
１００ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ａ 導電膜
１２０ｂ 導電膜
２００ 情報処理装置
２０１ 時計
２０２ 通信機器
２１０ 演算装置
２１１ 演算部
２１２ 記憶部
２１４ 伝送路
２１５ 入出力インターフェース
２２０ 入出力装置
２３０ 表示部
２４０ 入力部
２５０ 検知部
２８０ 振動部
２９０ 通信部
５００ 半導体装置
５００Ｂ 半導体装置
５００Ｃ 半導体装置
５００Ｄ 半導体装置
５００Ｅ 半導体装置
５００Ｆ 半導体装置
５０１Ａ 絶縁膜
５０１Ｂ 絶縁膜
５０１Ｃ 絶縁膜
５０２ 画素
５０４ 導電膜
５０５ 接合層
５０６ 絶縁膜
５０８ 半導体膜
５１０ 基板
５１０Ｗ 剥離膜
５１１ 配線
５１２Ａ 導電膜
５１２Ｂ 導電膜
５１６ 絶縁膜
５１８ 絶縁膜
５１９Ｄ 端子
５２０ 機能層
５２１Ａ 絶縁膜
５２１Ｂ 絶縁膜
５２４ 導電膜
５２８ 絶縁膜
５３０ 回路
５５０ 表示素子
５５０Ｗ 表示素子
５５１ 導電膜
５５１Ｗ 導電膜
５５２ 導電膜
５５２Ｗ 導電膜
５５３ 発光性の有機化合物を含む層
５５３Ｗ 発光性の有機化合物を含む層
５６０ 基材
５６３ 接合層
５６５ 樹脂層
５７０ 基材
５７０Ａ 絶縁膜
５７０Ｂ 基材
５７０Ｃ 樹脂
５７０Ｐ 機能フィルム
５７１ 絶縁膜
５７２ 絶縁膜
５７３ 保護膜
５７３ａ 保護膜
５７３ｂ 保護膜
５７３ｃ 保護膜
５７４ 絶縁膜
５７５ 近接センサ
５７６ 開口部
５９１ 接続部
５９２ 接続部
８００ 入出力装置
８０１ 上部カバー
８０２ 下部カバー
８０３ ＦＰＣ
８０４ タッチセンサ
８０５ ＦＰＣ
８０６ 表示パネル
８０９ フレーム
８１０ 駆動回路
８１１ バッテリ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
７３０２ 筐体
７３０４ 表示パネル
７３０５ アイコン
７３０６ アイコン
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 留め金

Claims (3)

  1. 第１の基材と、回路と、発光素子と、絶縁膜と、電極と、端子と、樹脂層と、第２の基材と、を有し、
    前記回路は、複数のトランジスタを有し、前記発光素子と駆動する機能を有し、
    前記回路と前記発光素子とは、前記絶縁膜と前記第１の基材との間に配置されており、
    前記電極は、前記回路と電気的に接続され、前記絶縁膜を貫通するように配置されており、
    前記端子は、前記電極と接するように配置され、フレキシブルプリント基板と電気的に接続され、
    前記樹脂層は、前記端子と前記フレキシブルプリント基板との電気的接続部分を覆うように配置されており、前記絶縁膜と前記第２の基材とに挟まれる領域を有し、前記複数のトランジスタのチャネル形成領域と重なる領域を有さない、半導体装置。
  2. 第１の基材と、回路と、発光素子と、絶縁膜と、電極と、端子と、樹脂層と、第２の基材と、を有し、
    前記回路は、複数のトランジスタを有し、前記発光素子と駆動する機能を有し、
    前記回路と前記発光素子とは、前記絶縁膜と前記第１の基材との間に配置されており、
    前記電極は、前記回路と電気的に接続され、前記絶縁膜を貫通するように配置されており、
    前記端子は、前記電極と接するように配置され、フレキシブルプリント基板と電気的に接続され、
    前記樹脂層は、前記端子と前記フレキシブルプリント基板との電気的接続部分を覆うように配置されており、前記絶縁膜と前記第２の基材とに挟まれる領域を有し、前記複数のトランジスタのチャネル形成領域と重なる領域を有さず、
    前記第２の基材側から前記発光素子の光を取り出す、半導体装置。
  3. 請求項１または請求項２において、
    前記発光素子は、エレクトロルミネッセンス素子である、半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017103737A1 (en) 2015-12-18 2017-06-22 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, data processing device, and method for manufacturing display panel
JP6907051B2 (ja) 2016-07-08 2021-07-21 株式会社半導体エネルギー研究所 表示装置
US10848584B2 (en) * 2016-11-21 2020-11-24 Intel Corporation Routing in an information-centric network
JP6827332B2 (ja) * 2017-02-01 2021-02-10 株式会社ジャパンディスプレイ 表示装置
US10529780B2 (en) 2017-02-28 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR102400426B1 (ko) * 2017-07-24 2022-05-23 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
JP6862380B2 (ja) * 2018-03-01 2021-04-21 パナソニック液晶ディスプレイ株式会社 表示装置及び表示装置の製造方法
WO2019175704A1 (ja) * 2018-03-16 2019-09-19 株式会社半導体エネルギー研究所 電気モジュール、表示パネル、表示装置、入出力装置、情報処理装置、電気モジュールの作製方法
CN112074893B (zh) * 2018-05-11 2023-09-26 株式会社半导体能源研究所 显示面板、显示装置、输入输出装置及数据处理装置
US11943955B2 (en) * 2018-09-27 2024-03-26 Sharp Kabushiki Kaisha Display device and method for manufacturing display device
JP7166935B2 (ja) 2019-01-08 2022-11-08 株式会社ジャパンディスプレイ 表示装置
TWI690060B (zh) * 2019-04-25 2020-04-01 元太科技工業股份有限公司 記憶體結構及其製造方法
CN110649180B (zh) * 2019-09-30 2021-10-26 武汉天马微电子有限公司 一种显示面板的制作方法、显示面板和显示装置
CN110853531B (zh) * 2019-11-21 2021-11-05 京东方科技集团股份有限公司 显示用驱动背板及其制备方法、显示面板
KR20220033645A (ko) 2020-09-09 2022-03-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220039918A (ko) 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조방법
KR20220092692A (ko) 2020-12-24 2022-07-04 삼성디스플레이 주식회사 표시장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349513A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器
JP2009170898A (ja) * 2007-12-17 2009-07-30 Hitachi Chem Co Ltd 回路接続材料及び回路部材の接続構造
JP2010032911A (ja) * 2008-07-30 2010-02-12 Toshiba Corp 表示装置及びその製造方法
JP2010165673A (ja) * 2008-12-17 2010-07-29 Semiconductor Energy Lab Co Ltd 発光装置及び電子機器
JP2010206040A (ja) * 2009-03-05 2010-09-16 Casio Computer Co Ltd 薄膜素子およびその製造方法
US20130342099A1 (en) * 2012-06-25 2013-12-26 Apple Inc. Displays with Vias
CN104393022A (zh) * 2014-09-30 2015-03-04 友达光电股份有限公司 显示装置及其制造方法

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5821597A (en) 1992-09-11 1998-10-13 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4619462B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
DE69737086T2 (de) * 1996-08-27 2007-05-16 Seiko Epson Corp. Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JP3482856B2 (ja) 1998-01-26 2004-01-06 株式会社日立製作所 液晶表示装置およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3767264B2 (ja) 1999-08-25 2006-04-19 セイコーエプソン株式会社 液晶表示装置および電子機器
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4161574B2 (ja) 2000-05-24 2008-10-08 株式会社日立製作所 カラー／白黒切換可能携帯端末及び表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002196702A (ja) 2000-12-25 2002-07-12 Sony Corp 画像表示装置
JP4202030B2 (ja) 2001-02-20 2008-12-24 シャープ株式会社 表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7211828B2 (en) * 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
US7019809B2 (en) * 2001-06-29 2006-03-28 Citizen Watch Co., Ltd Liquid crystal display panel having an insulating member to protect lead electrodes
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
TW558743B (en) * 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
JP3898012B2 (ja) 2001-09-06 2007-03-28 シャープ株式会社 表示装置
JP4176400B2 (ja) 2001-09-06 2008-11-05 シャープ株式会社 表示装置
JP4043864B2 (ja) 2001-09-06 2008-02-06 シャープ株式会社 表示装置及びその駆動方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7248235B2 (en) 2001-09-14 2007-07-24 Sharp Kabushiki Kaisha Display, method of manufacturing the same, and method of driving the same
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4166455B2 (ja) * 2001-10-01 2008-10-15 株式会社半導体エネルギー研究所 偏光フィルム及び発光装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003228304A (ja) 2002-01-31 2003-08-15 Toyota Industries Corp 表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
TW544944B (en) 2002-04-16 2003-08-01 Ind Tech Res Inst Pixel element structure of sunlight-readable display
JP4122828B2 (ja) 2002-04-30 2008-07-23 日本電気株式会社 表示装置及びその駆動方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US20060072047A1 (en) 2002-12-06 2006-04-06 Kanetaka Sekiguchi Liquid crystal display
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP3852931B2 (ja) 2003-03-26 2006-12-06 株式会社東芝 発光表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7485511B2 (en) 2005-06-01 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit device and method for manufacturing integrated circuit device
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7863188B2 (en) 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8138502B2 (en) 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007123240A (ja) * 2005-09-28 2007-05-17 Sony Corp 表示装置の製造方法および表示装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
CN101297340A (zh) * 2005-12-05 2008-10-29 夏普株式会社 显示装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007232882A (ja) 2006-02-28 2007-09-13 Casio Comput Co Ltd 表示装置及び電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
WO2008089302A1 (en) * 2007-01-17 2008-07-24 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Wireless sensing system for non-invasive monitoring of attributes of contents in a container
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
EP2091096A1 (en) * 2008-02-15 2009-08-19 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Encapsulated electronic device and method of manufacturing
KR101588576B1 (ko) 2008-07-10 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2346020A4 (en) * 2008-10-02 2014-12-31 Sharp Kk DISPLAY DEVICE SUBSTRATE, DISPLAY DEVICE SUBSTRATE MANUFACTURING METHOD, DISPLAY DEVICE, LIQUID CRYSTAL DISPLAY (LCD) DEVICE, LCD PRODUCTION METHOD AND ORGANIC ELECTROLUMINESCENCE DISPLAY DEVICE
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010153813A (ja) 2008-11-18 2010-07-08 Semiconductor Energy Lab Co Ltd 発光装置及びその作製方法、並びに、携帯電話機
BRPI0920935A2 (pt) * 2008-11-26 2019-09-24 Sharp Kk dispositivo de video
TWI393950B (zh) 2009-01-08 2013-04-21 Au Optronics Corp 半穿反型顯示面板
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5977523B2 (ja) * 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR102010429B1 (ko) 2011-02-25 2019-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 사용한 전자 기기
JP5789113B2 (ja) 2011-03-31 2015-10-07 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6147992B2 (ja) * 2011-11-30 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
JP6083930B2 (ja) * 2012-01-18 2017-02-22 キヤノン株式会社 光電変換装置および撮像システム、光電変換装置の製造方法
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP2013221965A (ja) 2012-04-13 2013-10-28 Seiko Epson Corp 電気光学装置
US20130300456A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor chip and semiconductor device
KR101960523B1 (ko) * 2012-08-17 2019-03-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102161078B1 (ko) * 2012-08-28 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법
JP2014071734A (ja) 2012-09-28 2014-04-21 Dainippon Printing Co Ltd カラーフィルタ一体型タッチパネルセンサ用基板、カラーフィルタ一体型タッチパネルセンサおよびカラーフィルタ一体型タッチパネルモジュール
US9569992B2 (en) * 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
US20140179110A1 (en) * 2012-12-21 2014-06-26 Applied Materials, Inc. Methods and apparatus for processing germanium containing material, a iii-v compound containing material, or a ii-vi compound containing material disposed on a substrate using a hot wire source
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2015009768A1 (en) * 2013-07-15 2015-01-22 Polyera Corporation Photopatternable materials and related electronic devices and methods
TWI679575B (zh) 2013-10-11 2019-12-11 日商半導體能源研究所股份有限公司 驅動可攜式資料處理裝置的方法
JP6201623B2 (ja) 2013-10-22 2017-09-27 大日本印刷株式会社 電極部材、その製造方法、該電極部材を用いたタッチパネル、および該タッチパネルを配置した画像表示装置
JP6561399B2 (ja) * 2013-11-20 2019-08-21 株式会社Ｊｏｌｅｄ 表示装置、およびその製造方法
KR102239367B1 (ko) * 2013-11-27 2021-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 터치 패널
US20150154730A1 (en) 2013-12-02 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device
JP2015125563A (ja) 2013-12-26 2015-07-06 凸版印刷株式会社 タッチパネルセンサーの製造方法
KR102472875B1 (ko) 2013-12-26 2022-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102529174B1 (ko) 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP6509596B2 (ja) 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
JP6567856B2 (ja) 2014-04-18 2019-08-28 株式会社半導体エネルギー研究所 発光装置
TWI687143B (zh) 2014-04-25 2020-03-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
JP2015228367A (ja) * 2014-05-02 2015-12-17 株式会社半導体エネルギー研究所 半導体装置、入出力装置、及び電子機器
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US10031582B2 (en) * 2014-06-05 2018-07-24 Immersion Corporation Systems and methods for induced electrostatic haptic effects
JP6497858B2 (ja) * 2014-07-11 2019-04-10 株式会社ジャパンディスプレイ 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
US9843017B2 (en) * 2014-08-22 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and electronic device
US9933812B2 (en) * 2014-09-05 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, and data processor
KR20160044414A (ko) * 2014-10-15 2016-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 터치 패널 및 전자 기기
KR102500994B1 (ko) 2014-10-17 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 터치 패널
US9933872B2 (en) 2014-12-01 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Touch panel
US9535522B2 (en) * 2014-12-22 2017-01-03 Lg Display Co., Ltd. Flexible organic light emitting diode display device
JP6363046B2 (ja) * 2015-04-10 2018-07-25 三菱電機株式会社 電気光学表示装置
CN106255999B (zh) * 2015-04-13 2021-07-02 株式会社半导体能源研究所 显示面板、数据处理器及显示面板的制造方法
JP2018081768A (ja) * 2016-11-14 2018-05-24 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349513A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器
JP2009170898A (ja) * 2007-12-17 2009-07-30 Hitachi Chem Co Ltd 回路接続材料及び回路部材の接続構造
JP2010032911A (ja) * 2008-07-30 2010-02-12 Toshiba Corp 表示装置及びその製造方法
JP2010165673A (ja) * 2008-12-17 2010-07-29 Semiconductor Energy Lab Co Ltd 発光装置及び電子機器
JP2010206040A (ja) * 2009-03-05 2010-09-16 Casio Computer Co Ltd 薄膜素子およびその製造方法
US20130342099A1 (en) * 2012-06-25 2013-12-26 Apple Inc. Displays with Vias
CN104393022A (zh) * 2014-09-30 2015-03-04 友达光电股份有限公司 显示装置及其制造方法

Also Published As

Publication number Publication date
TW201707197A (zh) 2017-02-16
JP2020201493A (ja) 2020-12-17
TWI726898B (zh) 2021-05-11
WO2017017558A1 (en) 2017-02-02
JP7139490B2 (ja) 2022-09-20
US20170025444A1 (en) 2017-01-26
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