JP2020177977A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】安定した形状の突起電極を実現することができる半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、複数の電極パッドを含む半導体素子の表面を硬化樹脂で被覆する樹脂形成工程と、電極パッド上に硬化樹脂の突起部を形成し、突起部を硬化させる突起形成工程と、メッキ液耐性樹脂により突起部を被覆する樹脂供給工程と、メッキ液耐性樹脂の一部を除去することにより、メッキ液耐性樹脂の表面上に突起部の一部を露出させる樹脂露出工程と、突起部に相当する硬化樹脂を除去することにより、メッキ液耐性樹脂に空洞部を形成する溶解工程と、空洞部にメッキを充填するメッキ工程と、メッキ液耐性樹脂を除去する樹脂除去工程と、を含む。【選択図】図1I

Description

本開示は、半導体装置の製造方法に関し、特に可溶性樹脂を用いた半導体装置の製造方法に関する。
近年、電子部品や電子デバイスの小型化、高機能化、および多機能化が進んでおり、求められるニーズに対応していくために、半導体素子の高密度化や、電極端子の多ピン化および狭ピッチ化が図られている。
多ピン化および狭ピッチ化された半導体素子を基板へ実装する方法の一つとして、フリップチップ実装が一般的に知られている。このフリップチップ実装では、半導体素子の電極パッド上に形成された突起電極と、基板の接続端子とが例えば加熱、加圧、超音波の印加などにより接合され、電気的に接続される。
上記突起電極としては、例えば、ワイヤーボンディング法、電解・無電解メッキ、または転写法などによって形成されるはんだバンプが知られている。しかし、ワイヤーボンディング法では、狭ピッチ化に限界がある。また、電解・無電解メッキや転写法では、狭ピッチ化することにより、ブリッジ不良が発生し易くなる。ブリッジ不良とは、実装時の加圧工程および加熱工程で溶融した、隣接するはんだバンプ同士が繋がる現象である。
狭ピッチ化に対するこれらの改善策として、例えば特許文献1には、フォトリソグラフィにより、断面形状が逆テーパー形状の開口部(空洞部と言ってもよい)をレジストに形成し、その開口部にメッキ処理を施すことにより、金属バンプを形成する方法が開示されている。
ここで、図5A〜図5Cを用いて、特許文献1の半導体装置の製造方法の概略について説明する。図5A〜図5Cは、特許文献1に記載の半導体装置の製造方法の説明に供する模式図である。図5A〜図5Cは、半導体装置の断面を模式的に示している。
まず、図5Aに示すように、シリコーン基板11上に絶縁膜12、アルミパッド13および保護膜14を形成する。その後、例えばTi(チタン)、Pt(白金)、W(タングステン)、Pd(パラジウム)等を5000〜8000Å蒸着して2〜3層からなるバリアメタル15を形成する。
次に、ネガタイプのレジスト17をバリアメタル15上に塗布する。レジスト17の膜厚は、例えば15〜20μmである。そして、パターン形成時に露光時間を通常より長くして(換言すれば、オーバー露光して)、図5Bに示すように、断面形状が逆テーパー状である開口部をレジスト17に形成する。次に、レジスト17をマスクとして、開口部をAu(金)の電解メッキ液にて電解メッキする。これにより、図5Cに示すように、断面形状が順テーパー形状であるバンプ16が形成される。
特開平4−217324号公報
上述した特許文献1の方法を用いて大口径のウェハに突起電極を形成する場合、レジストの膜厚形成工程、露光工程、現像工程における面内均一性が重要となる。しかし、特に現像工程においては、面内均一性だけでなく再現性の確保が難しく、突起電極の形状をいかに安定して形成するかが課題となっている。
また、実装時の応力を突起電極で吸収することが重要となるため、突起電極の形状を先鋭形状とすることが有利とされる。しかし、先鋭形状を実現するためには、レジストの開口部の形状は、逆テーパー形状にする必要があり、露光工程および現像工程における突起電極の形状の安定化がより大きな課題となっている。
本開示の一態様の目的は、安定した形状の突起電極を実現することができる半導体装置の製造方法を提供することである。
本開示の一態様に係る半導体装置の製造方法は、複数の電極パッドを含む半導体素子の表面を硬化樹脂で被覆する樹脂形成工程と、前記電極パッド上に前記硬化樹脂の突起部を形成し、前記突起部を硬化させる突起形成工程と、メッキ液耐性樹脂により前記突起部を被覆する樹脂供給工程と、前記メッキ液耐性樹脂の一部を除去することにより、前記メッキ液耐性樹脂の表面上に前記突起部の一部を露出させる樹脂露出工程と、前記突起部に相当する前記硬化樹脂を除去することにより、前記メッキ液耐性樹脂に空洞部を形成する溶解工程と、前記空洞部にメッキを充填するメッキ工程と、前記メッキ液耐性樹脂を除去する樹脂除去工程と、を含む。
本開示によれば、安定した形状の突起電極を実現することができる。
本開示の実施の形態1に係る樹脂形成工程の説明に供する模式図 本開示の実施の形態1に係る突起形成工程の説明に供する模式図 本開示の実施の形態1に係る突起形成工程の説明に供する模式図 本開示の実施の形態1に係る突起形成工程の説明に供する模式図 本開示の実施の形態1に係る樹脂供給工程の説明に供する模式図 本開示の実施の形態1に係る樹脂露出工程の説明に供する模式図 本開示の実施の形態1に係る溶解工程の説明に供する模式図 本開示の実施の形態1に係るメッキ工程の説明に供する模式図 本開示の実施の形態1に係る樹脂除去工程の説明に供する模式図 本開示の実施の形態2に係る残膜部除去工程の説明に供する模式図 本開示の実施の形態2に係る残膜部除去工程の説明に供する模式図 本開示の実施の形態4に係る突起電極の形状の一例を示す模式図 本開示の実施の形態4に係る突起電極の形状の一例を示す模式図 本開示の実施の形態4に係る突起電極の形状の一例を示す模式図 本開示の実施の形態4に係る突起電極の形状の一例を示す模式図 特許文献1の半導体装置の製造方法の説明に供する模式図 特許文献1の半導体装置の製造方法の説明に供する模式図 特許文献1の半導体装置の製造方法の説明に供する模式図
以下、本開示の各実施の形態について、図面を参照しながら説明する。なお、各図において共通する構成要素については同一の符号を付し、それらの説明は適宜省略する。
(実施の形態1)
本開示の実施の形態1に係る半導体装置の製造方法では、樹脂形成工程、突起形成工程、樹脂供給工程、樹脂露出工程、溶解工程、メッキ工程、樹脂除去工程がこの順で行われる。
図1A〜図1Iは、本実施の形態に係る半導体装置の製造方法を説明する図である。図1A〜図1Iは、半導体装置の断面を模式的に示している。
まず、図1Aを用いて、最初の工程である樹脂形成工程について説明する。
図1Aに示すように、半導体素子1の表面には、複数の電極パッド2が形成されている。
樹脂形成工程では、まず、図1Aに示すように、電極パッド2を含む半導体素子1の表面全体を被覆するようにシード層3を形成する。
シード層3は、電解メッキを形成するための下地として使用される。シード層3の材質としては、例えば、Ni(ニッケル)、W(タングステン)、Cr(クロム)、Cu(銅)、Co(コバルト)、Ti(チタン)、Pd(パラジウム)などが用いられる。シード層3の厚み(図中の上下方向の長さ)は、例えば、0.01〜1μmである。
次に、図1Aに示すように、シード層3の表面全体を可溶性紫外線硬化樹脂4で被覆する。
このとき、可溶性紫外線硬化樹脂4(硬化樹脂の一例)は、例えばスピンコート、コーターなどにより、薄くかつ均一になるように設けられる。可溶性紫外線硬化樹脂4としては、例えば、アクリル系の紫外線硬化樹脂が挙げられる。可溶性紫外線硬化樹脂4の厚みは、例えば1〜20μm程度であり、最終的に形成される突起電極7(図1I参照)の形状および高さに応じて設定される。また、可溶性紫外線硬化樹脂4の材料は、例えば、アルコール、または、アルコール以外の溶剤に可溶する紫外線硬化性樹脂である。
なお、本実施の形態では、紫外線の照射により硬化する可溶性紫外線硬化樹脂4を用いる場合を例に挙げて説明するが、紫外線の照射以外の方法により硬化する樹脂を用いてもよい。
次に、図1B〜図1Dを用いて、樹脂形成工程の次に行われる突起形成工程について説明する。
図1Bに示すように、インプリント型5(転写型の一例)は、各電極パッド2の位置に対応するように凹部5aが設けられている。凹部5aは、例えば、円錐状または角錐状である。
突起形成工程では、まず、図1Bに示すように、各凹部5aと各電極パッド2との位置合わせを行う。
次に、図1Cに示すように、インプリント型5を可溶性紫外線硬化樹脂4に押し当てる(換言すれば、加圧する)。
次に、図1Cに示す状態において可溶性紫外線硬化樹脂4の表面に紫外線を照射することで、可溶性紫外線硬化樹脂4を硬化させる。図1Cの矢印Aは、紫外線の照射方向を示している。
紫外線の照射後、半導体素子1からインプリント型5を離型する。
インプリント型5の離型後、図1Dに示すように、凸型の可溶性紫外線硬化樹脂4、すなわち可溶性紫外線硬化樹脂4の突起部4a(以下、単に「突起部4a」という)が形成される。突起部4aの形状は、インプリント型5の凹部5aの形状と同じである。また、突起部4a以外の部分には、可溶性紫外線硬化樹脂4の残膜部4b(以下、単に「残膜部4b」という)が形成される。
なお、インプリント型5を可溶性紫外線硬化樹脂4に押し当てる前に、可溶性紫外線硬化樹脂4を加温してもよい。これにより、インプリント型5が押し当てられたときの可溶性紫外線硬化樹脂4の流動性が向上し、より安定した形状の突起部4aを形成することができる。さらに、真空中でインプリント型5を可溶性紫外線硬化樹脂4に当ててもよい。これにより、ボイドの巻き込みを抑制でき、パターン不良の発生を抑制できる。
また、インプリント型5を半導体素子1から離型する前に、可溶性紫外線硬化樹脂4を加温してもよい。これにより、離型時に可溶性紫外線硬化樹脂4がインプリント型5に付着することを抑制でき、離型性の向上を実現できる。
押し当て時および離型時に可溶性紫外線硬化樹脂4を加温する温度は、40〜90度程度が好ましい。
また、インプリント型5の材料としては、例えば、アクリル樹脂、シリコーン樹脂、ポリジメチルシロキサン(PDMS)、石英、またはガラスなどを用いることができる。なお、可溶性紫外線硬化樹脂4をインプリント型5により加圧転写させた状態(例えば、図1Cに示す状態)で紫外線硬化させる必要があるため、インプリント型5の材料としては、紫外線に対して50%以上の透過率を有する透明材料であることが好ましい。
また、予めインプリント型5の表面に離型処理を施してもよい。これにより、離型時に可溶性紫外線硬化樹脂4がインプリント型5に付着することを抑制することができる。離型処理に用いられる材料としては、例えば、シリコーン、フッ素などの樹脂が好ましい。
次に、図1Eを用いて、突起形成工程の次に行われる樹脂供給工程について説明する。
樹脂供給工程では、図1Eに示すように、突起部4aおよび残膜部4bをメッキ耐性樹脂6で被覆する。メッキ耐性樹脂6としては、例えば、レジストなどの材料であって、メッキ耐性を有する樹脂が挙げられる。
このとき、メッキ耐性樹脂6は、例えばスピンコート、コーターなどにより、薄くかつ均一になるように設けられる。メッキ耐性樹脂6の厚み(図中の上下方向の長さ)は、後述する樹脂露出工程における除去処理が短時間でできるように、例えば1〜20μm程度であることが好ましい。
また、メッキ耐性樹脂6は、後述するメッキ工程においてメッキ液に浸漬されることになるため、メッキ液に耐性のあるレジストなどが用いられ、メッキ工程中においても形状を維持することができる。
次に、図1Fを用いて、樹脂供給工程の次に行われる樹脂露出工程について説明する。
樹脂露出工程では、図1Fに示すように、メッキ耐性樹脂6および各突起部4aの頂部を機械的方法または化学的方法により除去し、各突起部4aの水平断面(以下、露出面ともいう)をメッキ耐性樹脂6の表面上に露出させる。
図1Fに示す突起部4aの厚み(図中の上下方向の長さ)は、後述するメッキ工程で形成される突起電極7(図1I参照)の高さに相当する。
また、突起部4aが円錐状である場合、その露出面は円形となる。その場合、その円形の径が少なくとも1μm程度であることが好ましい。また、突起部4aが角錐状である場合、その露出面が多角形となる。その場合、多角形の外接円の直径が少なくとも1μm程度であることが好ましい。径または外接円の直径を1μm程度とする理由は、後述するメッキ工程において溶媒などの液体を浸透させる必要があるためである。
また、上記機械的方法としては、例えば、所定の器具を用いて樹脂を研削、研磨する方法が挙げられる。また、上記科学的方法としては、例えば、紫外線等の照射によりガスと樹脂とを化学反応させ、樹脂を剥離する光励起アッシング、または、ガスを高周波等でプラズマ化し、そのプラズマの照射により樹脂を剥離するプラズマアッシングなどが挙げられるが、これらに限定されない。
次に、図1Gを用いて、樹脂露出工程の次に行われる溶解工程について説明する。
溶解工程では、図1Fに示した各突起部4aを溶解させ、除去する。これにより、図1Gに示すように、メッキ耐性樹脂6において各空洞部6aが形成される。
例えば、スピンナーやパドルなどを用いて、各突起部4aの露出面を溶媒に浸漬する。これにより、溶媒が各突起部4aの露出面から内部へ浸透し、各突起部4aは溶解され、最終的には完全に除去される。
電極パッド2上のシード層3の表面には、突起部4aおよびメッキ耐性樹脂6が設けられる(例えば図1F参照)が、突起部4aは溶媒によって溶解する特性を有し、メッキ耐性樹脂6は溶媒によって溶解しない特性を有する。よって、溶解工程では、図1Gに示したように、電極パッド2上のシード層3の表面に突起部4aの形状(例えば、円錐台状または角錐台状)と同じ形状の空洞部6aが形成される。
次に、図1Hを用いて、溶解工程の次に行われるメッキ工程について説明する。
メッキ工程では、図1Gに示した空洞部6aにメッキ処理を施すことにより、図1Hに示すように突起電極7を形成する。突起電極7は、空洞部6aと同じ形状である。
メッキ処理としては、例えば電解メッキ法を用いることができる。具体的には、電解メッキ浴槽内に設けられた電極、および、シード層3を電源に接続した状態で、各空洞部6aを電解メッキ浴槽内に浸漬し、通電処理を行う。これにより、各空洞部6aにメッキ液が充填される。
メッキ液としては、例えば、Cu(銅)やAu(金)などからなるボトムアップタイプのフィルメッキ液が好ましい。このようなメッキ液を用いることにより、各空洞部6aが微小である場合または複雑な形状である場合でも、各空洞部6aへのメッキ液の注入が容易になる。
次に、図1Iを用いて、メッキ工程の次に行われる樹脂除去工程について説明する。
樹脂除去工程では、図1Hに示したメッキ耐性樹脂6を除去する。これにより、図1Iに示すように、各突起電極7が露出した状態となる。
メッキ耐性樹脂6を除去する方法としては、例えば、メッキ耐性樹脂6を剥離液に浸漬し、半導体素子1から剥離する方法や、各突起電極7をマスクで保護した上でドライエッチングによりメッキ耐性樹脂6を除去する方法などが挙げられる。
以上説明したように、本実施の形態の半導体装置の製造方法によれば、インプリント型5の凹部5aの形状に基づいて突起電極7が形成される。よって、突起電極7について、大口径のウェハに対するフォトリソグラフィでは困難であった、突起電極7における任意の水平断面の面積や形状の安定化を容易に実現することができる。
(実施の形態2)
本開示の実施の形態2について説明する。
上述した突起形成工程の終了後では、図1Dに示したように、各突起部4a以外に、各電極パッド2の両側に残膜部4bが形成される。この残膜部4bは、上述した樹脂除去工程の後でも、図1Iに示したように残存する。
半導体装置の機能という点では、残膜部4bが残存しても問題はない。しかし、例えば、半導体装置がパッケージ化される際にアンダーフィルなどの樹脂との密着性が悪化し、信頼性が低下するという問題がある。また、例えば、半導体デバイスが中空構造を有する場合では、高温による熱処理や結露試験によって液滴が発生するという問題がある。
このような問題を回避するため、本実施の形態では、上述した突起形成工程の次に、残膜部4bを除去する残膜部除去工程を行う。
残膜部除去工程では、図1Dに示した残膜部4bを例えばドライエッチングなどの方法により除去する。
これにより、図2に示すように、シード層3上には、電極パッド2の位置に対応した突起部4aのみが残存することとなり、次の工程が行われることになる。よって、最終工程である樹脂除去工程の後では、図3に示すように、シード層3上には突起電極7のみが形成されることになる。よって、上述した問題を解消することができる。
(実施の形態3)
本開示の実施の形態3について説明する。
実施の形態2では、残膜部除去工程が突起形成工程の次に行われる場合を例に挙げて説明したが、残膜部除去工程は樹脂除去工程の次に行われてもよい。
例えば、図1Iに示した残膜部4bを例えばドライエッチングなどの方法により除去する。このとき、突起電極7が残膜部4bと一緒にエッチングされることを防止するためには、突起電極7の上部をマスクしてからエッチングを行うようにしてもよい。
これにより、図3に示すように、シード層3上には突起電極7のみが形成されることになる。よって、上述した実施の形態2で述べた問題を同様に解消することができる。
(実施の形態4)
本開示の実施の形態4について説明する。
実施の形態1では、円錐状または角錐状の凹部5a(図1B参照)を有するインプリント型5を用いることにより、円錐台状または角錐台状の突起電極7(図1I参照)が形成される場合を例に挙げて説明したが、突起電極7の形状は、これに限定されない。突起電極7の形状の各例を図4A〜図7Dに示す。
例えば、図4Aに示す突起電極7aは、2段構造である。突起電極7aの上段および下段は、それぞれ、円柱状または角柱状である。この突起電極7aを形成するためには、突起形成工程において、突起電極7aと同形状または略同形状の凹部を備えたインプリント型5を用いる。
例えば、図4Bに示す突起電極7bは、2段構造である。突起電極7bの上段は、円錐台状または角錐台状であり、突起電極7bの下段は、円柱状または角柱状である。この突起電極7bを形成するためには、突起形成工程において、突起電極7bと同形状または略同形状の凹部を備えたインプリント型5を用いる。
例えば、図4Cに示す突起電極7cは、2段構造である。突起電極7cの上段および下段は、それぞれ、円錐台状または角錐台状である。この突起電極7cを形成するためには、突起形成工程において、突起電極7cと同形状または略同形状の凹部を備えたインプリント型5を用いる。
例えば、図4Dに示す突起電極7dは、3段構造である。突起電極7dの上段、中段、および下段は、それぞれ、円錐台状または角錐台状である。この突起電極7dを形成するためには、突起形成工程において、突起電極7dと同形状または略同形状の凹部を備えたインプリント型5を用いる。
以上説明した突起電極7a〜7dの形状は、例えば、電極パッド2の形状や半導体装置の実装時の応力吸収等を考慮して適宜選択されればよい。
以上説明したように、本実施の形態では、形成したい突起電極の形状と同形状または略同形状の凹部を備えたインプリント型5を用いることにより、所望の形状の突起電極を安定的に形成することができる。よって、本実施の形態では、フォトリソグラフィにより突起電極を形成する場合に比べて、突起電極の形状の安定性および制限という点において有利である。
なお、本開示は、上記各実施の形態の説明に限定されず、その趣旨を逸脱しない範囲において種々の変形が可能である。
本開示の半導体装置の製造方法は、半導体素子上に複数の突起電極を安定的に形成することができ、小型化、多ピン化、狭ピッチ化等が進む半導体装置の製造に有用である。
1 半導体素子
2 電極パッド
3 シード層
4 可溶性紫外線硬化樹脂
4a 突起部
4b 残膜部
5 インプリント型
5a 凹部
6 メッキ耐性樹脂
6a 空洞部
7、7a、7b、7c、7d 突起電極
11 シリコーン基板
12 絶縁膜
13 アルミパッド
14 保護膜
15 バリアメタル
16 バンプ
17 レジスト

Claims (5)

  1. 複数の電極パッドを含む半導体素子の表面を硬化樹脂で被覆する樹脂形成工程と、
    前記電極パッド上に前記硬化樹脂の突起部を形成し、前記突起部を硬化させる突起形成工程と、
    メッキ液耐性樹脂により前記突起部を被覆する樹脂供給工程と、
    前記メッキ液耐性樹脂の一部を除去することにより、前記メッキ液耐性樹脂の表面上に前記突起部の一部を露出させる樹脂露出工程と、
    前記突起部に相当する前記硬化樹脂を除去することにより、前記メッキ液耐性樹脂に空洞部を形成する溶解工程と、
    前記空洞部にメッキを充填するメッキ工程と、
    前記メッキ液耐性樹脂を除去する樹脂除去工程と、を含む、
    半導体装置の製造方法。
  2. 前記突起形成工程では、
    前記突起部に対応した形状を有する転写型を前記硬化樹脂に加圧することにより、前記突起部を形成する、
    請求項1に記載の半導体装置の製造方法。
  3. 前記突起形成工程では、
    前記硬化樹脂を加温した後で、前記突起部を形成する、
    請求項1または2に記載の半導体装置の製造方法。
  4. 前記突起部以外の部分である前記硬化樹脂の残膜部を除去する残膜部除去工程をさらに含む、
    請求項1から3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記残膜部除去工程は、
    前記突起形成工程の後または前記樹脂除去工程の後に行われる、
    請求項4に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022085534A1 (ja) 2020-10-23 2022-04-28 住友電気工業株式会社 マルチコア光ファイバ

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03163823A (ja) * 1989-11-21 1991-07-15 Nec Corp 金属電極パターンの形成方法
JPH04217324A (ja) * 1990-12-19 1992-08-07 Matsushita Electron Corp 半導体装置の製造方法
JP2002076060A (ja) * 2000-08-25 2002-03-15 I Ming Chen 基板上に半導体チップを実装する方法及び基板上に実装するのに適した半導体デバイス
JP2009272383A (ja) * 2008-05-01 2009-11-19 Fujitsu Ltd 半導体装置及び基板の接合方法
JP2009291920A (ja) * 2008-06-09 2009-12-17 Canon Inc 三次元構造体の製造方法
JP2011067950A (ja) * 2008-01-25 2011-04-07 Kyowa Hakko Chemical Co Ltd 金属膜のパターン形成方法
JP2013149884A (ja) * 2012-01-23 2013-08-01 Dainippon Printing Co Ltd パターン構造体の製造方法とナノインプリントリソグラフィ方法およびインプリント装置
JP2017005207A (ja) * 2015-06-15 2017-01-05 東京応化工業株式会社 ナノインプリント用組成物、硬化物、パターン形成方法及びパターンを含む物品

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163823B2 (ja) 1993-02-25 2001-05-08 松下電器産業株式会社 半導体装置およびその製造方法
JP4217324B2 (ja) 1999-01-08 2009-01-28 出光興産株式会社 軽油の脱硫方法および軽油の脱硫システム

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03163823A (ja) * 1989-11-21 1991-07-15 Nec Corp 金属電極パターンの形成方法
JPH04217324A (ja) * 1990-12-19 1992-08-07 Matsushita Electron Corp 半導体装置の製造方法
JP2002076060A (ja) * 2000-08-25 2002-03-15 I Ming Chen 基板上に半導体チップを実装する方法及び基板上に実装するのに適した半導体デバイス
JP2011067950A (ja) * 2008-01-25 2011-04-07 Kyowa Hakko Chemical Co Ltd 金属膜のパターン形成方法
JP2009272383A (ja) * 2008-05-01 2009-11-19 Fujitsu Ltd 半導体装置及び基板の接合方法
JP2009291920A (ja) * 2008-06-09 2009-12-17 Canon Inc 三次元構造体の製造方法
JP2013149884A (ja) * 2012-01-23 2013-08-01 Dainippon Printing Co Ltd パターン構造体の製造方法とナノインプリントリソグラフィ方法およびインプリント装置
JP2017005207A (ja) * 2015-06-15 2017-01-05 東京応化工業株式会社 ナノインプリント用組成物、硬化物、パターン形成方法及びパターンを含む物品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022085534A1 (ja) 2020-10-23 2022-04-28 住友電気工業株式会社 マルチコア光ファイバ

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