TWI659476B - 製造半導體封裝基板的方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 122
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 229920005989 resin Polymers 0.000 claims abstract description 212
- 239000011347 resin Substances 0.000 claims abstract description 212
- 238000011049 filling Methods 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000007788 liquid Substances 0.000 claims description 66
- 238000000576 coating method Methods 0.000 claims description 15
- 238000007747 plating Methods 0.000 claims description 14
- 238000007650 screen-printing Methods 0.000 claims description 13
- 238000009826 distribution Methods 0.000 claims description 10
- 238000001035 drying Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 238000007788 roughening Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 5
- 238000000465 moulding Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910017518 Cu Zn Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910017755 Cu-Sn Inorganic materials 0.000 description 2
- 229910017752 Cu-Zn Inorganic materials 0.000 description 2
- 229910017827 Cu—Fe Inorganic materials 0.000 description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 description 2
- 229910017943 Cu—Zn Inorganic materials 0.000 description 2
- 229910017985 Cu—Zr Inorganic materials 0.000 description 2
- 229910000640 Fe alloy Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910017709 Ni Co Inorganic materials 0.000 description 2
- 229910003267 Ni-Co Inorganic materials 0.000 description 2
- 229910003262 Ni‐Co Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- FBAFATDZDUQKNH-UHFFFAOYSA-M iron chloride Chemical compound [Cl-].[Fe] FBAFATDZDUQKNH-UHFFFAOYSA-M 0.000 description 2
- WABPQHHGFIMREM-NOHWODKXSA-N lead-200 Chemical compound [200Pb] WABPQHHGFIMREM-NOHWODKXSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000001680 brushing effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L23/3178—Coating or filling in grooves made in the semiconductor body
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85444—Gold (Au) as principal constituent
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85455—Nickel (Ni) as principal constituent
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract
本發明提供一種製造半導體封裝基板的方法,其包含:在由導電材料形成的基底基板的一個表面中形成溝槽;執行以樹脂填充溝槽的第一填充操作;執行半固化在第一填充操作中所填充的樹脂的第一固化操作;執行另外在半固化樹脂上填充樹脂的第二填充操作;執行完全地固化樹脂的第二固化操作;移除自溝槽暴露的樹脂;以及蝕刻基底基板的相對表面以暴露填充溝槽的樹脂的至少部分。
Description
本申請案主張2016年11月9日向韓國智慧財產局申請的韓國專利申請案第10-2016-0149095號的權益,所述專利申請案的揭露內容以全文引用的方式併入本文中。
本發明是有關於一種製造半導體封裝基板的方法。
藉由封裝於半導體封裝基板上來使用半導體裝置。用於封裝的半導體封裝基板具有精密電路圖案及/或I/O端子。隨著半導體裝置的高效能及/或高度整合及使用半導體的電子設備的小型化及/或高效能取得進展,半導體封裝基板的精密電路圖案中的線寬進一步減小且其複雜度亦增大。
在現有半導體封裝基板的製造中,藉由使用銅包覆層壓物(copper clad laminate;CCL)(其中銅箔片塗佈於絕緣材料上)來形成穿孔,且穿孔的內表面鍍覆有金以電連接銅箔片的上部表面與銅箔片的下部表面。接著,使用光阻劑來圖案化銅箔片的上部
表面及銅箔片的下部表面中的每一者以製造半導體封裝基板。然而,上述習知半導體封裝基板製造方法可為複雜的且具有低準確性。
最近,已出於簡化製造製程的目的而引入一種藉由將絕緣材料填充至導電基底基板中來製造半導體封裝基板的方法。
一或多個實施例包含一種製造半導體封裝基板的方法,藉由所述方法簡化了製造製程且提高了良率。
額外態樣將部分地在以下描述中得到闡述,且部分地將自描述中顯而易見,或可藉由實踐所呈現實施例來獲悉。
根據一或多個實施例,一種製造半導體封裝基板的方法包含:在由導電材料形成的基底基板的一個表面中形成溝槽;執行以樹脂填充所述溝槽的第一填充操作;執行半固化在所述第一填充操作中所填充的所述樹脂的第一固化操作;執行另外在半固化樹脂上填充樹脂的第二填充操作;執行完全地固化所述樹脂的第二固化操作;移除自所述溝槽暴露的所述樹脂;以及蝕刻所述基底基板的相對表面以暴露填充所述溝槽的所述樹脂的至少部分。
所述第二固化操作的最高溫度可高於所述第一固化操作的最高溫度。
在所述第一填充操作及所述第二填充操作中,可藉由網版印刷塗佈法填充所述樹脂,且所述樹脂的黏度可具有2,000厘泊(CPS)至10,000CPS的值。
可藉由使用紅外線加熱器來執行所述第一固化操作及所
述第二固化操作。
可在介於約60℃至約130℃範圍內的溫度下執行所述第一固化操作。
可在介於約60℃至約250℃範圍內的溫度下執行所述第二固化操作。
在所述第一固化操作及所述第二固化操作中,根據經過時間的溫度分布可以根據所述經過時間的梯狀方式逐漸增大。
所述第一固化操作及所述第二固化操作可包含水平乾燥製程,其中在填充所述樹脂之後,所述基底基板藉由相對於地面水平地置放來加以乾燥。
所述方法可更包含粗糙化所述溝槽的內表面。
所述方法可更包含在所述基底基板的至少一部分上形成鍍層。
根據一或多個實施例,一種製造半導體封裝基板的方法包含:在由導電材料形成的基底基板的一個表面中形成溝槽;執行以第一液態樹脂填充所述溝槽的第一填充操作;執行在介於約60℃至約130℃範圍內的溫度下半固化在所述第一填充操作中所填充的所述第一液態樹脂約30分鐘至約1小時的第一固化操作以形成半固化樹脂;執行另外在所述半固化樹脂上填充第二液態樹脂的第二填充操作;執行在介於約60℃至約250℃範圍內的溫度下完全地固化所述半固化樹脂約1小時至約2小時的第二固化操作以形成完全固化樹脂;移除自所述溝槽暴露的所述完全固化樹脂;以及蝕刻所述基底基板的相對表面以暴露填充所述溝槽的所述完全固化樹脂的至少部分,其中在所述第一填充操作中所填充的所
述第一液態樹脂與在所述第二填充操作中所填充的所述第二液態樹脂為同一材料,且在所述第一填充操作中所填充的所述第一液態樹脂的量大於在所述第二填充操作中所填充的所述第二液態樹脂的量。
在所述第一填充操作及所述第二填充操作中,可藉由網版印刷塗佈法填充所述第一液態樹脂及所述第二液態樹脂,且所述第一液態樹脂及所述第二液態樹脂的黏度可具有2,000厘泊(CPS)至10,000CPS的值。
可藉由使用紅外線加熱器來執行所述第一固化操作及所述第二固化操作。
在所述第一固化操作及所述第二固化操作中,根據經過時間的溫度分布可以根據所述經過時間的梯狀方式逐漸增大。
所述方法可更包含在所述基底基板上形成鍍層。
10、20‧‧‧半導體封裝基板
100‧‧‧基底基板
100a‧‧‧上部表面
100b‧‧‧下部表面
100c‧‧‧溝槽
110‧‧‧引線
115‧‧‧引線接墊
117‧‧‧引線焊盤
130‧‧‧晶粒接墊
137‧‧‧晶粒焊盤
150、151a‧‧‧樹脂
151b‧‧‧半固化樹脂
153a‧‧‧液態樹脂
160‧‧‧鍍層
200‧‧‧導線
300‧‧‧半導體晶片
III-III'‧‧‧線
d‧‧‧深度
I‧‧‧水平乾燥製程
M‧‧‧網版罩幕
S1、S6、S7‧‧‧操作
S2‧‧‧第一填充操作
S3‧‧‧第一固化操作
S4‧‧‧第二填充操作
S5‧‧‧第二固化操作
t‧‧‧厚度
t2、t3‧‧‧最高溫度
vd‧‧‧空隙
此等及/或其他態樣自結合隨附圖式進行的例示性實施例的以下描述將變得顯而易見且更易於瞭解,在隨附圖式中:
圖1為根據一實施例的半導體封裝基板的上部表面的示意性平面視圖。
圖2為沿著圖1的線III-III'截取的橫截面圖。
圖3為安裝有半導體晶片的半導體封裝基板的橫截面圖。
圖4為根據一實施例的製造半導體封裝基板的方法的流程圖。
圖5A至圖5J為依序說明根據一實施例的製造半導體封裝基
板的方法的截面圖。
因為本發明概念允許各種改變及眾多實施例,所以實施例將在圖式中進行說明,且在書面描述中詳細地描述。然而,此並不意欲將本發明概念限於特定實踐模式,且應瞭解,在本發明概念中涵蓋不脫離本發明概念的精神及技術範疇的所有改變、等效物以及替代物。在本發明概念的描述中,相關技術的某些詳細解釋在認為其可能會不必要地混淆本發明概念的本質時被省略。
現將參考附圖更全面地描述本發明概念,其中繪示本發明概念的實施例。在整個圖式中,圖式中的類似參考數字指示類似元件,且因此其描述將被省略。
應理解,雖然術語「第一」、「第二」等可在本文中用以描述各種組件,但此等組件不應受此等術語限制。此等組件僅用以將一個組件與另一組件區分開來。
如本文中所使用,除非上下文另有清晰指示,否則單數形式「一」及「所述」意欲亦包含複數形式。
應進一步理解,本文所使用的術語「包括」指定所陳述特徵或組件的存在,但並不排除一或多個其他特徵或組件的存在或添加。
在對每一元件的描述中,當元件形成於另一元件「上」或「下」時,應理解,所述元件可直接在另一組件上,或介入組件可存在於另一組件上。用於判定術語「上」或「下」的標準基於圖式。
為了解釋方便起見,可放大圖式中的組件的大小。換言
之,由於為了便於解釋而任意地說明圖式中的組件的大小及厚度,因此以下實施例不限於此。
圖1為根據一實施例的半導體封裝基板10的上部表面100a的示意性平面視圖。圖2為沿著圖1的線III-III'截取的橫截面圖。
參考圖1及圖2,根據本實施例的半導體封裝基板10可包含上部表面100a及下部表面100b,且由導電材料形成的基底基板100填充有由絕緣材料形成的樹脂150。晶粒接墊130及引線(lead)110設置於上部表面100a上。
基底基板100的上部表面100a可指在藉由使用半導體封裝基板10來製造半導體封裝時設置半導體晶片的一側,且下部表面100b可指與上部表面100a相對的表面。
基底基板100由導電材料形成且可具有平板形狀。舉例而言,基底基板100可包含Fe或Fe合金,諸如Fe-Ni或Fe-Ni-Co,或Cu或Cu合金,諸如Cu-Sn、Cu-Zr、Cu-Fe或Cu-Zn。樹脂150可由不導電的絕緣材料形成。樹脂150可稍後在半導體封裝基板10的佈線圖案之間電絕緣。樹脂150可配置於晶粒接墊130與引線110之間,以使晶粒接墊130與引線110彼此絕緣。樹脂150的至少部分可配置於引線110下。此外,樹脂150配置於半導體封裝基板10的佈線圖案之間,且可維持半導體封裝基板10的強度。因此,因為樹脂150均勻地填充於基底基板100中,所以半導體封裝基板10的強度可為均勻的。
晶粒接墊130為將安裝半導體晶片的部分。晶粒接墊130可定位於半導體封裝基板10的中心部分處,但本揭露內容不限於
此。藉由圖案化基底基板100來形成晶粒接墊130,且晶粒接墊130可由與基底基板100相同的導電材料形成。
引線110圍繞晶粒接墊130配置以便與晶粒接墊130電絕緣。引線110可作為多個引線提供,且可具有特定圖案。引線110電連接至半導體晶片,且為待電連接至外部電路的一部分。藉由圖案化基底基板100來形成引線110,且引線110可由與基底基板100相同的導電材料形成。晶粒接墊130及引線110可由基底基板100形成,且可由相同導電材料形成。
引線110連接至配置於基底基板100的下部表面100b上的引線焊盤117。因為引線焊盤117與引線110一體成型,所以引線焊盤117可由與引線110相同的導電材料形成。引線焊盤117藉由焊球電連接且實體連接至外部電路,且可將半導體封裝基板10與外部電路彼此連接。
晶粒接墊130連接至配置於基底基板100的下部表面100b上的晶粒焊盤137。因為晶粒焊盤137與晶粒接墊130一體成型,所以晶粒焊盤137可由與晶粒接墊130相同的導電材料形成。藉由焊球電連接且實體連接至外部電路的晶粒焊盤137可將半導體封裝基板10與外部電路彼此連接。
鍍層160可部分地形成於引線110及/或引線焊盤117上。可藉由使用Au、Ag、Ni或Pd來鍍覆鍍層160。鍍層160可增大引線110的線接合力或引線焊盤117的焊料接合力。鍍層160可形成於區域(諸如晶粒接墊130及/或晶粒焊盤137的區域)中,其中鍍層160在圖式中尚未形成。
圖3為安裝有半導體晶片的半導體封裝基板20的橫截面
圖。在圖3中,與圖2中的參考數字相同的參考數字指示相同元件,且因此出於簡化解釋而省略其描述。
在半導體封裝基板20中,由導電材料形成的基底基板100填充有由絕緣材料形成的樹脂150,且晶粒接墊130及引線110設置於基底基板100的上部表面100a上。
半導體晶片300安裝於晶粒接墊130的平坦上部表面上。晶粒接墊130與引線110可藉由導線(wire)200彼此電連接且實體連接。導線200可藉由線接合連接至半導體晶片300及引線110。導線200的一端附接至引線110,且導線200所述另一端連接至半導體晶片300。
圖4為根據一實施例的製造半導體封裝基板的方法的流程圖。
參考圖4,根據本實施例的製造半導體封裝基板的方法可包含:在由導電材料形成的基底基板的一個表面中形成溝槽(操作S1);以樹脂填充溝槽(第一填充操作S2);半固化在第一填充操作中所填充的樹脂(第一固化操作S3);在半固化樹脂上另外填充樹脂(第二填充操作S4);完全地固化樹脂(第二固化操作S5);移除自溝槽暴露的樹脂(操作S6);以及蝕刻基底基板的另一表面使得暴露填充溝槽的樹脂的至少部分(操作S7)。
參考圖5A至圖5J詳細描述根據本實施例的製造半導體封裝基板10的方法。
首先,參考圖5A,製備由導電材料形成的基底基板100。基底基板100可具有平板形狀且包含導電材料。基底基板100可包含Fe或Fe合金,諸如Fe-Ni或Fe-Ni-Co,或Cu或Cu合金,
諸如Cu-Sn、Cu-Zr、Cu-Fe或Cu-Zn。基底基板100可包含將在其中安裝半導體晶片的上部表面100a及與上部表面100a相對的下部表面100b。在一些實施例中,基底基板100的厚度t可為約0.1mm至約0.3mm。
接著,參考圖5B,藉由半蝕刻基底基板100的下部表面100b來形成溝槽100c。此指示在此狀況下溝槽100c不完全穿透基底基板100。
為了形成溝槽100c,在基底基板100的下部表面100b上塗佈由感光材料形成的光阻劑(photoresist;PR),且藉由使用罩幕來執行曝光及顯影製程,以藉此僅暴露將形成基底基板100的溝槽100c的一部分。接著,藉由使用蝕刻劑(諸如氯化銅或氯化鐵)來蝕刻基底基板100的下部表面100b的未由PR覆蓋的一部分,以使得如圖5B中所說明,溝槽100c可形成於下部表面100b中而不穿透基底基板100。
溝槽100c的深度d可為基底基板100的厚度t的約50%至約90%。在一些實施例中,溝槽100c的深度d可為約75μm至約200μm。可考慮到易於對半導體封裝基板的處置及圖案化上部表面100a的製程的條件而在後續製程中調整溝槽100c的深度d。
在本實施例中,在兩個步驟中執行以樹脂填充溝槽100c。
當溝槽100c一次性填充有樹脂時,包含於液態樹脂中的溶劑在固化期間蒸發或樹脂的容積在固化期間收縮,使得空隙可產生於溝槽100c內部或不完全模製現象可發生,其中所填充樹脂的深度小於溝槽100c的深度。換言之,溝槽100c可不完全地填充有樹脂。詳言之,當溝槽100c的深度d為約120μm或更多時,
空隙的產生或不完全模製現象非常有可能發生。
在本實施例中,其中以兩個步驟來執行以樹脂填充溝槽100c,因此減少填充溝槽100c的樹脂中的空隙的產生及不完全模製現象的發生,半導體封裝基板10及半導體封裝基板20可均勻地填充有樹脂150。
在下文詳細描述根據一實施例的填充樹脂的方法。
參考圖5C,執行以樹脂151a填充基底基板100的溝槽100c的第一填充操作S2。
足夠的是,樹脂151a由不導電的絕緣材料形成。舉例而言,樹脂151a可為藉由熱處理聚合且固化的熱固性樹脂。樹脂151a可為液態樹脂。
當樹脂151a為液態樹脂時,可藉由網版印刷塗佈法在溝槽100c中塗佈樹脂151a。根據網版印刷塗佈法,藉由使用網版罩幕M來塗佈樹脂151a,其中僅填充有樹脂151a的區域敞開,且因此未在不必要區域中塗佈樹脂151a,此可減小材料的成本。
當使用網版印刷塗佈法時,樹脂151a的黏度可為約2,000厘泊(CPS)至10,000CPS。當樹脂151a的黏度高於10,000CPS時,樹脂151a黏附至網版罩幕M,使得樹脂151a可不均勻地填充溝槽100c。
本揭露內容不限於上述方法。除了網版印刷塗佈法以外,亦可藉由各種方法塗佈樹脂151a。此外,樹脂151a不限於為液態樹脂。舉例而言,樹脂151a可由包含樹脂組份的固體膠帶形成。
接著,參考圖5D,執行藉由半固化在第一填充操作中所填充的樹脂151a來形成半固化樹脂151b的第一固化操作S3。
在第一固化操作S3中,藉由半固化樹脂151a而非藉由完全地固化樹脂151a來形成半固化樹脂151b。可使用烘箱來經由熱處理執行半固化。在一些實施例中,可藉由使用紅外線(infrared;IR)加熱器來執行第一固化操作。IR射線可侵入至樹脂151a的內部中,以充分地蒸發樹脂151a中的溶劑,以藉此均勻地固化樹脂151a。
第一固化操作的最高溫度可低於為後續製程的第二固化操作的最高溫度。第一固化操作的持續時間可短於第二固化操作的持續時間。在一些實施例中,可在介於約60℃至約130℃範圍內的溫度下執行第一固化操作約30分鐘至約1小時。
在一些實施例中,根據經過時間的第一固化操作的溫度分布(temperature profile)可具有如圖5G中所說明的以根據經過時間的梯狀方式(stepped manner)逐漸增大的形狀。此是因為樹脂151a經緩慢加熱,以使得樹脂151a完全地且均勻地固化。溫度分布不限於以梯狀方式的逐漸增大。舉例而言,溫度分布可包含逐漸及慢速增大。
此外,第一固化操作可包含水平乾燥製程I。在水平乾燥製程I中,當基底基板100相對於地面水平地置放時,在低溫下對樹脂151a進行乾燥以減小樹脂151a的流動性,以使得樹脂151a不流走。在一些實施例中,可在介於約60℃至約90℃範圍內的溫度下執行水平乾燥製程I約5分鐘至10分鐘。
在第一固化操作中,樹脂151a經半固化且未經完全地固化,此是因為當樹脂151a經完全地固化時,可在半固化樹脂與在後續第二填充製程中所另外填充的樹脂之間的邊界處產生剝離。
此外,藉由將樹脂151a半固化為略微地流體狀態,可在後續製程中移除半固化樹脂151b中的空隙Vd。當藉由向樹脂151a施加熱來半固化樹脂151a時,包含於樹脂151a中的溶劑蒸發,以使得可在半固化樹脂151b中部分地產生空隙Vd。此外,收縮現象由於熱而產生,使得不完全模製現象可發生,其中半固化樹脂151b經部分地填充以便低於溝槽100c的深度。
為了填充空隙Vd及不完全模製的一部分,如圖5E中所說明,執行第二填充操作S4。
在第二填充操作中,另外將液態樹脂153a塗佈於半固化樹脂151b上。足夠的是,液態樹脂153a由不導電的絕緣材料形成。舉例而言,液態樹脂153a可為聚合且經由熱處理固化的熱固性樹脂。在此狀態中,液態樹脂153a可與第一填充操作的樹脂151a相同。然而,本揭露內容不限於此。第二填充操作的液態樹脂153a可為與第一填充操作的樹脂151a不同類型的樹脂。
所添加液態樹脂153a的量可小於在第一填充操作中所填充的樹脂151a的量。換言之,在第一填充操作中所填充的樹脂151a可填充大部分溝槽100c,且所添加液態樹脂153a可填充未在固化期間所填充的溝槽100c的一部分。在一些實施例中,所添加液態樹脂153a的量可為在第一填充操作中所填充的樹脂151a的量的約5%至約20%。
在一些實施例中,可藉由網版印刷塗佈法在溝槽100c上塗佈液態樹脂153a。網版印刷塗佈法為用於藉由使用敞開的網版罩幕M來僅塗佈填充有液態樹脂153a的區域的技術。根據網版印刷塗佈法,因為未在不必要區域中塗佈樹脂,所以可減小材料的
成本。
當使用網版印刷塗佈法時,液態樹脂153a的黏度可為約2,000CPS至10,000CPS。當液態樹脂153a的黏度高於10,000CPS時,液態樹脂153a黏附至網版罩幕M,所以不被均勻地塗佈。
除了網版印刷塗佈法以外,亦可藉由多種方法執行液態樹脂153a的塗佈,且本揭露內容不限於此。
所添加液態樹脂153a可塗佈於半固化樹脂151b上,以便填充半固化樹脂151b的空隙Vd及溝槽100c的未被完全填充的部分。此外,因為半固化樹脂151b具有輕微流動性,所以半固化樹脂151b由所添加液態樹脂153a按壓以使得可減小或移除空隙Vd的體積。
接著,如圖5F中所說明,執行完全地固化半固化樹脂151b及所添加液態樹脂153a的第二固化操作S5。
可藉由使用烘箱來經由熱處理執行第二固化操作。在一些實施例中,可藉由IR加熱器執行第二固化操作。IR射線可侵入至樹脂151a的內部中,以充分地蒸發樹脂151a中的溶劑且藉此均勻地固化樹脂151a。
第二固化操作的最高溫度t3可高於第一固化操作的最高溫度t2。第二固化操作的持續時間可長於第一固化操作的持續時間。
在一些實施例中,可在介於約60℃至約130℃範圍內的溫度下執行第一固化操作約30分鐘至約1小時,且可在介於約60℃至約250℃範圍內的溫度下執行第二固化操作約1小時至約2小時。當在此類固化條件下執行固化操作時,不在第一所填充樹脂
與第二所填充樹脂之間的邊界處產生剝離,且因此第一所填充樹脂經恰當地半固化以使得第一所填充樹脂可不在後續製程中剝落。
在一些實施例中,根據經過時間的第二固化操作的溫度分布可具有如圖5G中所說明的以根據經過時間的梯狀方式逐漸增大的形狀。此是因為半固化樹脂151b及液態樹脂153a經緩慢加熱,以使得半固化樹脂151b及液態樹脂153a完全地且均勻地固化。溫度分布不限於以梯狀方式的逐漸增大。舉例而言,溫度分布可包含逐漸及慢速增大。
此外,第二固化操作可包含水平乾燥製程I。在水平乾燥製程I中,當基底基板100相對於地面水平地置放時,在低溫下對液態樹脂153a進行乾燥以減小液態樹脂153a的流動性,以使得液態樹脂153a不流走。在一些實施例中,可在介於約60℃至約90℃範圍內的溫度下執行水平乾燥製程I約5分鐘至10分鐘。
半固化樹脂151b及所添加液態樹脂153a形成經由第二固化操作完全地固化的樹脂150。
圖5G為繪示根據一實施例的第一固化操作及第二固化操作的溫度分布的圖形。參考圖5G,如上文所描述,第一固化操作的最高溫度t2低於第二固化操作的最高溫度t3,且第一固化操作的持續時間可短於第二固化操作的持續時間。此外,溫度在第一固化操作及第二固化操作中以梯狀方式逐漸增大,此可包含水平乾燥製程I。然而,此僅僅為一實例且本揭露內容不限於此。
接著,如圖5H中所說明,移除自基底基板100暴露的樹脂150(操作S6)。
完全地固化的樹脂150不僅可覆蓋溝槽100c的內部,而且可覆蓋基底基板100的下部表面100b的至少一部分。因而,當樹脂150過度地塗佈時,藉由機械處理(諸如刷塗、研磨或拋光)或藉由化學樹脂蝕刻移除過度塗佈的樹脂150。因此,如圖5H中所說明,樹脂150可僅定位於基底基板100的溝槽100c中。
接著,如圖5I中所說明,可在引線110及/或引線焊盤117上部分地形成鍍層160。可藉由使用Au、Ag、Ni、Pd等來鍍覆鍍層160。鍍層160可改良引線110的線接合力或引線接墊115的焊料黏著力。可在圖案化基底基板100的上部表面100a之後執行鍍層160的形成,或省略所述形成。
在其之後,蝕刻基底基板100的上部表面100a(操作S7)。換言之,如圖5J中所說明,填充溝槽100c的樹脂150在基底基板100上方暴露,以使得晶粒接墊130與引線110彼此絕緣。
可以各種方法蝕刻基底基板100的上部表面100a。舉例而言,包含感光材料的乾膜光阻劑(dry film photoresist;DFR)層壓於基底基板100的上部表面100a上且經受曝光及顯影,以使得暴露待蝕刻掉的基底基板100的上部表面100a的僅一部分。接著,藉由使用蝕刻劑(諸如氯化銅或氯化鐵)來蝕刻基底基板100的上部表面100a的未由DFR覆蓋的部分。因此,如圖5J中所說明,樹脂150的至少一部分可自基底基板100的上部表面100a暴露。
在根據上文所描述的實施例的製造半導體封裝基板的方法中,可在在基底基板100的溝槽100c中填充樹脂151a之前執行粗糙化溝槽100c的內表面的製程。因此,可顯著地增大樹脂150
與基底基板100之間的接合力。為了粗糙化基底基板100的溝槽100c的內表面,可使用電漿處理、紫外線處理或酸系溶液。在此狀況下,基底基板100的溝槽100c的內表面的粗糙度可為約150nm或更多(rms)。
此外,儘管圖5A至圖5J僅說明具有平板形狀的半導體封裝基板10的一部分,但本發明概念可應用於製造半導體封裝基板的方法,在所述方法中半導體封裝基板10按捲盤類型捲繞。
儘管在上文描述製造半導體封裝基板的方法,但本揭露內容不限於此。舉例而言,藉由使用上述製造方法所製造的半導體封裝可屬於本發明概念的範疇。
如上文所描述,根據本發明概念,以兩個步驟來以樹脂填充導電基底基板,以使得樹脂可均勻地填充總體半導體封裝基板且可減少所填充樹脂中的空隙的產生。
應理解,應僅按描述性意義而非出於限制目的來考慮本文中所描述的實施例。每一實施例內的特徵或態樣描述應典型地被認為可用於其他實施例中的其他類似特徵或態樣。
雖然已參考諸圖描述一或多個實施例,但一般熟習此項技術者將理解,可在不脫離如由以下申請專利範圍界定的精神及範疇的情況下在其中進行形式及細節上的各種改變。
Claims (15)
- 一種製造半導體封裝基板的方法,所述製造半導體封裝基板的方法包括:在由導電材料形成的基底基板的一個表面中形成溝槽;執行以第一液態樹脂填充所述溝槽的第一填充操作;執行半固化在所述第一填充操作中所填充的所述第一液態樹脂的第一固化操作以形成半固化樹脂;執行另外在所述半固化樹脂上填充第二液態樹脂的第二填充操作;執行完全地固化所述半固化樹脂及所述第二液態樹脂的第二固化操作以形成完全固化樹脂;移除自所述溝槽暴露的所述完全固化樹脂;以及蝕刻所述基底基板的相對表面以暴露填充所述溝槽的所述完全固化樹脂的至少部分,其中在所述第二填充操作中所填充的所述第二液態樹脂的量為在所述第一填充操作中所填充的所述第一液態樹脂的量的5%至20%。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中所述第二固化操作的最高溫度高於所述第一固化操作的最高溫度。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中在所述第一填充操作及所述第二填充操作中,藉由網版印刷塗佈法填充所述第一液態樹脂及所述第二液態樹脂,且所述第一液態樹脂及所述第二液態樹脂的黏度具有2,000厘泊(centipoise;CPS)至10,000厘泊的值。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中藉由使用紅外線加熱器來執行所述第一固化操作及所述第二固化操作。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中在介於約60℃至約130℃範圍內的溫度下執行所述第一固化操作。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中在介於約60℃至約250℃範圍內的溫度下執行所述第二固化操作。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中,在所述第一固化操作及所述第二固化操作中,根據經過時間的溫度分布以根據所述經過時間的梯狀方式逐漸增大。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其中所述第一固化操作及所述第二固化操作包括水平乾燥製程,其中在填充所述第一液態樹脂及所述第二液態樹脂之後,所述基底基板藉由相對於地面水平地置放來加以乾燥。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其更包括粗糙化所述溝槽的內表面。
- 如申請專利範圍第1項所述的製造半導體封裝基板的方法,其更包括在所述基底基板的至少一部分上形成鍍層。
- 一種製造半導體封裝基板的方法,所述製造半導體封裝基板的方法包括:在由導電材料形成的基底基板的一個表面中形成溝槽;執行以第一液態樹脂填充所述溝槽的第一填充操作;執行在介於約60℃至約130℃範圍內的溫度下半固化在所述第一填充操作中所填充的所述第一液態樹脂約30分鐘至約1小時的第一固化操作以形成半固化樹脂;執行另外在所述半固化樹脂上填充第二液態樹脂的第二填充操作;執行在介於約60℃至約250℃範圍內的溫度下完全地固化所述半固化樹脂及所述第二液態樹脂約1小時至約2小時的第二固化操作以形成完全固化樹脂;移除自所述溝槽暴露的所述完全固化樹脂;以及蝕刻所述基底基板的相對表面以暴露填充所述溝槽的所述完全固化樹脂的至少部分,其中在所述第一填充操作中所填充的所述第一液態樹脂與在所述第二填充操作中所填充的所述第二液態樹脂為同一材料,且在所述第一填充操作中所填充的所述第一液態樹脂的量大於在所述第二填充操作中所填充的所述第二液態樹脂的量。
- 如申請專利範圍第11項所述的製造半導體封裝基板的方法,其中在所述第一填充操作及所述第二填充操作中,藉由網版印刷塗佈法填充所述第一液態樹脂及所述第二液態樹脂,且所述第一液態樹脂及所述第二液態樹脂的黏度具有2,000厘泊(CPS)至10,000厘泊的值。
- 如申請專利範圍第11項所述的製造半導體封裝基板的方法,其中藉由使用紅外線加熱器來執行所述第一固化操作及所述第二固化操作。
- 如申請專利範圍第11項所述的製造半導體封裝基板的方法,其中,在所述第一固化操作及所述第二固化操作中,根據經過時間的溫度分布以根據所述經過時間的梯狀方式逐漸增大。
- 如申請專利範圍第11項所述的製造半導體封裝基板的方法,其更包括在所述基底基板上形成鍍層。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
??10-2016-0149095 | 2016-11-09 | ||
KR1020160149095A KR101865873B1 (ko) | 2016-11-09 | 2016-11-09 | 반도체 패키지 기판의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201830529A TW201830529A (zh) | 2018-08-16 |
TWI659476B true TWI659476B (zh) | 2019-05-11 |
Family
ID=62109337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106111462A TWI659476B (zh) | 2016-11-09 | 2017-04-06 | 製造半導體封裝基板的方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10840161B2 (zh) |
JP (1) | JP6849799B2 (zh) |
KR (1) | KR101865873B1 (zh) |
CN (1) | CN110168716A (zh) |
TW (1) | TWI659476B (zh) |
WO (1) | WO2018088624A1 (zh) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130090457A (ko) * | 2012-02-06 | 2013-08-14 | 삼성테크윈 주식회사 | 회로 기판에서의 레진을 충진하는 방법 및 그 방법에 의해 제조된 회로 기판 |
KR20150083402A (ko) * | 2014-01-09 | 2015-07-17 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4288912B2 (ja) * | 2002-08-08 | 2009-07-01 | 日立化成工業株式会社 | 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法 |
JP5532570B2 (ja) * | 2008-09-29 | 2014-06-25 | 凸版印刷株式会社 | リードフレーム型基板とその製造方法ならびに半導体装置 |
JP5240363B2 (ja) * | 2010-07-02 | 2013-07-17 | 東レ株式会社 | 感光性樹脂組成物、感光性樹脂組成物フィルムおよびこれらを用いた半導体装置 |
KR101319441B1 (ko) | 2013-05-23 | 2013-10-17 | 엘지이노텍 주식회사 | 리드프레임 |
CN104766832B (zh) * | 2014-01-03 | 2020-07-14 | 海成帝爱斯株式会社 | 制造半导体封装基板的方法及用其制造的半导体封装基板 |
KR102130757B1 (ko) * | 2014-01-03 | 2020-07-08 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
KR102141102B1 (ko) | 2014-01-09 | 2020-08-04 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
-
2016
- 2016-11-09 KR KR1020160149095A patent/KR101865873B1/ko active IP Right Grant
- 2016-12-05 WO PCT/KR2016/014170 patent/WO2018088624A1/ko active Application Filing
- 2016-12-05 JP JP2019524174A patent/JP6849799B2/ja active Active
- 2016-12-05 US US16/347,179 patent/US10840161B2/en active Active
- 2016-12-05 CN CN201680091987.XA patent/CN110168716A/zh active Pending
-
2017
- 2017-04-06 TW TW106111462A patent/TWI659476B/zh active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130090457A (ko) * | 2012-02-06 | 2013-08-14 | 삼성테크윈 주식회사 | 회로 기판에서의 레진을 충진하는 방법 및 그 방법에 의해 제조된 회로 기판 |
KR20150083402A (ko) * | 2014-01-09 | 2015-07-17 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
Also Published As
Publication number | Publication date |
---|---|
US20200168521A1 (en) | 2020-05-28 |
KR101865873B1 (ko) | 2018-06-11 |
CN110168716A (zh) | 2019-08-23 |
JP6849799B2 (ja) | 2021-03-31 |
TW201830529A (zh) | 2018-08-16 |
KR20180052039A (ko) | 2018-05-17 |
JP2019536270A (ja) | 2019-12-12 |
US10840161B2 (en) | 2020-11-17 |
WO2018088624A1 (ko) | 2018-05-17 |
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