JP2009272383A - 半導体装置及び基板の接合方法 - Google Patents

Abstract

【課題】 基板の接合時に、バンプに加えられる荷重に起因して、その下の半導体チップの表層部に応力が加わり、クラック等が発生する場合がある。
【解決手段】 第１の基板上に導電パターン(23)が形成されている。この導電パターンの上に、導電材料からなるベース膜(31)が配置されている。ベース膜の上にバンプ(36)が配置されている。バンプの最下面の外周線が、ベース膜の外周線よりも内側に配置される。ベース膜の厚さがバンプの厚さよりも薄い。
【選択図】図１−２

Description

本発明は、バンプが形成された半導体装置、及びバンプを用いた基板の接合方法に関する。

電子機器の小型化、薄型化に伴い、電子部品の高密度実装に対する要求が高まっている。高密度実装のために、半導体チップ等の電子部品を樹脂等で封止することなく裸の状態で、回路基板に直接搭載するフリップチップ実装が採用されている。近年、低コストで高密度実装に有利な方法として、半導体チップにめっき法で形成しためっきバンプや、金線の先端に形成した金ボールをパッド上に固定したスタッドバンプ等の金属バンプを用いた熱圧着接合、超音波接合等が注目されている（例えば、特許文献１）。

特開２００７−６７２５６号公報

はんだバンプを溶融させて接合する方法では、バンプ下の半導体チップにはほとんど力が加わらない。これに対し、熱圧着接合、圧接接合においては、１バンプあたり２０ｇ重〜１００ｇ重程度の荷重が加えられ、超音波接合においては、１バンプあたり５ｇ重〜３０ｇ重程度の荷重が加えられる。バンプに加えられる荷重に起因して、その下の半導体チップの表層部に応力が加わり、クラック等が発生する場合がある。

上記課題を解決するための半導体装置は、
第１の基板上に形成された導電パターンと、
前記導電パターンの上に配置された導電材料からなるベース膜と、
前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
を有し、前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上である。

上記課題を解決するための接合方法は、
（ａ）表面に形成された導電パターンと、
前記導電パターンの上に配置された導電材料からなるベース膜と、
前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
を有し、前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上とされている第１の基板を準備する工程と、
（ｂ）表面に電極パッドが形成された第２の基板を準備する工程と、
（ｃ）前記バンプを前記電極パッドに接触させた状態で、前記第１の基板が前記第２の基板に近づく向きの荷重を加えて前記バンプを前記電極パッドに接合する工程と
を有する。

ベース膜を配置することにより、応力の集中を緩和し、クラックの発生を防止することができる。

図１Ａ〜図１Ｇを参照して、第１の実施例による半導体装置の製造方法について説明する。

図１Ａに示すように、基板１０が、半導体基板１１、半導体素子２０、及び多層配線層１２を含む。半導体基板１１は、シリコンやＧａＡｓ等の半導体で形成される。半導体素子２０は、ＭＩＳトランジスタ、ＭＥＳトランジスタ等であり、半導体基板１１の表面に形成される。多層配線層１２は、半導体基板１１及び半導体素子２０の上に配置される。

基板１０の表面に、最表面配線２２が形成され、その一部にランド２３が設けられている。最表面配線２２及びランド２３は、例えば金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成されている。

図１Ｂに示すように、基板１０、最表面配線２２、及びランド２３の上に、感光性ポリベンゾオキサゾールを用いて、厚さ３μｍの保護膜２５を形成する。通常のフォトリソグラフィ技術を用いて、保護膜２５に開口２５ａを形成する。開口２５ａの平面形状は、例えば直径８０μｍの円形である。開口２５ａの底面にランド２３の表面が露出する。ランド２３の縁は、保護膜２５で被覆される。

図１Ｃに示すように、保護膜２５の上面、及び開口２５ａの内面を覆うように、シード層２７を形成する。シード層２７には、例えば厚さ０．２μｍのチタンタングステン（ＴｉＷ）膜が用いられ、スパッタリングにより成膜される。

図１Ｄに示すように、シード層２７の上に感光性レジスト膜３０を形成する。レジスト膜３０の厚さは、例えば４μｍとする。通常のフォトリソグラフィ技術を用いて、レジスト膜３０に開口３０ａを形成する。開口３０ａの平面形状は、例えば直径７０μｍの円形である。平面視において、開口３０ａは、保護膜２５に形成されている開口２５ａに内包される。開口３０ａ内のシード層２７の上に金（Ａｕ）を電解めっきすることにより、ベース膜３１を形成する。ベース膜３１の厚さは、例えば３μｍとする。

図１Ｅに示すように、レジスト膜３０及びベース膜３１の上に、感光性レジスト膜３５を形成する。感光性レジスト膜３５の厚さは、例えば３０μｍとする。レジスト膜３５に、開口３５ａを形成する。開口３５ａの側面は、上方に向かって開口３５ａの平断面が狭くなるように傾斜している。開口３５ａの底面における直径は例えば４０μｍである。開口３５ａの底面に露出しているベース膜３１の上にＡｕを電解めっきすることにより円錐台状のバンプ３６を形成する。バンプ３６の高さは、例えば２５μｍとする。なお、開口３５ａの側面を円柱面とし、円柱状のバンプ３６を形成してもよい。

図１Ｆに示すように、レジスト膜３５及び３０を剥離する。これにより、レジスト膜３０で覆われていたシード層２７が露出する。

図１Ｇに示すように、露出しているシード層２７をエッチング除去する。基板１０の表面に形成されたランド２３の上に、バンプ３６が残る。バンプ３６とランド２３との間には、ベース膜３１が配置される。その後、基板１０をダイシングし、半導体チップに分割する。

図２Ａに、バンプ３６の配置の一例を示す。チップに分割された基板１０の表面に、複数のバンプ３６が行列状に１００個配置されている。分割後の基板１０は、例えば一辺の長さが５ｍｍの正方形であり、厚さは０．５ｍｍである。なお、図２Ｂに示すように、チップに分割された基板１０の縁に沿って複数のバンプ３６を配置してもよい。

図３Ａに、基板１０を回路基板４０に実装した状態の断面図を示す。回路基板４０の表面に、複数の電極パッド４１が形成されている。基板１０に形成されたバンプ３６を、対応する電極パッド４１に接触させて超音波を印加することにより、両者を固着させる。

図３Ｂに、バンプ３６と電極パッド４１との拡大断面図を示す。バンプ３６の上面を、電極パッド４１に接触させた状態で、１バンプ当り１０ｇ重の荷重を加えた状態で、５０ｋＨｚの超音波を１．５秒間印加する。これにより、バンプ３６が電極パッド４１に接合される。

比較のために、ベース膜を配置しない構造の半導体チップを作製し、上記実施例と同じ条件でバンプと電極パッドとの接合を行った。

図４に、比較例による半導体チップのバンプ３６を電極パッド４１に接合した状態の断面図を示す。ランド２３に、バンプ３６の底面の外周線に沿ってクラック４８が発生する場合があった。このクラック４８は、バンプ３６に荷重を印加したときに、バンプ３６の底面の外周部分に応力が集中することにより発生すると考えられる。

図３Ｂに示した第１の実施例においては、ベース膜３１が、ランド２３とバンプ３６との間に配置されている。このため、ランド２３の特定箇所への応力の集中が緩和される。これにより、ランド２３にクラックが発生することはなかった。

ベース膜３１による応力集中緩和効果を得るために、バンプ３６の最下面の外周線を、ベース膜３１の外周線よりも内側に配置する必要がある。ベース膜３１を厚くしすぎると、ベース膜３１の外周に応力が集中してしまい、応力集中緩和効果が得られなくなる。このため、図１Ｇに示した接合前の状態において、ランド２３の上面からバンプ３６の頂部までの高さのうち、バンプ３６の占める割合が１／２以上になるように、ベース膜３１の厚さ、及びバンプ３６の高さを調整することが好ましい。

上記第１の実施例では、シード層２７及びベース膜３１の厚さを、それぞれ０．２μｍ及び３μｍとした。シード層２７は、Ａｕの電解めっき時に電極として用いられるが、図３Ｂに示したように、バンプ３６に荷重が印加されるときには、シード層２７とベース膜３１とが同一の平面形状を持つ。従って、シード層２７とベース膜３１との２層を、応力の集中を緩和するための広義の「ベース膜」と考えることができる。応力集中を緩和させるために、広義の「ベース膜」の厚さを２μｍ以上にすることが好ましい。

また、バンプ３６の最下面の外周線とベース膜３１の外周線とで囲まれた輪帯状領域の幅が狭すぎると、ベース膜３１を配置した十分な効果が得られない。応力の集中を緩和させるために、この輪帯状領域の幅を、バンプ３６の最下面の直径の３５％以上にすることが好ましい。

はんだバンプを溶融させて接合を行う場合には、バンプの下の導電パターンに殆ど荷重が加わらないため、クラックの発生はない。ベース膜を配置する効果は、バンプに荷重を加えて接合を行う場合に有効である。特に、１つのバンプ当り５ｇ重以上の荷重を加えて接合を行う場合に、効果が顕著である。

図１Ａに示した多層配線層１２の上に、電極パッドの配置及び間隔を調整するための再配線層を配置してもよい。この場合、最表面配線２２は、この再配線層の最も上の配線に対応する。再配線層を形成した後、個片に分割したパッケージは、一般にウエハレベルパッケージ（ＷＬＰ）またはウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ）と呼ばれる。

図５Ａ〜図５Ｃを参照して、第２の実施例による半導体装置の製造方法について説明する。

図５Ａに示すベース膜３１の形成までの工程は、図１Ｄに示した第１の実施例による半導体装置の製造方法の工程と共通である。第２の実施例では、Ａｕめっき時にマスクとして用いたレジスト膜３０を除去することなく。ベース膜３１及びレジスト膜３０の上に、２層目のレジスト膜５０を形成する。２層目のレジスト膜５０に、開口５０ａを形成する。開口５０ａは、平面視においてベース膜３１に内包される。すなわち、開口５０ａの外周線が、ベース膜３１の外周線よりも内側に配置される。開口５０ａの底面に露出しているベース膜３１の上にＡｕを電解めっきすることにより、２層目のベース膜５１を形成する。

同様に、開口５４ａが形成されたレジスト膜５４をマスクとして、２層目のベース膜５１の上に、３層目のベース膜５５を形成する。３層目のベース膜５５は、平面視において２層目のベース膜５１に内包される。

図５Ｂに示すように、開口５８ａが形成されたレジスト膜５８をマスクとして、３層目のベース膜５５の上にＡｕを電解めっきすることにより、バンプ３６を形成する。バンプ３６の最下面の外周線は、その直下の３層目のベース膜５５の外周線よりも内側に配置される。１層目〜３層目のベース膜３１、５１、及び５５の各々の厚さは、例えば３μｍである。一例として、１層目のベース膜３１の外周線と２層目のベース膜５１の外周線との間の輪帯状部分の幅は１５μｍであり、２層目のベース膜５１の外周線と３層目のベース膜５５の外周線との間の輪帯状部分の幅は１０μｍであり、３層目のベース膜５５の外周線とバンプ３６の最下面の外周線との間の輪帯状部分の幅は５μｍである。

図５Ｃに示すように、レジスト膜３０、５０、５４、及び５８を除去する。その後、露出しているシード層２７をエッチング除去する。

第２の実施例では、ランド２３とバンプ３６との間に配置されたベース膜が３層構造を有する。ベース膜を構成する１つの層の外周線は、その直下の層の外周線よりも内側に配置される。すなわち、ベース膜が雛壇状になっている。

基板１０をダイシングし、半導体チップに分割した後、半導体チップを回路基板に実装した。実装時には、１バンプ当り１０ｇ重の荷重を加えた状態で、５０ｋＨｚの超音波を１．５秒間印加した。このとき、ランド２３にクラックは発生しなかった。

第２の実施例のように、ベース膜を雛壇状にしても、応力の集中を緩和させる効果が得られる。

第２の実施例においては、最も下のベース膜３６の外周線と、バンプ３６の最下面の外周線で囲まれた輪帯状部分の幅を、バンプ３６の最下面の直径の３５％以上とすることが好ましい。また、ランド２３の表面からバンプ３６の頂部までの高さのうちバンプ３６の占める割合を１／２以上とすることが好ましい。また、第２の実施例では、ベース膜を３層で構成したが、２層で構成してもよく、４層以上で構成してもよい。

第２の実施例では、ベース膜の各層を形成する際に、下のベース膜形成時に用いたレジスト膜を残し、その上にさらにレジスト膜を重ねて形成した。この変形例として、ベース膜の各層を形成する度にレジスト膜を除去し、シード層２７の上に新たにレジスト膜を形成してもよい。

上記第１及び第２の実施例では、ベース膜に、バンプと同じ材料、すなわちＡｕを用いたが、他の金属を用いてもよい。なお、信頼性の観点から、ベース膜とバンプとに、同じ金属を用いることが好ましい。

図６Ａ〜図６Ｄを参照して、第３の実施例による半導体装置の製造方法について説明する。

図６Ａに示すシード層２７を形成するまでの工程は、第１の実施例において、図１Ｃに示したシード層２７を形成するまでの工程と共通である。

図６Ｂに示すように、シード層２７の上に、メタルマスク６０を載置する。メタルマスク６０の厚さは、例えば１０μｍであり、開口２５ａに対応する位置に、直径７５μｍの円形の開口６０ａが形成されている。スクリーン印刷技術を用いて、開口６０ａ内のシード層２７の上に、銀ペースト等の導電ペースト６１ａを堆積させる。メタルマスク６０を取り除いた後、１５０℃で１時間の熱処理を行うことにより、銀ペーストを硬化させる。

図６Ｃに示すように、銀粒子を含む樹脂からなる導電膜６１が形成される。導電膜６１の厚さは８μｍであり、その平面形状は直径７０μｍの円形である。シード層２７及び導電膜６１の上に、レジスト膜６５を形成する。レジスト膜６５を露光、及び現像することにより、開口６５ａを形成する。開口６５ａは、平面視において導電膜６１に内包される。

シード層２７を電極として、開口６５ａ内の導電膜６１の上にＡｕを電解めっきすることにより、バンプ３６を形成する。

図６Ｄに示すように、レジスト膜６５を剥離する。その後、露出したシード層２７をエッチング除去する。

第３の実施例では、導電膜６１が、接合時における応力の集中を緩和させる機能を持つ。第１の実施例の場合と同じ条件で、半導体チップを回路基板に実装したところ、ランド２３にクラックは発生しなかった。

第３の実施例では、導電膜６１に、銀粒子等の導電粒子を含む樹脂を用いたが、導電性を持つ高分子材料を用いてもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の第１〜第３の実施例を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
第１の基板上に形成された導電パターンと、
前記導電パターンの上に配置された導電材料からなるベース膜と、
前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
を有し、
前記ベース膜の厚さが前記バンプの厚さよりも薄い半導体装置。

（付記２）
前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上である付記１に記載の半導体装置。

（付記３）
前記ベース膜が、複数の層を含み、ある層の外周線が、その直下の層の外周線よりも内側に配置されており、前記バンプの底面の外周線が、前記ベース膜の最上層の外周線よりも内側に配置されている付記１または２に記載の半導体装置。

（付記４）
前記ベース膜は、導電粒子を含む樹脂、または導電性高分子で形成されている付記１または２に記載の半導体装置。

（付記５）
さらに、
前記第１の基板の、前記バンプが形成された面に対向する第２の基板と、
前記第２の基板の、前記第１の基板に対向する面に形成された電極パッドと
を有し、前記バンプの上面が前記電極パッドに固着されている付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記バンプは、円柱状または円錐台形状を有する付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記ベース膜の外周線と、前記バンプの最下面の外周線とで囲まれた輪帯状部分の幅が、前記バンプの最下面の直径の３５％以上である付記６に記載の半導体装置。

（付記８）
さらに、
前記第１の基板及び前記導電パターンを覆い、該導電パターンの上面の一部を露出させる開口が設けられている保護膜を有し、
前記ベース膜は、前記開口内に配置されている付記１乃至７のいずれか１項に記載の半導体装置。

（付記９）
（ａ）表面に形成された導電パターンと、
前記導電パターンの上に配置された導電材料からなるベース膜と、
前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
を有し、前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上とされている第１の基板を準備する工程と、
（ｂ）表面に電極パッドが形成された第２の基板を準備する工程と、
（ｃ）前記バンプを前記電極パッドに接触させた状態で、前記第１の基板が前記第２の基板に近づく向きの荷重を加えて前記バンプを前記電極パッドに接合する工程と
を有する接合方法。

（１Ａ）〜（１Ｄ）は、第１の実施例による半導体装置の製造途中段階における断面図である。 （１Ｅ）及び（１Ｆ）は、第１の実施例による半導体装置の製造途中段階における断面図であり、（１Ｇ）は、第１の実施例による半導体装置の断面図である。 （２Ａ）は、第１の実施例による半導体装置の斜視図であり、（２Ｂ）は、第１の実施例の変形例による半導体装置の斜視図である。 （３Ａ）は、第１の実施例による半導体装置を回路基板に実装した状態の断面図であり、（３Ｂ）は、接合部分を拡大した断面図である。 比較例による半導体装置を回路基板に実装したときの接合部分を拡大した断面図である。 （５Ａ）及び（５Ｂ）は、第２の実施例による半導体装置の製造途中段階における断面図であり、（５Ｃ）は、第２の実施例による半導体装置の断面図である。 （６Ａ）〜（６Ｃ）は、第３の実施例による半導体装置の製造途中段階における断面図であり、（６Ｄ）は、第３の実施例による半導体装置の断面図である。

符号の説明

１０ 基板
１１ 半導体基板
１２ 多層配線層
２０ 半導体素子
２２ 最表面配線
２３ ランド（導電パターン）
２５ 保護膜
２５ａ 開口
２７シード層
３０ レジスト膜
３０ａ 開口
３１ ベース膜
３５ レジスト膜
３５ａ 開口
３６ バンプ
４０ 回路基板
４１ 電極パッド
４８ クラック
５０ レジスト膜
５０ａ 開口
５１ ２層目のベース膜
５４ レジスト膜
５４ａ 開口
５５ ３層目のベース膜
５８ レジスト膜
５８ａ 開口
６０ メタルマスク
６１ 導電膜
６１ａ 導電ペースト

Claims (6)

1. 第１の基板上に形成された導電パターンと、
   前記導電パターンの上に配置され、導電材料からなるベース膜と、
   前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
   を有し、
   前記ベース膜の厚さが前記バンプの厚さよりも薄い半導体装置。
2. 前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上である請求項１に記載の半導体装置。
3. 前記ベース膜が複数の層を含み、各層の外周線が、その直下の層の外周線よりも内側に配置されており、前記バンプの底面の外周線が、前記ベース膜の最上層の外周線よりも内側に配置されている請求項１または２に記載の半導体装置。
4. さらに、
   前記第１の基板の、前記バンプが形成された面に対向する第２の基板と、
   前記第２の基板の、前記第１の基板に対向する面に形成された電極パッドと
   を有し、前記バンプの上面が前記電極パッドに固着されている請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記ベース膜が、導電粒子を含む樹脂、または導電性高分子で形成されている請求項１乃至４のいずれか１項に記載の半導体装置。
6. （ａ）表面に形成された導電パターンと、
   前記導電パターンの上に配置された導電材料からなるベース膜と、
   前記ベース膜の上に配置され、最下面の外周線が、前記ベース膜の外周線よりも内側に配置されているバンプと
   を有し、前記導電パターンの上面から前記バンプの頂部までの高さのうち、該バンプの占める割合が１／２以上とされている第１の基板を準備する工程と、
   （ｂ）表面に電極パッドが形成された第２の基板を準備する工程と、
   （ｃ）前記バンプを前記電極パッドに接触させた状態で、前記第１の基板が前記第２の基板に近づく向きの荷重を加えて前記バンプを前記電極パッドに接合する工程と
   を有する接合方法。

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