JP2002076060A - 基板上に半導体チップを実装する方法及び基板上に実装するのに適した半導体デバイス - Google Patents

基板上に半導体チップを実装する方法及び基板上に実装するのに適した半導体デバイス

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Abstract

(57)【要約】 【課題】 半導体チップを外部の電子回路に容易に接続
でき、生産歩留りを低下させない基板上に半導体チップ
を実装する方法およびデバイスを提供する。 【解決手段】 接合パッド１１が設けられたパッド実装
面１０を有する半導体チップ１を準備し、パッド実装面
１０上に断熱性を有する絶縁層４’を形成し、絶縁層
４’は、接合パッド１１と近接または一致する位置に複
数の接触片収容凹部４０と、この接触片収容凹部４０に
比べて狭く接触片収容凹部４０にアクセスするための複
数のアクセスホール４４とを有し、接触片収容凹部４０
とアクセスホール４４に嵌合して接合パッド１１と電気
的に接続する固定部４１を有する導電体８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に半導体チ
ップを実装するための方法及び基板上に実装するのに適
する半導体デバイスに関するものである。
【０００２】
【従来の技術】半導体製造技術における急速な進歩によ
り、半導体チップの表面上の接合パッドは、ますます小
さいサイズになっている。また、隣接する接合パッドと
の距離もより短くなっている。
【０００３】
【発明が解決しようとする課題】これにより、半導体チ
ップを外部の電子回路に接続することが困難となり、ま
た生産歩留りが逆に低下している。
【０００４】そこで、本発明の目的は、前述した欠点を
克服する基板上に半導体チップを実装する方法を提供す
ることである。
【０００５】さらに、本発明の他の目的は、前述した欠
点を克服することが可能であり、基板上に実装するのに
適した半導体デバイスを提供することである。
【０００６】
【課題を解決するための手段】本発明の観点によると、
本発明は、基板上に半導体チップを実装する方法におい
て、前記基板は、複数のはんだ接点が設けられたチップ
実装領域を有し、前記半導体チップは、複数の接合パッ
ドが設けられたパッド実装面を有し、前記接合パッド
は、１つの対応する前記はんだ接点に接続されるもので
あり、前記基板の前記チップ実装領域上の１つの対応す
る前記はんだ接点の位置からオフセットしている前記パ
ッド実装面上の位置に配置されているものであり、前記
方法は、前記パッド実装面上に、絶縁性材料からなり、
少なくとも１つの対応する前記接合パッドの一部を覆う
パッド保護体を形成し、前記パッド実装面上に、前記パ
ッド保護体を埋没する光レジスト層を形成し、前記光レ
ジスト層内に、対応する前記パッド保護体の一部を露出
するアクセスホールをそれぞれ形成し、前記パッド実装
面から前記アクセスホールを介して前記パッド保護体を
取り除き、これにより前記パッド実装面上の前記接合パ
ッドと一致する位置の前記光レジスト層内に複数の接触
片収容凹部を形成し、伸長部を有するとともに該伸長部
の両端に固定部および接触部を有する複数の導電体を形
成し、前記固定部は、対応する前記接触片収容凹部と前
記アクセスホールに嵌合し、対応する前記接合パッドと
電気的に接続するものであり、前記接触部は、前記光レ
ジスト層の前記パッド実装面と反対側の表面上に形成さ
れ、前記基板の前記チップ実装領域上の前記はんだ接点
の１つと対応する位置に配置されるものであり、前記伸
長部は、前記光レジスト層の表面上に形成され、前記固
定部と前記接触部とを接続するものであるステップから
なる基板上に半導体チップを実装する方法である。
【０００７】本発明の他の観点によると、本発明は、複
数のはんだ接点が設けられたチップ実装領域を有する基
板上に実装するのに適した半導体デバイスにおいて、複
数の接合パッドが設けられたパッド実装面を有し、前記
接合パッドは、前記チップ実装領域上の１つの対応する
前記はんだ接点の位置からオフセットしている前記パッ
ド実装面上の位置に配置されている半導体チップと、前
記半導体チップの前記パッド実装面上に形成され、前記
パッド実装面上の前記接合パッドと近接または一致する
位置に複数の接触片収容凹部と、該接触片収容凹部に比
べて狭く前記接触片収容凹部にアクセスするための複数
のアクセスホールとが形成された光レジスト層と、伸長
部を有するとともに該伸長部の両端に固定部および接触
部を有し、前記固定部は、対応する前記接触片収容凹部
と前記アクセスホールに嵌合し、対応する前記接合パッ
ドと電気的に接続するものであり、前記接触部は、前記
光レジスト層の前記パッド実装面と反対側の表面上に形
成され、前記基板の前記チップ実装領域上の前記はんだ
接点の１つと対応する位置に配置されるものであり、前
記伸長部は、前記光レジスト層の表面上に形成され、前
記固定部と前記接触部とを接続するものである複数の導
電体とを設けた半導体デバイスである。
【０００８】本発明のさらに他の観点によると、本発明
は、接合パッドが設けられたパッド実装面を有する半導
体チップを準備し、前記パッド実装面上に断熱性を有す
る絶縁層を形成し、前記絶縁層は、前記接合パッドと近
接または一致する位置に複数の接触片収容凹部と、該接
触片収容凹部に比べて狭く前記接触片収容凹部にアクセ
スするための複数のアクセスホールとを有し、前記接触
片収容凹部と前記アクセスホールに嵌合して前記接合パ
ッドと電気的に接続する固定部を有する導電体を形成す
るステップからなる半導体デバイス製造方法である。
【０００９】本発明のさらに他の観点によると、本発明
は、接合パッドが設けられたパッド実装面を有する半導
体チップと、前記パッド実装面上に形成され、前記接合
パッドと近接または一致する位置に位置する接触片収容
凹部と、該接触片収容凹部に比べて狭く前記接触片収容
凹部にアクセスするためのアクセスホールとが形成され
ている断熱性を有する絶縁層と、前記接触片収容凹部と
前記アクセスホールに嵌合し、前記接合パッドと電気的
に接続する固定部を有する導電体とからなる半導体デバ
イスである。
【００１０】
【発明の実施の形態】図１は、本発明の方法により基板
７（図７参照）上に実装（mount）される半導体チップ
１を示す。基板７は、複数のはんだ接点７１（図７にお
いて、１つのはんだ接点７１が示されている）が設けら
れたチップ実装領域を有する。半導体チップ１は、複数
の接合パッド１１（図１において、１つの接合パッド１
１のみが示されている）が設けられたパッド実装面１０
を有する。接合パッド１１は、１つの対応するはんだ接
点７１に接続されるものであり、基板７（図７参照）の
前記チップ実装領域上の１つの対応するはんだ接点７１
の位置からオフセットしているパッド実装面１０上の位
置に配置されている。
【００１１】図２から図７は、本発明の方法により基板
７上に実装される半導体デバイスを形成するために半導
体チップ１を処理する連続的なステップを示す。
【００１２】図２に示すように、スチールプレート２が
用いられ、半導体チップ１のパッド実装面１０上に重ね
合わされる。スチールプレート２は、本発明の実施形態
においては印刷スクリーンプレート２であり、複数の非
交差（non-intersecting）孔２０（図２において１つの
孔２０のみを図示）が、半導体チップ１の接合パッド１
１と一致する位置に形成されている。複数のパッド保護
体３が、印刷材料として例えばゲル状樹脂もしくはロジ
ン（rosin）のような絶縁性材料を用いる印刷法により
パッド実装面１０上に形成される。それぞれのパッド保
護体３は、少なくとも１つの対応する接合パッド１１の
一部を覆っている。パッド保護体３は、光リソグラフィ
ーおよびエッチング工程を介して形成されることが好ま
しい。この工程は、光レジスト層をパッド実装面１０上
に形成し、接合パッド１１と一致する位置で光レジスト
層を露光し、光レジスト層のうち露光されなかった領域
を溶液洗浄によって取り除くステップからなる。それぞ
れのパッド保護体３は、パッド実装面１０から離れる方
向において徐々に先細り形状の断面を有する。
【００１３】図３に示すように、光レジスト層４のよう
な光硬化層がパッド実装面１０上に形成され、これによ
りパッド保護体３を光レジスト層４の中に埋没させる。
また、マスク５を光レジスト層４上に重ね合わせる。
【００１４】図４に示すように、光レジスト層４をパッ
ド保護体３からオフセット（offset）している位置で露
光する。光レジスト層４の露光された部分は、硬化して
パッド実装面１０を覆う断熱性を有する絶縁層４’を形
成する。
【００１５】図５に示すように、複数のアクセスホール
４４（１つのみ図示）が、絶縁層４’から光レジスト層
４の露光されなかった部分を溶液洗浄によって取り除く
ことにより光レジスト層４内に形成される。それぞれの
アクセスホール４４は、対応するパッド保護体３の一部
を露出する。
【００１６】図６に示すように、パッド保護体３は、ア
クセスホール４４を介して溶液洗浄によってパッド実装
面１０から取り除かれ、これにより複数の接触片収容凹
部４０（１つのみ図示）をパッド実装面１０上の接合パ
ッド１１と一致する位置の絶縁層４’内に形成する。そ
れぞれの接触片収容凹部４０は、それぞれのアクセスホ
ール４４から伸長し、アクセスホール４４の幅に比べて
大きい幅を有する。接触片収容凹部４０とアクセスホー
ル４４は、逆Ｔ字形状の断面を形成することが好まし
い。
【００１７】図７に示すように、複数の導電体８（１つ
のみ図示）が、接触片収容凹部４０及びアクセスホール
４４内にそれぞれ形成されている。それぞれの導電体８
は、伸長部４２を有し、また伸長部４２の両端に固定部
４１および接触部４３を有する。固定部４１は、対応す
る接触片収容凹部４０とアクセスホール４４に嵌合し、
対応する接合パッド１１と電気的に接続するものであ
り、また接触片収容凹部４０とアクセスホール４４の逆
Ｔ字形状の断面に一致する断面を有する。接触部４３
は、絶縁層４’のパッド実装面１０と反対側の表面上に
形成され、基板７のチップ実装領域上のはんだ接点７１
の１つと対応する位置に配置されている。伸長部４２
は、絶縁層４’の表面上に形成され、固定部４１と接触
部４３とを接続するものである。導電体８は、導電性ペ
ーストから形成されている。断熱性を有する保護層６
が、導電体８の固定部４１と伸長部４２とを覆うように
絶縁層４’上に形成されることが好ましい。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、導電体８を設けたので従来技術において生じ
る困難さを軽減し、生産歩留りを非常に増加させること
が可能となる。さらに、絶縁層４’内に埋没された固定
部４１と保護層６内に埋没された伸長部４２とを設けた
ので、導電体８の固定部４１を、例えば熱試験のような
後の処理ステップの際に剥がれることなく接合パッド１
１と確実に接触させて保持することが可能となる。
【００１９】本発明を以上のように説明したが、本発明
の精神から逸脱することなくさまざまの修正と変形が可
能であることは明らかである。それゆえ、本発明は、前
記請求項内に記載されたものにのみ限定されるものであ
る。
【図面の簡単な説明】
【図１】 本発明の方法により基板上に実装される半導
体チップを示した概略図。
【図２】 本発明の方法により図１の半導体チップのパ
ッド実装面上に位置する接合パッド上にパッド保護体を
形成するための印刷スクリーンプレートを示した概略
図。
【図３】 図１の半導体チップのパッド実装面上に形成
された光レジスト層と、本発明の方法で使用されるマス
クとを示した概略図。
【図４】 本発明の方法により光リソグラフィー工程を
行なっている図３の光レジスト層を示した概略図。
【図５】 本発明の方法により図４の硬化した光レジス
ト層に形成されたアクセスホールを示した概略図。
【図６】 本発明の方法により溶液洗浄工程により接触
片収容凹部を形成するためにパッド保護体が取り除かれ
た状態を示した概略図。
【図７】 図６の硬化した光レジスト層上の保護層と接
触片収容凹部内の導電体とが形成された状態を示した概
略図。
【符号の説明】
１ 半導体チップ ３ パッド保護体 ４ 光レジスト層 ７ 基板 ８ 導電体 １０ パッド実装面 １１ 接合パッド ４０ 接触片収容凹部 ４１ 固定部 ４２ 伸長部 ４３ 接触部 ４４ アクセスホール ７１ はんだ接点

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 基板上に半導体チップを実装する方法に
    おいて、前記基板は、複数のはんだ接点が設けられたチ
    ップ実装領域を有し、前記半導体チップは、複数の接合
    パッドが設けられたパッド実装面を有し、前記接合パッ
    ドは、１つの対応する前記はんだ接点に接続されるもの
    であり、前記基板の前記チップ実装領域上の１つの対応
    する前記はんだ接点の位置からオフセットしている前記
    パッド実装面上の位置に配置されているものであり、前
    記方法は、 前記パッド実装面上に、絶縁性材料からなり、少なくと
    も１つの対応する前記接合パッドの一部を覆うパッド保
    護体を形成し、 前記パッド実装面上に、前記パッド保護体を埋没する光
    レジスト層を形成し、 前記光レジスト層内に、対応する前記パッド保護体の一
    部を露出するアクセスホールをそれぞれ形成し、 前記パッド実装面から前記アクセスホールを介して前記
    パッド保護体を取り除き、これにより前記パッド実装面
    上の前記接合パッドと一致する位置の前記光レジスト層
    内に複数の接触片収容凹部を形成し、 伸長部を有するとともに該伸長部の両端に固定部および
    接触部を有する複数の導電体を形成し、前記固定部は、
    対応する前記接触片収容凹部と前記アクセスホールに嵌
    合し、対応する前記接合パッドと電気的に接続するもの
    であり、前記接触部は、前記光レジスト層の前記パッド
    実装面と反対側の表面上に形成され、前記基板の前記チ
    ップ実装領域上の前記はんだ接点の１つと対応する位置
    に配置されるものであり、前記伸長部は、前記光レジス
    ト層の表面上に形成され、前記固定部と前記接触部とを
    接続するものであるステップからなることを特徴とする
    基板上に半導体チップを実装する方法。
  2. 【請求項２】 前記パッド保護体は、前記パッド実装面
    上に印刷法により形成されることを特徴とする請求項１
    に記載の基板上に半導体チップを実装する方法。
  3. 【請求項３】 前記パッド保護体は、前記パッド実装面
    から離れる方向において徐々に先細り形状の断面を有す
    ることを特徴とする請求項１に記載の基板上に半導体チ
    ップを実装する方法。
  4. 【請求項４】 前記パッド保護体は、溶液洗浄によって
    前記パッド実装面から取り除かれることを特徴とする請
    求項１に記載の基板上に半導体チップを実装する方法。
  5. 【請求項５】 前記導電体は、導電性ペーストから形成
    されていることを特徴とする請求項１に記載の基板上に
    半導体チップを実装する方法。
  6. 【請求項６】 さらに、前記光レジスト層上に前記導電
    体の前記固定部と前記伸長部とを覆う断熱性を有する保
    護層を形成するステップを含むことを特徴とする請求項
    １に記載の基板上に半導体チップを実装する方法。
  7. 【請求項７】 複数のはんだ接点が設けられたチップ実
    装領域を有する基板上に実装するのに適した半導体デバ
    イスにおいて、 複数の接合パッドが設けられたパッド実装面を有し、前
    記接合パッドは、前記チップ実装領域上の１つの対応す
    る前記はんだ接点の位置からオフセットしている前記パ
    ッド実装面上の位置に配置されている半導体チップと、 前記半導体チップの前記パッド実装面上に形成され、前
    記パッド実装面上の前記接合パッドと近接または一致す
    る位置に複数の接触片収容凹部と、該接触片収容凹部に
    比べて狭く前記接触片収容凹部にアクセスするための複
    数のアクセスホールとが形成された光レジスト層と、 伸長部を有するとともに該伸長部の両端に固定部および
    接触部を有し、前記固定部は、対応する前記接触片収容
    凹部と前記アクセスホールに嵌合し、対応する前記接合
    パッドと電気的に接続するものであり、前記接触部は、
    前記光レジスト層の前記パッド実装面と反対側の表面上
    に形成され、前記基板の前記チップ実装領域上の前記は
    んだ接点の１つと対応する位置に配置されるものであ
    り、前記伸長部は、前記光レジスト層の表面上に形成さ
    れ、前記固定部と前記接触部とを接続するものである複
    数の導電体とを設けたことを特徴とする半導体デバイ
    ス。
  8. 【請求項８】 前記導電体は、導電性ペーストから形成
    されていることを特徴とする請求項７に記載の半導体デ
    バイス。
  9. 【請求項９】 さらに、前記光レジスト層上に前記導電
    体の前記固定部と前記伸長部とを覆う断熱性を有する保
    護層を形成することを特徴とする請求項７に記載の半導
    体デバイス。
  10. 【請求項１０】 接合パッドが設けられたパッド実装面
    を有する半導体チップを準備し、 前記パッド実装面上に断熱性を有する絶縁層を形成し、
    前記絶縁層は、前記接合パッドと近接または一致する位
    置に複数の接触片収容凹部と、該接触片収容凹部に比べ
    て狭く前記接触片収容凹部にアクセスするための複数の
    アクセスホールとを有し、 前記接触片収容凹部と前記アクセスホールに嵌合して前
    記接合パッドと電気的に接続する固定部を有する導電体
    を形成するステップからなることを特徴とする半導体デ
    バイス製造方法。
  11. 【請求項１１】 前記パッド実装面上に断熱性を有する
    絶縁層を形成する前記ステップは、 前記パッド実装面上に、絶縁性材料からなり、少なくと
    も１つの対応する前記接合パッドの一部を覆うパッド保
    護体を形成し、 前記パッド実装面上に光硬化層を形成することにより、
    前記パッド保護体を光硬化層の中に埋没させ、 前記光硬化層に対して光リソグラフィー及びエッチング
    工程を行なうことにより前記絶縁層に前記パッド保護体
    の一部を露出する前記アクセスホールを形成し、 前記アクセスホールを介して前記パッド実装面から前記
    パッド保護体を取り除くことにより、前記絶縁層に前記
    接触片収容凹部を形成するステップを含むことを特徴と
    する請求項１０に記載の半導体デバイス製造方法。
  12. 【請求項１２】 前記パッド保護体は、前記パッド実装
    面上に印刷法により形成されることを特徴とする請求項
    １１に記載の半導体デバイス製造方法。
  13. 【請求項１３】 前記パッド保護体は、前記パッド実装
    面から離れる方向において徐々に先細り形状の断面を有
    することを特徴とする請求項１１に記載の半導体デバイ
    ス製造方法。
  14. 【請求項１４】 前記パッド保護体は、溶液洗浄によっ
    て前記パッド実装面から取り除かれることを特徴とする
    請求項１１に記載の半導体デバイス製造方法。
  15. 【請求項１５】 前記光硬化層は、光レジスト層である
    ことを特徴とする請求項１１に記載の半導体デバイス製
    造方法。
  16. 【請求項１６】 前記導電体は、導電性ペーストから形
    成されていることを特徴とする請求項１０に記載の半導
    体デバイス製造方法。
  17. 【請求項１７】 前記導電体は、さらに前記絶縁層の前
    記パッド実装面と反対側の表面上に形成され、前記固定
    部に一端が接続されている伸長部を有することを特徴と
    する請求項１０に記載の半導体デバイス製造方法。
  18. 【請求項１８】 前記導電体は、さらに前記伸長部の前
    記固定部と反対側の他端に位置する前記絶縁層の表面上
    に形成されている接触部を有することを特徴とする請求
    項１７に記載の半導体デバイス製造方法。
  19. 【請求項１９】 さらに、前記絶縁層上に前記導電体の
    前記固定部と前記伸長部とを覆う断熱性を有する保護層
    を形成するステップを含むことを特徴とする請求項１８
    に記載の半導体デバイス製造方法。
  20. 【請求項２０】 接合パッドが設けられたパッド実装面
    を有する半導体チップと、 前記パッド実装面上に形成され、前記接合パッドと近接
    または一致する位置に位置する接触片収容凹部と、該接
    触片収容凹部に比べて狭く前記接触片収容凹部にアクセ
    スするためのアクセスホールとが形成されている断熱性
    を有する絶縁層と、 前記接触片収容凹部と前記アクセスホールに嵌合し、前
    記接合パッドと電気的に接続する固定部を有する導電体
    とからなることを特徴とする半導体デバイス。
  21. 【請求項２１】 前記導電体は、導電性ペーストから形
    成されていることを特徴とする請求項２０に記載の半導
    体デバイス。
  22. 【請求項２２】 前記絶縁層は、光レジスト材料からな
    ることを特徴とする請求項２０に記載の半導体デバイ
    ス。
  23. 【請求項２３】 前記導電体は、さらに前記絶縁層の前
    記パッド実装面と反対側の表面上に形成され、前記固定
    部に一端が接続されている伸長部を有することを特徴と
    する請求項２０に記載の半導体デバイス。
  24. 【請求項２４】 前記導電体は、さらに前記伸長部の前
    記固定部と反対側の他端に位置する前記絶縁層の表面上
    に形成されている接触部を有することを特徴とする請求
    項２３に記載の半導体デバイス。
  25. 【請求項２５】 さらに、前記絶縁層上に前記導電体の
    前記固定部と前記伸長部とを覆う断熱性を有する保護層
    を形成したことを特徴とする請求項２４に記載の半導体
    デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904084A (zh) * 2017-12-08 2019-06-18 松下知识产权经营株式会社 半导体装置的制造方法
JP2020177977A (ja) * 2019-04-16 2020-10-29 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434848B (en) * 2000-01-14 2001-05-16 Chen I Ming Semiconductor chip device and the packaging method
US7059048B2 (en) * 2002-06-07 2006-06-13 Intel Corporation Wafer-level underfill process making use of sacrificial contact pad protective material
DE10235332A1 (de) * 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
US6784089B2 (en) * 2003-01-13 2004-08-31 Aptos Corporation Flat-top bumping structure and preparation method
DE10345247B4 (de) 2003-09-29 2007-10-04 Infineon Technologies Ag Verwendung von Leiterbahnen als Krallkörper
ATE541312T1 (de) * 2004-05-28 2012-01-15 Nxp Bv Chip mit zwei gruppen von chipkontakten
ES2310948B2 (es) * 2005-02-25 2009-09-16 Universidade De Santiago De Compostela Procedimiento de obtencion de hidrogeles de ciclodextrinas con glicidileteres, las composiciones obtenidas y sus aplicaciones.
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
DE102007063842B3 (de) * 2007-04-30 2015-10-22 Infineon Technologies Ag Verankerungsstruktur
DE102007020263B4 (de) * 2007-04-30 2013-12-12 Infineon Technologies Ag Verkrallungsstruktur
US9076821B2 (en) * 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
US20100025848A1 (en) * 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
CN103165663A (zh) * 2011-12-09 2013-06-19 英飞凌科技股份有限公司 锚固结构和啮合结构
US10217644B2 (en) 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
RU2564037C1 (ru) * 2014-04-03 2015-09-27 Общество с ограниченной ответственностью "НеоСцинт" Способ стабилизации редкоземельных ионов в трехвалентном состоянии в силикатных стеклах и композитах

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP3549208B2 (ja) * 1995-04-05 2004-08-04 ユニティヴ・インターナショナル・リミテッド 集積再分配経路設定導体、はんだバイプならびにそれらにより形成された構造を形成する方法
JP3060896B2 (ja) * 1995-05-26 2000-07-10 日本電気株式会社 バンプ電極の構造
DE19754372A1 (de) * 1997-03-10 1998-09-24 Fraunhofer Ges Forschung Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
US6200143B1 (en) * 1998-01-09 2001-03-13 Tessera, Inc. Low insertion force connector for microelectronic elements
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6011314A (en) * 1999-02-01 2000-01-04 Hewlett-Packard Company Redistribution layer and under bump material structure for converting periphery conductive pads to an array of solder bumps
TW434848B (en) * 2000-01-14 2001-05-16 Chen I Ming Semiconductor chip device and the packaging method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904084A (zh) * 2017-12-08 2019-06-18 松下知识产权经营株式会社 半导体装置的制造方法
JP2019102763A (ja) * 2017-12-08 2019-06-24 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法
JP7117615B2 (ja) 2017-12-08 2022-08-15 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法
CN109904084B (zh) * 2017-12-08 2023-12-19 松下知识产权经营株式会社 半导体装置的制造方法以及半导体装置
JP2020177977A (ja) * 2019-04-16 2020-10-29 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法

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