JP2019216262A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2019216262A
JP2019216262A JP2019151781A JP2019151781A JP2019216262A JP 2019216262 A JP2019216262 A JP 2019216262A JP 2019151781 A JP2019151781 A JP 2019151781A JP 2019151781 A JP2019151781 A JP 2019151781A JP 2019216262 A JP2019216262 A JP 2019216262A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor film
film
transistor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019151781A
Other languages
English (en)
Other versions
JP6775654B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
哲弘 田中
Tetsuhiro Tanaka
哲弘 田中
坂倉　真之
Masayuki Sakakura
真之 坂倉
亮 徳丸
Ryo Tokumaru
亮 徳丸
靖正 山根
Yasumasa Yamane
靖正 山根
裕平 佐藤
Yuhei Sato
裕平 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019216262A publication Critical patent/JP2019216262A/ja
Priority to JP2020169216A priority Critical patent/JP6975830B2/ja
Application granted granted Critical
Publication of JP6775654B2 publication Critical patent/JP6775654B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】酸化物半導体を用いた半導体装置において、電気特性を向上する。【解決手段】半導体装置の作製方法において、基板１０１上に設けられた第１のゲート電極１０３上に第１の絶縁膜１０４を４５０℃以上基板歪み点未満に加熱しながら形成し、第１の絶縁膜上に、第１の酸化物半導体膜１０６を形成し、第１の酸化物半導体膜に酸素１０８を添加した後第１の酸化物半導体膜上に第２の酸化物半導体膜１０９を形成し加熱処理を行って、第１の酸化物半導体膜に含まれる酸素の一部を第２の酸化物半導体膜に移動させる。次に、第１の絶縁膜、酸素が添加された第１の酸化物半導体膜及び第２の酸化物半導体膜の夫々一部をエッチングしたのち、エッチングされた第２の酸化物半導体膜上に一対の電極を形成し、第３の酸化物半導体膜１０７を形成する。次に、第３の酸化物半導体膜上に第２のゲート絶縁膜を形成し、第２のゲート絶縁膜上に第２のゲート電極を形成する。【選択図】図３

Description

本発明は、物、プロセス（方法および製造方法を含む）、機械（マシーン）、製品（マ
ニュファクチャ）、または組成物（コンポジション・オブ・マター）に関する。特に本発
明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、またはそれらの製
造方法等に関する。特に本発明の一態様は、酸化物半導体を有する半導体装置、表示装置
、記憶装置または発光装置等に関する。
なお、本明細書中において半導体装置とは、半導体の電子工学的な特性を利用すること
で機能しうる装置の全てをその範疇とする。例えば、半導体回路は、半導体装置に含まれ
る。また、電気光学装置や表示装置、電気機器等は、半導体装置を有している場合がある
。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリ
コン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いたトラ
ンジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技
術が開示されている（特許文献１および特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる局在準位の一
原因となる酸素欠損は、トランジスタの電気特性の不良に繋がる。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向
上させることを課題の一とする。または、本発明の一態様は、酸化物半導体を用いた半導
体装置において、信頼性を向上させることを課題の一とする。または、本発明の一態様は
、酸化物半導体中の酸素欠損を低減することを課題の一とする。または、本発明の一態様
は、トランジスタのノーマリーオン化を制御することを課題の一とする。または、本発明
の一態様は、トランジスタのしきい値電圧の変動、ばらつき、または、低下を制御するこ
とを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタを提供
することを課題の一とする。または、本発明の一態様は、新規な半導体装置などを提供す
ることを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の酸化物半導体膜および第２の酸化物半導体膜と、当該第２の
酸化物半導体膜に接する一対の電極と、第２の酸化物半導体膜および一対の電極に接する
第３の酸化物半導体膜とを有するトランジスタであって、第１の酸化物半導体膜または第
３の酸化物半導体膜には、酸素が添加されており、酸素欠損が低減されていることを特徴
とする。また、当該酸素が加熱処理等により第２の酸化物半導体膜に拡散することにより
、第２の酸化物半導体膜の酸素欠損が低減されていることを特徴とする。
本発明の一態様は、基板上に設けられた第１のゲート電極上に第１の絶縁膜を４５０℃
以上前記基板歪み点未満に加熱しながら形成し、第１の絶縁膜上に、第１の酸化物半導体
膜を形成し、第１の酸化物半導体膜に酸素を添加した後第１の酸化物半導体膜上に第２の
酸化物半導体膜を形成し、第１の加熱処理を行って、第１の酸化物半導体膜に含まれる酸
素の一部を第２の酸化物半導体膜に移動させる。次に、第１の絶縁膜、酸素が添加された
第１の酸化物半導体膜および第２の酸化物半導体膜のそれぞれ一部をエッチングし、凸部
を有する第１のゲート絶縁膜、エッチングされた第１の酸化物半導体膜、およびエッチン
グされた第２の酸化物半導体膜を形成する。次に、エッチングされた第２の酸化物半導体
膜上に一対の電極を形成し、エッチングされた第２の酸化物半導体膜および一対の電極上
に第３の酸化物半導体膜を形成する。次に、第３の酸化物半導体膜上に第２のゲート絶縁
膜を形成し、第２のゲート絶縁膜上に第２のゲート電極を形成する半導体装置の作製方法
である。
本発明の一態様は、基板上に設けられた第１のゲート電極上に第１の絶縁膜を４５０℃
以上前記基板歪み点未満に加熱しながら形成し、第１の絶縁膜上に、第１の酸化物半導体
膜を形成し、第１の酸化物半導体膜上に第２の酸化物半導体膜を形成する。次に、第１の
絶縁膜、第１の酸化物半導体膜、および第２の酸化物半導体膜のそれぞれ一部をエッチン
グし、凸部を有する第１のゲート絶縁膜、エッチングされた第１の酸化物半導体膜、およ
びエッチングされた第２の酸化物半導体膜を形成する。次に、エッチングされた第２の酸
化物半導体膜上に一対の電極を形成し、エッチングされた第２の酸化物半導体膜および一
対の電極上に第３の酸化物半導体膜を形成する。次に、第３の酸化物半導体膜に酸素を添
加した後第１の加熱処理を行って、第３の酸化物半導体膜に含まれる酸素の一部をエッチ
ングされた第２の酸化物半導体膜に移動させる。次に、酸素が添加された第３の酸化物半
導体膜上に第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に第２のゲート電極を
形成する半導体装置の作製方法である。
なお、前記第１の加熱処理の温度は、前記第１の絶縁膜を形成する加熱温度より低いこ
とが好ましい。
なお、第１の酸化物半導体膜または／および第３の酸化物半導体膜に酸素を添加し、加
熱することで、第１の酸化物半導体膜または／および第３の酸化物半導体膜中の酸素欠損
を低減することができる。
なお、第２の酸化物半導体膜は、Ｉｎ若しくはＧａを含む酸化物半導体膜であり、代表
的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍｇ酸化物膜、Ｚｎ−Ｍｇ酸
化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ
、Ｍｇ、またはＮｄ）がある。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素
である。
また、第１の酸化物半導体膜および第３の酸化物半導体膜は、代表的には、Ｉｎ−Ｇａ
酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍｇ酸化物膜、Ｚｎ−Ｍｇ酸化物膜、Ｉｎ−Ｍ−
Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ
）であり、且つ第２の酸化物半導体膜よりも伝導帯下端のエネルギーが真空準位に近く、
代表的には、第１の酸化物半導体膜、および第３の酸化物半導体膜の伝導帯下端のエネル
ギーと、第２の酸化物半導体膜の伝導帯下端のエネルギーとの差が、０．０５ｅＶ以上、
０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以
下、０．５ｅＶ以下、または０．４ｅＶ以下である。なお、真空準位と伝導帯下端のエネ
ルギー差を電子親和力ともいう。
また、第１の酸化物半導体膜および第３の酸化物半導体膜、並びに第２の酸化物半導体
膜がＩｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍ
ｇ、またはＮｄ）の場合、第２の酸化物半導体膜と比較して、第１の酸化物半導体膜およ
び第３の酸化物半導体膜に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ
、Ｍｇ、またはＮｄ）の原子数比が高く、代表的には、第２の酸化物半導体膜に含まれる
上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高
い原子数比である。
また、第１の酸化物半導体膜または第３の酸化物半導体膜に酸素を添加する方法として
は、イオン注入法、イオンドーピング法、またはプラズマ処理等がある。第１の酸化物半
導体膜または第３の酸化物半導体膜に添加する酸素として、酸素ラジカル、酸素原子、酸
素原子イオン、酸素分子イオン等のいずれか一以上を用いる。
本発明の一態様により、酸化物半導体を用いた半導体装置において、電気特性を向上さ
せることができる。本発明の一態様により、酸化物半導体を用いた半導体装置において、
信頼性を向上させることができる。または、本発明の一態様により、新規な半導体装置な
どを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるもの
ではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない
。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとな
るものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出すること
が可能である。
半導体装置の一形態を説明する上面図および断面図。 半導体装置の電気特性を説明する図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する断面図。 トランジスタのバンド構造を説明する図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する上面図および断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する上面図および断面図。 半導体装置の一形態を説明する上面図および断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 形成エネルギー及び遷移レベルの関係と、欠陥の電子配置を説明する図。 フェルミ準位の変化と、欠陥の荷電状態の変化を説明する図。 ｃ−ＳｉＯ２の結晶モデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮを導入したモデルを説明する図。 バンドダイアグラムを説明する図。 クラスタ構造のモデルを説明する図。 トランジスタのしきい値電圧がプラスシフトする現象のメカニズムを説明する図。 半導体装置の一形態を説明する断面図および回路図。 メモリセルのデータの書き込み動作および読み出し動作を説明する図。 表示装置を説明するブロック図および回路図。 表示モジュールを説明する図。 本発明の一形態に係る電子機器を説明する図。 酸素濃度を計算した結果を説明する図。 酸素濃度を計算した結果を説明する図。 試料の作製方法を説明する図。 ＥＳＲの測定結果を説明する図。 試料の作製方法を説明する図。 ＥＳＲの測定結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＴＤＳの分析結果を説明する図。 ＳＩＭＳの分析結果を説明する図。 トランジスタのＶｇ−Ｉｄ特性の測定結果を説明する図。 トランジスタのＶｇ−Ｉｄ特性の測定結果を説明する図。 ストレス時間としきい値電圧の変動量の関係、ストレス時間とシフト値の変動量の関係を説明する図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 ＮＯ２及びＳｉ−Ｎ−ＳｉのＥＳＲスペクトルを説明する図。 ＳＩＭＳの分析結果を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下
に説明する実施の形態および実施例において、同一部分または同様の機能を有する部分に
は、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返
しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を
「第２の」または「第３の」などと適宜置き換えて説明することができる。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
また、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状
態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つ
の直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以
上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、
本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすこと
ができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、
ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタ
を、ノーマリーオン特性を有するトランジスタと定義する。
なお、チャネル長とは、例えば、トランジスタの上面図において、酸化物半導体膜（ま
たはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れる部分）とゲート
電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域ま
たはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、酸化物半導体膜（またはトランジスタがオン状態のときに酸
化物半導体膜の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが
形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。な
お、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅とよぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅とよぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、酸化物半導体
膜の上面に形成されるチャネル領域の割合に対して、酸化物半導体膜の側面に形成される
チャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見か
け上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きく
なる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、酸化物半導体膜の形状が既知という仮定が必要である。したがって、酸
化物半導体膜の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定する
ことは困難である。
そこで、本明細書では、トランジスタの上面図において、酸化物半導体膜とゲート電極
とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見か
け上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎ
ｎｅｌ Ｗｉｄｔｈ）」とよぶ場合がある。また、本明細書では、単にチャネル幅と記載
した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。また
は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合
がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、
囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなど
によって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
（実施の形態１）
酸素欠損が含まれている酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイ
ナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、酸化物半導体膜に
含まれる酸素欠損に起因して電荷が生じてしまい、低抵抗化するためである。また、酸化
物半導体膜に酸素欠損が含まれると、経時変化やストレス試験（代表的には、光ゲートＢ
Ｔ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験等）により、トランジスタの電気
特性、代表的にはしきい値電圧が変動してしまうという問題がある。そこで、本実施の形
態では、しきい値電圧の変動が少なく、信頼性の高い半導体装置およびその作製方法につ
いて説明する。また、電気特性の優れた半導体装置およびその作製方法について説明する
。
＜半導体装置の構成例＞
本実施の形態では、トップゲート構造のトランジスタの作製方法について説明する。
図１（Ａ）乃至図１（Ｃ）は、半導体装置が有するトランジスタ１００の上面図および
断面図である。図１（Ａ）はトランジスタ１００の上面図であり、図１（Ｂ）は、図１（
Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ−Ｄ間
の断面図である。なお、図１（Ａ）では、明瞭化のため、例えば、基板１０１、ゲート絶
縁膜１０５、酸化物半導体膜１０７、酸化物半導体膜１１５、ゲート絶縁膜１１７、絶縁
膜１２１、絶縁膜１２３などを省略している。
また、図１（Ｂ）は、トランジスタ１００のチャネル長方向の断面図であり、図１（Ｃ
）は、トランジスタ１００のチャネル幅方向の断面図である。
図１に示すトランジスタ１００は、基板１０１上に設けられる。トランジスタ１００は
、基板１０１上に形成されるゲート電極１０３と、基板１０１およびゲート電極１０３上
のゲート絶縁膜１０５と、ゲート絶縁膜１０５に接する酸化物半導体膜１０７と、酸化物
半導体膜１０７に接する酸化物半導体膜１１１と、酸化物半導体膜１１１の上面および側
面並びに酸化物半導体膜１０７の側面に少なくとも接する一対の電極１１３ａ、１１３ｂ
と、酸化物半導体膜１１１および一対の電極１１３ａ、１１３ｂと接する酸化物半導体膜
１１５と、酸化物半導体膜１１５を介して酸化物半導体膜１１１と重なるゲート絶縁膜１
１７と、ゲート絶縁膜１１７と接し、且つ酸化物半導体膜１１５およびゲート絶縁膜１１
７を介して酸化物半導体膜１１１と重なるゲート電極１１９とを有する。また、一対の電
極１１３ａ、１１３ｂ、酸化物半導体膜１１５、ゲート絶縁膜１１７、およびゲート電極
１１９を覆う絶縁膜１２１と、絶縁膜１２１を覆う絶縁膜１２３とを有してもよい。
なお、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または全
部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表面
、側面、上面、および／または、下面の少なくとも一部（または全部）に設けられている
。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接触してい
る。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの少
なくとも一部（または全部）と、接触している。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）と、電気的に接
続されている。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも
一部（または全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１
）などの一部（または全部）と、電気的に接続されている。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）に、近接して配
置されている。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも
一部（または全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１
）などの一部（または全部）に、近接して配置されている。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）の横側に配置さ
れている。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部
（または全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）な
どの一部（または全部）の横側に配置されている。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）の斜め上側に配
置されている。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも
一部（または全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１
）などの一部（または全部）の斜め上側に配置されている。
または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）などの、表
面、側面、上面、および／または、下面の少なくとも一部（または全部）の上側に配置さ
れている。または、電極１１３ａ（および／または、電極１１３ｂ）の、少なくとも一部
（または全部）は、酸化物半導体膜１０７（および／または、酸化物半導体膜１１１）な
どの一部（または全部）の上側に配置されている。
トランジスタ１００は２つのゲート電極を有する。一方の電極は、トランジスタ１００
のオン状態およびオフ状態を制御する機能を有する。他方の電極は、トランジスタ１００
のしきい値電圧を制御する機能を有する。トランジスタ１００のゲート電極の一方にしき
い値電圧が正となる電圧を印加することで、トランジスタの電気特性をノーマリーオフ特
性とすることができる。
トランジスタ１００に含まれるゲート絶縁膜１０５は、凸部を有する。また、該凸部上
に順に酸化物半導体膜１０７、１１１が形成される。このため、図１（Ｃ）に示すように
、チャネル幅方向において、ゲート電極１１９はゲート絶縁膜１１７を介して酸化物半導
体膜１０７、１１１の側面と対向する。即ち、ゲート電極１１９に電圧が印加されると、
酸化物半導体膜１０７、１１１は、チャネル幅方向においてゲート電極１１９の電界で囲
まれる。ゲート電極１１９の電界で酸化物半導体膜が囲まれるトランジスタの構造を、ｓ
ｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。ｓ−ｃｈａｎ
ｎｅｌ構造のトランジスタにおいて、オン状態では酸化物半導体膜１１１の全体（バルク
）にチャネルが形成されるため、オン電流が増大する。一方、オフ状態の場合、酸化物半
導体膜１１１に形成されるチャネル領域の全領域を空乏化するため、オフ電流をさらに小
さくすることができる。
以下に、トランジスタ１００の各構成について説明する。
基板１０１の材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程
度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、
サファイア基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンな
どを用いた単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウム等の化合物
半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｒａｔｏｒ）基板等を適用するこ
とも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用
いてもよい。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミ
ニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコン
ゲルマニウムなどを基板１０１として用いてもよい。これらの半導体を基板１０１として
用いることで、高速動作をすることに適したトランジスタを作製することができる。すな
わち、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成
された基板であってもよい。この場合、トランジスタ１００のゲート電極、ソース電極、
またはドレイン電極の少なくとも一つは、上記他のデバイスと電気的に接続されていても
よい。
なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基
板を用いる場合、可撓性基板上に、トランジスタや容量素子などの半導体素子を直接作製
してもよいし、他の作製基板上に半導体素子を作製し、その後可撓性基板に半導体素子を
剥離、転置してもよい。なお、作製基板から半導体素子を可撓性基板に剥離、転置するた
めに、作製基板と半導体素子との間に、剥離層を設けるとよい。
ゲート電極１０３は、トランジスタ１００のしきい値電圧を制御する機能を有する。ゲ
ート電極１０３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、マンガ
ン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、
上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン
、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、
ゲート電極１０３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、銅−マグネシウム合金膜上に銅膜を積層する二層構造、
窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層
する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する
二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタ
ン膜を形成する三層構造、銅−マグネシウム合金膜と、その銅−マグネシウム合金膜に重
ねて銅膜を積層し、さらにその上に銅−マグネシウム合金膜を形成する三層構造等がある
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素の一、または複数を組み合わせた合金膜、もしくは
窒化膜を用いてもよい。
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
なお、ゲート電極１０３に含まれる元素がゲート絶縁膜１０５に拡散しないことが好ま
しい。例えば、ゲート電極１０３として、タングステン、タンタル、モリブデン、銅、チ
タン、アルミから選らばれた元素の一、または複数を組み合わせた合金膜、または微量元
素を添加した合金膜等を用いることで、ゲート電極１０３に含まれる元素がゲート絶縁膜
１０５に拡散しにくい。
また、ゲート電極１０３として、Ｉｎ−Ｇａ−Ｚｎ酸化窒化物膜、Ｉｎ−Ｓｎ酸化窒化
物膜、Ｉｎ−Ｇａ酸化窒化物膜、Ｉｎ−Ｚｎ酸化窒化物膜、金属酸化窒化物膜（ＳｎＯＮ
，ＩｎＯＮの金属酸化窒化膜等、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。例
えば、Ｉｎ−Ｇａ−Ｚｎ酸化窒化物膜を用いる場合、少なくとも酸化物半導体膜１１１よ
り高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ酸化窒化物膜を用いる。な
お、上記金属酸化窒化膜、または金属窒化膜を用いてゲート電極１０３を形成する場合、
ゲート電極１０３上に金属、酸素、または窒素の拡散を防ぐ保護膜を形成することが好ま
しい。保護膜の一例としては、タングステン、タンタル、モリブデン、銅、チタン、アル
ミから選らばれた元素の一、または複数を組み合わせた合金膜、または微量元素を添加し
た合金膜がある。
ゲート絶縁膜１０５は、酸化物半導体膜１０７の下地膜としての機能を有する。ゲート
絶縁膜１０５としては、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ金属酸
化物などを用いればよく、積層または単層で設ける。なお、ゲート絶縁膜１０５としては
、欠陥の少ない膜または不純物の少ない膜を用いることで、トランジスタの電気特性の変
動、またはしきい値電圧のシフト等を低減することが可能であるため、好ましい。
また、ゲート絶縁膜１０５として、酸素、水素、水等のブロッキング効果を有する絶縁
膜を設けることで、酸化物半導体膜１０７からの酸素の外部への拡散と、外部から酸化物
半導体膜１０７への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキ
ング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム等を用いて形成する。
また、ゲート絶縁膜１０５として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添
加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムア
ルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウム、酸化アルミニ
ウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１０５の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎ
ｍ以下、または１０ｎｍ以上５０ｎｍ以下とするとよい。なお、ゲート絶縁膜１０５の厚
さを小さくすることで、ゲート電極１０３に印加する電圧を低くすることが可能であり、
半導体装置の消費電力を低減することができる。
ゲート絶縁膜１０５は、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜を用
いて形成することができる。窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜と
は、具体的には、真空準位から４．６ｅＶ以上８ｅＶ以下にある欠陥準位の密度が少ない
酸化物絶縁膜であり、言い換えると、窒素酸化物に起因する欠陥準位の密度が少ない酸化
物膜である。窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜として、窒素酸化
物の放出量の少ない酸化窒化シリコン膜、窒素酸化物の放出量の少ない酸化シリコン膜、
窒素酸化物の放出量の少ない酸化窒化アルミニウム膜、または窒素酸化物の放出量の少な
い酸化アルミニウム膜等を用いることができる。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的に
はＮＯ２またはＮＯは、ゲート絶縁膜１０５などに準位を形成する。当該準位は、酸化物
半導体膜１０７のエネルギーギャップ内に位置する。そのため、窒素酸化物が、ゲート絶
縁膜１０５及び酸化物半導体膜１０７の界面に拡散すると、当該準位が酸化物半導体膜１
０７のゲート絶縁膜１０５側において電子をトラップする場合がある。この結果、トラッ
プされた電子が、ゲート絶縁膜１０５及び酸化物半導体膜１０７界面近傍に留まるため、
トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
ゲート絶縁膜１０５として、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜
を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、ト
ランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理により、ゲート絶縁膜１０５は、１００Ｋ以下のＥＳＲ（電子スピン共鳴）で測
定して得られたスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグ
ナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以
上１．９６６以下の第３のシグナルが観測されない。なお、第１のシグナル及び第２のシ
グナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、Ｘ
バンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以
下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値
が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が検出下限
未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以下である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、二酸化窒素起因のシグナルに相当する
。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上
２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３
のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含
有量が少ないといえる。
また、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理における、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜は、ＳＩＭ
Ｓ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される
窒素濃度が２×１０２０ａｔｏｍｓ／ｃｍ３未満、７×１０１９ａｔｏｍｓ／ｃｍ３未満
、２×１０１９ａｔｏｍｓ／ｃｍ３未満である。なお、ゲート絶縁膜１０５の成膜温度が
高いほど、ゲート絶縁膜１０５の窒素酸化物の含有量を低減することが可能である。ゲー
ト絶縁膜１０５の成膜温度は、４５０℃以上基板歪み点未満、５００℃以上基板歪み点未
満、または５００℃以上５５０℃以下が好ましい。
酸化物半導体膜１１１は、Ｉｎ若しくはＧａを含む酸化物半導体膜であり、代表的には
、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍｇ酸化物膜、Ｚｎ−Ｍｇ酸化物膜
、Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ
、またはＮｄ）がある。
なお、酸化物半導体膜１１１がＩｎ−Ｍ−Ｚｎ酸化物膜であるとき、ＩｎとＭの原子の
比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくは、Ｉｎが２５
ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくは、Ｉｎが３４ａｔ
ｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１１１中のインジウムやガリウムなどの含有量は、飛行時間型二次イオ
ン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）、ＩＣＰ質量分析（Ｉ
ＣＰ−ＭＳ）で比較できる。
酸化物半導体膜１１１は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以
上、より好ましくは３ｅＶ以上であるため、トランジスタ１００のオフ電流を低減するこ
とができる。
酸化物半導体膜１１１の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１
００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１０７および酸化物半導体膜１１５は、酸化物半導体膜１１１を構成す
る元素の一種以上から構成される酸化物半導体膜である。このため、酸化物半導体膜１１
１と酸化物半導体膜１０７および酸化物半導体膜１１５との界面において、界面散乱が起
こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジス
タ１００の電界効果移動度が高くなる。
酸化物半導体膜１０７および酸化物半導体膜１１５は、代表的には、Ｇａ酸化物膜、Ｉ
ｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍｇ酸化物膜、Ｚｎ−Ｍｇ酸化物膜、Ｉ
ｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、ま
たはＮｄ）であり、且つ酸化物半導体膜１１１よりも伝導帯下端のエネルギー準位が真空
準位に近く、代表的には、酸化物半導体膜１０７および酸化物半導体膜１１５の伝導帯下
端のエネルギーと、酸化物半導体膜１１１の伝導帯下端のエネルギーとの差が、０．０５
ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下
、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物半導体膜１
０７および酸化物半導体膜１１５の電子親和力と、酸化物半導体膜１１１との電子親和力
との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以
上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。なお
、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
酸化物半導体膜１０７および酸化物半導体膜１１５として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚ
ｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄを、Ｉｎより高い原子数比で有することで、以
下の効果を有する場合がある。（１）酸化物半導体膜１０７および酸化物半導体膜１１５
のエネルギーギャップを大きくする。（２）酸化物半導体膜１０７および酸化物半導体膜
１１５の電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半
導体膜１１１と比較して、絶縁性が高くなる。（５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ
、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄは、酸素との結合力が強い金属元素であるため、酸素欠
損が生じにくくなる。
酸化物半導体膜１０７および酸化物半導体膜１１５がＩｎ−Ｍ−Ｚｎ酸化物であるとき
、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏ
ｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５が
Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、
またはＮｄ）の場合、酸化物半導体膜１１１と比較して、酸化物半導体膜１０７および酸
化物半導体膜１１５に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍ
ｇ、またはＮｄ）の原子数比が高く、代表的には、酸化物半導体膜１１１に含まれる上記
原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原
子数比である。前述のＭで表した元素はインジウムよりも酸素と強く結合するため、酸素
欠損が酸化物半導体膜１０７および酸化物半導体膜１１５に生じることを抑制する機能を
有する。即ち、酸化物半導体膜１０７および酸化物半導体膜１１５は酸化物半導体膜１１
１よりも酸素欠損が生じにくい酸化物半導体膜である。
酸化物半導体膜１１１がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、酸化物半導体膜１１１を成膜するため
に用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１
とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ
１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ
１を１以上６以下とすることで、酸化物半導体膜１１１としてＣＡＡＣ−ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉ
ｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１
：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：
Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。
酸化物半導体膜１０７および酸化物半導体膜１１５がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、
Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、酸化物半
導体膜１０７および酸化物半導体膜１１５を成膜するために用いるターゲットにおいて、
金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／
ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好
ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜１０７および酸
化物半導体膜１１５としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元
素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１．１
：２．９：７．５、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：
Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉ
ｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７
、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５
：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１
：６：８等がある。
なお、酸化物半導体膜１０７、酸化物半導体膜１１１および酸化物半導体膜１１５の原
子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比の
ものを用いればよい。
また、酸化物半導体膜１０７および酸化物半導体膜１１５は同じ組成でもよい。例えば
、酸化物半導体膜１０７および酸化物半導体膜１１５としてＩｎ：Ｇａ：Ｚｎ＝１：３：
２、１：３：４、または１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい
。
または、酸化物半導体膜１０７および酸化物半導体膜１１５は異なった組成でもよい。
例えば、酸化物半導体膜１０７としてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−
Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜１１５としてＩｎ：Ｇａ：Ｚｎ＝１：３：４ま
たは１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
酸化物半導体膜１０７および酸化物半導体膜１１５の厚さは、３ｎｍ以上１００ｎｍ以
下、または３ｎｍ以上５０ｎｍ以下とする。
ここで、酸化物半導体膜１１１の厚さは、少なくとも酸化物半導体膜１０７よりも厚く
形成することが好ましい。酸化物半導体膜１１１が厚いほど、トランジスタのオン電流を
高めることができる。また、酸化物半導体膜１０７は、酸化物半導体膜１１１の界面準位
の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１
１１の厚さは、酸化物半導体膜１０７の厚さに対して、１倍よりも大きく、または２倍以
上、または４倍以上、または６倍以上とすればよい。なお、トランジスタのオン電流を高
める必要のない場合にはその限りではなく、酸化物半導体膜１０７の厚さを酸化物半導体
膜１１１の厚さ以上としてもよい。この場合、酸化物半導体膜１０７により多くの酸素を
添加することが可能であるため、加熱処理により、酸化物半導体膜１１１に含まれる酸素
欠損量を低減することができる。
また、酸化物半導体膜１１５も酸化物半導体膜１０７と同様に、酸化物半導体膜１１１
の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物
半導体膜１０７と同等またはそれ以下の厚さとすればよい。酸化物半導体膜１１５が厚い
と、ゲート電極１０３による電界が酸化物半導体膜１１１に届きにくくなる恐れがあるた
め、酸化物半導体膜１１５は薄く形成することが好ましい。また、酸化物半導体膜１１５
に含まれる酸素が一対の電極１１３ａ、１１３ｂに拡散し、一対の電極１１３ａ、１１３
ｂが酸化するのを防ぐため、酸化物半導体膜１１５の膜厚は薄い方が好ましい。例えば、
酸化物半導体膜１１５は酸化物半導体膜１１１の厚さよりも薄くすればよい。なおこれに
限られず、酸化物半導体膜１１５の厚さはゲート絶縁膜１１７の耐圧を考慮して、トラン
ジスタを駆動させる電圧に応じて適宜設定すればよい。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５それぞれ
の組成が異なる場合、界面は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することができる場合がある
。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５に含まれ
る水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（ま
たは酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キ
ャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素
と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれて
いる酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１
５は、酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５において、
ＳＩＭＳ分析により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、または
１×１０１９ａｔｏｍｓ／ｃｍ３以下、または５×１０１８ａｔｏｍｓ／ｃｍ３以下、ま
たは１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下
、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。この結果、トランジスタ１００は
、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
なお、酸化物半導体膜１０７、１１１、１１５中の不純物濃度はＳＩＭＳで測定するこ
とができる。
また、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５に
おいて、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１０７
、酸化物半導体膜１１１、および酸化物半導体膜１１５における酸素欠損が増加し、ｎ型
領域が形成されてしまう。このため、酸化物半導体膜１０７、酸化物半導体膜１１１、お
よび酸化物半導体膜１１５におけるシリコンや炭素の濃度（二次イオン質量分析法により
得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。この結果、トランジスタ１００は、しきい値電圧がプラスと
なる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５に
おいて、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃
度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ
３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャ
リアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。この
ため、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５のア
ルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トラン
ジスタ１００は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。
）を有する。
また、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５に
窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型領域が
形成されてしまう。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタ
はノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はでき
る限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒
素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５の不純物
を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５は、キャリ
ア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに
好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下で
あることが好ましい。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５として、
不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電
気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠
陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよ
ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少な
いため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜
にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノ
ーマリーオフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合
がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流
が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖ
の範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１
×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャ
ネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジ
スタとなる場合がある。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５は、例え
ば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ、多結晶構
造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠
陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５は、例え
ば微結晶構造でもよい。微結晶構造の酸化物半導体膜１０７、酸化物半導体膜１１１、お
よび酸化物半導体膜１１５は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中
に含む。または、微結晶構造の酸化物膜および酸化物半導体膜は、例えば、非晶質相に１
ｎｍ以上１０ｎｍ未満の結晶部を有する混相構造である。
酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５は、例え
ば非晶質構造でもよい。非晶質構造の、酸化物半導体膜１０７、酸化物半導体膜１１１、
および酸化物半導体膜１１５は、例えば、原子配列が無秩序であり、結晶成分を有さない
。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さな
い。
なお、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５が
、ＣＡＡＣ−ＯＳ、微結晶構造、および非晶質構造の二以上の構造の領域を有する混合膜
であってもよい。混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、Ｃ
ＡＡＣ−ＯＳの領域と、を有する単層構造がある。または、混合膜として、例えば、非晶
質構造の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造がある。
なお、酸化物半導体膜１０７、酸化物半導体膜１１１、および酸化物半導体膜１１５は
、例えば、単結晶構造を有してもよい。
酸化物半導体膜１１１と比較して酸素欠損の生じにくい酸化物半導体膜を酸化物半導体
膜１１１に接して設けることで、酸化物半導体膜１１１における酸素欠損を低減すること
ができる。また、酸化物半導体膜１１１は、酸化物半導体膜１１１を構成する金属元素の
一以上を有する酸化物半導体膜１０７、１１５と接するため、酸化物半導体膜１０７と酸
化物半導体膜１１１との界面、酸化物半導体膜１１１と酸化物半導体膜１１５との界面に
おける界面準位密度が極めて低い。このため、酸化物半導体膜１０７または酸化物半導体
膜１１５に酸素を添加した後、加熱処理を行うことで該酸素が酸化物半導体膜１０７、１
１５から酸化物半導体膜１１１へ酸素が移動するが、このときに界面準位において酸素が
捕獲されにくく、効率よく酸化物半導体膜１０７、１１５に含まれる酸素を酸化物半導体
膜１１１へ移動させることが可能である。この結果、酸化物半導体膜１１１に含まれる酸
素欠損を低減することが可能である。また、酸化物半導体膜１０７、１１５に酸素が添加
されるため、酸化物半導体膜１０７、１１５の酸素欠損を低減することが可能である。即
ち、酸化物半導体膜１０７、１１５及び酸化物半導体膜１１１の局在準位密度を低減する
ことができる。
また、酸化物半導体膜１１１が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を
含むゲート絶縁膜）と接する場合、界面準位が形成され、該界面準位はチャネルを形成す
ることがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、ト
ランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物半導
体膜１１１を構成する金属元素を一種以上含む酸化物半導体膜１０７および酸化物半導体
膜１１５が酸化物半導体膜１１１と接するため、酸化物半導体膜１０７と酸化物半導体膜
１１１の界面、および酸化物半導体膜１１５と酸化物半導体膜１１１の界面に界面準位を
形成しにくくなる。
また、酸化物半導体膜１０７および酸化物半導体膜１１５は、ゲート絶縁膜１０５、１
１７の構成元素が酸化物半導体膜１１１へ混入して、不純物による準位が形成されること
を抑制するためのバリア膜としても機能する。
例えば、ゲート絶縁膜１０５、１１７として、シリコンを含む絶縁膜を用いる場合、該
ゲート絶縁膜１０５、１１７中のシリコン、またはゲート絶縁膜１０５、１１７中に混入
されうる炭素が、酸化物半導体膜１０７または酸化物半導体膜１１５の中へ界面から数ｎ
ｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体膜１１１中に
入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化する
ことがある。
しかしながら、酸化物半導体膜１０７、酸化物半導体膜１１５の膜厚が、数ｎｍよりも
厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体膜１１１にまで到達しない
ため、不純物準位の影響は低減される。
よって酸化物半導体膜１０７、１１５を設けることにより、トランジスタのしきい値電
圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁膜１０５、１１７と酸化物半導体膜１１１との界面にチャネルが形成
される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。し
かしながら、酸化物半導体膜１１１を構成する金属元素を一種以上含む酸化物半導体膜１
０７、１１５が酸化物半導体膜１１１に接して設けられるため、酸化物半導体膜１１１と
酸化物半導体膜１０７、１１５との界面ではキャリアの散乱が起こりにくく、トランジス
タの電界効果移動度を高くすることができる。
本実施の形態においては、酸化物半導体膜１１１の酸素欠損量、さらには酸化物半導体
膜１１１に接する酸化物半導体膜１０７の酸素欠損量を低減することが可能であり、酸化
物半導体膜１１１の局在準位密度を低減することができる。この結果、本実施の形態に示
すトランジスタ１００は、しきい値電圧の変動が少なく、信頼性が高い。また、本実施の
形態に示すトランジスタ１００は優れた電気特性を有する。
一対の電極１１３ａ、１１３ｂは、導電材料として、アルミニウム、チタン、クロム、
ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、マンガン、ま
たはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造
として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜
の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタ
ン膜を積層する二層構造、銅−マグネシウム合金膜上に銅膜を積層する二層構造、銅−マ
グネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタ
ン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し
、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または
窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム
膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する
三層構造、銅−マグネシウム合金膜と、その銅−マグネシウム合金膜に重ねて銅膜を積層
し、さらにその上に銅−マグネシウム合金膜を形成する三層構造等がある。なお、酸化イ
ンジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、酸化物半導体膜１１１において、ゲート電極１１９と重なり、且つ一対の電極１
１３ａ、１１３ｂの間に挟まれる領域をチャネル形成領域という。また、チャネル形成領
域において、キャリアが主に流れる領域をチャネル領域という。ここでは、一対の電極１
１３ａ、１１３ｂの間に設けられる酸化物半導体膜１１１がチャネル領域である。また、
一対の電極１１３ａ、１１３ｂの間の距離をチャネル長という。
また、一対の電極１１３ａ、１１３ｂとして、タングステン、チタン、アルミニウム、
銅、モリブデン、クロム、またはタンタル単体若しくは合金等の、酸素と結合しやすい導
電材料を用いることが好ましい。後のプロセス温度が比較的高くできることなどから、融
点の比較的高いタングステンやチタンを用いることが好ましい。なお、酸素と結合しやす
い導電材料には、酸素が拡散しやすい材料も含まれる。この結果、酸化物半導体膜１１１
に含まれる酸素と一対の電極１１３ａ、１１３ｂに含まれる導電材料とが結合し、酸化物
半導体膜１１１において、酸素欠損領域が形成される。また、酸化物半導体膜１１１に一
対の電極１１３ａ、１１３ｂを形成する導電材料の構成元素の一部が混入する場合もある
。この結果、少なくとも酸化物半導体膜１１１において、一対の電極１１３ａ、１１３ｂ
と接する領域にｎ型領域（低抵抗領域）が形成される。ｎ型領域（低抵抗領域）は、ソー
ス領域およびドレイン領域として機能する。
なお、低抵抗領域に接する一対の電極１１３ａ、１１３ｂでは、一部酸素の濃度が高い
領域が形成されうる。また、低抵抗領域に接する一対の電極１１３ａ、１１３ｂでは、酸
化物半導体膜１１１の構成元素が混入することがある。すなわち、酸化物半導体膜１１１
の一対の電極１１３ａ、１１３ｂに接触する界面近傍には、当該接触した２層の混合領域
または混合層とも呼ぶことのできる箇所が形成されていることもある。
ｎ型領域（低抵抗領域）は導電性が高いため、酸化物半導体膜１１１と一対の電極１１
３ａ、１１３ｂとの接触抵抗を低減することが可能であり、トランジスタのオン電流を増
大させることが可能である。
ゲート絶縁膜１１７は、ゲート絶縁膜１０５の材料を適宜用いることができる。
ゲート電極１１９は、ゲート電極１０３の材料を適宜用いることができる。
絶縁膜１２１、１２３は、ゲート絶縁膜１１７に適用できる材料および形成方法を適宜
用いて形成することができる。なお、ここでは、絶縁膜１２１、１２３の積層構造とした
が、単層構造としてもよい。
絶縁膜１２１または絶縁膜１２３として、酸化アルミニウム膜を用いることが好ましい
。酸化アルミニウム膜は、水素、水、および酸素のバリア膜として機能するため、絶縁膜
１２１または絶縁膜１２３として、酸化アルミニウム膜を用いることで、酸化物半導体膜
１１１に含まれる酸素の脱離を抑制すると共に、外部から酸化物半導体膜１１１へ水、水
素等が拡散するのを防ぐことが可能である。
絶縁膜１２１および絶縁膜１２３が酸化物絶縁膜の場合、絶縁膜１２１および絶縁膜１
２３の一方または双方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶
縁膜を用いてもよい。このようにすることで、絶縁膜に含まれる当該酸素を酸化物半導体
膜に移動させ、酸素欠損を該酸素で補填することで、さらに酸素欠損を低減することが可
能となる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜として、昇温脱離ガ
ス分析（以下、ＴＤＳ分析とする。）おいて、膜の表面温度が１００℃以上７００℃以下
、または１００℃以上５００℃以下の範囲における酸素分子の放出量が、１．０×１０１
８分子／ｃｍ３以上である酸化物絶縁膜を用いることが好ましい。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、酸化物半導体膜
１１１に酸素を供給する機能を発揮できる厚さとする。例えば、５０ｎｍ以上５００ｎｍ
以下、または５０ｎｍ以上４００ｎｍ以下とすることができる。
また、絶縁膜１２１および絶縁膜１２３の一方または双方として、水素含有量が少ない
窒化絶縁膜を設けてもよい。当該窒化絶縁膜としては、例えば、膜の表面温度が１００℃
以上７００℃以下、または１００℃以上５００℃以下の範囲で行われるＴＤＳ分析によっ
て測定される水素分子の放出量が、５．０×１０２１分子／ｃｍ３未満、または３．０×
１０２１分子／ｃｍ３未満、または１．０×１０２１分子／ｃｍ３未満である窒化絶縁膜
が好ましい。
窒化絶縁膜は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚さ
とする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下
、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
ゲート絶縁膜１０５として、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜
を有するトランジスタにおいて、ゲートに正の電圧または負の電圧を印加するゲートＢＴ
ストレス試験の前後における、ストレス時間に対するしきい値電圧の変動量（ΔＶｔｈ）
を図２に示す。図２において、横軸はストレス時間の対数を表し、縦軸はしきい値電圧の
変動量を表す。また、ストレス試験の条件としては、使用最高温度として１５０℃、駆動
最大電圧として３．３Ｖを印加し、任意の時間、５０時間以上、または１００時間以上の
ストレスを与える条件を用いることができる。
ここで、ゲートＢＴストレス試験の測定方法について説明する。はじめに、基板温度を
任意の温度（以下、ストレス温度という。）に一定に維持し、トランジスタの初期特性に
おけるＶｇ−Ｉｄ特性を測定する。
次に、基板温度をストレス温度に維持したまま、トランジスタのソース電極及びドレイ
ン電極として機能する一対の電極を同電位とし、当該一対の電極とは異なる電位をゲート
電極に一定時間（以下、ストレス時間という。）印加する。次に、基板温度はストレス温
度に維持したまま、トランジスタのＶｇ−Ｉｄ特性を測定する。この結果、ゲートＢＴス
トレス試験前後の電気特性におけるしきい値電圧及びシフト値の差を、変動量として得る
ことができる。
なお、ゲート電極に負の電圧を印加するストレス試験をマイナスゲートＢＴストレス試
験（ダークマイナスストレス）といい、正の電圧を印加するストレス試験をプラスゲート
ＢＴストレス試験（ダークプラスストレス）という。また、光を照射しつつゲート電極に
負の電圧を印加するストレス試験を光マイナスゲートＢＴストレス試験（フォトマイナス
ストレス）といい、正の電圧を印加するストレス試験を光プラスゲートＢＴストレス試験
（フォトプラスストレス）という。
図２において、実線は、ストレス時間に対するしきい値電圧の変動量を示す。図２に示
すように、本実施の形態に示すトランジスタは、ストレス時間に対してしきい値電圧の変
動量が−０．１Ｖより大きく、０．１Ｖより小さい。
本実施の形態に示すトランジスタは、経年変化によるしきい値電圧の変動量が小さく、
信頼性の高いトランジスタである。
酸化物半導体膜の下地膜としての機能を有する絶縁膜を、酸化物半導体膜の加熱処理の
温度より高い温度で成膜することで、絶縁膜の窒素濃度を低下することが可能である。こ
のため、加熱処理を行っても、絶縁膜における窒素酸化物の生成及び欠陥量の増加を抑制
することが可能である。
また、酸化物半導体膜１０７に酸素を添加した後、酸化物半導体膜１１１を形成し、加
熱処理することで、酸化物半導体膜１０７に含まれる酸素が酸化物半導体膜１１１に拡散
する。この結果、酸化物半導体膜１１１の酸素欠損を低減することができる。
＜半導体装置の作製方法＞
次に、半導体装置の作製方法について、図３および図４を用いて説明する。
トランジスタを構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、
スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬ
Ｄ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができ
る。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代
表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学
堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば
、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
図３（Ａ）に示すように、基板１０１上にゲート電極１０３を形成し、基板１０１およ
びゲート電極１０３上に後に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜１
０６を形成する。次に、酸化物半導体膜１０６に酸素１０８を添加する。
なお、絶縁膜１０４はのちの加工によりゲート絶縁膜１０５となる。また、酸化物半導
体膜１０６はのちの加工により酸化物半導体膜１０７となる。
ゲート電極１０３の形成方法を以下に示す。はじめに、スパッタリング法、化学気相堆
積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、メタル化学気相堆積法、原子層成
膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む。）、蒸着法、パ
ルスレーザー堆積（ＰＬＤ）法等により導電膜を形成する。次に、該導電膜上にリソグラ
フィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、ゲ
ート電極１０３を形成する。この後、マスクを除去する。
また、ＡＬＤ法を利用する成膜装置により導電膜としてタングステン膜を成膜すること
ができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タング
ステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形
成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ２０ｎｍのタングステン膜を導電膜として形
成する。次に、導電膜上にリソグラフィ工程によりマスクを形成し、該マスクを用いて該
導電膜をウエットエッチングして、ゲート電極１０３を形成する。
絶縁膜１０４は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（
ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）
法を含む。）、パルスレーザー堆積（ＰＬＤ）法、塗布法、印刷法等を用いて形成するこ
とができる。
絶縁膜１０４として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガ
スとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリ
コンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン
等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
酸化性気体として窒素を含む気体、代表的には一酸化二窒素、二酸化窒素等を用いたＣ
ＶＤ法で絶縁膜１０４を形成する場合、成膜温度を４５０℃以上基板歪み点未満、５００
℃以上基板歪み点未満、または５００℃以上５５０℃以下とすることで、絶縁膜１０４に
含まれる窒素量、または窒素酸化物量を低減することができる。このため、のちの酸化物
半導体膜１０６ｂの酸素添加において、絶縁膜１０４に酸素が添加されても、のちの加熱
処理工程において、窒素酸化物の生成量を低減することが可能である。
また、絶縁膜１０４として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形
成することができる。
また、絶縁膜１０４として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウ
ムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウ
ムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用い
る。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４で
ある。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどが
ある。
また、絶縁膜１０４として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリ
メチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２
種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である
。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチル
アルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタン
ジオナート）などがある。
また、絶縁膜１０４として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に
含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物
と反応させる。
ここでは、絶縁膜１０４としてＣＶＤ法により厚さ１００ｎｍの酸化シリコン膜を用い
る。また、原料ガスとしてシラン及び一酸化二窒素を用い、成膜温度を５００℃とする。
なお、こののち加熱処理を行って、絶縁膜１０４に含まれる水、水素等を脱離させても
よい。この結果、のちに形成されるゲート絶縁膜１０５に含まれる水、水素等の濃度を低
減することが可能であり、加熱処理によって、酸化物半導体膜１１１への該水、水素等の
拡散量を低減することができる。
酸化物半導体膜１０６は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザ
ーアブレーション法、有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法等を
用いて形成することができる。
スパッタリング法で酸化物半導体膜１０６を形成する場合、プラズマを発生させるため
の電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる
。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混
合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素の
ガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜１０６の組成にあわせて、適宜選択すれ
ばよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好まし
くは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−Ｏ
Ｓ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
ＡＬＤ法を利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０
）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
Ｏ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を
形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。
なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２
層やＩｎＺｎＯ２層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガ
スに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２
Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）
３ガスを用いてもよい。
ここでは、酸化物半導体膜１０６としてスパッタリング法により、厚さ２０ｎｍのＩｎ
−Ｇａ−Ｚｎ酸化物膜（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４）を形成する。
酸化物半導体膜１０６に添加する酸素１０８として、酸素ラジカル、酸素原子、酸素原
子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸化物半導体膜１０６に
酸素１０８を添加する方法としては、イオンドーピング法、イオン注入法等がある。
なお、酸素１０８を添加する方法としてイオン注入法を用いる場合、酸化物半導体膜１
０６に添加する酸素１０８として、酸素分子イオンを用いると、酸化物半導体膜１０６へ
のダメージを低減することが可能である。酸素分子イオンは、酸化物半導体膜１０６の表
面で分離し、酸素原子イオンとなって、酸化物半導体膜１０６に添加される。酸素分子か
ら酸素原子に分離するためにエネルギーが使用されるため、酸素分子イオンを酸化物半導
体膜１０６に添加した場合における酸素原子イオンあたりのエネルギーは、酸素原子イオ
ンを酸化物半導体膜１０６に添加した場合と比較して低い。このため、酸素分子イオンを
酸化物半導体膜１０６へ添加することで、酸化物半導体膜１０６へのダメージを低減でき
る。
また、酸素分子イオンを用いることで、絶縁膜１０４に注入される酸素原子イオンそれ
ぞれのエネルギーが低減するため、酸素原子イオンが注入される位置が浅い。このため、
のちの加熱処理において、酸素原子が移動しやすくなり、のちに形成される酸化物半導体
膜１０９に、より多くの酸素を供給することができる。
また、酸素分子イオンを注入する場合は、酸素原子イオンを注入する場合と比較して、
酸素原子イオンあたりのエネルギーが低い。このため、酸素分子イオンを用いて注入する
ことで、加速電圧を高めることが可能であり、スループットを高めることが可能である。
また、酸素分子イオンを用いて注入することで、酸素原子イオンを用いた場合と比較して
、ドーズ量を半分にすることが可能である。この結果、スループットを高めることができ
る。
酸化物半導体膜１０６に酸素を添加する場合、酸化物半導体膜１０６に酸素原子イオン
の濃度プロファイルのピークが位置するような条件を用いて、酸化物半導体膜１０６に酸
素を添加することが好ましい。この結果、のちに形成されるゲート絶縁膜１０５へのダメ
ージを低減することが可能である。即ち、ゲート絶縁膜１０５の欠陥量を低減することが
でき、トランジスタの電気特性の変動を抑制することが可能である。さらには、絶縁膜１
０４および酸化物半導体膜１０６界面における酸素原子の添加量が、１×１０２１ａｔｏ
ｍｓ／ｃｍ３未満、または１×１０２０ａｔｏｍｓ／ｃｍ３未満、または１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満となるように、酸化物半導体膜１０６に酸素を添加することで、の
ちに形成されるゲート絶縁膜１０５に添加される酸素の量を低減できる。この結果、のち
に形成されるゲート絶縁膜１０５へのダメージを低減することが可能であり、トランジス
タの電気特性の変動を抑制することができる。
また、当該酸素の添加工程において、絶縁膜１０４にも酸素が添加されたとしても、絶
縁膜１０４の窒素濃度が低い。このため、のちの加熱処理において、窒素酸化物の生成量
を低減することが可能である。トランジスタのバックチャネルにおける欠陥量を低減する
ことが可能である。トランジスタのバックチャネルにおけるキャリアトラップが少ないた
め、トランジスタのＧＢＴストレス試験におけるしきい値電圧の変動量を低減することが
できる。
また、酸素を有する雰囲気で発生させたプラズマに酸化物半導体膜１０６を曝すプラズ
マ処理により、酸化物半導体膜１０６に酸素を添加してもよい。酸素を有する雰囲気とし
ては、酸素、オゾン、一酸化二窒素、二酸化窒素等の酸化性気体を有する雰囲気がある。
なお、基板１０１側にバイアスを印加した状態で発生したプラズマに酸化物半導体膜１０
６を曝すことで、酸化物半導体膜１０６への酸素添加量を増加させることが可能であり好
ましい。このようなプラズマ処理を行う装置の一例として、アッシング装置がある。
ここでは、加速電圧を５ｋＶとし、ドーズ量が１×１０１６／ｃｍ２の酸素原子イオン
をイオン注入法により酸化物半導体膜１０６に添加する。
以上の工程により、図３（Ｂ）に示す酸素が添加された酸化物半導体膜１０６ａを形成
することができる。この結果、この後の加熱処理により酸化物半導体膜１０９の酸素欠損
量を低減することができる。なお、酸素が添加された酸化物半導体膜１０６ａは、酸素が
添加される前の酸化物半導体膜１０６と比較して、膜密度が低くなる。
次に、図３（Ｂ）に示すように、酸素が添加された酸化物半導体膜１０６ａ上に酸化物
半導体膜１０９を形成する。
酸化物半導体膜１０９は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザ
ーアブレーション法、有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法を用
いて形成することができる。
酸化物半導体膜１０９を形成する場合、プラズマを発生させるための電源装置は、ＲＦ
電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混
合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素の
ガス比を高めることが好ましい。
また、ターゲットは、酸化物半導体膜１０９の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜１０９を形成する際に、例えば、スパッタリング法を用いる場合
、基板温度を１００℃以上４５０℃以下、さらに好ましくは１７０℃以上３５０℃以下と
して、加熱しながら酸化物半導体膜１０９を形成してもよい。
ここでは、酸化物半導体膜１０９としてスパッタリング法により、厚さ２０ｎｍのＩｎ
−Ｇａ−Ｚｎ酸化物膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を形成する。
次に、加熱処理を行って、酸素が添加された酸化物半導体膜１０６ａに含まれる酸素の
一部を酸化物半導体膜１０９に移動させ、酸化物半導体膜１０９の酸素欠損を低減させる
ことができる。酸素欠損が低減された酸化物半導体膜を図３（Ｃ）において酸化物半導体
膜１０９ａと示す。また、酸素が添加された酸化物半導体膜１０６ａの酸素欠損を低減さ
せることができる。該酸化物半導体膜を図３（Ｃ）において酸化物半導体膜１０６ｂと示
す。また、酸素が添加された酸化物半導体膜１０６ａおよび酸化物半導体膜１０９に含ま
れる水素、水等を脱離させることができる。この結果、酸素が添加された酸化物半導体膜
１０６ａおよび酸化物半導体膜１０９に含まれる不純物の含有量を低減することができる
。
加熱処理の温度は、酸素が添加された酸化物半導体膜１０６ａから酸化物半導体膜１０
９へ酸素が移動する温度範囲が好ましい。また、加熱処理の温度は、絶縁膜１０４の成膜
温度より低いことが好ましい。この結果、当該加熱処理によって、絶縁膜１０４に窒素酸
化物が形成されにくく、電子トラップ量を低減することが可能である。加熱処理の温度は
、代表的には、２５０℃以上基板歪み点未満、好ましくは３００℃以上５５０℃以下、更
に好ましくは３５０℃以上５１０℃以下、更に好ましくは３５０℃以上４５０℃以下とす
る。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲
気または乾燥空気（露点が−８０℃以下、好ましくは−１００℃以下、好ましくは−１２
０℃以下である空気）雰囲気で加熱してもよい。なお、上記乾燥空気の他、不活性ガスお
よび酸素に水素、水などが含まれないことが好ましく、代表的には露点が−８０℃以下、
好ましくは−１００℃以下であることが好ましい。処理時間は３分から２４時間とする。
なお、加熱処理において、電気炉の代わりに、抵抗発熱体などの発熱体からの熱伝導ま
たは熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガス
には、アルゴンなどの希ガス、または窒素のような、不活性ガスが用いられる。
ここでは、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気
において、４５０℃で１時間の加熱処理を行う。
以上の工程により、酸化物半導体膜の酸素欠損を低減することができる。また、局在準
位密度が低減された酸化物半導体膜を形成することができる。
なお、当該加熱処理は、当該工程で行わず、後の工程で行ってもよい。即ち、後の工程
に行われる別の加熱工程によって、酸素が添加された酸化物半導体膜１０６ａに含まれる
酸素の一部を酸化物半導体膜１０９に移動させてもよい。この結果、加熱工程数を削減す
ることが可能である。
次に、酸化物半導体膜１０９ａ上にリソグラフィ工程によりマスクを形成した後、該マ
スクを用いて、酸化物半導体膜１０６ｂおよび酸化物半導体膜１０９ａのそれぞれ一部を
エッチングすることで、図３（Ｄ）に示すように、酸化物半導体膜１０７および酸化物半
導体膜１１０を形成する。この後、マスクを除去する。なお、当該エッチング工程におい
て、絶縁膜１０４の一部をエッチングすることが好ましい。この結果、チャネル幅方向に
おいて、酸化物半導体膜１０７および酸化物半導体膜１１１の側面がゲート絶縁膜を介し
てゲート電極１１９と対向する、ｓ−ｃｈａｎｎｅｌ構造のトランジスタを作製すること
ができる。ここでは、一部がエッチングされた絶縁膜１０４をゲート絶縁膜１０５と示す
。
ここでは、酸化物半導体膜１０９ａ上にリソグラフィ工程によりマスクを形成し、該マ
スクを用いて酸化物半導体膜１０６ｂおよび酸化物半導体膜１０９ａをウエットエッチン
グして、酸化物半導体膜１０７および酸化物半導体膜１１０を形成する。
次に、図４（Ａ）に示すように、酸化物半導体膜１１０上に一対の電極１１３ａ、１１
３ｂを形成する。
一対の電極１１３ａ、１１３ｂの形成方法を以下に示す。スパッタリング法、化学気相
堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、メタル化学気相堆積法、原子層
成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む。）、蒸着法、
パルスレーザー堆積（ＰＬＤ）法等で導電膜を形成する。次に、該導電膜上にリソグラフ
ィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対
の電極１１３ａ、１１３ｂを形成する。この後、マスクを除去する。
なお、チャネル長が極めて短いトランジスタを形成する場合は、少なくとも一対の電極
１１３ａ、１１３ｂとなる導電膜を分断する領域において、電子ビーム露光、液浸露光、
ＥＵＶ露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング
工程によって当該領域をエッチングすればよい。なお、当該レジストマスクとしては、ポ
ジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させ
ることができる。このような方法を用いれば、チャネル長を１００ｎｍ以下、さらには３
０ｎｍ以下とするトランジスタを形成することができる。または、極めて波長の短い光（
例えば極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ− ｖｉｏｌｅｔ））や、Ｘ線
等を用いた露光技術によって微細な加工を行ってもよい。
ここでは、厚さ１０ｎｍのタングステン膜をスパッタリング法により導電膜として形成
する。次に、該導電膜上にリソグラフィ工程によりマスクを形成し、当該マスクを用いて
該導電膜をドライエッチングして、一対の電極１１３ａ、１１３ｂを形成する。
なお、一対の電極１１３ａ、１１３ｂを形成した後、エッチング残渣を除去するため、
洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極１１３ａ、１１
３ｂの短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙ
ｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シ
ュウ酸、リン酸などの酸性の溶液を用いて行うことができる。なお、洗浄処理により、一
部がエッチングされ、凹部を有する酸化物半導体膜１１１が形成される。
次に、図４（Ｂ）に示すように、酸化物半導体膜１１１および一対の電極１１３ａ、１
１３ｂ上に酸化物半導体膜１１５を形成し、酸化物半導体膜１１５上にゲート絶縁膜１１
７を形成し、ゲート絶縁膜１１７上にゲート電極１１９を形成する。
酸化物半導体膜１１５、ゲート絶縁膜１１７、およびゲート電極１１９の形成方法を以
下に示す。はじめに、酸化物半導体膜１０６と同様の方法を適宜用いて酸化物半導体膜を
形成する。次に、絶縁膜１０４と同様の方法を適宜用いて絶縁膜を形成する。次に、導電
膜を形成する。次に、該導電膜上にリソグラフィ工程によりマスクを形成する。次に、該
マスクを用いて酸化物半導体膜、絶縁膜、および導電膜をエッチングして、酸化物半導体
膜１１５、ゲート絶縁膜１１７、およびゲート電極１１９を形成する。この後、マスクを
除去する。
ここでは、スパッタリング法により、厚さ５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜（Ｉｎ：
Ｇａ：Ｚｎ＝１：３：２）を酸化物半導体膜として形成する。次に、ＣＶＤ法により厚さ
１０ｎｍの酸化窒化シリコン膜を絶縁膜として形成する。次に、スパッタリング法により
厚さ２０ｎｍのタングステン膜を導電膜として形成する。次に、該導電膜上にリソグラフ
ィ工程によりマスクを形成する。次に、該マスクを用いて酸化物半導体膜、絶縁膜、およ
び導電膜をエッチングして、酸化物半導体膜１１５、ゲート絶縁膜１１７、およびゲート
電極１１９を形成する。この後、マスクを除去する。
トランジスタ１００においては、酸素欠損が生じにくい酸化物半導体膜１１５を設ける
ことにより、チャネル幅方向における酸化物半導体膜１１１の側面からの酸素の脱離が抑
制され、酸素欠損の生成を抑制することができる。その結果、電気的特性が向上され、信
頼性の高いトランジスタを実現できる。
次に、図４（Ｃ）に示すように、ゲート絶縁膜１０５、一対の電極１１３ａ、１１３ｂ
、酸化物半導体膜１１５、ゲート絶縁膜１１７およびゲート電極１１９上に、絶縁膜１２
１および絶縁膜１２３を順に積層形成する。こののち加熱処理を行うことが好ましい。
絶縁膜１２１および絶縁膜１２３は、スパッタリング法、ＣＶＤ法等を適宜用いること
ができる。
絶縁膜１２１および絶縁膜１２３として化学量論的組成を満たす酸素よりも多くの酸素
を含む酸化絶縁膜を形成する場合、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化絶縁膜は、ＣＶＤ法またはスパッタリング法等により形成することができる。また、
ＣＶＤ法またはスパッタリング法等により酸化絶縁膜を形成した後、イオン注入法、イオ
ンドーピング法、プラズマ処理などを用いて当該酸化絶縁膜に酸素を添加してもよい。
加熱処理は、絶縁膜１０４の成膜温度より低いことが好ましい。この結果、当該加熱処
理によって、絶縁膜１０４において窒素酸化物が形成されにくい。また、トランジスタの
バックチャネルにおけるキャリアトラップ量を低減することが可能である。加熱処理の温
度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上５００℃以下
、更に好ましくは３００℃以上４５０℃以下とする。
ここでは、絶縁膜１２１として、スパッタリング法により厚さ４０ｎｍの酸化アルミニ
ウム膜を形成し、絶縁膜１２３として、ＣＶＤ法により厚さ１５０ｎｍの酸化窒化シリコ
ン膜を形成する。また、酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
以上の工程により、酸化物半導体膜の局在準位密度が低減され、優れた電気特性を有す
るトランジスタを作製することができる。また、経時変化やストレス試験による電気特性
の変動の少ない、信頼性の高いトランジスタを作製することができる。
＜バンド構造＞
ここで、バンド構造について説明する。バンド構造は、理解を容易にするためゲート絶
縁膜１０５、酸化物半導体膜１０７、酸化物半導体膜１１１、酸化物半導体膜１１５およ
びゲート絶縁膜１１７の伝導帯下端のエネルギー（Ｅｃ）を示す。
図５（Ａ）、図５（Ｂ）に示すように、酸化物半導体膜１０７、酸化物半導体膜１１１
、酸化物半導体膜１１５において、伝導帯下端のエネルギーが連続的に変化する。これは
、酸化物半導体膜１０７、酸化物半導体膜１１１、酸化物半導体膜１１５を構成する元素
が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸
化物半導体膜１０７、酸化物半導体膜１１１、酸化物半導体膜１１５は組成が異なる膜の
積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続
接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸
（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界
面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないよ
うに積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エ
ネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅
してしまう。
なお、図５（Ａ）では、酸化物半導体膜１０７と酸化物半導体膜１１５のＥｃが同様で
ある場合について示したが、それぞれが異なっていてもよい。例えば、酸化物半導体膜１
０７よりも酸化物半導体膜１１５の伝導帯下端のエネルギー（Ｅｃ）が真空準位側である
場合、バンド構造の一部は、図５（Ｂ）のように示される。
図５（Ａ）、図５（Ｂ）より、酸化物半導体膜１１１がウェル（井戸）となり、トラン
ジスタ１００において、チャネルが酸化物半導体膜１１１に形成されることがわかる。な
お、酸化物半導体膜１０７、酸化物半導体膜１１１、酸化物半導体膜１１５は伝導帯下端
のエネルギーが連続的に変化するＵ字型の井戸構造のチャネルを埋め込みチャネルという
こともできる。
なお、酸化物半導体膜１０７および酸化物半導体膜１１５と、酸化シリコン膜などの絶
縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半
導体膜１０７および酸化物半導体膜１１５があることにより、酸化物半導体膜１１１と当
該トラップ準位とを遠ざけることができる。ただし、酸化物半導体膜１０７または酸化物
半導体膜１１５の伝導帯下端のエネルギーＥｃと、酸化物半導体膜１１１の伝導帯下端の
エネルギーＥｃとのエネルギー差が小さい場合、酸化物半導体膜１１１の電子が該エネル
ギーを越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準
位に捕獲されることで、絶縁膜界面にマイナスの固定電化が生じ、トランジスタのしきい
値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物半導体膜１０
７および酸化物半導体膜１１５の伝導帯下端のエネルギーＥｃと、酸化物半導体膜１１１
の伝導帯下端のエネルギーＥｃとの間にエネルギー差を設けることが必要となる。それぞ
れの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．２ｅＶ以上がより好ましい。
なお、酸化物半導体膜１０７、酸化物半導体膜１１１、酸化物半導体膜１１５には、結
晶部が含まれることが好ましい。特にｃ軸に配向した結晶を有する酸化物半導体膜を用い
ることでトランジスタに安定した電気特性を付与することができる。
また、図５（Ｂ）に示すようなバンド構造において、酸化物半導体膜１１５を設けず、
酸化物半導体膜１１１とゲート絶縁膜１１７の間にＩｎ−Ｇａ酸化物膜（たとえば、原子
数比がＩｎ：Ｇａ＝７：９３のＩｎ−Ｇａ酸化物膜）を設けてもよい。
酸化物半導体膜１１１として、酸化物半導体膜１０７および酸化物半導体膜１１５より
も電子親和力の大きい酸化物半導体を用いる。例えば、酸化物半導体膜１１１として、酸
化物半導体膜１０７および酸化物半導体膜１１５よりも電子親和力の０．０７ｅＶ以上１
．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．２ｅＶ
以上０．４ｅＶ以下大きい酸化物半導体を用いる。
本実施の形態に示すトランジスタは、酸化物半導体膜１１１を構成する金属元素を一種
以上含んでいる酸化物半導体膜１０７、１１５を有しているため、酸化物半導体膜１０７
と酸化物半導体膜１１１との界面、および酸化物半導体膜１１５と酸化物半導体膜１１１
との界面に界面準位が形成されにくくなる。よって酸化物半導体膜１０７、１１５を設け
ることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減する
ことができる。
また、ゲート絶縁膜１１７と酸化物半導体膜１１１との界面にチャネルが形成される場
合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。
しかしながら、本構成のトランジスタにおいては、酸化物半導体膜１１１を構成する金属
元素を一種以上含む酸化物半導体膜１１５を有しているため、酸化物半導体膜１１１と酸
化物半導体膜１１５との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効
果移動度を高くすることができる。
＜変形例１＞
図１に示すトランジスタ１００に含まれる酸化物半導体膜１１５およびゲート絶縁膜１
１７の形状の異なるトランジスタについて、図６を用いて説明する。
図６（Ａ）に示すトランジスタ１００ａは、酸化物半導体膜１１１および一対の電極１
１３ａ、１１３ｂに接する酸化物半導体膜１１５ａと、該酸化物半導体膜１１５ａに接す
るゲート絶縁膜１１７ａとを有する。また、ゲート絶縁膜１１７ａは、ゲート電極１１９
と接する。
トランジスタ１００ａに含まれる酸化物半導体膜１１５ａおよびゲート絶縁膜１１７ａ
の端部は、ゲート電極１１９より外側に位置する。
また、図６（Ｂ）に示すトランジスタ１００ｂは、酸化物半導体膜１１１および一対の
電極１１３ａ、１１３ｂに接する酸化物半導体膜１１５ｂと、該酸化物半導体膜１１５ｂ
に接するゲート絶縁膜１１７ｂとを有する。また、ゲート絶縁膜１１７ｂは、ゲート電極
１１９と接する。
トランジスタ１００ｂに含まれる酸化物半導体膜１１５ｂおよびゲート絶縁膜１１７ｂ
は分断されず、一対の電極１１３ａ、１１３ｂおよびゲート絶縁膜１０５を覆う。
また、図６（Ｃ）に示すトランジスタ１００ｃは、酸化物半導体膜１１１および一対の
電極１１３ａ、１１３ｂに接する酸化物半導体膜１１５ｃと、該酸化物半導体膜１１５ｃ
に接するゲート絶縁膜１１７ｂとを有する。また、ゲート絶縁膜１１７ｂは、ゲート電極
１１９と接する。
トランジスタ１００ｃに含まれる酸化物半導体膜１１５ｃの端部はゲート電極１１９よ
り外側に位置する。また、ゲート絶縁膜１１７ｂは分断されず、酸化物半導体膜１１５ｃ
、一対の電極１１３ａ、１１３ｂおよびゲート絶縁膜１０５を覆う。
酸化物半導体膜１１５ａ、１１５ｂ、１１５ｃは、酸化物半導体膜１１５と同じ材料を
適宜用いて形成することができる。ゲート絶縁膜１１７ａ、１１７ｂは、ゲート絶縁膜１
１７と同じ材料を適宜用いて形成することができる。
ここで、トランジスタ１００ａ、１００ｂ、１００ｃの作製方法について説明する。
はじめに、トランジスタ１００ａの作製方法を説明する。図３（Ａ）乃至図３（Ｄ）お
よび図４（Ａ）の工程を経て、基板１０１上にゲート電極１０３、ゲート絶縁膜１０５、
酸化物半導体膜１０７、酸化物半導体膜１１１、および一対の電極１１３ａ、１１３ｂを
形成する。
次に、ゲート絶縁膜１０５、酸化物半導体膜１１１、および一対の電極１１３ａ、１１
３ｂ上に酸化物半導体膜１１５ａとなる酸化物半導体膜を形成し、酸化物半導体膜１１５
ａとなる酸化物半導体膜上にゲート絶縁膜１１７ａとなる絶縁膜を形成する。次に、ゲー
ト絶縁膜１１７ａとなる絶縁膜上に、導電膜を形成する。次に、導電膜上にリソグラフィ
工程によりマスクを形成した後、該マスクを用いて導電膜をエッチングして、ゲート電極
１１９を形成する。こののち、マスクを除去する。
なお、当該エッチング工程において、一対の電極１１３ａ、１１３ｂが、ゲート絶縁膜
１１７ａとなる絶縁膜で覆われているため、一対の電極１１３ａ、１１３ｂの表面に電荷
が帯電しない。このため、ゲート電極１１９と一対の電極１１３ａ、１１３ｂとの間にお
いて静電破壊が生じにくく、歩留まりを高めることが可能である。
次に、ゲート電極１１９およびゲート絶縁膜１１７ａとなる絶縁膜上にリソグラフィ工
程によりマスクを形成した後、該マスクを用いて、酸化物半導体膜１１５ａとなる酸化物
半導体膜およびゲート絶縁膜１１７ａとなる絶縁膜をエッチングして、酸化物半導体膜１
１５ａおよびゲート絶縁膜１１７ａを形成する。
なお、当該エッチング工程において、ゲート電極１１９が、マスクで覆われているため
、ゲート電極１１９の表面に電荷が帯電しない。このため、酸化物半導体膜１１５ａおよ
びゲート絶縁膜１１７ａの形成と共に、一対の電極１１３ａ、１１３ｂが露出されても、
ゲート電極１１９と一対の電極１１３ａ、１１３ｂとの間において静電破壊が生じにくく
、歩留まりを高めることが可能である。
こののち、実施の形態１に示すトランジスタ１００と同様の工程を経ることで、トラン
ジスタ１００ａを作製することができる。
また、トランジスタ１００ｂは、図３（Ａ）乃至図３（Ｄ）および図４（Ａ）の工程を
経て、基板１０１上にゲート電極１０３、ゲート絶縁膜１０５、酸化物半導体膜１０７、
酸化物半導体膜１１１、および一対の電極１１３ａ、１１３ｂを形成する。
次に、ゲート絶縁膜１０５、酸化物半導体膜１１１、および一対の電極１１３ａ、１１
３ｂ上に酸化物半導体膜１１５ｂを形成し、酸化物半導体膜１１５ｂ上にゲート絶縁膜１
１７ｂを形成する。次に、ゲート絶縁膜１１７ｂ上に、ゲート電極１１９を形成する。
こののち、実施の形態１に示すトランジスタ１００と同様の工程を経ることで、トラン
ジスタ１００ｂを作製することができる。
また、トランジスタ１００ｃは、図３（Ａ）乃至図３（Ｄ）および図４（Ａ）の工程を
経て、基板１０１上にゲート電極１０３、ゲート絶縁膜１０５、酸化物半導体膜１０７、
酸化物半導体膜１１１、および一対の電極１１３ａ、１１３ｂを形成する。
次に、ゲート絶縁膜１０５、酸化物半導体膜１１１、および一対の電極１１３ａ、１１
３ｂ上に酸化物半導体膜１１５ｃとなる酸化物半導体膜を形成した後、酸化物半導体膜上
にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜をエッ
チングして、酸化物半導体膜１１５ｃを形成する。こののち、マスクを除去する。
次に、酸化物半導体膜１１５ｃ上にゲート絶縁膜１１７ｂを形成する。次に、ゲート絶
縁膜１１７ｂ上に、ゲート電極１１９を形成する。
こののち、実施の形態１に示すトランジスタ１００と同様の工程を経ることで、トラン
ジスタ１００ｃを作製することができる。
＜変形例２＞
図１に示すトランジスタ１００に含まれる一対の電極１１３ａ、１１３ｂの形状の異な
るトランジスタについて、図７を用いて説明する。
図７（Ａ）乃至図７（Ｄ）は、半導体装置が有するトランジスタ１００ｄの上面図およ
び断面図である。図７（Ａ）はトランジスタ１００ｄの上面図であり、図７（Ｂ）は、図
７（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図７（Ｃ）は、図７（Ａ）の一点鎖線Ｃ−
Ｄ間の断面図であり、図７（Ｄ）は、図７（Ａ）の一点鎖線Ｅ−Ｆ間の断面図である。
また、図７（Ｂ）は、トランジスタ１００ｄのチャネル長方向の断面図であり、図７（
Ｃ）は、トランジスタ１００ｄのチャネル幅方向の断面図であり、図７（Ｄ）は、トラン
ジスタ１００ｄのチャネル幅方向であって、且つ一対の電極および酸化物半導体膜が積層
する領域の断面図である。
なお、図７（Ａ）では、明瞭化のため、例えば、基板１０１、ゲート絶縁膜１０５、酸
化物半導体膜１０７、ゲート絶縁膜１１７、絶縁膜１２１、絶縁膜１２３などを省略して
いる。
図７に示すトランジスタ１００ｄは、酸化物半導体膜１０７および酸化物半導体膜１１
１の側面と接せず、酸化物半導体膜１１１の上面と接する一対の電極１１３ｃ、１１３ｄ
を有する。また、絶縁膜１２１および絶縁膜１２３に設けられた開口部１２５ａ、１２５
ｂにおいて、一対の電極１１３ｃ、１１３ｄと接するプラグ１２７ａ、１２７ｂを有する
。
図７（Ｄ）に示すように、チャネル幅方向において、酸化物半導体膜１０７、１１１の
側面は一対の電極１１３ｃ、１１３ｄと接していないため、ゲート電極１１９の電界が一
対の電極１１３ｃ、１１３ｄに遮蔽されない。この結果、酸化物半導体膜１０７、１１１
の側面におけるゲート電極１１９の電界の影響を高めることが可能である。この結果、サ
ブスレッショルド係数（以下、Ｓ値という。）が優れ、且つ電界効果移動度の高いトラン
ジスタとなる。なお、Ｓ値は、オン電流を一桁変化させるのに必要なゲート電圧であり、
Ｓ値が小さいほど、トランジスタ特性は優れている。
次に、図３および図８を用いてトランジスタ１００ｄの作製方法について説明する。こ
こでは、図７（Ａ）の一点破線Ａ−ＢおよびＣ−Ｄの断面図を用いて、トランジスタ１０
０ｄの作製方法を説明する。
図３（Ａ）乃至図３（Ｃ）の工程を経て、基板１０１上にゲート電極１０３、絶縁膜１
０４、酸化物半導体膜１０６ｂ、酸化物半導体膜１０９ａを形成する。次に、酸化物半導
体膜１０９ａ上に導電膜１１２を形成する（図８（Ａ）参照。）。
導電膜１１２は、実施の形態１に示す一対の電極１１３ａ、１１３ｂの形成方法を適宜
用いることができる。
次に、導電膜１１２上にリソグラフィ工程によりマスクを形成した後、該マスクを用い
て、酸化物半導体膜１０６ｂ、酸化物半導体膜１０９ａ、および導電膜１１２をエッチン
グして、酸化物半導体膜１０７、酸化物半導体膜１１０、および導電膜１１３を形成する
。なお、当該工程において、絶縁膜１０４の一部もエッチングされ、ゲート絶縁膜１０５
が形成される（図８（Ｂ）参照。）。
エッチング工程において、レジストマスクは形状が変形するため、ハードマスクを設け
ず、レジストマスクのみでエッチングを行うと、酸化物半導体膜１０７および酸化物半導
体膜１１０の形状が変化してしまい、所望の形状と異なってしまう。電子ビーム露光、液
浸露光、ＥＵＶ露光などの細線加工において、このような問題が顕著に現れる。しかしな
がら、ここでは、酸化物半導体膜１０９ａ上に設けられた導電膜１１２が、ハードマスク
として機能するため、所望の形状の酸化物半導体膜１０７および酸化物半導体膜１１０を
得ることができる。
次に、導電膜１１３上にリソグラフィ工程によりマスクを形成した後、該マスクを用い
て導電膜１１３をエッチングして、一対の電極１１３ｃ、１１３ｄを形成する。なお、マ
スクとして、ポジ型のフォトレジストを用いることで、露光時間を短くすることが可能で
ある。なお、当該工程において、酸化物半導体膜１１０の一部がエッチングされ、凹部を
有してもよい。ここでは、凹部を有する酸化物半導体膜を酸化物半導体膜１１１と示す（
図８（Ｃ）参照。）。
こののち、図４（Ｂ）と同様の工程により、酸化物半導体膜１１５、ゲート絶縁膜１１
７、およびゲート電極１１９を形成することで、図７に示すトランジスタ１００ｄを作製
することができる。
なお、図９に示すように、一対の電極１１３ｃ、１１３ｄ上であって、且つトランジス
タのチャネル方向において酸化物半導体膜１０７および酸化物半導体膜１１１の側面に接
する一対の電極１１３ｇ、１１３ｈを有してもよい。なお、図９において、電極１１３ｇ
は電極１１３ｃと接し、電極１１３ｈは電極１１３ｄと接する。
＜変形例３＞
図１に示すトランジスタ１００に含まれる酸化物半導体膜１１１の形状の異なるトラン
ジスタについて、図１０を用いて説明する。
図１０（Ａ）乃至図１０（Ｃ）は、半導体装置が有するトランジスタ１００ｅの上面図
および断面図である。図１０（Ａ）はトランジスタ１００ｅの上面図であり、図１０（Ｂ
）は、図１０（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図１０（Ｃ）は、図１０（Ａ）
の一点鎖線Ｃ−Ｄ間の断面図である。
また、図１０（Ｂ）は、トランジスタ１００ｅのチャネル長方向の断面図であり、図１
０（Ｃ）は、トランジスタ１００ｅのチャネル幅方向の断面図である。
なお、図１０（Ａ）では、明瞭化のため、例えば、基板１０１、ゲート絶縁膜１０５、
酸化物半導体膜１０７、ゲート絶縁膜１１７、絶縁膜１２１、絶縁膜１２３などを省略し
ている。
図１０（Ｃ）に示すように、トランジスタ１００ｅは、チャネル幅方向において、断面
形状が略三角形または略台形である酸化物半導体膜１１１ａを有する。なお、ここでの略
三角形または略台形とは、酸化物半導体膜１１１ａにおいて、酸化物半導体膜１０７と接
する底面と、酸化物半導体膜１１５と接する側面のなす角度が０°より大きく８５°以下
、または３０°以上８０°以下である形状のことをいう。また、底面と反対側の面におい
て、角を有してもよく、または角丸状でもよい。または、底面と反対側において頂点を有
してもよい。
チャネル幅方向における断面形状が略矩形の酸化物半導体膜と比較すると、断面形状が
略三角形または略台形の酸化物半導体膜１１１ａの方が、頂部における断面積が小さい。
このため、ゲート絶縁膜１１７側において、高い電流密度の領域が低減する。この結果、
Ｓ値が優れると共に、オン電流が増加する。
断面形状が略三角形または略台形の酸化物半導体膜１１１の作製方法を説明する。図３
（Ｃ）に示す酸化物半導体膜１０９ａ上にリソグラフィ工程を用いてマスクを形成した後
、マスクを後退させながら酸化物半導体膜１０９ａをエッチングすることで、図１０（Ｃ
）に示すように、チャネル幅方向において断面形状が略三角形または略台形である酸化物
半導体膜を形成することができる。
＜変形例４＞
図１に示すトランジスタ１００に含まれるゲート電極の形状の異なるトランジスタにつ
いて、図１１を用いて説明する。
図１１（Ａ）乃至図１１（Ｃ）は、半導体装置が有するトランジスタ１００ｊの上面図
および断面図である。図１１（Ａ）はトランジスタ１００ｊの上面図であり、図１１（Ｂ
）は、図１１（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図１１（Ｃ）は、図１１（Ａ）
の一点鎖線Ｃ−Ｄ間の断面図である。
また、図１１（Ｂ）は、トランジスタ１００ｊのチャネル長方向の断面図であり、図１
１（Ｃ）は、トランジスタ１００ｊのチャネル幅方向の断面図である。
なお、図１１（Ａ）では、明瞭化のため、例えば、基板１０１、ゲート絶縁膜１０５、
酸化物半導体膜１０７、ゲート絶縁膜１１７、絶縁膜１２１、絶縁膜１２３などを省略し
ている。
図１１（Ａ）および図１１（Ｂ）に示すように、トランジスタ１００ｊは、チャネル長
方向において、一対の電極１１３ａ、１１３ｂと、ゲート電極１１９ａとが重ならないこ
と特徴とする。この結果、一対の電極１１３ａ、１１３ｂと、ゲート電極１１９ａとの間
の寄生容量を低減することが可能であり、トランジスタのオン電流を増大させることがで
きる。
なお、ゲート電極１１９ａを形成した後、ゲート電極１１９ａおよび一対の電極１１３
ａ、１１３ｂをマスクとして、酸化物半導体膜１１１に不純物を添加して、不純物領域１
１１ｅ、１１１ｆを形成することが好ましい。この結果、トランジスタのオン電流を増大
させることが可能である。なお、酸化物半導体膜１１１に添加する不純物としては、水素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ホウ素、窒素、リン、または砒
素がある。
＜変形例５＞
図１に示すトランジスタ１００の変形例について、図４３を用いて説明する。
トランジスタは、酸化物半導体膜１０７及び酸化物半導体膜１１１と、一対の電極１１
３ａ、１１３ｂのと間に、低抵抗領域１３３ａ、１３３ｂを有してもよい。低抵抗領域１
３３ａ、１３３ｂは、ゲート電極１０３で列挙した透光性を有する導電性材料を用いて形
成することができる。または、低抵抗領域１３３ａ、１３３ｂは、酸化物半導体膜１０７
及び酸化物半導体膜１１１の表面に水素または窒素を添加することで形成することができ
る。
酸化物半導体膜１０７及び酸化物半導体膜１１１と、一対の電極１１３ａ、１１３ｂと
の間に、低抵抗領域１３３ａ、１３３ｂを設けることで、酸化物半導体膜１０７及び酸化
物半導体膜１１１と、一対の電極１１３ａ、１１３ｂと間の接触抵抗を低減することが可
能である。この結果、トランジスタのオン電流を増大させることができる。
＜変形例６＞
トランジスタに含まれる一対の電極の変形例について、図４４を用いて説明する。ここ
では、図１（Ｂ）において、破線で囲まれた領域の拡大図を図４４に示す。
一対の電極１１３ａ、１１３ｂは、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、
Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）、以下単にＣｕ−Ｘ合金膜として記す。）を少なくとも
含むことが好ましく、例えば、Ｃｕ−Ｘ合金膜の単層構造、またはＣｕ−Ｘ合金膜を含む
積層構造とすることで、一対の電極の抵抗値を低減することが可能である。ここでは、電
極の一例として、電極１１３ａを用いて説明する。
図４４（Ａ）に示す電極１１３ａは、Ｃｕ−Ｘ合金膜１３４と、Ｃｕ−Ｘ合金膜１３４
の表面に形成される被覆膜１３５とが積層されている。被覆膜１３５としては、Ｃｕ−Ｘ
合金膜中のＸと、酸化物半導体膜１１１、１１５または絶縁膜１２１に含まれる元素とが
反応して形成されるＸを含む化合物である。Ｘを含む化合物としては、Ｘを含む酸化物、
Ｘを含む窒化物、Ｘを含む珪化物、Ｘを含む炭化物等がある。Ｘを含む酸化物の一例とし
ては、Ｘの酸化物、Ｉｎ−Ｘ酸化物、Ｇａ−Ｘ酸化物、Ｉｎ−Ｇａ−Ｘ酸化物、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｘ酸化物等がある。該被覆膜１３５が形成されることで、被覆膜１３５がブロ
ッキング膜となり、Ｃｕ−Ｘ合金膜中のＣｕが、酸化物半導体膜１１１、１１５または絶
縁膜１２１に入り込むのを抑制することができる。
なお、Ｃｕ−Ｘ合金膜１３４の一例として、Ｃｕ−Ｍｎ合金膜を用いることで、酸化物
半導体膜１１１、１１５または絶縁膜１２１と、電極１１３ａとの密着性を高めることが
可能となる。また、Ｃｕ−Ｍｎ合金膜を用いることで、電極１１３ａは、酸化物半導体膜
１１１、１１５と良好なオーミックコンタクトを取ることが可能となる。
具体的には、Ｃｕ−Ｘ合金膜１３４としてＣｕ−Ｍｎ合金膜を形成後、例えば、１５０
℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下の熱処理することで、酸化物
半導体膜１１１、１１５及び絶縁膜１２１とＣｕ−Ｘ合金膜１３４との界面にＣｕ−Ｍｎ
合金膜中のＭｎが偏析し、被覆膜１３５が形成される場合がある。被覆膜１３５としては
、偏析したＭｎが酸化されたＭｎ酸化物、または、偏析したＭｎが酸化物半導体膜１１１
、１１５中の構成元素と反応して形成された、Ｉｎ−Ｍｎ酸化物、Ｇａ−Ｍｎ酸化物、Ｉ
ｎ−Ｇａ−Ｍｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ−Ｍｎ酸化物等がある。被覆膜１３５によって
、酸化物半導体膜１１１、１１５と電極１１３ａとの密着性が向上する。また、上記Ｃｕ
−Ｍｎ合金膜中のＭｎの偏析に伴い、Ｃｕ−Ｍｎ合金膜の一部が純Ｃｕ膜となることで、
導電率の高い電極１１３ａを得ることができる。
図４４（Ｂ）に示す電極１１３ａは、導電膜１３６と、Ｃｕ−Ｘ合金膜１３７と、被覆
膜１３８とが、順に積層されている。導電膜１３６は、タングステン、チタン等の単体ま
たは合金を用いて形成することができる。Ｃｕ−Ｘ合金膜１３７及び被覆膜１３８は、図
４４（Ａ）に示すＣｕ−Ｘ合金膜１３４及び被覆膜１３５と同様の材料をそれぞれ用いて
形成することができる。導電膜１３６を用いることで、Ｃｕ−Ｘ膜に含まれるＣｕが酸化
物半導体膜１１１、１１５に拡散するのを防ぐことが可能である。
本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成お
よび方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる方法で、酸化物半導体膜に含まれる酸素欠損
を低減する方法について、説明する。ここでは、一対の電極１１３ａ、１１３ｂ上の酸化
物半導体膜に酸素を添加する点が実施の形態１と異なる。
図１２（Ａ）に示すように、基板１０１上にゲート電極１０３を形成し、ゲート電極１
０３上に絶縁膜１０４を形成する。次に、絶縁膜１０４上に酸化物半導体膜１０６を形成
し、酸化物半導体膜１０６上に酸化物半導体膜１０９を形成する。
次に、酸化物半導体膜１０９上にリソグラフィ工程によりマスクを形成し、該マスクを
用いて絶縁膜１０４、酸化物半導体膜１０６、および酸化物半導体膜１０９のそれぞれ一
部をエッチングして、図１２（Ｂ）に示すように、ゲート絶縁膜１０５、酸化物半導体膜
１０７、および酸化物半導体膜１１０ａを形成する。
次に、加熱処理を行って、酸化物半導体膜１０９に含まれる水、水素等を脱離させても
よい。なお、当該加熱処理を行わず、のちの工程で行われる加熱処理において、酸化物半
導体膜１０９に含まれる水、水素等を脱離させてもよい。
次に、酸化物半導体膜１１０ａ上に一対の電極１１３ａ、１１３ｂを形成する。なお、
一対の電極１１３ａ、１１３ｂを形成した後、エッチング残渣を除去するため、洗浄処理
をすることが好ましい。この洗浄処理を行うことで、一対の電極１１３ａ、１１３ｂの短
絡を抑制することができる。洗浄処理により、一部がエッチングされた酸化物半導体膜１
１１ｂが形成される（図１２（Ｃ）参照。）。
次に、図１２（Ｄ）に示すように、ゲート絶縁膜１０５、酸化物半導体膜１１１ｂ、お
よび一対の電極１１３ａ、１１３ｂ上に酸化物半導体膜１１４を形成する。次に、酸化物
半導体膜１１４に酸素１０８を添加する。
酸化物半導体膜１１４に添加する酸素１０８として、酸素ラジカル、酸素原子、酸素原
子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸化物半導体膜１１４に
酸素１０８を添加する方法としては、イオンドーピング法、イオン注入法等がある。
酸化物半導体膜１１４に酸素を添加する場合、酸化物半導体膜１１４に酸素原子イオン
の濃度プロファイルのピークが位置するような条件を用いて、酸化物半導体膜１１４に酸
素を添加することが好ましい。なお、酸化物半導体膜１１４の膜厚が薄い場合、酸化物半
導体膜１１１ｂに酸素が添加される場合もあるが、酸化物半導体膜１１４に酸素原子イオ
ンの濃度プロファイルのピークが位置するような条件を用いることで、酸化物半導体膜１
１１ｂへのダメージを低減することが可能である。即ち、酸化物半導体膜１１１ｂの欠陥
量を低減することができ、トランジスタの電気特性の変動を抑制することが可能である。
さらには、絶縁膜１０４および酸化物半導体膜１０６界面における酸素原子の添加量が、
１×１０２１ａｔｏｍｓ／ｃｍ３未満、または１×１０２０ａｔｏｍｓ／ｃｍ３未満、ま
たは１×１０１９ａｔｏｍｓ／ｃｍ３未満となるように、酸化物半導体膜１１４に酸素を
添加することで、後の加熱処理により酸化物半導体膜１１１ｂへのダメージを低減するこ
とが可能であり、トランジスタの電気特性の変動を抑制することができる。
なお、酸素１０８を添加する方法としてイオン注入法を用いる場合、酸化物半導体膜１
１４に添加する酸素１０８として、酸素分子イオンを用いると酸化物半導体膜１１４への
ダメージを低減することが可能である。
または、酸素を有する雰囲気で発生させたプラズマに酸化物半導体膜１１４を曝すプラ
ズマ処理により酸化物半導体膜１１４に酸素を添加してもよい。
以上の工程により、図１３（Ａ）に示す酸素が添加された酸化物半導体膜１１４ａを形
成することができる。
次に、加熱処理を行って、酸素が添加された酸化物半導体膜１１４ａに含まれる酸素の
一部を酸化物半導体膜１１１ｂに移動させ、酸化物半導体膜１１１ｂの酸素欠損を低減さ
せることができる。該酸化物半導体膜を図１３（Ｂ）において酸化物半導体膜１１１ｃと
示す。また、酸素が添加された酸化物半導体膜１１４ａの酸素欠損を低減させることがで
きる。該酸化物半導体膜を図１３（Ｂ）において酸化物半導体膜１１４ｂと示す。
以上の工程により、酸化物半導体膜の酸素欠損を低減することができる。また、局在準
位密度が低減された酸化物半導体膜を形成することができる。
こののち、実施の形態１と同様に、酸化物半導体膜１１４ｂの一部をエッチングするこ
とで、酸化物半導体膜１１５ｄを形成することができる。また、ゲート絶縁膜１１７およ
びゲート電極１１９を形成することができる。また、絶縁膜１２１および絶縁膜１２３を
形成することができる（図１３（Ｃ）参照。）。
以上の工程により、酸化物半導体膜の局在準位密度が低減され、優れた電気特性を有す
るトランジスタを作製することができる。また、経時変化やストレス試験による電気特性
の変動の少ない、信頼性の高いトランジスタを作製することができる。
＜変形例１＞
実施の形態２と異なる方法で酸化物半導体膜１１４に酸素を添加する方法について、図
１４を用いて説明する。
実施の形態２と同様に、基板１０１上に、ゲート電極１０３、ゲート絶縁膜１０５、酸
化物半導体膜１０７、酸化物半導体膜１１１ｂ、一対の電極１１３ａ、１１３ｂ、および
酸化物半導体膜１１４を形成する。次に、酸化物半導体膜１１４上に絶縁膜１１６を形成
する。次に、絶縁膜１１６を介して酸化物半導体膜１１４に酸素１０８を添加する（図１
４（Ａ）参照。）
または、酸素を有する雰囲気で発生させたプラズマに絶縁膜１１６を曝すプラズマ処理
により、絶縁膜１１６を介して酸化物半導体膜１１４に酸素を添加してもよい。
以上の工程により、図１４（Ｂ）に示す酸素が添加された酸化物半導体膜１１４ａおよ
び酸素が添加された絶縁膜１１６ａを形成することができる。
次に、加熱処理を行って、酸素が添加された酸化物半導体膜１１４ａおよび酸素が添加
された絶縁膜１１６ａに含まれる酸素の一部を酸化物半導体膜１１１ｂに移動させ、酸化
物半導体膜１１１ｂの酸素欠損を低減させることができる。該酸化物半導体膜を図１４（
Ｃ）において酸化物半導体膜１１１ｃと示す。また、酸素が添加された酸化物半導体膜１
１４ａの酸素欠損を低減させることができる。該酸化物半導体膜を図１４（Ｃ）において
酸化物半導体膜１１４ｂと示す。また、酸素が添加された絶縁膜１１６ａの欠陥を低減す
ることができる。該絶縁膜を図１４（Ｃ）において絶縁膜１１６ｂと示す。
以上の工程により、酸化物半導体膜の酸素欠損を低減することができる。また、局在準
位密度が低減された酸化物半導体膜を形成することができる。
こののち、実施の形態１と同様に、酸化物半導体膜１１４ｂの一部をエッチングするこ
とで、酸化物半導体膜１１５ａを形成することができる。また、絶縁膜１１６ｂの一部を
エッチングすることで、ゲート絶縁膜１１７を形成することができる。また、ゲート電極
１１９を形成することができる。また、絶縁膜１２１および絶縁膜１２３を形成すること
ができる。
以上の工程により、酸化物半導体膜の局在準位密度が低減され、優れた電気特性を有す
るトランジスタを作製することができる。また、経時変化やストレス試験による電気特性
の変動の少ない、信頼性の高いトランジスタを作製することができる。
本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成お
よび方法などと適宜組み合わせて用いることができる。
（実施の形態３）
図１に示すトランジスタ１００と比較して、酸化物半導体膜の積層構造の異なるトラン
ジスタについて、図１５を用いて説明する。
図１５（Ａ）に示すトランジスタ１００ｆは、図１（Ｂ）に示すトランジスタ１００と
比較して、酸化物半導体膜１１５を有さない点が異なる。すなわち、トランジスタ１００
ｆは、酸化物半導体膜１１１および一対の電極１１３ａ、１１３ｂ、並びにゲート電極１
１９と接するゲート絶縁膜１１７を有することを特徴とする。
なお、図１５（Ａ）に示すトランジスタ１００ｆの作製方法において、実施の形態１に
示す酸化物半導体膜１１１の作製方法を適宜用いることができる。
図１５（Ｂ）に示すトランジスタ１００ｇは、図１（Ｂ）に示すトランジスタ１００と
比較して、酸化物半導体膜１０７を有さない点が異なる。すなわち、トランジスタ１００
ｇは、ゲート電極１０３および酸化物半導体膜１１１と接するゲート絶縁膜１０５を有す
ることを特徴とする。
なお、図１５（Ｂ）に示すトランジスタ１００ｇの作製方法において、実施の形態２に
示す酸化物半導体膜１１１の作製方法を適宜用いることができる。
図１５（Ｃ）に示すトランジスタ１００ｈは、図１（Ｂ）に示すトランジスタ１００と
比較して、酸化物半導体膜１１５ｅが、酸化物半導体膜１１１および一対の電極１１３ａ
、１１３ｂの間に有する点が異なる。すなわち、トランジスタ１００ｈは、酸化物半導体
膜１１１、一対の電極１１３ａ、１１３ｂ、およびゲート絶縁膜１１７と接する酸化物半
導体膜１１５ｅを有し、該酸化物半導体膜１１５ｅは酸化物半導体膜１１１および一対の
電極１１３ａ、１１３ｂの間に設けられることを特徴とする。
なお、図１５（Ｃ）に示すトランジスタ１００ｈの作製方法において、実施の形態１ま
たは／および実施の形態２に示す酸化物半導体膜１１１の作製方法を適宜用いることがで
きる。
本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成お
よび方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、トランジスタに含まれる酸化物半導体膜、及び該酸化物半導体膜に
接する酸化物絶縁膜に含まれる欠陥と、トランジスタ特性の劣化について説明する。
＜１．ＮＯｘ＞
＜１． はじめに、酸化物半導体膜に接する酸化物絶縁膜に含まれる窒素酸化物（以下、
ＮＯｘと表記する（ｘ＝０以上２以下、好ましくは１以上２以下））について説明する。
＜１−１． 酸化物絶縁膜中のＮＯｘの遷移レベルについて＞
はじめに、固体中の点欠陥の遷移レベルを用いて説明する。遷移レベルとは、ギャップ
内に準位を形成する不純物あるいは欠陥（以下、欠陥Ｄと記す。）の荷電状態を説明する
概念であり、欠陥の形成エネルギーから算出される。すなわち、遷移レベルは、ドナー準
位やアクセプター準位と類似の概念である。
欠陥Ｄの荷電状態の形成エネルギーと遷移レベルの関係について説明する。欠陥Ｄは荷
電状態によって形成エネルギーが異なり、フェルミエネルギーにも依存する。欠陥が電子
を１つ放出した状態をＤ＋と示し、電子を１つ捕獲した状態をＤ−と示し、電子の移動の
ない状態を、Ｄ０と示す。
欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの形成エネルギーと遷移レベルの関係を図１６
（Ａ）に示す。また、図１６（Ｂ）に、欠陥Ｄが中性状態で電子が１個占有した軌道を有
する場合について、欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの電子配置を示す。
図１６（Ａ）において、点線は欠陥Ｄ＋の形成エネルギー、実線は欠陥Ｄ０の形成エネ
ルギー、破線は欠陥Ｄ−の形成エネルギーを示す。遷移レベルは、欠陥Ｄの異なる荷電状
態の形成エネルギーが等しくなるフェルミ準位の位置を表す。欠陥Ｄ＋と欠陥Ｄ０との形
成エネルギーが等しくなるフェルミ準位の位置（即ち、点線と実線の交点の位置）をε（
＋／０）と表し、欠陥Ｄ０と欠陥Ｄ−との形成エネルギーが等しくなるフェルミ準位の位
置（即ち、実線と破線の交点の位置）をε（０／−）と表す。
次に、フェルミ準位を変化させたときの欠陥のエネルギー的に安定な荷電状態の変遷の
概念図を図１７に示す。図１７において、二点破線はフェルミ準位を表す。また、図１７
左図において、（１）、（２）、（３）それぞれをフェルミ準位とした場合のバンド図を
図１７右図に示す。
固体の遷移レベルを知ることで、フェルミ準位をパラメータとしたときに、それぞれの
フェルミ準位で欠陥がどのような荷電状態でエネルギー的に安定かを定性的に把握するこ
とができる。
次に、酸化物半導体膜に接する酸化物絶縁膜の代表例として酸化窒化シリコン（ＳｉＯ
Ｎ）を用い、酸化窒化シリコン中の欠陥準位と、該欠陥準位に起因するＥＳＲシグナルに
ついて、計算による検証を行った。具体的には、酸化シリコン（ＳｉＯ２）中にＮＯ２、
Ｎ２Ｏ、ＮＯ、及びＮ原子を導入したモデルについて、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原
子の遷移レベルを調べることで、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原子がトランジスタの電
子トラップとなりうるのかどうかを検証した。
計算には、低温型石英（α−ｑｕａｒｔｚ）結晶構造のＳｉＯ２（ｃ−ＳｉＯ２）をモ
デルとして用いた。欠陥のないｃ−ＳｉＯ２の結晶モデルを図１８に示す。
まず、ｃ−ＳｉＯ２の単位格子を全ての軸方向に２倍した７２原子モデルに対し、格子
定数、各原子座標について構造最適化計算を行った。計算には、第一原理計算ソフトウェ
アＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａ
ｃｋａｇｅ）を用いた。また、内殻電子の効果はＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅ
ｄ Ｗａｖｅ（ＰＡＷ）法により計算し、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒ
ｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。計算条
件を以下に示す。
最適化後のｃ−ＳｉＯ２モデルのバンドギャップは、実験値である９．０ｅＶに近い８
．９７ｅＶであった。
続いて、上記ｃ−ＳｉＯ２モデルにおける、結晶構造内の空間（格子間）にＮＯ２、Ｎ
２Ｏ、ＮＯ、またはＮ原子を導入したそれぞれのモデルについて、構造の最適化計算を行
った。ここで、各モデルについて、モデル全体が＋１価である場合（電荷：＋１）、モデ
ル全体が電気的に中性（０価）である場合（電荷：中性）、及びモデル全体が−１価であ
る場合（電荷：−１）、の３通りについて、それぞれ最適化計算を行った。ただし、モデ
ル全体に課した電荷は、電子の基底状態ではそれぞれ、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原
子を含む欠陥に局在していることを確認した。
まず、ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルについて、最適化計算を
行った後の構造及びＮＯ２分子の構造パラメータを図１９に示す。なお、図１９において
、参考例として、気相状態におけるＮＯ２分子の構造パラメータも付記する。
一般に電気的に中性でない分子を分子イオンなどとよぶことが多いが、ここでは結晶格
子の内部に導入された分子を議論しているため、気相状態とは異なり分子の価数を定量す
ることは困難であることなどから、便宜上、電気的に中性でない分子についても分子とよ
ぶこととする。
図１９より、ＮＯ２分子を導入したとき、モデルの電荷が＋１の場合ではＮＯ２分子が
ほぼ直線状であり、モデルの電荷が中性、−１の順で、Ｏ−Ｎ−Ｏ結合角が小さくなる傾
向がみられた。このＮＯ２分子の構造変化は、気相中の孤立分子の電荷数を変えたときの
結合角の変化とほぼ同等であることから、仮定した電荷の殆どはＮＯ２分子が担っており
、またＳｉＯ２中のＮＯ２分子は、孤立分子に近い状態で存在していることが推察される
。
続いて、ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルについて、最適化計算
を行った後の構造と、Ｎ２Ｏ分子の構造パラメータを図２０に示す。なお、図２０におい
て、参考例として、気相状態におけるＮ２Ｏ分子の構造パラメータも付記する。
図２０より、モデルの電荷が＋１の場合と中性の場合とでは、Ｎ２Ｏ分子の構造はほぼ
同じ直線状の構造となった。一方、モデルの電荷が−１の場合では、Ｎ２Ｏ分子は折れ曲
がった構造であり、且つＮ−Ｏ間距離が他の２条件に比べて伸びている。これはＮ２Ｏ分
子のπ＊軌道であるＬＵＭＯ準位に電子が入ったためと考えられる。
次に、ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルについて、最適化計算を行
った後の構造と、ＮＯ分子の構造パラメータを図２１に示す。
図２１より、モデルの電荷が＋１の場合Ｎ−Ｏ間距離は短く、逆にモデルの電荷が−１
のときにはＮ−Ｏ間距離が長くなっている。これは、気相状態のＮＯ分子の電荷が＋１、
０、または−１のときに、Ｎ−Ｏ結合の結合次数がそれぞれ３．０、２．５、２．０であ
り、電荷が＋１のときに最も大きいことを反映していると推察される。このことから、Ｓ
ｉＯ２中のＮＯ分子は、孤立分子に近い状態で安定に存在すると推察される。
最後に、ｃ−ＳｉＯ２モデルの格子間にＮ原子を導入したモデルについて、最適化計算
を行った後の構造を図２２に示す。
図２２より、いずれの荷電状態でも、Ｎ原子は格子間に孤立原子として存在するよりも
、ＳｉＯ２中の原子と結合した方が、エネルギー的に安定であることが分かった。
続いて、各モデルに対して、遷移レベルの計算を行った。
ここで、構造中に欠陥Ｄを有するモデルにおける、電荷ｑの状態と電荷ｑ’の状態とを
遷移する遷移レベルε（ｑ／ｑ’）は、以下の数式１により算出することができる。
ここで、Ｅｔｏｔ（Ｄｑ）は電荷ｑの欠陥Ｄをもつモデルの全エネルギー、Ｅｔｏｔ（
ｂｕｌｋ）は欠陥のないモデルの全エネルギー、ｎｉは欠陥に寄与する原子ｉの個数、μ
ｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエ
ネルギー、ΔＶｑは静電ポテンシャルに関する補正項、Ｅｆはフェルミエネルギーである
。
上記式より得られた遷移レベルを記載したバンドダイアグラムを図２３に示す。なお、
酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ（１１１）と示す。）を用いた。ま
た、図２３には、上記４つのモデルのバンドダイアグラムに加え、ＩＧＺＯ（１１１）の
バンドダイアグラムも合わせて明示している。なお、図２３の数値の単位はｅＶである。
図２３において、各遷移レベルの値は、ＳｉＯ２の価電子帯上端を基準（０．０ｅＶ）
とした値を示している。なお、ここではＳｉＯ２の電子親和力として文献値を用いたが、
ＳｉＯ２とＩＧＺＯ（１１１）を接合した場合の各々のバンドの位置関係は、実際にはＳ
ｉＯ２の電子親和力の影響を受ける場合がある。
また、モデルの電荷が＋１の状態と０の状態を遷移する遷移レベルを（＋／０）と表記
し、モデルの電荷が０の状態と−１の状態を遷移する遷移レベルを（０／−）と表記する
。
図２３において、ＳｉＯ２内にＮＯ２分子を導入したモデルでは、ＩＧＺＯ（１１１）
のバンドギャップ内に相当する位置に（＋／０）及び（０／−）の２つの遷移レベルが存
在し、電子のトラップ・デトラップに関与する可能性があることを示唆する。また、Ｓｉ
Ｏ２にＮＯ分子を導入したモデル、及びＮ原子を導入したモデルでは、いずれもＩＧＺＯ
（１１１）のバンドギャップ内に相当する位置に（＋／０）の遷移レベルが存在する。一
方、ＳｉＯ２内にＮ２Ｏ分子を導入したモデルの遷移レベルは、いずれもＩＧＺＯ（１１
１）のバンドギャップよりも外側に存在し、フェルミ準位の位置に関わらず中性分子とし
て安定に存在することが推察される。
以上の結果から、トランジスタのしきい値電圧のプラスシフトの要因である電子のトラ
ップ・デトラップに関与する、窒素を含む格子間分子は、ＩＧＺＯ（１１１）のバンドギ
ャップ内の伝導帯よりの位置に遷移レベルを有する分子である。ここでは、ＩＧＺＯ（１
１１）のバンドギャップ内の伝導帯よりの位置に遷移レベルを有する分子は、ＮＯ２分子
またはＮＯ分子、若しくはその両方である可能性が高いことが強く示唆される。
＜１−２． ＥＳＲシグナルの検証＞
上記遷移レベルの計算結果を受け、以下ではＮＯ２分子のＥＳＲシグナルを計算にて求
めた。また、ここではＳｉＯ２内のＯ原子にＮ原子が置換したモデルについても同様の検
証を行った。
ここで、Ｎ原子は電子が７個、Ｏ原子は電子が８個存在するため、ＮＯ２分子は電子が
開殻構造となる。したがって、中性のＮＯ２分子は孤立電子を有するため、ＥＳＲで測定
することが可能である。また、ＳｉＯ２中のＯ原子にＮ原子が置換した場合、Ｎ原子の周
りにＳｉが２つしかない状況となり、Ｎはダングリングボンドを有するため、同様にＥＳ
Ｒで測定することが可能である。また、１４Ｎはその核スピンが１であるため、１４Ｎが
関与するＥＳＲシグナルのピークは３つにスプリットする。このとき、ＥＳＲシグナルの
スプリット幅は超微細結合定数である。
そこで、酸化物絶縁膜におけるＥＳＲシグナルが３つにスプリットする起源が、ＮＯ２
分子に起因するのか、またはＳｉＯ２内のＯ原子に置換したＮ原子を起因するのか、を計
算により検証した。なお、ＳｉＯ２の結晶構造をモデルとして用いた場合、計算量が膨大
となるため、ここでは図２４に示すような２種類のクラスタ構造のモデルを用い、これら
に関して構造最適化を行った後、ｇ値と超微細結合定数について計算した。図２４（Ａ）
は中性状態のＮＯ２分子のモデルであり、図２４（Ｂ）は、Ｓｉ−Ｎ−Ｓｉ結合を有する
クラスタモデルである。なお、図２４（Ｂ）に示すモデルでは、Ｓｉ原子の未結合手をＨ
原子で終端したクラスタモデルを用いた。
モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算
にはＡＤＦ（Ａｍｓｔｅｒｄａｍ Ｄｅｎｓｉｔｙ Ｆｕｎｃｔｉｏｎａｌ ｓｏｆｔｗ
ａｒｅ）を用いた。また、モデルの構造最適化ならびに構造最適化されたモデルのｇ値及
び超微細結合定数の計算共に、汎関数として”ＧＧＡ：ＢＰ”を、基底関数として”ＱＺ
４Ｐ”を、Ｃｏｒｅ Ｔｙｐｅとして”Ｎｏｎｅ”を用いた。また、ｇ値及び超微細結合
定数の計算時には、相対論効果として”Ｓｐｉｎ−Ｏｒｂｉｔ”を考慮し、ＥＳＲ／ＥＰ
Ｒの計算方法として、”ｇ ＆ Ａ−Ｔｅｎｓｏｒ（ｆｕｌｌ ＳＯ）”を選択した。計
算条件を以下に示す。
構造最適化の結果、まず、図２４（Ａ）に示すＮＯ２分子について、Ｎ−Ｏ結合長は０
．１２０５ｎｍ、Ｏ−Ｎ−Ｏ結合角は１３４．１°となった。これはＮＯ２分子について
の実験値である結合長０．１１９７ｎｍ、結合角１３４．３°と近い値となった。また、
図２４（Ｂ）に示すＳｉ−Ｎ−Ｓｉクラスタモデルについては、Ｓｉ−Ｎの結合長は０．
１７２ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角は１３８．３°となった。これは、第一原理計算によ
りＳｉＯ２結晶中のＯ原子にＮ原子を置換して構造最適化計算を行った後の構造における
、Ｓｉ−Ｎの結合長０．１７０ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角１３９．０°と同程度であっ
た。
計算したｇ値及び超微細結合定数の値を、以下に示す。
上述のように、超微細結合定数Ａは、ＥＳＲシグナルの間隔（ピークのスプリット幅と
もいう。）に対応する。表３より、ＮＯ２分子の超微細結合定数Ａの値は、平均値がほぼ
５ｍＴである。一方、Ｓｉ−Ｎ−Ｓｉクラスタモデルについては、超微細結合定数Ａのう
ちＡ＿ｘのみ正の値を取るが、その値は３ｍＴ程度である。なお、ｇ値と超微細結合定数
Ａから求めた、ＮＯ２及びＳｉ−Ｎ−ＳｉのＥＳＲスペクトルをそれぞれ図４５（Ａ）及
び図４５（Ｂ）に示す。
この結果から、ＸバンドのＥＳＲ測定において、３つのシグナルを有し、約５ｍＴの超
微細構造定数を有し、ｇ値が約２であるＥＳＲスペクトルは、ＳｉＯ２結晶中のＮＯ２分
子に起因するものである可能性が高い。なお、３つのシグナルにおいて、中央のシグナル
のｇ値が約２である。
＜１−３． トランジスタの劣化メカニズムの考察＞
以下では、上記の結果をもとに、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行った
ときの、トランジスタのしきい値電圧がプラスシフトする現象について、そのメカニズム
を考察する。
図２５を用いてメカニズムを考察する。図２５には、酸化窒化シリコン膜（ＳｉＯＮ膜
）酸化物半導体膜（ＯＳ）、ゲート絶縁膜（ＧＩ）、ゲート（ＧＥ）が順に積層された構
造を示す。ここでは、酸化物半導体膜（ＯＳ）のバックチャネル側である酸化窒化シリコ
ン膜ＳｉＯＮに、窒素酸化物が含まれる場合について説明する。
まず、トランジスタにプラスゲートＢＴストレス試験（＋ＧＢＴ）を行うと、酸化物半
導体膜ＯＳのゲート絶縁膜ＧＩ側及び酸化窒化シリコン膜ＳｉＯＮ側の電子密度は大きく
なる。なお、酸化物半導体膜ＯＳの酸化窒化シリコン膜ＳｉＯＮ側は、ゲート絶縁膜ＧＩ
側と比較して電子密度が小さい。酸化窒化シリコン膜ＳｉＯＮに含まれるＮＯ２分子また
はＮＯ分子が、ゲート絶縁膜ＧＩ及び酸化物半導体膜ＯＳの界面、並びに酸化物半導体膜
ＯＳと酸化窒化シリコン膜ＳｉＯＮの界面に拡散すると、プラスゲートＢＴストレス試験
（＋ＧＢＴ）によって誘起されたゲート絶縁膜ＧＩ側及びバックチャネル側の電子をトラ
ップする。その結果、トラップされた電子が、ゲート絶縁膜ＧＩ及び酸化物半導体膜ＯＳ
の界面、並びに酸化物半導体膜ＯＳ及び酸化窒化シリコン膜ＳｉＯＮの界面近傍に留まる
ため、トランジスタのしきい値電圧がプラス方向にシフトする。
すなわち、酸化物半導体膜と接する酸化窒化シリコン膜において、含有する窒素酸化物
の濃度が低いほどトランジスタのしきい値電圧の変動を抑制することができる。ここで、
酸化物半導体膜と接する酸化窒化シリコン膜としては、バックチャネル側に接する保護膜
、及びゲート絶縁膜などがある。窒素酸化物の含有量が極めて低い酸化窒化シリコン膜を
、酸化物半導体膜と接して設けることにより、極めて信頼性の高いトランジスタを実現す
ることができる。
（実施の形態５）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌ
ｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４７（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行う
ことができる。
図４７（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４７（Ｂ）に示す
。図４７（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図４７（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４７（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図４７（Ｂ）および図４７（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレッ
トとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。
したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともでき
る。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒ
ｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図４７（Ｄ）参照。）。図４７（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図４７（Ｄ）に示す領域５１６１に相当する。
また、図４８（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図４８（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４８（Ｂ）、図４８（Ｃ）および
図４８（Ｄ）に示す。図４８（Ｂ）、図４８（Ｃ）および図４８（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−Ｏ
Ｓに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４９（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図４９（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図４９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図５０（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５０（Ｂ）に示す。図５
０（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図５０（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図５０（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体
と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性
を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。な
お、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸
化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界
を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレット
と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと
呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図５１は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図５１より、ａ−ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図５１中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−Ｏ
ＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図５１中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳお
よびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成お
よび方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶
装置）の一例を、図面を用いて説明する。
図２６（Ａ）に半導体装置の断面図を示す。また、図２６（Ｂ）に半導体装置に含まれ
るメモリセル７６０の回路図を示す。
図２６（Ａ）および図２６（Ｂ）に示す半導体装置は、下部に基板７００を用いたトラ
ンジスタ７５０を有し、上部に酸化物半導体を用いたトランジスタ２００、および容量素
子２３０を有している。
基板７００としては、シリコンや炭化シリコンなどを用いた単結晶半導体基板または多
結晶半導体基板、シリコンゲルマニウムなどを用いた化合物半導体基板や、ＳＯＩ基板な
どを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容
易である。
本実施の形態では、基板７００としてｎ型の単結晶シリコン基板を用いる例を示す。ト
ランジスタ７５０は、基板７００中にチャネルが形成されるトランジスタである。また、
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域やエクステンション領域として機能するｐ型不純物領域７５４、ソー
ス領域またはドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、
ゲート電極７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純
物領域７５４よりも高い。ゲート電極７５１の側面には側壁絶縁膜７５６が設けられてお
り、ゲート電極７５１および側壁絶縁膜７５６をマスクとして用いて、ｐ型不純物領域７
５４、ｐ型不純物領域７５５を自己整合法を用いて形成することができる。
また、トランジスタ７５０は、素子分離領域７８９により、基板７００に形成される他
のトランジスタと分離されている。また、ゲート電極７５１、側壁絶縁膜７５６の周囲に
、絶縁膜７９０と絶縁膜７９１が形成されている。
絶縁膜７９１上に、ゲート電極１０３、導電膜２０３、および導電膜２０４が形成され
る。なお、導電膜２０３は、トランジスタ７５０のゲート電極７５１と接続する。
ゲート電極１０３、導電膜２０３、および導電膜２０４の間に絶縁膜２０５が形成され
る。絶縁膜２０５は、実施の形態１に示すゲート絶縁膜１０５と同様の材料を適宜用いる
ことができる。
絶縁膜２０５上であって、ゲート電極１０３、導電膜２０３、および導電膜２０４それ
ぞれ一部を露出する絶縁膜２０６が形成される。
絶縁膜２０６として、水および水素をブロッキングする効果を有する絶縁膜を用いるこ
とで、基板７００および絶縁膜２０６の間に含まれる水および水素が、トランジスタ２０
０に含まれる酸化物半導体膜へ拡散することを防ぐことが可能である。絶縁膜２０６とし
ては、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化酸化シリコン、酸
化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ハフニウム
、酸化タンタルから選ばれた材料を用い、単層でまたは積層して形成することができる。
ゲート電極１０３、導電膜２０３、導電膜２０４、および絶縁膜２０６上にゲート絶縁
膜１０５が形成される。トランジスタ２００に含まれる一対の電極の一方の電極１１３ｈ
は、ゲート絶縁膜１０５に形成された開口を介して導電膜２０４と電気的に接続されてい
る。
絶縁膜７９１上に、ゲート電極１０３、ゲート絶縁膜１０５、一対の電極１１３ｇ、１
１３ｈ、ゲート電極１１９を有するトランジスタ２００が形成される。トランジスタ２０
０は、実施の形態１乃至実施の形態５に示すトランジスタを適宜用いることができる。こ
こでは、トランジスタ２００として、図９に示すトランジスタを示す。
絶縁膜１２１は、トランジスタ２００および絶縁膜２０６上に形成される。絶縁膜１２
１は、実施の形態１に示す絶縁膜１２１を適宜用いることができる。
絶縁膜１２１上に絶縁膜１２３が形成されている。絶縁膜１２３は、実施の形態１に示
した絶縁膜１２３と同様の材料および方法で形成することができる。また、絶縁膜１２３
および絶縁膜１２１に形成された開口にプラグ１２７ｂが形成されている。プラグ１２７
ｂは電極１１３ｈと電気的に接続している。
絶縁膜１２３およびプラグ１２７ｂ上に、平坦化絶縁膜として絶縁膜２１５が形成され
ている。絶縁膜２１５としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、ポ
リアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機
材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス
）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成
される絶縁膜を複数積層させることで、絶縁膜２１５を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ
−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばア
ルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有し
ていても良い。
絶縁膜２１５の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ
法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、印刷法
（スクリーン印刷、オフセット印刷等）などを用いればよい。絶縁膜２１５の焼成工程と
他の熱処理工程を兼ねることで、効率よく半導体装置を作製することが可能となる。
また、絶縁膜２１５は、実施の形態１に示した絶縁膜１２３と同様の材料および方法で
形成し、その後、絶縁膜２１５にＣＭＰ処理を施してもよい。
また、絶縁膜２１５上にプラグ２１６が形成され、絶縁膜２１５に形成された開口で、
プラグ１２７ｂと電気的に接続している。
ゲート電極７５１は、導電膜２０３と電気的に接続されている。また、トランジスタ７
５０が有するｐ型不純物領域７５５の一方は、トランジスタ７７０（図２６（Ｂ）参照。
）と電気的に接続され、ｐ型不純物領域７５５の他方は、配線ＳＬ（図２６（Ｂ）参照。
）と電気的に接続されている。また、電極１１３ｈは、配線ＢＬ（図２６（Ｂ）参照。）
と電気的に接続され、電極１１３ｇはノードＦＮ（図２６（Ｂ）参照。）と電気的に接続
され、ゲート電極１１９は配線ＷＷＬ（図２６（Ｂ）参照。）と電気的に接続され、ゲー
ト電極１０３は配線ＢＧＬ（図２６（Ｂ）参照。）と電気的に接続されている。
ここで、トランジスタ７５０のチャネル領域が形成される領域の半導体材料と、トラン
ジスタ２００のチャネル領域が形成される領域の半導体材料は、異なる禁制帯幅を持つ材
料とすることが望ましい。例えば、トランジスタ２００のチャネル領域が形成される領域
の半導体材料に酸化物半導体を用いる場合、トランジスタ７５０のチャネル領域が形成さ
れる領域の半導体材料に酸化物半導体以外の半導体材料を用いることが好ましい。例えば
、結晶性シリコンなどの、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化
物半導体を用いたトランジスタよりも高速動作が容易である。一方で、酸化物半導体を用
いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
例えば、トランジスタのチャネル領域が形成される領域の半導体材料に結晶性シリコン
を用いた場合、チャネル領域が形成される領域の半導体材料に酸化物半導体を用いたトラ
ンジスタよりも高速動作が可能となる。このため、当該トランジスタを読み出し用のトラ
ンジスタとして用いることで、情報の読み出しを高速に行うことができる。
なお、上記トランジスタは、いずれもｐチャネル型トランジスタであるものとして説明
するが、ｎチャネル型トランジスタを用いることができるのはいうまでもない。また、特
段の説明がない限り、半導体装置に用いられる材料や半導体装置の構造など、半導体装置
の具体的な構成をここで示すものに限定する必要はない。
トランジスタ２００は、チャネル領域が形成される領域の半導体材料に酸化物半導体を
用いたトランジスタである。トランジスタ２００は、オフ電流が小さいため、この特性を
用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッ
シュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装
置を実現することが可能となるため、消費電力を十分に低減することができる。
また、図２６（Ａ）に示すように、トランジスタ７５０を形成する基板上にトランジス
タ２００および容量素子２３０を形成することができるため、半導体装置の集積度を高め
ることができる。
図２６（Ｂ）にメモリセル７６０の回路図を示す。メモリセル７６０は、トランジスタ
２００、トランジスタ７５０、容量素子２３０、トランジスタ７７０を有する。
トランジスタ２００のチャネルが形成される領域は酸化物半導体膜を有している。した
がって、トランジスタ２００はオフ電流が極めて低い（オフ抵抗が極めて高い）という特
性を有する。トランジスタ２００はデータの書き込みの際にオンとなることから書き込み
トランジスタとも呼ばれる。トランジスタ２００はｎ型またはｐ型のトランジスタである
が、以下ではｎ型であるとして説明する。
トランジスタ２００は、デュアルゲート構造であり、一方ゲートは配線ＷＷＬに電気的
に接続される。配線ＷＷＬは書き込みワード線として機能することができる。また、他方
のゲートは配線ＢＧＬに電気的に接続される。なお、他方ゲートは、常に一定の電位に保
持される構造であってもよい。
トランジスタ２００のソースおよびドレインの一方は配線ＢＬに電気的に接続される。
配線ＢＬはビット線として機能することができる。
トランジスタ２００のソースおよびドレインの他方は容量素子２３０の一方の電極に電
気的に接続される。容量素子２３０の他方の電極は配線ＣＬに電気的に接続される。また
、トランジスタ２００のソースおよびドレインの他方はトランジスタ７５０のゲートに電
気的に接続される。
なお、配線ＣＬの電位を変動させることにより、トランジスタ７５０のゲート（ノード
ＦＮ）の電位が変動する。配線ＣＬは容量線とも呼ばれる。
トランジスタ７５０はｐ型のトランジスタである。トランジスタ７５０のチャネルが形
成される領域は酸化物半導体、シリコンなど、様々な材料を用いることができる。トラン
ジスタ７５０のソースおよびドレインの一方は、トランジスタ７７０のソースまたはドレ
インの一方に接続される。トランジスタ７５０のソースおよびドレインの他方は配線ＳＬ
に電気的に接続される。
トランジスタ７７０のソースおよびドレインの他方は配線ＢＬに電気的に接続される。
トランジスタ７７０のゲートは配線ＲＷＬに電気的に接続される。トランジスタ７７０は
、データの読み出しの際に、トランジスタ７５０と配線ＢＬとを導通させるためのもので
、選択トランジスタとも呼ばれる。
配線ＳＬはソース線または電源線として機能することができる。配線ＳＬは一定の電位
に保持されることが好ましい。ただし、電源の遮断投入の際に電位の変動があっても構わ
ない。
図２６（Ｂ）のメモリセル７６０において、データはノードＦＮの電位として保持され
る。トランジスタ２００のオフ抵抗が十分に高ければ、かなりの長期にわたってデータを
保持することができる。理論的には、データの保持期間は、ノードＦＮとその他のノード
との間のすべての容量（容量素子２３０を含む）と、ノードＦＮとその他のノードとのす
べての抵抗（トランジスタ２００のオフ抵抗を含む）とによって決定される。
例えば、容量が３０ｆＦ、抵抗が１×１０２２Ωであれば、時定数は９．５年であるの
で、１０年後には、ノードＦＮの電位（と基準となる電位との差）は当初の３５％程度ま
で低下している。このように電位が低下した場合でも、データの読み出しを誤らない読み
出し方法が求められる。
以下、図２７を用いて、メモリセル７６０へのデータの書き込み動作およびメモリセル
７６０からのデータの読み出し動作を説明する。なお、トランジスタ７５０、トランジス
タ７７０のしきい値は０未満かつ、−ＶＤＤより大きいものとする。
＜書き込み動作＞
データの書き込みは、トランジスタ２００をオンとした際に、ビット線である配線ＢＬ
の電位をデータに応じたものにすることでおこなわれる。基本的にはＤＲＡＭへのデータ
の書き込み方法と同様である。トランジスタ２００は、トランジスタ７５０やトランジス
タ７７０とはしきい値等が異なるので、ここでは、トランジスタ２００をオンとするとき
には、そのゲートの電位（配線ＷＷＬの電位）をＶＯＳ＿Ｈ、トランジスタ２００をオフ
とするときには、そのゲートの電位をＶＯＳ＿Ｌ、とする、なお、ＶＯＳ＿Ｌ＝ＧＮＤ（
＜ＶＤＤ）でもよい。
ここでは、データ”０”（二値のうちの一）を書き込むときには配線ＢＬの電位をＧＮ
Ｄ、データ”１”（二値のうちの他）を書き込むときには配線ＢＬの電位をＶＤＤとする
。図２７の時間Ｔ１で配線ＷＷＬの電位が上昇をはじめ、トランジスタ２００がオンとな
る。その結果、ノードＦＮの電位は、データに応じたものとなる。例えば、データ”０”
を書き込む場合は、ＧＮＤに、データ”１”を書き込む場合は、ＶＤＤになる。時間Ｔ２
に配線ＷＷＬの電位が低下しはじめ、トランジスタ２００がオフとなり、書き込みは終了
する。なお、トランジスタ２００がオフとなる際に、トランジスタ２００のゲート（およ
び配線ＷＷＬ）とノードＦＮとの間の容量結合によって、ノードＦＮの電位が若干降下す
る。
なお、書き込みの際、配線ＢＬと配線ＳＬの間に電流が流れないようなにすることが好
ましい。例えば、配線ＢＬと配線ＳＬの間の電位差をなくしてもよい。すなわち、配線Ｓ
Ｌの電位を配線ＢＬと同様、データに応じて変動させるとよい。
より効果的な方法は、配線ＲＷＬの電位をトランジスタ７７０がオフとなるような電位
とすることである。ここでは、配線ＢＬ、配線ＳＬの電位はＧＮＤ以上ＶＤＤ以下とする
。したがって、配線ＲＷＬの電位をＶＤＤとすれば、トランジスタ７７０がオフとなる。
なお、本実施の形態では配線ＳＬの電位は、スタンバイ期間以外は、ＶＤＤに維持される
とするが、その他の電位でもよい。
＜保持動作＞
データの保持の際には、トランジスタ２００をオフとする。図２７の時間Ｔ３から時間
Ｔ４が、電源が遮断された状態でのデータを保持している期間（スタンバイ期間）を示す
。なお、スタンバイ期間では、すべての配線の電位が同一（ここでは、ＧＮＤ）となる。
ここで、ノードＦＮの電位がＧＮＤより高かった場合には、ノードＦＮの電位は徐々に低
下する。
データ”０”が書き込まれていた場合には、ノードＦＮの電位はＧＮＤに近い値である
ので、変動は問題とならない。しかし、データ”１”が書き込まれていた場合には、当初
は、ＶＤＤに近い値であるが、時間の経過とともに低下する。電位の低下分をΔＶとする
。つまり、データ保持期間後のノードＦＮの電位（トランジスタ７５０のゲートの電位）
は（ＶＤＤ−ΔＶ）である。上記の条件では、保持の期間が１年程度であれば、電位の低
下は１０％程度であるが、１０年後だと、上記のように当初の３５％まで低下してしまう
。すなわち、ΔＶ＝０．６５×ＶＤＤ、である。ここでは、データ保持を保証する期間で
、ノードＦＮの電位がもっとも低下する場合には、（ＶＤＤ−ΔＶＭＡＸ）になるとする
。
＜読み出し動作＞
データを読み出す動作は、配線ＢＬと配線ＳＬの電位を異なるものとし、その後、トラ
ンジスタ７７０をオンとすることで、トランジスタ７５０のソースとドレイン間に電流が
流れるか否かで判断する。ノードＦＮの電位により、トランジスタ７５０の導通状態が異
なることで、書き込まれていたデータを判断できる。
具体的には、配線ＲＷＬの電位を適切な値（ここではＶＤＤ）としてトランジスタ７７
０をオフとし、また、配線ＳＬの電位はＶＤＤとする。配線ＢＬを適切な電位（ここでは
ＧＮＤ）にプリチャージしたのち、浮遊状態にする。そして、配線ＣＬの電位を適切な値
（ここではα、ただし、ＧＮＤ＜α＜ＶＤＤ）とする。
この直前まで、データ”０”が書き込まれていた場合には、ノードＦＮの電位はＧＮＤ
に近い値であるが、配線ＣＬの電位がＧＮＤからαに上昇したことにより、容量素子２３
０を介した容量結合により、電位はほぼαとなる。また、データ”１”が書き込まれてい
た場合には、ノードＦＮの電位はほぼ（ＶＤＤ−ΔＶ＋α−ＧＮＤ）となる。その後、時
間Ｔ５に、配線ＲＷＬの電位を適切な値（ここではＧＮＤ）としてトランジスタ７７０を
オンとする。
ここで、データが正しく読み出されるためには、データ”０”が書き込まれていた場合
には、トランジスタ７５０はオンであり、配線ＢＬの電位がＧＮＤからＶＤＤまで上昇す
ることが求められ、データ”１”が書き込まれていた場合には、オフであり、配線ＢＬの
電位がＧＮＤのままであることが求められる。
このためには、トランジスタ７５０のしきい値をＶｔｈとすると、α＜ＶＤＤ＋Ｖｔｈ
、ＶＤＤ−ΔＶ＋α−ＧＮＤ≧ＶＤＤ＋Ｖｔｈ、という２つの不等式を満たすことが求め
られる。すなわち、ＧＮＤ＋ΔＶ＋Ｖｔｈ≦ＧＮＤ＋ΔＶＭＡＸ＋Ｖｔｈ≦α＜ＶＤＤ＋
Ｖｔｈである。
例えば、ＶＤＤ＝＋１．８［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．５［Ｖ］、ΔＶ
ＭＡＸ＝１．２［Ｖ］とするとき、０．７［Ｖ］≦α＜１．３［Ｖ］とすればよい。ある
いは、ＶＤＤ＝＋０．９［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．４［Ｖ］、ΔＶＭＡ
Ｘ＝０．６［Ｖ］とするとき、０．２［Ｖ］≦α＜０．５［Ｖ］とすればよい。
なお、αは要求される範囲内の任意の値とできるが、ＶＤＤとＧＮＤの平均値（ＶＤＤ
／２、ともいう）、あるいは、ＶＤＤとＧＮＤの差をＮ等分したものとＧＮＤとの和（Ｖ
ＤＤ／Ｎ、ともいう、ただし、Ｎ＝３、４、５、・・）を用いてもよい。前者の例では、
ＶＤＤ／２は０．９［Ｖ］であり、後者の例では、ＶＤＤ／３は、０．３［Ｖ］である。
いずれも要求される数値範囲内にある。
このようにスタンバイ期間において、ノードＦＮの電位が、当初より６０％以上低下す
る場合（当初の電位の４０％以下である場合）には、読み出し時に配線ＣＬの電位を適度
に上昇させることにより、ノードＦＮの電位を上昇させることが好ましい。
なお、データ”１”のときに当初書き込んだ電位がＶＤＤであるのに、配線ＣＬに出力
される電位はＧＮＤである。このようにデータが反転されて出力されることに注意する必
要がある。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを用いることで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。
本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成お
よび方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
＜構成例＞
図２８（Ａ）は、本発明の一態様の表示装置の上面図であり、図２８（Ｂ）は、本発明
の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説
明するための回路図である。また、図２８（Ｃ）は、本発明の一態様の表示装置の画素に
有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図であ
る。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図２８（Ａ）に示す。表示装置の基
板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７
０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回
路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第
２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領
域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置
の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続
部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている
。
図２８（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、または歩留まりの向上を図ることができる。
＜液晶表示装置＞
また、画素の回路構成の一例を図２８（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の
画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの
画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動で
きるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電
極に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極またはドレイン電極７１４は、トランジスタ７１６とトランジスタ
７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の
形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶
表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極と、トランジスタ７１７と電気
的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極
は、分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限
定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極と対向電極とその間の液晶層とで構成され、
第２の液晶素子７１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、図２８（Ｂ）に示す画素回路は、これに限定されない。例えば、図２８（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回
路などを追加してもよい。
＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図２８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図２８（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の酸化物半導体
膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当
該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作に
ついて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、
ゲート電極が走査線７２６に接続され、第１の電極（ソース電極およびドレイン電極の一
方）が信号線７２５に接続され、第２の電極（ソース電極およびドレイン電極の他方）が
駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は
、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１の電極が電源線７
２７に接続され、第２の電極が発光素子７２４の第１の電極（画素電極）に接続されてい
る。発光素子７２４の第２の電極は共通電極７２８に相当する。共通電極７２８は、同一
基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示装置を提供することができる。
発光素子７２４の第２の電極（共通電極７２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧ
ＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のし
きい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７
２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子
７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向
しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をか
ける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し
、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させ
るために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする
。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し
、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図２８（Ｃ）に示す画素構成に限定されない。例えば、図２
８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは
論理回路などを追加してもよい。
図２８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または
様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例
としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子
、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色
ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液
晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマ
ディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を
用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイ
クロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・
モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表
示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチ
ューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的ま
たは磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を
有してもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある
。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ
（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕ
ｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素
子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透
過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶
ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子
を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディス
プレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が
、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、
全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電
極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消
費電力を低減することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、
図２９を用いて説明を行う。
図２９に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッ
テリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パ
ネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタ
ッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライ
トユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための
信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっ
ても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０
１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置を用いた電子機器の一例について
説明する。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装
置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセ
ッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶
された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テ
ープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話
子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチ
ンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機
、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の
高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、
エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類
乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、
懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。
さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット
、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が
挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機
により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として
、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ
）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装
軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用
カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇
宙探査機や惑星探査機、宇宙船などが挙げられる。
図３０（Ａ）は携帯型ゲーム機の一例であり、筐体９０１、筐体９０２、表示部９０３
、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラ
ス９０８等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０
３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定
されない。表示部９０３、９０４等に含まれるトランジスタに実施の形態１乃至実施の形
態４のトランジスタを用いることができる。また、図示されないＣＰＵ、記憶装置等に実
施の形態１乃至実施の形態４のトランジスタを用いることができる。
図３０（Ｂ）は携帯データ端末の一例であり、第１筐体９１１、第２筐体９１２、第１
表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示
部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設け
られている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続さ
れており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可
能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第
２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示
部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加
された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装
置にタッチパネルを設けることで付加することができる。または、位置入力装置としての
機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、
付加することができる。第１表示部９１３、第２表示部９１４等に含まれるトランジスタ
に実施の形態１乃至実施の形態４のトランジスタを用いることができる。また、図示され
ないＣＰＵ、記憶装置等に実施の形態１乃至実施の形態４のトランジスタを用いることが
できる。
図３０（Ｃ）はノート型パーソナルコンピュータの一例であり、筐体９２１、表示部９
２２、キーボード９２３、ポインティングデバイス９２４等を有する。表示部９２２等に
含まれるトランジスタに実施の形態１乃至実施の形態４のトランジスタを用いることがで
きる。また、図示されないＣＰＵ、記憶装置等に実施の形態１乃至実施の形態４のトラン
ジスタを用いることができる。
図３０（Ｄ）は電気冷凍冷蔵庫の一例であり、筐体９３１、冷蔵室用扉９３２、冷凍室
用扉９３３等を有する。図示されないＣＰＵ、記憶装置等に実施の形態１乃至実施の形態
４のトランジスタを用いることができる。
図３０（Ｅ）はビデオカメラの一例であり、第１筐体９４１、第２筐体９４２、表示部
９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およ
びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設
けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続
されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が
可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２
筐体９４２との間の角度にしたがって切り替える構成としてもよい。表示部９４３等に含
まれるトランジスタに実施の形態１乃至実施の形態４のトランジスタを用いることができ
る。また、図示されないＣＰＵ、記憶装置等に実施の形態１乃至実施の形態４のトランジ
スタを用いることができる。
図３０（Ｆ）は自動車の一例であり、車体９５１、車輪９５２、ダッシュボード９５３
、ライト９５４等を有する。図示されないＣＰＵ、記憶装置等に実施の形態１乃至実施の
形態４のトランジスタを用いることができる。
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、酸化物半導体膜に酸素イオンを注入した場合の、深さ方向における注入
した酸素濃度を計算し、その結果を示す。なお、本実施例では、酸素イオンが注入された
酸化物半導体膜として、図１に示す、ゲート絶縁膜１０５に接する酸化物半導体膜１０７
を想定している。
なお、計算には、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ Ｍａｔｔｅｒ
）を用いた。
計算に用いた試料は、シリコンウェハ上に、酸化シリコン膜および酸化物半導体膜が順
に積層された構造である。
酸化シリコン膜は、元素の原子数比がＳｉ：Ｏ＝１：２であり、膜厚を１００ｎｍ、密
度を２．２ｇ／ｃｍ３とした。酸化物半導体膜は、元素の原子数比がＩｎ：Ｇａ：Ｚｎ：
Ｏ＝１：３：４：１０のＩＧＺＯ膜であり、膜厚を２０ｎｍ、密度を５．９１ｇ／ｃｍ３
とした。また、イオン種としては、分子量が１６の酸素原子イオンを用い、ドーズ量を１
×１０１６ｉｏｎｓ／ｃｍ２とした。
イオン種を注入する際の加速電圧をそれぞれ、２．５ｋＶ、５ｋＶ、７．５ｋＶとして
計算した結果を図３１に示す。図３１において、酸化シリコン膜をＳｉＯ２と示し、酸化
物半導体膜をＩＧＺＯ（１３４）と示す。
図３１において、横軸は深さ方向、縦軸は酸素濃度を示す。また、実線は加速電圧を２
．５ｋＶとしたときの計算結果であり、破線は加速電圧を５ｋＶとしたときの計算結果で
あり、一点破線は加速電圧を７．５ｋＶとしたときの計算結果である。
この結果から、イオン種の加速電圧と酸化物半導体膜の膜厚を制御することで、酸化シ
リコン膜および酸化物半導体膜の界面における注入された酸素の濃度を制御することがで
きる。また、酸化シリコン膜における、酸素の注入量を制御することができる。
本実施例では、酸化物半導体膜に酸素イオンを注入した場合の、深さ方向における注入
した酸素濃度を計算し、その結果を示す。なお、本実施例では、酸素イオンが注入された
酸化物半導体膜として、図１に示す、ゲート絶縁膜１１７に接する酸化物半導体膜１１５
を想定している。
なお、計算には、ＴＲＩＭを用いた。
計算に用いた試料は、シリコンウェハ上に、酸化シリコン膜、第１の酸化物半導体膜、
第２の酸化物半導体膜、および第３の酸化物半導体膜が順に積層された構造である。
酸化シリコン膜は、元素の原子数比がＳｉ：Ｏ＝１：２であり、膜厚を１００ｎｍ、密
度を２．２ｇ／ｃｍ３とした。第１の酸化物半導体膜は、元素の原子数比がＩｎ：Ｇａ：
Ｚｎ：Ｏ＝１：３：４：１０のＩＧＺＯ膜であり、膜厚を２０ｎｍ、密度を５．９１ｇ／
ｃｍ３とした。第２の酸化物半導体膜は、元素の原子数比がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：
１：１：４のＩＧＺＯ膜であり、膜厚を１５ｎｍ、密度を６．２４ｇ／ｃｍ３とした。第
３の酸化物半導体膜は、元素の原子数比がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：３：２：８のＩＧ
ＺＯ膜であり、膜厚を５ｎｍ、密度を５．７１ｇ／ｃｍ３とした。また、イオン種として
は、分子量が１６の酸素原子イオンを用い、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２と
した。
イオン種を注入する際の加速電圧をそれぞれ、２．５ｋＶ、５ｋＶ、７．５ｋＶ、１０
ｋＶ、１５ｋＶとして計算した結果を図３２に示す。図３２において、酸化シリコン膜を
ＳｉＯ２と示し、第１の酸化物半導体膜をＩＧＺＯ（１３４）と示し、第２の酸化物半導
体膜をＩＧＺＯ（１１１）と示し、第３の酸化物半導体膜をＩＧＺＯ（１３２）と示す。
図３２において、横軸は深さ方向、縦軸は酸素濃度を示す。また、細実線は加速電圧を
２．５ｋＶとしたときの計算結果であり、細破線は加速電圧を５ｋＶとしたときの計算結
果であり、細一点破線は加速電圧を７．５ｋＶとしたときの計算結果であり、太実線は加
速電圧を１０ｋＶとしたときの計算結果であり、太破線は加速電圧を１５ｋＶとしたとき
の計算結果である。
この結果から、イオン種の加速電圧と酸化物半導体膜の膜厚を制御することで、酸化シ
リコン膜および酸化物半導体膜の界面における注入された酸素の濃度を制御することがで
きる。また、酸化シリコン膜における、酸素の注入量を制御することができる。
本実施例では、酸化物半導体膜に接する酸化物絶縁膜の欠陥量について測定し、その結
果を示す。
＜試料の作製方法＞
本実施例では、試料Ａ１および試料Ａ２をそれぞれ作製した。
＜試料Ａ１＞
図３３（Ａ）乃至図３３（Ｄ）を用いて、試料Ａ１の作製方法を説明する。
図３３（Ａ）に示すように、石英基板３０１上に、厚さ１００ｎｍの酸化シリコン膜３
０３を形成し、酸化シリコン膜３０３上に、厚さ４０ｎｍの第１のＩＧＺＯ膜３０５を形
成した。次に、第１のＩＧＺＯ膜３０５に酸素原子イオン３０６を注入した。この結果、
図３３（Ｂ）に示すように、酸素原子イオンが添加された第１のＩＧＺＯ膜３０５ａが形
成された。
ここでは、酸化シリコン膜３０３は、原料ガスとして、１ｓｃｃｍのシラン及び８００
ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を５００℃と
し、１５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
ここでは、第１のＩＧＺＯ膜３０５は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、流量１１％
の酸素（アルゴン希釈）をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を２００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
ここでは、加速電圧を５ｋＶとし、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２としたイ
オン注入法により、酸素原子イオン３０６を第１のＩＧＺＯ膜３０５に添加した。
次に、図３３（Ｃ）に示すように、酸素原子イオンが添加された第１のＩＧＺＯ膜３０
５ａ上に、厚さ５０ｎｍの第２のＩＧＺＯ膜３０７を形成した。
ここでは、第２のＩＧＺＯ膜３０７は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、アルゴンに
対して流量３３％の酸素をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を３００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
次に、図３３（Ｄ）に示すように、加熱処理を行った。この結果、第１のＩＧＺＯ膜３
０５ａに含まれる酸素の一部が第２のＩＧＺＯ膜３０７に拡散した。加熱後の第１のＩＧ
ＺＯ膜を図３３（Ｄ）において第１のＩＧＺＯ膜３０５ｂとし、加熱後の第２のＩＧＺＯ
膜を図３３（Ｄ）において第２のＩＧＺＯ膜３０７ａと示す。
ここでは、４５０℃窒素雰囲気において１時間加熱を行った後、４５０℃酸素雰囲気に
おいて、１時間加熱処理を行った。
以上の工程により、試料Ａ１を作製した。
＜試料Ａ２＞
図３３（Ｅ）乃至図３３（Ｉ）を用いて、試料Ａ２の作製方法を説明する。なお、試料
Ａ２は、試料Ａ１と比較して、基板の材料が異なる。また、酸化シリコン膜の成膜温度が
異なる。また、酸素原子イオンを酸化シリコン膜に添加することが異なる。
図３３（Ｅ）に示すように、シリコンウェハ３１１を加熱してシリコンウェハ３１１の
表面に厚さ１００ｎｍの酸化シリコン膜３１２を形成した。次に、酸化シリコン膜３１２
上に、厚さ３００ｎｍの酸化シリコン膜３１３を形成した。次に、酸化シリコン膜３１３
に酸素原子イオン３１６を注入した。この結果、図３３（Ｆ）に示すように、酸素原子イ
オンが添加された酸化シリコン膜３１３ａが形成された。
ここでは、水蒸気雰囲気において、９５０℃でシリコンウェハ３１１を加熱して、シリ
コンウェハ３１１の表面に、酸化シリコン膜３１２を形成した。
ここでは、酸化シリコン膜３１３は、原料ガスとして、２．３ｓｃｃｍのシラン及び８
００ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を４００
℃とし、５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
ここでは、加速電圧を６０ｋＶとし、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした
イオン注入法により、酸素原子イオン３１６を酸化シリコン膜３１３に添加した。
次に、図３３（Ｇ）に示すように、酸化シリコン膜３１３ａ上に、厚さ８０ｎｍの第１
のＩＧＺＯ膜３１５を形成した。次に、第１のＩＧＺＯ膜３１５上に厚さ１５ｎｍの第２
のＩＧＺＯ膜３１７を形成した。
ここでは、第１のＩＧＺＯ膜３１５は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、流量１１％
の酸素（アルゴン希釈）をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を２００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
ここでは、第２のＩＧＺＯ膜３１７は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、アルゴンに
対して流量３３％の酸素をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を３００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
次に、加熱処理を行った。この結果、酸化シリコン膜３１３ａに含まれる酸素の一部が
第１のＩＧＺＯ膜３１５及び第２のＩＧＺＯ膜３１７に拡散した。加熱後の酸化シリコン
膜を図３３（Ｈ）において酸化シリコン膜３１３ｂとし、加熱後の第１のＩＧＺＯ膜を図
３３（Ｈ）において第１のＩＧＺＯ膜３１５ａと示し、加熱後の第２のＩＧＺＯ膜を図３
３（Ｈ）において第２のＩＧＺＯ膜３１７ａと示す。
ここでは、４５０℃窒素雰囲気において１時間加熱を行った後、４５０℃酸素雰囲気に
おいて、１時間加熱処理を行った。
次に、図３３（Ｉ）に示すように、第１のＩＧＺＯ膜３１５ａ及び第２のＩＧＺＯ膜３
１７ａを除去した。
以上の工程により、試料Ａ２を作製した。
＜ＥＳＲ測定＞
試料Ａ１及び試料Ａ２についてＥＳＲ測定を行った。ここでは、下記の条件でＥＳＲ測
定を行った。試料Ａ１は測定温度を１０Ｋとし、９．４５ＧＨｚの高周波電力を０．０５
ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。試料Ａ２は測定温度を１０
０Ｋとし、９．１５ＧＨｚの高周波電力を４ｍＷとし、磁場の向きは作製した試料の膜表
面と平行とした。なお、測定温度が１００Ｋの際のＮＯｘに起因するシグナルのスピン密
度の検出下限は１．０×１０１７ｓｐｉｎｓ／ｃｍ３であった。スピン数が小さいほど膜
中欠損が少ないといえる。
図３４（Ａ）は、試料Ａ１の測定結果であり、図３４（Ｂ）は、試料Ａ２の測定である
。試料Ａ１において、スピン密度は検出下限未満であった。試料Ａ２では、ｇ値が２．０
３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２の
シグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観察された。こ
れらの３つのシグナルは、ＮＯｘに起因し、Ｎの核スピンによる超微細構造を有するシグ
ナルと理解される。また、ＮＯｘに起因するシグナルは、スピン種が異方性を有するため
非対称な波形である。試料Ａ２において、スピン密度は、５．５×１０１７ｓｐｉｎｓ／
ｃｍ３であった。
図３４より、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜において、
酸素原子イオンが添加され、加熱処理されることで、欠陥量が多い膜となることが分かっ
た。一方、酸化物半導体膜に酸素原子イオンが添加されることで、酸化物半導体膜の下地
膜としての機能を有する酸化シリコン膜は、欠陥量が少ない膜となることが分かった。
次に、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜の成膜温度と、欠
陥量の関係について、説明する。また、酸化物半導体膜の酸素原子イオンの添加の有無と
、酸化シリコン膜の欠陥量の関係について、説明する。
＜試料Ａ３＞
図３５（Ａ）及び図３５（Ｂ）を用いて、試料Ａ３の作製方法を説明する。
図３５（Ａ）に示すように、シリコンウェハ３２１を加熱してシリコンウェハ３２１の
表面に厚さ４００ｎｍの酸化シリコン膜３２２を形成した。次に、酸化シリコン膜３２２
上に、厚さ１００ｎｍの酸化シリコン膜３２３を形成した。次に酸化シリコン膜３２３上
に、厚さ２０ｎｍの第１のＩＧＺＯ膜３２５を形成した。次に、第１のＩＧＺＯ膜３２５
上に厚さ２０ｎｍの第２のＩＧＺＯ膜３２７を形成した。
ここでは、水蒸気雰囲気において、９５０℃でシリコンウェハ３２１を加熱して、シリ
コンウェハ３２１の表面に、酸化シリコン膜３２２を形成した。
ここでは、酸化シリコン膜３２３は、原料ガスとして、１ｓｃｃｍのシラン及び８００
ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を５００℃と
し、１５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
ここでは、第１のＩＧＺＯ膜３２５は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、流量１１％
の酸素（アルゴン希釈）をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を２００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
ここでは、第２のＩＧＺＯ膜３２７は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、アルゴンに
対して流量３３％の酸素をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を３００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
次に、加熱処理を行った。加熱後の第１のＩＧＺＯ膜を図３５（Ｂ）において第１のＩ
ＧＺＯ膜３２５ａとし、加熱後の第２のＩＧＺＯ膜を図３５（Ｂ）において第２のＩＧＺ
Ｏ膜３２７ａと示す。
ここでは、４５０℃窒素雰囲気において１時間加熱を行った後、４５０℃酸素雰囲気に
おいて、１時間加熱処理を行った。
以上の工程により、試料Ａ３を作製した。
＜試料Ａ４＞
試料Ａ４は、試料Ａ３と成膜温度が異なる条件を用いて、酸化シリコン膜３２３を形成
した。
ここでは、酸化シリコン膜３２３は、原料ガスとして、１ｓｃｃｍのシラン及び８００
ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を４００℃と
し、１５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
＜試料Ａ５＞
図３５（Ｃ）乃至図３５（Ｆ）を用いて、試料Ａ５の作製方法を説明する。試料Ａ５は
、試料Ａ３と比較して、第１のＩＧＺＯ膜に酸素原子イオンを添加する点が異なる。
図３５（Ｃ）に示すように、シリコンウェハ３２１を加熱してシリコンウェハ３２１の
表面に厚さ４００ｎｍの酸化シリコン膜３２２を形成した。次に、酸化シリコン膜３２２
上に、厚さ１００ｎｍの酸化シリコン膜３２３を形成した。次に、酸化シリコン膜３２３
上に、厚さ２０ｎｍの第１のＩＧＺＯ膜３２５を形成した。次に、第１のＩＧＺＯ膜３２
５に、酸素原子イオン３２６を添加した。この結果、図３５（Ｄ）に示すように、酸素原
子イオンが添加された第１のＩＧＺＯ膜３２５ａが形成された。
ここでは、試料Ａ３と同じ条件を用いて、酸化シリコン膜３２２、酸化シリコン膜３２
３、および第１のＩＧＺＯ膜３２５を形成した。即ち、試料Ａ５において、酸化シリコン
膜３２３は、基板温度を５００℃として形成した。
ここでは、加速電圧を５ｋＶとし、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２としたイ
オン注入法により、酸素原子イオン３２６を第１のＩＧＺＯ膜３２５に添加した。
次に、図３５（Ｅ）に示すように、第１のＩＧＺＯ膜３２５ａ上に厚さ２０ｎｍの第２
のＩＧＺＯ膜３２７を形成した。
ここでは、第２のＩＧＺＯ膜３２７は、スパッタリングターゲットとしてＩｎ：Ｇａ：
Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、アルゴンに
対して流量３３％の酸素をスパッタリングガスとして用い、反応室内の圧力を０．７Ｐａ
とし、基板温度を３００℃とし、０．５ｋＷの直流電力を供給したスパッタリング法によ
り形成した。
次に、加熱処理を行った。この結果、第１のＩＧＺＯ膜３２５ａに含まれる酸素の一部
が第２のＩＧＺＯ膜３２７に拡散した。加熱後の第１のＩＧＺＯ膜３２５ａを図３５（Ｆ
）において第１のＩＧＺＯ膜３２５ｂとし、加熱後の第２のＩＧＺＯ膜を図３５（Ｆ）に
おいて第２のＩＧＺＯ膜３２７ａと示す。
ここでは、４５０℃窒素雰囲気において１時間加熱を行った後、４５０℃酸素雰囲気に
おいて、１時間加熱処理を行った。
以上の工程により、試料Ａ５を作製した。
＜試料Ａ６＞
試料Ａ６は、試料Ａ５と成膜温度が異なる条件を用いて、酸化シリコン膜３２３を形成
した。
ここでは、酸化シリコン膜３２３は、原料ガスとして、１ｓｃｃｍのシラン及び８００
ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を４００℃と
し、１５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
＜ＥＳＲ測定＞
試料Ａ３乃至試料Ａ６についてＥＳＲ測定を行った。ここでは、下記の条件でＥＳＲ測
定を行った。測定温度を１０Ｋとし、９．５５ＧＨｚの高周波電力を０．１ｍＷとし、磁
場の向きは作製した試料の膜表面と平行とした。なお、測定温度が１０Ｋの際のＮＯｘに
起因するシグナルのスピン密度の検出下限は８．７×１０１５ｓｐｉｎｓ／ｃｍ３であっ
た。
図３６（Ａ）は、試料Ａ３及び試料Ａ４の測定結果であり、図３６（Ｂ）は、試料Ａ５
及び試料Ａ６の測定結果である。また、試料Ａ３乃至試料Ａ６のＮＯｘに起因する３つの
シグナルのスピン密度を図中に示す。図３６（Ａ）に示すように、試料Ａ３において、ス
ピン密度は検出下限未満であった。試料Ａ４において、スピン密度は、８．７×１０１５
ｓｐｉｎｓ／ｃｍ３であった。試料Ａ５において、スピン密度は７．２×１０１６ｓｐｉ
ｎｓ／ｃｍ３であった。試料Ａ６において、スピン密度は、１．６×１０１７ｓｐｉｎｓ
／ｃｍ３であった。また、図３６（Ｂ）に示すように、試料Ａ５及び試料Ａ６において、
ＮＯｘに起因する３つのシグナルが観察された。
次に、試料Ａ３乃至試料Ａ６における、ＮＯｘに起因する３つのシグナルのスピン密度
を、図３７に示す。
図３６及び図３７より、第１のＩＧＺＯ膜の下地膜としての機能を有する酸化シリコン
膜の成膜温度を高くすることで、酸化シリコン膜に含まれる欠陥量を低減できることが分
かった。
また、図３６及び図３７より、酸化物半導体膜に酸素原子イオンの添加することで、下
地膜としての機能を有する酸化シリコン膜に欠陥が生成されることが分かった。
本実施例では、酸化物絶縁膜の成膜温度と加熱処理による水の放出量の関係と、酸化物
絶縁膜の成膜温度と膜中の窒素濃度の関係について説明する。
＜試料の作製方法＞
本実施例では、試料Ｂ１乃至試料Ｂ５をそれぞれ作製した。
＜試料Ｂ１＞
シリコンウェハを加熱してシリコンウェハの表面に厚さ１００ｎｍの酸化シリコン膜を
形成した。次に、酸化シリコン膜上に、厚さ１００ｎｍの酸化シリコン膜を形成した。
ここでは、ＨＣｌ添加の酸素雰囲気において、９５０℃でシリコンウェハを加熱して、
シリコンウェハの表面に、酸化シリコン膜を形成した。
ここでは、酸化シリコン膜は、原料ガスとして、１ｓｃｃｍのシラン及び８００ｓｃｃ
ｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温度を３５０℃とし、１
５０Ｗの電力を供給したプラズマＣＶＤ法により形成した。
以上の工程により、試料Ｂ１を作製した。
＜試料Ｂ２＞
試料Ｂ２は、試料Ｂ１の酸化シリコン膜の成膜温度を４００℃とする条件を用いて、作
製した。
＜試料Ｂ３＞
試料Ｂ３は、試料Ｂ１の酸化シリコン膜の成膜温度を４５０℃とする条件を用いて、作
製した。
＜試料Ｂ４＞
試料Ｂ４は、試料Ｂ１の酸化シリコン膜の成膜温度を５００℃とする条件を用いて、作
製した。
＜試料Ｂ５＞
試料Ｂ５は、試料Ｂ１の酸化シリコン膜の成膜温度を５５０℃とする条件を用いて、作
製した。
＜ＴＤＳ測定＞
次に、試料Ｂ１乃至試料Ｂ５についてＴＤＳ分析を行った。
ＴＤＳ分析の結果を示す曲線におけるピークは、分析した試料（本実施例では試料Ｂ１
乃至試料Ｂ５）に含まれる原子または分子が外部に放出されることで現れるピークである
。なお、外部に放出される原子または分子の総量は、当該ピークの積分値に相当する。そ
れゆえ、当該ピーク強度の高低によって酸化シリコン膜に含まれる原子または分子の総量
を評価できる。
試料Ｂ１乃至試料Ｂ５についてのＴＤＳ分析結果を、図３８に示す。図３８は、基板温
度に対する水の放出量を示したグラフである。
図３８より、酸化シリコン膜の成膜温度が高くても、加熱処理温度を高くするにつれ、
水の放出量が増加する。特に、酸化シリコン膜の成膜温度より高い加熱処理温度を行うこ
とで、水の放出量が増加する傾向がある。
＜ＳＩＭＳ分析＞
次に、試料Ｂ１乃至試料Ｂ５に含まれる酸化シリコン膜について、ＳＩＭＳ分析を行っ
た。なお、ここでは、シリコンウェハを加熱して酸化シリコン膜を形成することをせず、
試料Ｂ１乃至試料Ｂ５のいずれかの条件を用いて、シリコンウェハ上に厚さ１００ｎｍの
酸化シリコン膜を形成した。試料Ｂ１、試料Ｂ２、試料Ｂ３、試料Ｂ４、試料Ｂ５の条件
を用いて酸化シリコン膜を形成した試料を、それぞれ試料Ｂ１ａ、試料Ｂ２ａ、試料Ｂ３
ａ、試料Ｂ４ａ、試料Ｂ５ａとする。なお、各試料において、シリコンウェハ（Ｓｉ）か
ら、酸化シリコン膜（ＳｉＯＮ）へ向かって、窒素の濃度を測定した。試料Ｂ１ａ乃至試
料Ｂ５ａの測定結果を図３９に示す。
図３９において、横軸は深さ方向の距離を示し、縦軸は窒素の濃度を示す。
試料Ｂ１ａの窒素濃度は６×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｂ２ａの窒素濃度は４
×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｂ３ａの窒素濃度は２×１０２０ａｔｏｍｓ／ｃｍ
３、試料Ｂ４ａの窒素濃度は７×１０１９ａｔｏｍｓ／ｃｍ３、試料Ｂ５ａの窒素濃度は
２×１０１９ａｔｏｍｓ／ｃｍ３であった。
また、試料Ｂ１ａ、試料Ｂ２ａ、試料Ｂ３ａ、試料Ｂ４ａ、試料Ｂ５ａの水素の濃度を
測定した。なお、各試料において、シリコンウェハ（Ｓｉ）から、酸化シリコン膜（Ｓｉ
ＯＮ）へ向かって、測定を行った。試料Ｂ１ａ乃至試料Ｂ５ａの測定結果を図４６に示す
。
図４６において、横軸は深さ方向の距離を示し、縦軸は水素の濃度を示す。
試料Ｂ１ａの水素濃度は７×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｂ２ａの水素濃度は６
×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｂ３ａの水素濃度は５×１０２０ａｔｏｍｓ／ｃｍ
３、試料Ｂ４ａの水素濃度は４×１０１９ａｔｏｍｓ／ｃｍ３、試料Ｂ５ａの水素濃度は
３×１０１９ａｔｏｍｓ／ｃｍ３であった。
なお、ＳＩＭＳ分析は、その測定原理上、試料表面近傍や、材質が異なる膜との積層界
面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中におけ
る窒素の厚さ方向の分布を、ＳＩＭＳで分析する場合、対象となる膜の存在する範囲にお
いて、極端な変動が無く、ほぼ一定の強度が得られる領域における平均値を採用する。
図３９より、酸化シリコン膜の成膜温度を高くするにつれて、窒素濃度が低減している
ことが分かる。また、図４６より、酸化シリコン膜の成膜温度を高くするにつれ、水素濃
度が低減していることがわかる。また、図３９と図４６を比較すると、成膜温度を高くし
たときに、窒素濃度が減少する割合は、水素濃度より大きいことがわかる。
本実施例では、トランジスタを作製した後、トランジスタの電気特性を測定し、その結
果を示す。
＜試料Ｃ１の作製方法＞
はじめに、トランジスタを含む試料Ｃ１の作製工程について説明する。本実施例では、
図３、図６、および図７を参照して、トランジスタの作製方法を説明する。
図３（Ａ）に示すように、基板１０１上に絶縁膜（図示しない。）を形成し、該絶縁膜
上にゲート電極１０３を形成した。次に、絶縁膜およびゲート電極１０３上に絶縁膜１０
４を形成し、絶縁膜１０４上に酸化物半導体膜１０６を形成した。次に、酸化物半導体膜
１０６に酸素１０８を添加して、図３（Ｂ）に示すように、酸素が添加された酸化物半導
体膜１０６ａを形成した。
基板１０１としては、シリコンウェハを用いた。
また、水蒸気雰囲気において、９５０℃で基板１０１を加熱して、基板１０１表面に、
絶縁膜として厚さ４００ｎｍの酸化シリコン膜を形成した。
また、絶縁膜上に厚さ５０ｎｍのタングステン膜をスパッタリング法により形成した後
、タングステン膜上にフォトリソグラフィ工程によりマスクを形成し、タングステン膜を
選択的にエッチングして、ゲート電極１０３を形成した。この後、マスクを除去した。
絶縁膜１０４として、プラズマＣＶＤ法を用いて、厚さ１００ｎｍの酸化シリコン膜を
形成した。
なお、酸化シリコン膜の成膜に用いた条件としては、原料ガスとして、１ｓｃｃｍのシ
ラン及び８００ｓｃｃｍの一酸化二窒素を用い、反応室内の圧力を４０Ｐａとし、基板温
度を５００℃とし、１５０Ｗの電力を供給した。
酸化物半導体膜１０６として、スパッタリング法により、厚さ４０ｎｍのＩｎ−Ｇａ−
Ｚｎ酸化物膜を形成した。このときのスパッタリング条件としては、Ｉｎ：Ｇａ：Ｚｎ＝
１：３：４のターゲットを用い、スパッタガスとして１１％の酸素を圧力０．７Ｐａのチ
ャンバーに導入し、基板温度を２００℃とし、供給電力を０．５ｋＷとした。
イオン注入法を用い、ドーズ量が１×１０１６ｉｏｎｓ／ｃｍ２、加速電圧を５ｋＶと
して、酸素１０８として酸素分子イオンを添加した。
次に、図３（Ｂ）に示すように、酸素が添加された酸化物半導体膜１０６ａ上に酸化物
半導体膜１０９を形成した。
酸化物半導体膜１０９として、スパッタリング法により、厚さ２０ｎｍのＩｎ−Ｇａ−
Ｚｎ酸化物膜を形成した。このときのスパッタリング条件としては、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：１のターゲットを用い、スパッタガスとして３３％の酸素を圧力０．７Ｐａのチ
ャンバーに導入し、基板温度を３００℃とし、供給電力を０．５ｋＷとした。
つぎに、加熱処理を行って、酸化物半導体膜１０６ａに含まれる酸素の一部を酸化物半
導体膜１０９に移動させ、図３（Ｃ）に示すように、酸素欠損が低減された酸化物半導体
膜１０６ｂおよび酸化物半導体膜１０９ａを形成した。試料Ｃ１においては、絶縁膜１０
４の成膜温度より低い温度で加熱処理を行った。
ここでは、４５０℃の窒素雰囲気で１時間加熱処理を行った後、４５０℃の酸素雰囲気
で１時間加熱処理を行った。
次に、図８（Ａ）に示すように、酸化物半導体膜１０９ａ上に導電膜１１２を形成した
。
ここでは、導電膜１１２として、スパッタリング法により厚さ１００ｎｍのタングステ
ン膜を形成した。
次に、導電膜１１２上にフォトリソグラフィ工程によりマスクを形成した後、絶縁膜１
０４、酸化物半導体膜１０６ａ、酸化物半導体膜１０９ａ、および導電膜１１２をエッチ
ングして、図８（Ｂ）に示すように、ゲート絶縁膜１０５、酸化物半導体膜１０７、酸化
物半導体膜１１０、および導電膜１１３を形成した。
次に、一対の電極１１３ａ、１１３ｂ、および酸化物半導体膜１１１上に、酸化物半導
体膜、絶縁膜、および導電膜を積層し、導電膜上にフォトリソグラフィ工程によりマスク
を形成した後、酸化物半導体膜、絶縁膜、および導電膜をエッチングして、図７に示すよ
うに、酸化物半導体膜１１５、ゲート絶縁膜１１７、およびゲート電極１１９を形成した
。
酸化物半導体膜１１５となる酸化物半導体膜として、スパッタリング法により、厚さ５
ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。このときのスパッタリング条件としては、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用い、スパッタガスとして３３％の酸素を
圧力０．４Ｐａのチャンバーに導入し、基板温度を２００℃とし、供給電力を０．５ｋＷ
とした。
ゲート絶縁膜１１７となる絶縁膜として、プラズマＣＶＤ法により厚さ２０ｎｍの酸化
シリコン膜を形成した。
ゲート電極１１９となる導電膜として、スパッタリング方法により厚さ３０ｎｍの窒化
チタン膜と、厚さ１３５ｎｍのタングステン膜を積層して形成した。
次に、絶縁膜１２１を形成した後、加熱処理を行い、絶縁膜１２３を形成した。
絶縁膜１２１として、スパッタリングにより厚さ１４０ｎｍの酸化アルミニウム膜を形
成した。
加熱処理の条件として、４００℃の酸素雰囲気で１時間の加熱を用いた。
絶縁膜１２３として、プラズマＣＶＤ法により、厚さ３００ｎｍの酸化シリコン膜を形
成した。
次に、絶縁膜１２１および絶縁膜１２３上にフォトリソグラフィ工程によりマスクを形
成した後、絶縁膜１２１および絶縁膜１２３のそれぞれ一部をエッチングして、一対の電
極１１３ａ、１１３ｂの一部を露出した後、図７に示すプラグ１２７ａ、１２７ｂを形成
した。
ここでは、プラグ１２７ａ、１２７ｂとして、スパッタリング法により、厚さ５０ｎｍ
のチタン膜と、厚さ３００ｎｍのアルミニウム膜と、厚さ５ｎｍのチタン膜を積層して形
成した。
以上の工程により、トランジスタを作製した。なお、トランジスタのチャネル長を０．
８μｍとし、チャネル幅を０．８μｍとして、トランジスタを設計した。
＜試料Ｃ２の作製方法＞
試料Ｃ２は、試料Ｃ１の酸化物半導体膜１０９を形成した後の加熱処理温度を５５０℃
とする条件を用いて、トランジスタを作製した。即ち、試料Ｃ２においては、絶縁膜１０
４の成膜温度より高い温度で加熱処理を行った。
＜電気特性の測定結果＞
次に、トランジスタの電気特性を測定した。はじめに、ストレス試験を行う前の電気特
性（以下、初期特性と示す。）を測定した。ここでは、ソース−ドレイン間電圧（以下、
ドレイン電圧という。）を０．１Ｖまたは１．８Ｖとし、ソース−ゲート間電圧（以下、
ゲート電圧という。）を−３Ｖから＋３Ｖまで変化させたときのソース−ドレイン間電流
（以下、ドレイン電流という。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、トランジスタのストレス試験を行った。ここでは、ＢＴストレス試験を行った。
ゲート電極１１９の電圧（Ｖｇ）を＋３．３Ｖ、電極１１３ｃの電圧（Ｖｄ）を０Ｖ、
電極１１３ｄの電圧（Ｖｓ）を０Ｖ、ゲート電極１０３の電圧（Ｖｂｇ）を０Ｖとし、基
板温度を１５０℃、ストレス時間を１時間として、＋ＧＢＴストレス試験を行った。この
のち、トランジスタのＶｇ−Ｉｄ特性を測定した。
また、ゲート電極１１９の電圧（Ｖｇ）を−１．８Ｖ、電極１１３ｃの電圧（Ｖｄ）を
０Ｖ、電極１１３ｄの電圧（Ｖｓ）を０Ｖ、ゲート電極１０３の電圧（Ｖｂｇ）を０Ｖと
し、基板温度を８５℃、ストレス時間を１時間として、−ＧＢＴストレス試験を行った。
こののち、トランジスタのＶｇ−Ｉｄ特性を測定した。
なお、本明細書におけるしきい値電圧およびシフト値について説明する。しきい値電圧
（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［
Ａ１／２］）を縦軸としてプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大で
ある点における接線と、Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲー
ト電圧と定義する。なお、ここでは、ドレイン電圧Ｖｄを１．８Ｖとして、しきい値電圧
を算出する。
また、本明細書におけるシフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸
、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸としてプロットしたＶｇ−Ｉｄ曲線において
、曲線上の傾きが最大である点における接線と、Ｉｄ＝１．０×１０−１２［Ａ］の直線
との交点におけるゲート電圧と定義する。なお、ここではドレイン電圧Ｖｄを１．８Ｖと
して、シフト値を算出する。
試料Ｃ１における＋ＧＢＴストレス試験、−ＧＢＴストレス試験の前後におけるトラン
ジスタのＶｇ−Ｉｄ特性の測定結果を図４０に示す。試料Ｃ２における＋ＧＢＴストレス
試験、−ＧＢＴストレス試験の測定結果を図４１に示す。
図４０及び図４１において、横軸は、ゲート電極１１９の電圧を表し、縦軸はドレイン
電流を表す。また、初期特性を破線で示し、各ストレス試験後のＶｇ−Ｉｄ特性を実線で
示す。
図４０より、試料Ｃ１に含まれるトランジスタは、ノーマリオフ特性を有することが分
かった。また、＋ＧＢＴストレス試験及び−ＧＢＴストレス試験の前後におけるしきい値
電圧の変動量およびシフト値の変動量がそれぞれ、小さいことが分かった。
一方、図４１より、試料Ｃ２に含まれるトランジスタは、ノーマリオフ特性を有するが
、＋ＧＢＴストレス試験の前後において、しきい値電圧の変動量が大きいことが分かった
。
次に、試料Ｃ１において、ストレス時間を６０時間まで延長した場合の、＋ＧＢＴスト
レス試験の前後におけるしきい値電圧の変動量（ΔＶｔｈ）及びシフト値の変動量（ΔＳ
ｈｉｆｔ）を図４２に示す。
試料Ｃ１に含まれるトランジスタは、＋ＧＢＴストレス試験を長時間行っても、しきい
値電圧及びシフト値の変動が少なく、代表的には−０．１Ｖ以上０．１Ｖ以下であった。
このことから、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜を高温で成
膜し、酸化物半導体膜に酸素を添加することで、トランジスタの電気特性の変動を抑制す
ることが可能である。
また、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜を、酸化物半導体
膜の加熱処理の温度より高い温度で成膜し、酸化物半導体膜に酸素を添加することで、ト
ランジスタの電気特性の変動を抑制することが可能である。
また、実施例３より、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜を
高温で成膜することで、酸化シリコン膜に含まれる窒素濃度を低減することが可能である
。また、下地膜としての機能を有する酸化シリコン膜上の酸化物半導体膜に酸素を添加し
た後、加熱処理を行っても、酸化シリコン膜におけるＮＯｘの生成及び欠陥量の増加を抑
制することが可能である。
高温で酸化シリコン膜を形成することで、窒素濃度が低くなる。このため酸化物半導体
膜に酸素を添加した際に、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜
に酸素が添加されたとしても、酸化シリコン膜中の窒素と酸素の結合が生じにくい。この
結果、トランジスタのバックチャネルにおいて、ＮＯｘに起因する電子トラップが生成さ
れにくく、トランジスタのＧＢＴストレス試験におけるしきい値電圧の変動量を低減する
ことができる。
また、実施例４より、酸化物半導体膜の下地膜としての機能を有する酸化シリコン膜に
おいて、４５０℃の加熱処理より、５５０℃の加熱処理の方が、水の放出量が多いことが
分かる。また、酸化シリコン膜の成膜温度より高い加熱処理温度を行うことで、水の放出
量が増加する傾向があることが分かる。これらの結果、酸化物半導体膜の加熱処理温度を
５５０℃とすることで、酸化シリコン膜から水が酸化物半導体膜へ拡散する、または酸化
シリコン膜において水が生成される可能性がある。または、酸化シリコン膜の成膜温度よ
り高い加熱処理温度を行うことで、酸化シリコン膜から水が酸化物半導体膜へ拡散する、
または酸化シリコン膜において水が生成される可能性がある。
本実施例において、試料Ｃ１は、酸化物半導体膜の下地膜としての機能を有する酸化シ
リコン膜の成膜温度より低い温度で、加熱処理を行っている。また、トランジスタのＧＢ
Ｔストレス試験におけるしきい値電圧の変動量が小さい。これらのことから、酸化物半導
体膜の下地膜としての機能を有する酸化シリコン膜の成膜温度より低い温度で加熱処理を
行うことで、水に起因する電子トラップが生成されにくく、トランジスタのＧＢＴストレ
ス試験におけるしきい値電圧の変動量を低減することができる。

Claims (7)

  1. 基板上に第１のゲート電極を形成し、
    前記第１のゲート電極と接する領域を有する、第１の絶縁膜を、前記基板の温度が４５０℃以上前記基板の歪み点未満となるように加熱しながら形成し、
    前記第１の絶縁膜と接する領域を有する、第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜と接する領域を有する、第２の酸化物半導体膜を形成し、
    前記第１の絶縁膜、前記第１の酸化物半導体膜、および前記第２の酸化物半導体膜のそれぞれをエッチングして、凸部を有する第１の絶縁膜、エッチングされた第１の酸化物半導体膜、およびエッチングされた第２の酸化物半導体膜を形成し、
    前記エッチングされた第２の酸化物半導体膜と電気的に接続された、ソース電極およびドレイン電極を形成し、
    前記エッチングされた第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極と接する領域を有する、第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜と接する領域を有する、第２の絶縁膜を形成し、
    前記第２の絶縁膜上から、少なくとも前記第３の酸化物半導体膜に酸素を添加し、
    前記第２の絶縁膜と接する領域を有する、第２のゲート電極を形成する、半導体装置の作製方法。
  2. 基板上に第１のゲート電極を形成し、
    前記第１のゲート電極と接する領域を有する、第１の絶縁膜を、前記基板の温度が４５０℃以上前記基板の歪み点未満となるように加熱しながら形成し、
    前記第１の絶縁膜と接する領域を有する、第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜と接する領域を有する、第２の酸化物半導体膜を形成し、
    前記第１の絶縁膜、前記第１の酸化物半導体膜、および前記第２の酸化物半導体膜のそれぞれをエッチングして、凸部を有する第１の絶縁膜、エッチングされた第１の酸化物半導体膜、およびエッチングされた第２の酸化物半導体膜を形成し、
    前記エッチングされた第２の酸化物半導体膜と電気的に接続された、ソース電極およびドレイン電極を形成し、
    前記エッチングされた第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極と接する領域を有する、第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜と接する領域を有する、第２の絶縁膜を形成し、
    前記第２の絶縁膜に、酸素を有する雰囲気でプラズマ処理を施し、少なくとも前記第３の酸化物半導体膜に酸素を添加し、
    前記第２の絶縁膜と接する領域を有する、第２のゲート電極を形成する、半導体装置の作製方法。
  3. 基板上に第１のゲート電極を形成し、
    前記第１のゲート電極と接する領域を有する、第１の絶縁膜を、前記基板の温度が４５０℃以上前記基板の歪み点未満となるように加熱しながら形成し、
    前記第１の絶縁膜と接する領域を有する、第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜と接する領域を有する、第２の酸化物半導体膜を形成し、
    前記第１の絶縁膜、前記第１の酸化物半導体膜、および前記第２の酸化物半導体膜のそれぞれをエッチングして、凸部を有する第１の絶縁膜、エッチングされた第１の酸化物半導体膜、およびエッチングされた第２の酸化物半導体膜を形成し、
    前記エッチングされた第２の酸化物半導体膜と電気的に接続された、ソース電極およびドレイン電極を形成し、
    前記エッチングされた第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極と接する領域を有する、第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜と接する領域を有する、第２の絶縁膜を形成し、
    前記第２の絶縁膜上から、少なくとも前記第３の酸化物半導体膜に酸素を添加して熱処理を行い、
    前記第２の絶縁膜と接する領域を有する、第２のゲート電極を形成し、
    前記第１の絶縁膜を形成するときの前記基板の温度は、前記熱処理の温度より高い、半導体装置の作製方法。
  4. 基板上に第１のゲート電極を形成し、
    前記第１のゲート電極と接する領域を有する、第１の絶縁膜を、前記基板の温度が４５０℃以上前記基板の歪み点未満となるように加熱しながら形成し、
    前記第１の絶縁膜と接する領域を有する、第１の酸化物半導体膜を形成し、
    前記第１の酸化物半導体膜と接する領域を有する、第２の酸化物半導体膜を形成し、
    前記第１の絶縁膜、前記第１の酸化物半導体膜、および前記第２の酸化物半導体膜のそれぞれをエッチングして、凸部を有する第１の絶縁膜、エッチングされた第１の酸化物半導体膜、およびエッチングされた第２の酸化物半導体膜を形成し、
    前記エッチングされた第２の酸化物半導体膜と電気的に接続された、ソース電極およびドレイン電極を形成し、
    前記エッチングされた第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極と接する領域を有する、第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜と接する領域を有する、第２の絶縁膜を形成し、
    前記第２の絶縁膜に、酸素を有する雰囲気でプラズマ処理を施し、少なくとも前記第３の酸化物半導体膜に酸素を添加して熱処理を行い、
    前記第２の絶縁膜と接する領域を有する、第２のゲート電極を形成し、
    前記第１の絶縁膜を形成するときの前記基板の温度は、前記熱処理の温度より高い、半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の酸化物半導体膜乃至前記第３の酸化物半導体膜はそれぞれ、ＩｎまたはＧａを含むことを特徴とする半導体装置の作製方法。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１の酸化物半導体膜および前記第３の酸化物半導体膜の伝導帯の下端はそれぞれ、前記第２の酸化物半導体膜の伝導帯の下端よりも真空準位に近いことを特徴とする半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１の酸化物半導体膜および前記第３の酸化物半導体膜の伝導帯の下端のエネルギーと、前記第２の酸化物半導体膜の伝導帯の下端のエネルギーとの差は０．０５ｅＶ以上２ｅＶ以下であることを特徴とする半導体装置の作製方法。
JP2019151781A 2014-05-23 2019-08-22 半導体装置の作製方法 Expired - Fee Related JP6775654B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020169216A JP6975830B2 (ja) 2014-05-23 2020-10-06 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014107570 2014-05-23
JP2014107570 2014-05-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015102567A Division JP6577240B2 (ja) 2014-05-23 2015-05-20 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020169216A Division JP6975830B2 (ja) 2014-05-23 2020-10-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2019216262A true JP2019216262A (ja) 2019-12-19
JP6775654B2 JP6775654B2 (ja) 2020-10-28

Family

ID=54553493

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2015102567A Active JP6577240B2 (ja) 2014-05-23 2015-05-20 半導体装置の作製方法
JP2019151781A Expired - Fee Related JP6775654B2 (ja) 2014-05-23 2019-08-22 半導体装置の作製方法
JP2020169216A Active JP6975830B2 (ja) 2014-05-23 2020-10-06 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015102567A Active JP6577240B2 (ja) 2014-05-23 2015-05-20 半導体装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020169216A Active JP6975830B2 (ja) 2014-05-23 2020-10-06 半導体装置

Country Status (6)

Country Link
US (2) US9496411B2 (ja)
JP (3) JP6577240B2 (ja)
KR (2) KR102546516B1 (ja)
DE (1) DE112015002423T5 (ja)
TW (1) TWI672804B (ja)
WO (1) WO2015177685A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101795212B1 (ko) * 2016-02-19 2017-12-01 동국대학교 산학협력단 다층의 반도체층을 포함하는 듀얼게이트 박막트랜지스터
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102513161B1 (ko) 2016-03-11 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합체 및 트랜지스터
WO2017175095A1 (en) * 2016-04-08 2017-10-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20180134919A (ko) * 2016-04-22 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10504925B2 (en) 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2018146569A1 (ja) 2017-02-07 2018-08-16 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2018206828A (ja) * 2017-05-31 2018-12-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR20210003128A (ko) * 2018-04-27 2021-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2020008294A1 (ja) * 2018-07-06 2020-01-09 株式会社半導体エネルギー研究所 金属酸窒化物膜の作製方法
CN113544871A (zh) * 2019-04-05 2021-10-22 索尼集团公司 摄像元件及其制造方法、层叠型摄像元件和固态摄像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110240991A1 (en) * 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130009220A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2013038402A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013229453A (ja) * 2012-04-26 2013-11-07 Sony Corp 半導体装置、表示装置及び半導体装置の製造方法
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
US20140077205A1 (en) * 2012-09-14 2014-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP2014082391A (ja) * 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI487104B (zh) 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101671544B1 (ko) * 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
KR102426613B1 (ko) * 2009-11-28 2022-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
KR20190000365A (ko) * 2010-02-26 2019-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
WO2011108381A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011152286A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120032172A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI590335B (zh) * 2010-08-18 2017-07-01 半導體能源研究所股份有限公司 膜形成設備及膜形成方法
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP4982620B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
WO2013089115A1 (en) 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI569446B (zh) * 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
EP2880690B1 (en) * 2012-08-03 2019-02-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device with oxide semiconductor stacked film
WO2014024808A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN108305895B (zh) * 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2014042433A (ja) * 2012-08-23 2014-03-06 Toyota Motor Corp 平均電流モード制御によるブリッジレスｐｆｃコンバータ
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6444714B2 (ja) * 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2015097586A1 (en) 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228689A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
CN102844872A (zh) * 2010-04-02 2012-12-26 株式会社半导体能源研究所 半导体装置
US20110240991A1 (en) * 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140041731A (ko) * 2011-07-08 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130009220A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2013038401A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013038402A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013229453A (ja) * 2012-04-26 2013-11-07 Sony Corp 半導体装置、表示装置及び半導体装置の製造方法
JP2014030014A (ja) * 2012-07-06 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
US20140077205A1 (en) * 2012-09-14 2014-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
KR20140035822A (ko) * 2012-09-14 2014-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2014075580A (ja) * 2012-09-14 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2014082391A (ja) * 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR20210076178A (ko) 2021-06-23
JP2021007170A (ja) 2021-01-21
US20170125553A1 (en) 2017-05-04
JP6577240B2 (ja) 2019-09-18
KR20170004994A (ko) 2017-01-11
US9496411B2 (en) 2016-11-15
TWI672804B (zh) 2019-09-21
KR102546516B1 (ko) 2023-06-23
JP2016001736A (ja) 2016-01-07
WO2015177685A1 (en) 2015-11-26
US9831326B2 (en) 2017-11-28
DE112015002423T5 (de) 2017-03-16
TW201603252A (zh) 2016-01-16
US20150340505A1 (en) 2015-11-26
KR102267384B1 (ko) 2021-06-21
JP6775654B2 (ja) 2020-10-28
JP6975830B2 (ja) 2021-12-01

Similar Documents

Publication Publication Date Title
JP6975830B2 (ja) 半導体装置
US9450080B2 (en) Method for manufacturing semiconductor device
US10229906B2 (en) Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US9502434B2 (en) Semiconductor device and electronic device
US10050132B2 (en) Method for manufacturing semiconductor device
US11271013B2 (en) Semiconductor device including a plug
JP2024150666A (ja) 半導体装置
JP2016189463A (ja) トランジスタ、および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201006

R150 Certificate of patent or registration of utility model

Ref document number: 6775654

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees