JP2019201222A - 半導体装置 - Google Patents

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Junichi Hizuka
純一 肥塚
行徳 島
Yukinori Shima
行徳 島
正美 神長
Masami Kaminaga
正美 神長
羽持貴士
Takashi Hamochi
貴士 羽持
聡 日向野
Satoshi Higano
聡 日向野
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Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】トランジスタを用いる半導体装置において、配線または信号線などにＣｕを含む金属膜を用いる新規な半導体装置を提供する。【解決手段】第１の配線と、第２の配線と、第１のトランジスタと、第２のトランジスタと、を有する半導体装置であって、第１の配線は、第１のトランジスタのソース又はドレインに電気的に接続され、第２の配線は、第２のトランジスタのゲートに電気的に接続され、第１の配線及び第２の配線は、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を含み、第１の配線は、Ｃｕ−Ｘ合金膜を介して、第２の配線と接続されている。【選択図】図３

Description

本発明の一態様は、酸化物半導体を用いた半導体装置及び該半導体装置を用いた表示装置
に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、
それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むもの
をいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が
挙げられる。また、液晶パネルまたは有機ＥＬパネルなどの表示装置は、半導体装置を含
む場合がある。
トランジスタを用いる表示装置（例えば液晶パネル、有機ＥＬパネル）において、画面サ
イズが大型化する傾向にある。画面サイズの大型化に伴い、トランジスタ等のアクティブ
素子を用いる表示装置の場合、配線抵抗により素子に印加される電圧が、接続されている
配線の位置で異なってしまい、表示ムラや階調不良などの表示品質が低下するといった問
題がある。
配線または信号線などに用いる材料として、従来アルミニウム膜が広く用いられていたが
、さらなる低抵抗化のために銅（Ｃｕ）膜を用いる研究開発が盛んに行われている。しか
しながら、銅（Ｃｕ）膜は、下地膜との密着性が悪いことや、トランジスタの半導体層に
拡散してトランジスタ特性を悪化させ易いといった欠点を有する。なお、トランジスタに
適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料
として酸化物半導体が注目されている（特許文献１参照）。
また、インジウムを含む酸化物半導体材料からなる半導体層上に形成されるオーミック電
極として、Ｃｕ−Ｍｎ合金が開示されている（特許文献２参照）。
特開２００７−１２３８６１号公報 国際公開第２０１２／００２５７３号
半導体装置の配線材料としてＣｕ（銅）を使用する場合は、Ｃｕ配線の側面または下面に
窒化チタン，窒化タングステン、窒化タンタルなどのバリア層を設け、Ｃｕの拡散を防ぐ
方法が一般に知られている。ただし、上記バリア膜は抵抗が高く、配線と配線を繋ぐコン
タクト部分での接触抵抗も高い。そのため、配線遅延の原因となっている。
本発明の一態様は、トランジスタを用いる半導体装置において、配線または信号線などに
Ｃｕを含む金属膜を用いる新規な半導体装置を提供することを課題の一つとする。または
、本発明の一態様は、トランジスタを用いる半導体装置において、配線または信号線など
にＣｕを含む金属膜を用いる半導体装置の作製方法を提供することを課題の一つとする。
または、本発明の一態様は、トランジスタを用いる半導体装置において、配線遅延の少な
い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、トランジ
スタを用いる半導体装置において、信頼性の高い半導体装置を提供することを課題の一つ
とする。または、本発明の一態様は、新規な半導体装置、または新規な半導体装置の作製
方法を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、第１の配線と、第２の配線と、第１のトランジスタと、第２のトラン
ジスタと、を有する半導体装置であって、第１の配線は、第１のトランジスタのソース又
はドレインに電気的に接続され、第２の配線は、第２のトランジスタのゲートに電気的に
接続され、第１の配線及び第２の配線は、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆ
ｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を含み、第１の配線は、Ｃｕ−Ｘ合金膜を介して、
第２の配線と接続されている。
上記態様において、第１の配線は、第１のＣｕ−Ｍｎ合金膜と、第１のＣｕ−Ｍｎ合金膜
上の第１のＣｕ膜と、第１のＣｕ膜上の第２のＣｕ−Ｍｎ合金膜と、を有する。
上記態様において、第２の配線は、第３のＣｕ−Ｍｎ合金膜と、第３のＣｕ−Ｍｎ合金膜
上の第２のＣｕ膜と、第２のＣｕ膜上の第４のＣｕ−Ｍｎ合金膜と、を有する。
上記態様において、第１の配線の被形成面と、第１の配線の側面がなす傾斜角は、３０度
以上７０度以下が好ましい。
上記態様において、第２の配線の被形成面と、第２の配線の側面がなす傾斜角は、３０度
以上７０度以下が好ましい。
上記態様において、第１の配線及び第２の配線は、酸素を含む絶縁膜と、酸化マンガンを
介して接している。
本発明の一態様は、上記態様に記載の半導体装置を有する表示装置である。
本発明の一態様は、上記態様に記載の表示装置と、マイクロフォン、スピーカ、および操
作キーの少なくとも１つを有する電子機器である。
なお、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混
同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域またはドレイン電極層）とソース（ソース端子、ソース領域またはソース電極層）の
間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流す
ことができるものである。なお、本明細書等において、チャネル領域とは、電流が主とし
て流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
本発明の一態様により、トランジスタを用いる半導体装置において、配線または信号線な
どにＣｕを含む金属膜を用いる新規な半導体装置を提供することができる。または、本発
明の一態様は、トランジスタを用いる半導体装置において、配線または信号線などにＣｕ
を含む金属膜を用いる半導体装置の作製方法を提供することができる。または、本発明の
一態様は、トランジスタを用いる半導体装置において、配線遅延の少ない半導体装置を提
供することができる。または、本発明の一態様は、トランジスタを用いる半導体装置にお
いて、信頼性の高い半導体装置を提供することができる。または、本発明の一態様は、新
規な半導体装置、または新規な半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
半導体装置の上面及び断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 積層膜のエネルギーバンドを説明する図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 表示装置を説明するブロック図及び回路図。 ゲートドライバ回路の全体図を説明する図。 シフトレジスタユニットを説明する図。 ダミー段であるシフトレジスタユニットを説明する図。 デマルチプレクサを説明する図。 デマルチプレクサを説明する図。 バッファを説明する図。 他のシフトレジスタユニットを説明する図。 他のダミー段であるシフトレジスタユニットを説明する図。 他のバッファを説明する図。 狭額縁化を説明する図。 シフトレジスタユニットのタイミングチャート。 表示モジュールを説明する図。 電子機器を説明する図。 半導体装置の断面を説明する図。 実施例１における断面ＳＴＥＭ像。 実施例１における断面ＳＴＥＭ像。 実施例１における断面ＳＴＥＭ像。 実施例１における導電膜のＥＤＸ分析結果。 実施例２における断面ＳＴＥＭ像。 実施例２における導電膜のＥＤＸ分析結果。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図を参照して説明する。
＜半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置１６０の上面図であり、図１（Ｂ）は、図１
（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図１（Ａ）に
おいて、煩雑になることを避けるため、半導体装置１６０の構成要素の一部を省略して図
示している。
半導体装置１６０はトランジスタ１５０とトランジスタ１５１で構成されている。図１（
Ｂ）において、トランジスタ１５０はチャネル長方向の断面図が図示されていて、トラン
ジスタ１５１はチャネル幅方向の断面図が図示されている。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
トランジスタ１５０は、基板１０２上の導電膜１４０ａと、基板１０２及び導電膜１４０
ａ上の絶縁膜１０６と、絶縁膜１０６上の導電膜１４０ａと重畳する位置の酸化物半導体
膜１０８ａと、酸化物半導体膜１０８ａに電気的に接続される一対の電極層１１０ａ及び
電極層１１０ｂと、を有する。導電膜１４０ａは、トランジスタ１５０のゲート電極とし
ての機能を有し、絶縁膜１０６は、トランジスタ１５０のゲート絶縁膜としての機能を有
し、一対の電極層１１０ａ、１１０ｂは、トランジスタ１５０のソース電極又はドレイン
電極としての機能を有する。また、絶縁膜１０６は、絶縁膜１０６ａと絶縁膜１０６ｂを
有する２層構造である。ただし、絶縁膜１０６の構造は、これに限定されず、１層構造ま
たは３層以上の積層構造としてもよい。
トランジスタ１５１は、基板１０２上の導電膜１４０ｂと、基板１０２及び導電膜１４０
ｂ上の絶縁膜１０６と、絶縁膜１０６上の導電膜１４０ｂと重畳する位置の酸化物半導体
膜１０８ｂと、酸化物半導体膜１０８ｂに電気的に接続される一対の電極層１１０ｃ及び
電極層１１０ｄと、を有する。導電膜１４０ｂは、トランジスタ１５１のゲート電極とし
ての機能を有し、絶縁膜１０６は、トランジスタ１５１のゲート絶縁膜としての機能を有
し、一対の電極層１１０ｃ、１１０ｄは、トランジスタ１５１のソース電極及びドレイン
電極としての機能を有する。
また、図１（Ｂ）において、トランジスタ１５０、１５１上、より詳しくは、酸化物半導
体膜１０８ａ、１０８ｂ、及び一対の電極層１１０ａ、１１０ｂ上には、トランジスタ１
５０、１５１の保護絶縁膜としての機能を有する絶縁膜１１４、絶縁膜１１６、及び、絶
縁膜１１８が設けられる。
トランジスタ１５０の電極層１１０ｂと、トランジスタ１５１の導電膜１４０ｂは、コン
タクトホール１０９を介して、電気的に接続されている。すなわち、トランジスタ１５０
のソース電極層またはドレイン電極層は、トランジスタ１５１のゲート電極層と電気的に
接続されている。
トランジスタ１５０において、一対の電極層１１０ａ、１１０ｂは、Ｃｕ−Ｘ合金膜（（
Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）、以下単にＣｕ−Ｘ合
金膜として記す。）を少なくとも含み、例えば、Ｃｕ−Ｘ合金膜の単層構造、またはＣｕ
−Ｘ合金膜と、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、または銀（Ａｇ）等の
低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電
膜との積層構造とすることが好ましい。
また、一対の電極層１１０ａ、１１０ｂに含まれるＣｕ−Ｘ合金膜は、酸化物半導体膜１
０８ａと接することが好ましい。Ｃｕ−Ｘ合金膜が酸化物半導体膜１０８ａと接すること
で、Ｃｕ−Ｘ合金膜中のＸが酸化物半導体膜１０８ａとの界面にＸの酸化膜を形成する場
合がある。該酸化膜が形成されることで、Ｃｕ−Ｘ合金膜中のＣｕが酸化物半導体膜１０
８ａに入り込むのを抑制することができる。
一例としては、一対の電極層１１０ａ、１１０ｂに、Ｃｕ−Ｍｎ合金膜を用いる。一対の
電極層１１０ａ、１１０ｂにＣｕ−Ｍｎ合金膜を用いることで、下地膜、ここでは、絶縁
膜１０６ｂ及び酸化物半導体膜１０８ａとの密着性を高めることが可能となる。また、Ｃ
ｕ−Ｍｎ合金膜を用いることで、酸化物半導体膜１０８ａと良好なオーミックコンタクト
を取ることが可能となる。
トランジスタ１５０において、導電膜１４０ａは、Ｃｕ−Ｘ合金膜を少なくとも含み、例
えば、Ｃｕ−Ｘ合金膜の単層構造、またはＣｕ−Ｘ合金膜と、銅（Ｃｕ）、アルミニウム
（Ａｌ）、金（Ａｕ）、または銀（Ａｇ）等の低抵抗材料からなる単体、もしくは合金、
またはこれらを主成分とする化合物を含む導電膜との積層構造とすることが好ましい。
また、導電膜１４０ａに含まれるＣｕ−Ｘ合金膜は、絶縁膜１０６ａと接することが好ま
しい。絶縁膜１０６ａが酸素を含む場合、Ｃｕ−Ｘ合金膜が絶縁膜１０６ａと接すること
で、Ｃｕ−Ｘ合金膜中のＸが絶縁膜１０６ａとの界面にＸの酸化膜を形成する場合がある
。該酸化膜が形成されることで、Ｃｕ−Ｘ合金膜中のＣｕが、絶縁膜１０６を介して、酸
化物半導体膜１０８ａに到達するのを防ぐことができる。
一例としては、導電膜１４０ａに、Ｃｕ−Ｍｎ合金膜を用いる。導電膜１４０ａにＣｕ−
Ｍｎ合金膜を用いることで、基板１０２及び絶縁膜１０６との密着性を高めることが可能
となる。
一対の電極層１１０ａ、１１０ｂ及び導電膜１４０ａは、引き回し配線等としても機能す
る。よって、一対の電極層１１０ａ、１１０ｂ及び導電膜１４０ａをＣｕ−Ｘ合金膜、ま
たはＣｕ−Ｘ合金膜と、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、又は銀（Ａｇ
）等の低抵抗材料を含む導電膜と、を含んで形成することで、基板１０２として大面積基
板を用いた場合においても配線遅延を抑制した半導体装置を作製することが可能となる。
一対の電極層１１０ａ、１１０ｂ及び導電膜１４０ａを上記構成とすることで、酸化物半
導体膜１０８ａに入り込むＣｕを抑制し、信頼性が高く且つ配線遅延が少ない半導体装置
を提供することができる。
なお、上述の事柄はトランジスタ１５１の、一対の電極層１１０ｃ、１１０ｄ及び導電膜
１４０ｂについても、適用することが可能である。一対の電極層１１０ｃ、１１０ｄ及び
導電膜１４０ｂを上記構成とすることで、酸化物半導体膜１０８ｂに入り込むＣｕを抑制
し、信頼性が高く且つ配線遅延が少ない半導体装置を提供することができる。
また、電極層１１０ｂと導電膜１４０ｂが、ともにＣｕ−Ｘ合金膜を含む場合、コンタク
トホール１０９において、電極層１１０ｂに含まれるＣｕ−Ｘ合金膜と、導電膜１４０ｂ
に含まれるＣｕ−Ｘ合金膜が接することが好ましい。Ｃｕ−Ｘ合金膜どうしが接すること
で、接触抵抗を低くすることが可能になり、基板１０２として大面積基板を用いた場合に
おいても配線遅延を抑制した半導体装置を作製することが可能となる。
酸化物半導体膜１０８ａには、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸
化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いること
ができる。また、酸化物半導体膜１０８ａは、結晶部を含み、該結晶部のｃ軸が酸化物半
導体膜１０８ａの被形成面の法線ベクトルに平行であると好ましい。酸化物半導体膜１０
８ａが結晶部を含む構成の場合、一対の電極層１１０ａ、１１０ｂ及び導電膜１４０ａに
含まれるＣｕの入り込みを抑制することができる。なお、結晶部を含む酸化物半導体膜１
０８ａには、後述するＣＡＡＣ−ＯＳを用いると好適である。
図１（Ｂ）のトランジスタ１５０に示すように、一対の電極層１１０ａ、１１０ｂが重畳
しない領域の酸化物半導体膜１０８ａの膜厚が、一対の電極層１１０ａ、１１０ｂが重畳
する領域の酸化物半導体膜１０８ａの膜厚よりも薄い。このように、一対の電極層１１０
ａ、１１０ｂが重畳しない領域の酸化物半導体膜１０８ａの膜厚を薄くすることによって
、一対の電極層１１０ａ、１１０ｂから拡散する不純物（ここではＣｕ）を除去すること
が可能となる。したがって、酸化物半導体膜１０８ａの表面、別言するとトランジスタ１
５０のバックチャネル側の表面が清浄化され、信頼性が高く、電気特性の低下を抑制し、
良好な電気特性を有する半導体装置を提供することが可能となる。ただし、場合によって
は、または、状況に応じて、一対の電極層１１０ａ、１１０ｂが重畳しない領域の酸化物
半導体膜１０８ａの膜厚と、一対の電極層１１０ａ、１１０ｂが重畳する領域の酸化物半
導体膜１０８ａの膜厚とは、概ね同じとなるようにしてもよい。
なお、上述の事柄はトランジスタ１５１の酸化物半導体膜１０８ｂについても、あてはめ
ることができる。
図２（Ａ）に示す半導体装置１６０は、図１（Ｂ）に示す半導体装置１６０に加熱処理を
施した場合の一例である。図２（Ａ）に示す半導体装置１６０は、電極層１１０ａ乃至１
１０ｄ、及び導電膜１４０ａ、１４０ｂの周りを取り囲むように酸化膜１０５が形成され
ている点において、図１（Ｂ）に示す半導体装置１６０と相違する。上述以外の構成にお
いて、図２（Ａ）に示す半導体装置１６０は、図１（Ｂ）に示す半導体装置１６０と同一
である。
図２（Ｂ）は、図２（Ａ）の一点鎖線Ｚ１−Ｚ２間における切断面の断面図に相当する。
なお、煩雑になることを避けるため、電極層１１０ｂと、電極層１１０ｂに接する絶縁膜
のみを示す。また、電極層１１０ｂのハッチングパターンは省略する。
酸化膜１０５は、酸化物（ここでは、酸化物半導体膜または酸素を含む絶縁膜のことを示
す）とＣｕ−Ｘ合金を含む導電膜を接して加熱した場合、該酸化物と該導電膜との界面近
傍に、Ｃｕ−Ｘ合金中のＸが偏析し、酸素と反応して形成されうる膜である。なお、Ｘに
Ｍｎを選んだ場合、酸化膜１０５に含まれる物質としては、例えば、Ｍｎ酸化物や、Ｉｎ
−Ｍｎ酸化物（酸化物がＩｎを含む場合）、Ｇａ−Ｍｎ酸化物（酸化物がＧａを含む場合
）、Ｉｎ−Ｇａ−Ｍｎ酸化物（酸化物がＩｎとＧａを含む場合）、Ｉｎ−Ｇａ−Ｚｎ−Ｍ
ｎ酸化物（酸化物がＩｎ、Ｇａ及びＺｎを含む場合）、Ｓｉ−Ｍｎ酸化物（酸化物がシリ
コンを含む場合）、Ａｌ−Ｍｎ酸化物（酸化物がアルミニウムを含む場合）、またはＨｆ
−Ｍｎ酸化物（酸化物がハフニウムを含む場合）等が挙げられる。
上記加熱処理は、１００℃以上６５０℃以下、好ましくは１５０℃以上５００℃以下、さ
らに好ましくは２００℃以上３５０℃以下の温度で行ってもよい。また、上記加熱処理は
、導電膜、電極層又は絶縁膜の成膜工程の際に、基板に加える熱で行ってもよい。
図２（Ｂ）に示すように、酸化膜１０５は電極層１１０ｂを取り囲むように、電極層１１
０ｂと絶縁膜１１４及び絶縁膜１０６ｂとの界面に形成される。酸化膜１０５を形成する
ために、絶縁膜１１４及び絶縁膜１０６ｂは、酸化シリコン膜、酸化窒化シリコン膜、窒
化酸化シリコン膜で作製することが好ましい。
図２（Ｂ）に示す電極層１１０ｂのテーパー角θは、３０度以上７０度以下が好ましい。
電極層１１０ｂが上記のテーパー角θをとることで、電極層１１０ｂ上に形成される絶縁
膜１１４の被覆性が良好になり、好適である。なお、テーパー角とは、電極層１１０ｂを
、その断面に垂直な方向から観察した際に、電極層１１０ｂの被形成面と側面がなす傾斜
角を表す。側面が連続した曲率を持った形状のテーパー角は、電極層１１０ｂの被形成面
と曲率を持った形状の任意の点がなす傾斜角を表す。
また、図２（Ａ）に示すように、コンタクトホール１０９において、高抵抗な酸化膜１０
５は形成されない。このため、上記加熱処理を施しても、電極層１１０ｂと導電膜１４０
ａとの接触抵抗は低く抑えられたままである。
酸化膜１０５は、電極層１１０ａ乃至１１０ｄ及び導電膜１４０ａ、１４０ｂに含まれる
Ｃｕが、電極の外に拡散し、酸化物半導体膜１０８ａ、１０８ｂに悪影響を及ぼすことを
防ぐ役割をもつ。半導体装置１６０を上記構成とすることで、信頼性が高く、且つ配線遅
延が少ない半導体装置とすることができる。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明す
る。
＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンなどの
単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、Ｓ
ＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたもの
を、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合
、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）
、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）
、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表
示装置を作製することができる。
また、基板１０２と導電膜１４０ａ、１４０ｂとの間に絶縁膜を設けてもよい。該絶縁膜
は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリン
グ法又は熱酸化法等により、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁膜
を用いて単層又は積層構造で設けることができる。
例えば、本明細書等において、基板１０２だけでなく、本明細書等で用いる基板に対して
、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のも
のに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又
はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、
ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板
、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料
を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ
酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板
、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例
えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、
ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例とし
ては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリ
エステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、
ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある
。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造する
ことによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイ
ズの小さいトランジスタを製造することができる。このようなトランジスタによって回路
を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成しても
よい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半
導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために
用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載
できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜
の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いるこ
とができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。
＜ゲート絶縁膜＞
トランジスタのゲート絶縁膜として機能する絶縁膜１０６ａ、１０６ｂとしては、プラズ
マ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜
、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸
化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タン
タル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を
一種以上含む絶縁膜を、それぞれ用いることができる。絶縁膜１０６は２層と限らず、上
述の材料から選択された単層、または３層以上の積層構造としてもよい。
なお、トランジスタのチャネル領域として機能する酸化物半導体膜１０８ａ、１０８ｂと
接する絶縁膜１０６ｂは、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過
剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶
縁膜１０６ｂは、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０６ｂに酸
素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０６ｂを形成すればよい。
または、成膜後の絶縁膜１０６ｂに酸素を導入して、酸素過剰領域を形成してもよい。酸
素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオ
ン注入法、プラズマ処理等を用いることができる。
また、絶縁膜１０６ａ、１０６ｂとして、酸化ハフニウムを用いる場合、以下の効果を奏
する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。し
たがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０
ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくする
ことができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さら
に、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高
い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶
構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系
や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６ａとして窒化シリコン膜を形成し、絶縁膜１０６
ｂとして酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘
電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラ
ンジスタのゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化す
ることができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向
上させて、トランジスタの静電破壊を抑制することができる。
＜酸化物半導体膜＞
酸化物半導体膜１０８ａ、１０８ｂは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化
物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｎまた
はＨｆ）がある。とくに、酸化物半導体膜１０８ａ、１０８ｂとしては、Ｉｎ−Ｍ−Ｚｎ
酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると
好ましい。
なお、以下では酸化物半導体膜１０８ａ、１０８ｂを、まとめて酸化物半導体膜１０８と
呼ぶことにする。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパ
ッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ま
しい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚ
ｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ま
しい。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ、誤差として上記の
スパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動
を含む。
なお、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いての
ＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍ
ｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％
未満とする。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅ
Ｖ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化
物半導体を用いることで、トランジスタ１５０のオフ電流を低減することができる。
また、酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以
上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８としては、キャリア密度の低い酸化物半導体膜を用いる。例
えば、酸化物半導体膜１０８は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましく
は１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好
ましくは１×１０１１個／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果
移動度、しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要と
するトランジスタの半導体特性を得るために、酸化物半導体膜１０８のキャリア密度や不
純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとす
ることが好ましい。
なお、酸化物半導体膜１０８として、不純物濃度が低く、欠陥準位密度の低い酸化物半導
体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ
好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）こと
を高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることがで
きる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値
電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また
、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いた
め、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチ
ャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン
電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測
定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領
域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
することができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失する
までに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、ト
ラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気
特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはア
ルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、
酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、
水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりや
すい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好まし
い。具体的には、酸化物半導体膜１０８において、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素
濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×
１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以
下とする。
酸化物半導体膜１０８において、第１４族元素の一つであるシリコンや炭素が含まれると
、酸化物半導体膜１０８において酸素欠損が増加し、ｎ型化してしまう。このため、酸化
物半導体膜１０８におけるシリコンや炭素の濃度と、酸化物半導体膜１０８との界面近傍
のシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８
ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８において、二次イオン質量分析法により得られるアルカリ金
属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大
してしまうことがある。このため、酸化物半導体膜１０８のアルカリ金属またはアルカリ
土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用
いたトランジスタはノーマリーオンとなりやすい。従って、該酸化物半導体膜において、
窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により
得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８は、例えば非単結晶構造でもよい。非単結晶構造は、例えば
、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または
非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡ
ＡＣ−ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１０８は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、
例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜
は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ−ＯＳの領域、単結晶構造の二種以上を有する混合膜であってもよい。混合
膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−Ｏ
Ｓの領域、単結晶構造の領域のいずれか二種以上の領域を有する場合がある。また、混合
膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−Ｏ
Ｓの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
＜保護絶縁膜＞
絶縁膜１１４、１１６、１１８は、保護絶縁膜としての機能を有する。例えば、絶縁膜１
１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成す
る絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能
する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎ
ｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。なお、本明細書
中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い
膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜
を指す。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により
、シリコンのダングリングボンドに由来するｇ＝２．００１近傍に現れる信号のスピン密
度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４
に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸
素の透過量が減少してしまうためである。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４
の外部に移動せず、絶縁膜１１４にとどまる場合もある。また、絶縁膜１１４に酸素が入
ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜
１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過すること
ができる絶縁膜を形成すると、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して
酸化物半導体膜１０８に移動させることができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用
いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加
熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸
化物絶縁膜は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃ
ｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜であ
る。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、
または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４
００ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により
、シリコンのダングリングボンドに由来するｇ＝２．００１近傍に現れる信号のスピン密
度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半
導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜
１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形
態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実
施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これ
に限定されず、例えば、絶縁膜１１４の単層構造、絶縁膜１１６の単層構造、または３層
以上の積層構造としてもよい。
絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外
部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことがで
きる。絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶
縁膜は、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニ
ウム膜等を用いて形成される。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属
等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキン
グ効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有
する酸化物絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウ
ム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニ
ウム膜、酸化窒化ハフニウム膜等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜はスパ
ッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶ
Ｄ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎ
ｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉ
ｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半
導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ
膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛
を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、ト
リメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は
、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウ
ムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメ
チル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜
を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ
層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成
し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお
、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層
やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ
３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良い
が、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて
、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ
（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２
Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜半導体装置の構成例２＞
図３（Ａ）は、本発明の一態様の半導体装置１６１の上面図であり、図３（Ｂ）は、図３
（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図３（Ａ）に
おいて、煩雑になることを避けるため、半導体装置１６１の構成要素の一部を省略して図
示している。半導体装置１６１はトランジスタ１５２とトランジスタ１５３で構成されて
いる。図３（Ｂ）において、トランジスタ１５２はチャネル長方向の断面図が図示されて
いて、トランジスタ１５３はチャネル幅方向の断面図が図示されている。
図３（Ｂ）に示す半導体装置１６１は、図１（Ｂ）に示す半導体装置１６０の電極層１１
０ａ乃至１１０ｄ及び導電膜１４０ａ、１４０ｂを、それぞれ三層の積層で構成した場合
の一例である。電極層１１０ａは、導電膜１１１ａ、導電膜１１２ａ、導電膜１１３ａの
順に形成された積層で構成され、電極層１１０ｂは、導電膜１１１ｂ、導電膜１１２ｂ、
導電膜１１３ｂの順に形成された積層で構成され、電極層１１０ｃは、導電膜１１１ｃ、
導電膜１１２ｃ、導電膜１１３ｃの順に形成された積層で構成され（図示せず）、電極層
１１０ｄは、導電膜１１１ｄ、導電膜１１２ｄ、導電膜１１３ｄの順に形成された積層で
構成され（図示せず）、導電膜１４０ａは、導電膜１４１ａ、導電膜１４２ａ、導電膜１
４３ａの順に形成された積層で構成され、導電膜１４０ｂは、導電膜１４１ｂ、導電膜１
４２ｂ、導電膜１４３ｂの順に形成された積層で構成されている。上記以外の各構成にお
いて、半導体装置１６１は半導体装置１６０と同一である。
なお、以下では、導電膜１１１ａ乃至１１１ｄをまとめて導電膜１１１と呼び、導電膜１
１２ａ乃至１１２ｄをまとめて導電膜１１２と呼び、導電膜１１３ａ乃至１１３ｄをまと
めて導電膜１１３と呼ぶ。
また、以下では、導電膜１４１ａ、１４１ｂをまとめて導電膜１４１と呼び、導電膜１４
２ａ、１４２ｂをまとめて導電膜１４２と呼び、導電膜１４３ａ、１４３ｂをまとめて導
電膜１４３と呼ぶ。
導電膜１１１、１１３、１４１、１４３には、Ｃｕ−Ｘ合金膜を用いることが好ましい。
酸化物（ここでは、酸化物半導体膜１０８または酸素を含む絶縁膜のことを示す）と接す
る導電膜にＣｕ−Ｘ合金膜を用いることで、Ｃｕ−Ｘ合金膜中のＸが酸化物との界面にＸ
の酸化膜を形成し、Ｃｕ−Ｘ合金膜中のＣｕが酸化物半導体膜１０８に入り込むのを抑制
することができる。
導電膜１１２、１４２には、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、または銀
（Ａｇ）等の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合
物を含む導電膜を用いると好ましい。
また、導電膜１１２の膜厚は、導電膜１１１、１１３の膜厚よりも厚いことが好ましい。
こうすることで、電極層１１０ａ乃至１１０ｄの導電率が向上する。
また、導電膜１４２の膜厚は、導電膜１４１、１４３の膜厚よりも厚いことが好ましい。
こうすることで、導電膜１４０ａ、１４０ｂの導電率が向上する。
一例としては、導電膜１１１、１１３、１４１、１４３に、Ｃｕ−Ｍｎ合金膜を用い、導
電膜１１２、１４２に銅（Ｃｕ）膜を用いる。なお、ここでの銅（Ｃｕ）膜は、純銅（Ｃ
ｕ）を表しており、純度が９９％以上であると好適である。なお、純銅（Ｃｕ）が数％の
不純物元素を含む場合もある。
導電膜１１１、１１３、１４１、１４３にＣｕ−Ｍｎ合金膜を用いることで、上記導電膜
と接する絶縁膜及び酸化物半導体膜１０８との密着性を高めることが可能となる。また、
Ｃｕ−Ｍｎ合金膜を用いることで、酸化物半導体膜１０８と良好なオーミックコンタクト
を取ることが可能となる。また、コンタクトホール１０９において、Ｃｕ−Ｍｎ合金膜か
らなる導電膜１１１ｂと、同じくＣｕ−Ｍｎ合金膜からなる導電膜１４３ｂが接し、電極
層１１０ｂと導電膜１４０ｂの間の接触抵抗を低くすることができる。
図１１（Ａ）に示す半導体装置１６１は、図３（Ｂ）に示す半導体装置１６１に加熱処理
を施した場合の一例である。図１１（Ａ）に示す半導体装置１６１は、電極層１１０ａ乃
至１１０ｄ及び導電膜１４０ａ、１４０ｂの周りを取り囲むように酸化膜１０５が形成さ
れている点において、図３（Ｂ）に示す半導体装置１６１と相違する。上述以外の構成に
おいて、図１１（Ａ）に示す半導体装置１６１は、図３（Ｂ）に示す半導体装置１６１と
同一である。
図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ｚ１−Ｚ２間における切断面の断面図に相当す
る。なお、煩雑になることを避けるため、電極層１１０ｂと、電極層１１０ｂに接する絶
縁膜のみを示す。また、電極層１１０ｂのハッチングパターンは省略する。
酸化物（ここでは、酸化物半導体膜１０８または酸素を含む絶縁膜のことを示す）とＣｕ
−Ｘ合金を含む導電膜を接して加熱した場合、該酸化物と該導電膜との界面近傍に、Ｃｕ
−Ｘ合金中のＸが偏析し、酸素と反応して酸化膜１０５が形成される。なお、ＸにＭｎを
選んだ場合、酸化膜１０５に含まれる物質としては、例えば、Ｍｎ酸化物や、Ｉｎ−Ｍｎ
酸化物（酸化物がＩｎを含む場合）、Ｇａ−Ｍｎ酸化物（酸化物がＧａを含む場合）、Ｉ
ｎ−Ｇａ−Ｍｎ酸化物（酸化物がＩｎとＧａを含む場合）、Ｉｎ−Ｇａ−Ｚｎ−Ｍｎ酸化
物（酸化物がＩｎ、Ｇａ及びＺｎを含む場合）、Ｓｉ−Ｍｎ酸化物（酸化物がシリコンを
含む場合）、Ａｌ−Ｍｎ酸化物（酸化物がアルミニウムを含む場合）、またはＨｆ−Ｍｎ
酸化物（酸化物がハフニウムを含む場合）等が挙げられる。
上記加熱処理は、１００℃以上６５０℃以下、好ましくは１５０℃以上５００℃以下、さ
らに好ましくは２００℃以上３５０℃以下の温度で行ってもよい。また、上記加熱処理は
、導電膜、電極層又は絶縁膜の成膜工程の際に、基板に加える熱で行ってもよい。
図１１（Ｂ）に示すように、酸化膜１０５は電極層１１０ｂを取り囲むように、電極層１
１０ｂと絶縁膜１１４及び絶縁膜１０６ｂとの界面に形成される。酸化膜１０５を形成す
るために、絶縁膜１１４及び絶縁膜１０６ｂは、酸化シリコン膜、酸化窒化シリコン膜、
窒化酸化シリコン膜で作製することが好ましい。
図１１（Ｂ）では、Ｃｕ−Ｍｎ合金膜を含まない導電膜１１２ｂの側面にも、酸化膜１０
５が形成されているが、これは導電膜１１２ｂの上下に存在するＣｕ−Ｍｎ合金膜のＭｎ
が、加熱処理を行った際に、導電膜１１２ｂと絶縁膜１１４の界面に析出し、絶縁膜１１
４の酸素と反応して酸化膜１０５を形成したためである。
図１１（Ｂ）に示す電極層１１０ｂのテーパー角θは、３０度以上７０度以下が好ましい
。電極層１１０ｂが上記のテーパー角θをとることで、電極層１１０ｂ上に形成される絶
縁膜１１４の被覆性が良好になり、好適である。なお、テーパー角とは、電極層１１０ｂ
を、その断面に垂直な方向から観察した際に、電極層１１０ｂの被形成面と側面がなす傾
斜角を表す。側面が連続した曲率を持った形状のテーパー角は、電極層１１０ｂの被形成
面と曲率を持った形状の任意の点がなす傾斜角を表す。
また、電極層１１０ｂと導電膜１４０ｂが接するコンタクトホール１０９において、高抵
抗な酸化膜１０５は形成されない。このため、上記加熱処理を施しても、電極層１１０ｂ
と導電膜１４０ｂとの接触抵抗は低く抑えられたままである。
酸化膜１０５は、電極層１１０ａ乃至１１０ｄ及び導電膜１４０ａ、１４０ｂに含まれる
Ｃｕが、電極の外に拡散し、酸化物半導体膜１０８に悪影響を及ぼすことを防ぐ役割をも
つ。半導体装置１６１を上記構成とすることで、信頼性が高く、且つ配線遅延が少ない半
導体装置とすることができる。
＜半導体装置の構成例３＞
図４（Ａ）は、本発明の一態様の半導体装置１６２の上面図であり、図４（Ｂ）は、図４
（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図４（Ａ）に
おいて、煩雑になることを避けるため、半導体装置１６２の構成要素の一部を省略して図
示している。半導体装置１６２はトランジスタ１５４とトランジスタ１５５で構成されて
いる。図４（Ｂ）において、トランジスタ１５４はチャネル長方向の断面図が図示されて
いて、トランジスタ１５５はチャネル幅方向の断面図が図示されている。
半導体装置１６２は、図１に示す半導体装置１６０の酸化物半導体膜１０８ａ上に金属酸
化膜１２１ａ及び金属酸化膜１２２ａを形成し、酸化物半導体膜１０８ｂ上に金属酸化膜
１２１ｂ及び金属酸化膜１２２ｂを形成した構造である。酸化物半導体膜１０８ａの一部
は、金属酸化膜１２１ａ、１２２ａを介して、一対の電極層１１０ａ、１１０ｂに電気的
に接続され、酸化物半導体膜１０８ｂの一部は、金属酸化膜１２１ｂ、１２２ｂを介して
、一対の電極層１１０ｃ、１１０ｄに電気的に接続される。上記以外の各構成において、
半導体装置１６２は半導体装置１６０と同一である。
金属酸化膜１２１ａ、１２２ａは、一対の電極層１１０ａ、１１０ｂの構成元素が酸化物
半導体膜１０８ａに拡散することを抑制するバリア膜としての機能を有する。また、金属
酸化膜１２１ｂ、１２２ｂは、一対の電極層１１０ｃ、１１０ｄの構成元素が酸化物半導
体膜１０８ｂに拡散することを抑制するバリア膜としての機能を有する。
図４（Ｂ）のトランジスタ１５４に示すように、一対の電極層１１０ａ、１１０ｂが重畳
しない領域の金属酸化膜１２２ａの膜厚が、一対の電極層１１０ａ、１１０ｂが重畳する
領域の金属酸化膜１２２ａの膜厚よりも薄い。このように、一対の電極層１１０ａ、１１
０ｂが重畳しない領域の金属酸化膜１２２ａの膜厚を薄くすることによって、一対の電極
層１１０ａ、１１０ｂから拡散する不純物（ここでは、Ｃｕ）を除去することが可能とな
る。したがって、金属酸化膜１２２ａの表面、別言するとトランジスタ１５４のバックチ
ャネル側の表面が清浄化され、信頼性が高く、電気特性の低下を抑制し、良好な電気特性
を有する半導体装置を提供することが可能となる。ただし、場合によっては、または、状
況に応じて、一対の電極層１１０ａ、１１０ｂが重畳しない領域の金属酸化膜１２２ａの
膜厚と、一対の電極層１１０ａ、１１０ｂが重畳する領域の金属酸化膜１２２ａの膜厚と
は、概ね同じとなるようにしてもよい。
なお、上記の事柄は、そのまま、トランジスタ１５４をトランジスタ１５５に、一対の電
極層１１０ａ、１１０ｂを一対の電極層１１０ｃ、１１０ｄに、金属酸化膜１２２ａを金
属酸化膜１２２ｂに言い換えても、成り立つことが可能である。
＜半導体装置の構成例４＞
図５（Ａ）は、本発明の一態様の半導体装置１６３の上面図であり、図５（Ｂ）は、図５
（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図５（Ａ）に
おいて、煩雑になることを避けるため、半導体装置１６３の構成要素の一部を省略して図
示している。半導体装置１６３はトランジスタ１５６とトランジスタ１５７で構成されて
いる。図５（Ｂ）において、トランジスタ１５６はチャネル長方向の断面図が図示されて
いて、トランジスタ１５７はチャネル幅方向の断面図が図示されている。
半導体装置１６３は、図１に示す半導体装置１６０の酸化物半導体膜１０８ａ上に金属酸
化膜１２２ａを形成し、酸化物半導体膜１０８ｂ上に金属酸化膜１２２ｂを形成した構造
である。酸化物半導体膜１０８ａの一部は、金属酸化膜１２２ａを介して、一対の電極層
１１０ａ、１１０ｂに電気的に接続され、酸化物半導体膜１０８ｂの一部は、金属酸化膜
１２２ｂを介して、一対の電極層１１０ｃ、１１０ｄに電気的に接続される。上記以外の
各構成において、半導体装置１６３は半導体装置１６０と同一である。
金属酸化膜１２２ａは、一対の電極層１１０ａ、１１０ｂの構成元素が酸化物半導体膜１
０８ａに拡散することを抑制するバリア膜としての機能を有する。また、金属酸化膜１２
２ｂは、一対の電極層１１０ｃ、１１０ｄの構成元素が酸化物半導体膜１０８ｂに拡散す
ることを抑制するバリア膜としての機能を有する。
図５（Ｂ）のトランジスタ１５６に示すように、一対の電極層１１０ａ、１１０ｂが重畳
しない領域の金属酸化膜１２２ａの膜厚が、一対の電極層１１０ａ、１１０ｂが重畳する
領域の金属酸化膜１２２ａの膜厚よりも薄い。このように、一対の電極層１１０ａ、１１
０ｂが重畳しない領域の金属酸化膜１２２ａの膜厚を薄くすることによって、一対の電極
層１１０ａ、１１０ｂから拡散する不純物（ここでは、Ｃｕ）を除去することが可能とな
る。したがって、金属酸化膜１２２ａの表面、別言するとトランジスタ１５６のバックチ
ャネル側の表面が清浄化され、信頼性が高く、電気特性の低下を抑制し、良好な電気特性
を有する半導体装置を提供することが可能となる。ただし、場合によっては、または、状
況に応じて、一対の電極層１１０ａ、１１０ｂが重畳しない領域の金属酸化膜１２２ａの
膜厚と、一対の電極層１１０ａ、１１０ｂが重畳する領域の金属酸化膜１２２ａの膜厚と
は、概ね同じとなるようにしてもよい。
なお、上記の事柄は、そのまま、トランジスタ１５６をトランジスタ１５７に、一対の電
極層１１０ａ、１１０ｂを一対の電極層１１０ｃ、１１０ｄに、金属酸化膜１２２ａを金
属酸化膜１２２ｂに置き換えても、成り立つことが可能である。
ここで、酸化物半導体膜、金属酸化膜及びこれらの膜に接する絶縁膜のバンド構造につい
て、図６を用いて説明する。
以下では、金属酸化膜１２１ａ、１２１ｂを、まとめて金属酸化膜１２１と呼び、金属酸
化膜１２２ａ、１２２ｂをまとめて金属酸化膜１２２と呼ぶことにする。
図６（Ａ）は、絶縁膜１０６ｂ、酸化物半導体膜１０８、金属酸化膜１２１、１２２、及
び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図６（Ｂ
）は、絶縁膜１０６ｂ、酸化物半導体膜１０８、金属酸化膜１２２及び絶縁膜１１４を有
する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易に
するため絶縁膜１０６ｂ、酸化物半導体膜１０８、金属酸化膜１２１、１２２及び絶縁膜
１１４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図６（Ａ）は、絶縁膜１０６ｂ、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ター
ゲットを用いて形成される酸化物半導体膜を用い、金属酸化膜１２１として金属元素の原
子数比をＩｎ：Ｇａ：Ｚｎ＝１：４：５の金属酸化物ターゲットを用いて形成される金属
酸化膜を用い、金属酸化膜１２２として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３
：６の金属酸化物ターゲットを用いて形成される金属酸化膜を用いる構成のバンド図であ
る。
また、図６（Ｂ）は、絶縁膜１０６ｂ、１１４として酸化シリコン膜を用い、酸化物半導
体膜１０８として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ター
ゲットを用いて形成される酸化物半導体膜を用い、金属酸化膜１２２として金属元素の原
子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：６の金属酸化物ターゲットを用いて形成される金属
酸化膜を用いる構成のバンド図である。
図６（Ａ）、（Ｂ）に示すように、酸化物半導体膜１０８、及び金属酸化膜１２１、１２
２において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に
変化または連続接合するともいうことができる。このようなバンド構造を有するためには
、酸化物半導体膜１０８と金属酸化膜１２１との界面、または酸化物半導体膜１０８と金
属酸化膜１２２との界面において、トラップ中心や再結合中心のような欠陥準位を形成す
るような不純物が存在しないとする。
酸化物半導体膜１０８及び金属酸化膜１２１、１２２に連続接合を形成するためには、ロ
ードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて
各膜を大気に触れさせることなく連続して積層することが必要となる。
図６（Ａ）、（Ｂ）に示すバンド構造とすることで酸化物半導体膜１０８がウェル（井戸
）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜
１０８に形成されることがわかる。
なお、金属酸化膜１２１、１２２を設けることにより、酸化物半導体膜１０８に形成され
うるトラップ準位を遠ざけることができる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８の伝導帯下端の
エネルギー準位（Ｅｃ）より真空準位に遠くなることがあり、トラップ準位に電子が蓄積
しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷と
なり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラ
ップ準位が酸化物半導体膜１０８の伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に
近くなるような構成とすると好ましい。このようにすることで、トラップ準位に電子が蓄
積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効
果移動度を高めることができる。
また、図６（Ａ）、（Ｂ）において、金属酸化膜１２１、１２２は、酸化物半導体膜１０
８よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１
０８の伝導帯下端のエネルギー準位と、金属酸化膜１２１、１２２の伝導帯下端のエネル
ギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または
１ｅＶ以下である。すなわち、金属酸化膜１２１、１２２の電子親和力と、酸化物半導体
膜１０８の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ
以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８が電流の主な経路となり、チャネ
ル領域として機能する。また、金属酸化膜１２１、１２２は、チャネル領域が形成される
酸化物半導体膜１０８を構成する金属元素の一種以上から構成される金属酸化膜であるた
め、酸化物半導体膜１０８と金属酸化膜１２１との界面、または酸化物半導体膜１０８と
金属酸化膜１２２との界面において、界面散乱が起こりにくい。従って、該界面において
はキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、金属酸化膜１２１、１２２は、チャネル領域の一部として機能することを防止する
ため、導電率が十分に低い材料を用いるものとする。または、金属酸化膜１２１、１２２
には、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１
０８よりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１０８の伝導帯下端エ
ネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレ
イン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、金属酸
化膜１２１、１２２の伝導帯下端のエネルギー準位が、酸化物半導体膜１０８の伝導帯下
端のエネルギー準位よりも０．２ｅＶより真空準位に近い材料、好ましくは０．５ｅＶ以
上真空準位に近い材料を適用することが好ましい。
また、金属酸化膜１２１、１２２は、膜中にスピネル型の結晶構造が含まれないことが好
ましい。金属酸化膜１２１、１２２の膜中にスピネル型の結晶構造を含む場合、該スピネ
ル型の結晶構造と他の領域との界面において、電極層１１０ａ乃至１１０ｄの構成元素が
酸化物半導体膜１０８へ拡散してしまう場合がある。なお、金属酸化膜１２１、１２２が
後述するＣＡＡＣ−ＯＳである場合、電極層１１０ａ乃至１１０ｄの構成元素、例えば、
銅元素のブロッキング性が高くなり好ましい。
金属酸化膜１２１、１２２の膜厚は、電極層１１０ａ乃至１１０ｄの構成元素が酸化物半
導体膜１０８に拡散することを抑制することのできる膜厚以上であって、絶縁膜１１４か
ら酸化物半導体膜１０８への酸素の供給を抑制する膜厚未満とする。例えば、金属酸化膜
１２１、１２２の膜厚が１０ｎｍ以上であると、電極層１１０ａ乃至１１０ｄの構成元素
が酸化物半導体膜１０８へ拡散するのを抑制することができる。また、金属酸化膜１２１
、１２２の膜厚を１００ｎｍ以下とすると、絶縁膜１１４、１１６から酸化物半導体膜１
０８へ効果的に酸素を供給することができる。
金属酸化膜１２１、１２２がＩｎ−Ｍ−Ｚｎ酸化物であるとき、元素ＭとしてＴｉ、Ｇａ
、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆをＩｎより高い原子数比で有することで
、金属酸化膜１２１、１２２のエネルギーギャップを大きく、電子親和力を小さくしうる
。よって、酸化物半導体膜１０８との電子親和力の差を元素Ｍの組成によって制御するこ
とが可能となる場合がある。また、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｎまた
はＨｆは、酸素との結合力が強い金属元素であるため、これらの元素をＩｎより高い原子
数比で有することで、酸素欠損が生じにくくなる。
また、金属酸化膜１２１、１２２がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除
いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが
５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５
ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１０８及び金属酸化膜１２１、１２２が、Ｉｎ−Ｍ−Ｚｎ酸化物（
ＭはＴｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体
膜１０８と比較して、金属酸化膜１２１、１２２に含まれるＭ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の原子数比が大きく、代表的には、酸化物半導体膜
１０８に含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上高い原子数比である。
また、酸化物半導体膜１０８及び金属酸化膜１２１、１２２が、Ｉｎ−Ｍ−Ｚｎ酸化物（
ＭはＴｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体
膜１０８をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、金属酸化膜１２１、１２２
をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ２／ｘ２がｙ１／ｘ１よ
りも大きく、好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも１．５倍以上である。より好ま
しくは、ｙ２／ｘ２がｙ１／ｘ１よりも２倍以上大きく、さらに好ましくは、ｙ２／ｘ２
がｙ１／ｘ１よりも３倍以上または４倍以上大きい。このとき、酸化物半導体膜１０８に
おいて、ｙ１がｘ１以上であると、酸化物半導体膜１０８を用いるトランジスタに安定し
た電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、酸化物
半導体膜１０８を用いるトランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ
１の３倍未満であると好ましい。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体膜１０８を成膜するために用いるター
ゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ
１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３
以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６
以下とすることで、酸化物半導体膜１０８として後述のＣＡＡＣ−ＯＳ膜が形成されやす
くなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：
１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
また、金属酸化膜１２１、１２２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ
、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、金属酸化膜１２１、１２２を成膜するた
めに用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ
２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さら
には１以上６以下であることが好ましい。また、インジウムに対するＭの原子数比率を大
きくすることで、金属酸化膜１２１、１２２のエネルギーギャップを大きく、電子親和力
を小さくすることが可能であるため、ｙ２／ｘ２を３以上、または４以上とすることが好
ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：
２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：５、Ｉｎ：Ｍ：Ｚｎ＝１：
３：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：２、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝
１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：５等がある。
また、金属酸化膜１２１、１２２がＩｎ−Ｍ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｍとして２価の金属原子（例えば、亜鉛など）
を含まない構成とすることで、スピネル型の結晶構造を含有しない金属酸化膜１２１、１
２２を形成することができる。また、金属酸化膜１２１、１２２としては、例えば、Ｉｎ
−Ｇａ酸化物膜を用いることができる。該Ｉｎ−Ｇａ酸化物としては、例えば、Ｉｎ−Ｇ
ａ金属酸化物ターゲット（Ｉｎ：Ｇａ＝７：９３）を用いて、スパッタリング法により形
成することができる。また、金属酸化膜１２１、１２２を、ＤＣ放電を用いたスパッタリ
ング法で成膜するためには、Ｉｎ：Ｍ＝ｘ：ｙ［原子数比］としたときに、ｙ／（ｘ＋ｙ
）を０．９６以下、好ましくは０．９５以下、例えば０．９３とするとよい。
なお、酸化物半導体膜１０８、及び金属酸化膜１２１、１２２の原子数比はそれぞれ、誤
差として上記の原子数比のプラスマイナス４０％の変動を含む。
＜半導体装置の作製方法＞
次に、本発明の一態様の半導体装置である半導体装置１６１の作製方法について、図を用
いて以下詳細に説明する。
まず、基板１０２上に導電膜１４１ｉ、導電膜１４２ｉ、及び、導電膜１４３ｉを形成す
る（図７（Ａ）参照）。導電膜１４１ｉ乃至１４３ｉには、前出の導電膜１４１乃至１４
３に記載の材料を用いることができる。本実施の形態では、導電膜１４１ｉ、１４３ｉと
して、厚さ３０ｎｍのＣｕ−Ｍｎ合金膜を用いる。なお、該Ｃｕ−Ｍｎ合金膜としては、
Ｃｕ−Ｍｎ金属ターゲット（Ｃｕ：Ｍｎ＝９０：１０［原子％］）を用いてスパッタリン
グ法により形成することができる。また、導電膜１４２ｉとして、厚さ２００ｎｍの銅（
Ｃｕ）膜をスパッタリング法で形成する。
次に、導電膜１４３ｉ上にレジスト塗布及びパターニングを行い、所望の領域にレジスト
マスク１７０を形成する。その後、導電膜１４３ｉ及びレジストマスク１７０上からエッ
チング溶液１８２を塗布し、導電膜１４１ｉ乃至１４３ｉをエッチングする（図７（Ｂ）
参照）。
レジストマスク１７０は、感光性の樹脂を塗布した後に、該感光性の樹脂の所望の領域に
露光、及び現像することで形成することができる。なお、感光性の樹脂は、ポジ型、ネガ
型のいずれの樹脂を用いてもよい。また、レジストマスク１７０をインクジェット法で形
成してもよい。レジストマスク１７０をインクジェット法で形成するとフォトマスクを使
用しないため、製造コストを低減できる。
導電膜１４１ｉ乃至１４３ｉをエッチングする際のエッチング溶液１８２としては、例え
ば、有機酸水溶液と過酸化水素水とを含むエッチング溶液等が挙げられる。
次に、レジストマスク１７０を除去する。なお、導電膜１４１ｉ乃至１４３ｉは、エッチ
ング溶液１８２によりエッチングされゲート電極層として機能する導電膜１４０ａ、１４
０ｂとなる（図７（Ｃ）参照）。レジストマスク１７０の除去方法としては、例えば、レ
ジスト剥離装置を用いて除去することができる。
次に、基板１０２及び導電膜１４０ａ、１４０ｂ上にゲート絶縁膜として機能する絶縁膜
１０６を形成する。なお、絶縁膜１０６は、絶縁膜１０６ａ、１０６ｂを有する（図７（
Ｄ）参照）。
ゲート絶縁膜として機能する絶縁膜１０６は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶ
Ｄ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施の形態では、ＰＥ
ＣＶＤ法により、ゲート絶縁膜として機能する絶縁膜１０６ａとして厚さ４００ｎｍの窒
化酸化シリコン膜を形成し、絶縁膜１０６ｂとして厚さ５０ｎｍの酸化窒化シリコン膜を
形成する。
次に、ゲート絶縁膜として機能する絶縁膜１０６上に酸化物半導体膜を成膜し、該酸化物
半導体膜を所望の領域に加工することで酸化物半導体膜１０８ａ、１０８ｂを形成する（
図８（Ａ）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１）を用いて、スパッタリング法により酸化物半導体膜１０８ａ、１０８ｂ（以下、酸
化物半導体膜１０８）を形成する。
酸化物半導体膜１０８の形成後、１５０℃以上基板の歪み点未満、好ましくは２００℃以
上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下の加熱処理を行ってもよい
。ここでの加熱処理は、酸化物半導体膜の高純度化処理の一つであり、酸化物半導体膜１
０８に含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的とし
た加熱処理は、酸化物半導体膜１０８を島状に加工する前に行ってもよい。
酸化物半導体膜１０８への加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。Ｒ
ＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことがで
きる。そのため、加熱時間を短縮することが可能となる。
なお、酸化物半導体膜１０８への加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２
０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希
ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥
空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス
雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸
化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を供
給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損量を低減すること
ができる。
また、酸化物半導体膜１０８への加熱処理によって、絶縁膜１０６ａ及び基板１０２と、
導電膜１４０ａ、１４０ｂの界面近傍に酸化膜が形成される場合がある。該酸化膜として
は、先に記載の酸化膜１０５である。
なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガスは
、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお
、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッ
タリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガ
スやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸
化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置に
おけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去
すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−
７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプ
とコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素
を含む気体が逆流しないようにしておくことが好ましい。
次に、絶縁膜１０６にコンタクトホール１０９を形成する（図８（Ｂ）参照）。コンタク
トホール１０９は導電膜１４３ｂに達する。所望の領域にパターンを形成し、ドライエッ
チング装置を用いて、コンタクトホール１０９を形成することができる。
次に、絶縁膜１０６及び酸化物半導体膜１０８上に導電膜１１１ｉ、導電膜１１２ｉ、及
び、導電膜１１３ｉを形成する（図８（Ｃ）参照）。導電膜１１１ｉ、１１３ｉとしては
、前出の導電膜１１１、１１３に用いることのできる列挙した材料の中から選択すること
で形成できる。本実施の形態においては、導電膜１１１ｉ、１１３ｉとして、厚さ３０ｎ
ｍのＣｕ−Ｍｎ合金膜を用いる。なお、該Ｃｕ−Ｍｎ合金膜としては、Ｃｕ−Ｍｎ金属タ
ーゲット（Ｃｕ：Ｍｎ＝９０：１０［原子％］）を用いてスパッタリング法により形成す
ることができる。また、導電膜１１２ｉとして、厚さ２００ｎｍの銅（Ｃｕ）膜をスパッ
タリング法で形成する。
次に、導電膜１１３ｉ上にレジスト塗布及びパターニングを行い、所望の領域にレジスト
マスク１７２を形成する（図９（Ａ）参照）。レジストマスク１７２は、感光性の樹脂を
塗布した後に、該感光性の樹脂の所望の領域に露光、及び現像することで形成することが
できる。なお、感光性の樹脂は、ポジ型、ネガ型のいずれの樹脂を用いてもよい。また、
レジストマスク１７２をインクジェット法で形成してもよい。レジストマスク１７２をイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスク１７２上からエッチング溶液１８２を塗布し、導電膜１１１ｉ乃至
１１３ｉをエッチングする（図９（Ｂ）参照）。
次に、レジストマスク１７２を除去し、導電膜１１１ａ乃至１１３ａを含む電極層１１０
ａと、導電膜１１１ｂ乃至１１３ｂを含む電極層１１０ｂと、導電膜１１１ｃ乃至１１３
ｃを含む電極層１１０ｃ（図示せず）と、導電膜１１１ｄ乃至１１３ｄを含む電極層１１
０ｄ（図示せず）とを形成する（図９（Ｃ）参照）。
導電膜１１１ｉ乃至１１３ｉをエッチングする際のエッチング溶液１８２としては、例え
ば、有機酸水溶液と過酸化水素水とを含むエッチング溶液等が挙げられる。レジストマス
ク１７２の除去方法としては、例えば、レジスト剥離装置を用いて除去することができる
。
次に、電極層１１０ａ乃至１１０ｄ及び酸化物半導体膜１０８上にエッチング溶液１８４
を塗布し、電極層１１０ａ乃至１１０ｄから露出した酸化物半導体膜１０８の表面の一部
をエッチングする（図１０（Ａ）参照）。
エッチング溶液１８４としては、例えば、リン酸、硝酸、フッ化水素酸、塩酸、硫酸、酢
酸、シュウ酸などの酸系の薬液を希釈して用いることができる。ただし、エッチング溶液
１８４としては、上記の酸系の薬液に限定されない。例えば、エッチング溶液１８４とし
ては、酸化物半導体膜１０８に対するエッチングレートよりも電極層１１０ａ乃至１１０
ｄに対するエッチングレートの方が遅い薬液を用いればよい。具体的には、リン酸と、キ
レート剤（例えば、エチレンジアミン四酢酸）と、芳香族化合物系の防食剤（例えば、ベ
ンゾトリアゾール（ＢＴＡ））を混合した混合溶液を用いることができる。
上記エッチング溶液１８４の処理を行うことによって、酸化物半導体膜１０８の表面に付
着した電極層１１０ａ乃至１１０ｄの構成元素の一部を除去することが可能となる。
以上の工程でトランジスタ１５２、１５３が形成される。
次に、酸化物半導体膜１０８及び電極層１１０ａ乃至１１０ｄを覆うようにトランジスタ
１５２、１５３の保護絶縁膜として機能する絶縁膜１１４、１１６、１１８を形成する（
図１０（Ｂ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成す
ることが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周
波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁
膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することができ
るとともに、絶縁膜１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可
能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成するこ
とができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を
用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン
、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素
等がある。また、上記の堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満
、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは
５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠
陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃と
し、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし
、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を２７．１２ＭＨ
ｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用
いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１
８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室
に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好
ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／
ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ
／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコ
ン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論比よりも多く
なる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱い
ため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組
成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜
を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜
となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高
い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体
の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的に
は、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１近傍に
現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１
７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である
欠陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタの信頼性
を高めることができる。
絶縁膜１１４、１１６を形成した後、加熱処理を行う。該加熱処理により、絶縁膜１１４
、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０
８に含まれる酸素欠損量をさらに低減することができる。加熱処理後に、絶縁膜１１８を
形成する。
絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上４００℃以下、
好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。加
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰
囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が
含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる
。
本実施の形態では、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
絶縁膜１１４、１１６に水、水素等が含まれる場合、水、水素等をブロッキングする機能
を有する絶縁膜１１８を形成後に加熱処理を行うと、絶縁膜１１４、１１６に含まれる水
、水素等が酸化物半導体膜１０８に移動し、酸化物半導体膜１０８に欠陥が生じてしまう
場合がある。よって、絶縁膜１１８の形成前に加熱処理を行うことで、絶縁膜１１４、１
１６に含まれる水、水素を効果的に低減させることができる。
なお、絶縁膜１１６を、加熱しながら絶縁膜１１４上に形成することで、酸化物半導体膜
１０８に酸素を移動させ、酸化物半導体膜１０８に含まれる酸素欠損を低減することが可
能であるため、この加熱処理を行わなくともよい場合がある。
また、絶縁膜１１４、１１６を形成した後の加熱処理によって、酸化物（ここでは酸化物
半導体膜１０８と酸素を含む絶縁膜）と、電極層１１０ａ乃至１１０ｄ及び導電膜１４０
ａ、１４０ｂの界面近傍に酸化膜が形成される場合がある。該酸化膜としては、先に記載
の酸化膜１０５である。また、絶縁膜１１４を加熱して形成する場合においても、酸化膜
１０５が形成される場合がある。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は３００℃以上４００℃以下に、
好ましくは３２０℃以上３７０℃以下にすることで、緻密な膜を形成できるため好ましい
。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコ
ンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いことが好ましい。窒素
と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種
が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合
、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリ
コン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することがで
きる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素
の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒
化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対す
る窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素
、及びアンモニアの原料ガスから、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、
シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍで
ある。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波
電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極
面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面
積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
また、絶縁膜１１８の形成後に、加熱処理を行ってもよい。該加熱処理の温度は、代表的
には、１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは３
２０℃以上３７０℃以下とする。上記加熱処理を行う際には、絶縁膜１１４、１１６の水
素および水が低減されているため、上述したような酸化物半導体膜１０８の欠陥の発生は
抑えられている。
以上の工程により、図２に示す半導体装置１６１を形成することができる。
なお、図１（Ａ）、図１（Ｂ）などにおいて、トランジスタのゲート電極が１つ設けられ
ている場合の例を示したが、本発明の一態様は、これに限定されない。トランジスタに複
数のゲート電極が設けられていてもよい。一例として、図１（Ｂ）において、導電膜１２
０ａ、１２０ｂが設けられている例を、図１２（Ａ）に示す。導電膜１２０ａ及び導電膜
１２０ｂは、第２のゲート電極層としての機能を有する。導電膜１２０ａ、１２０ｂに用
いることができる材料は、導電膜１４０ａ、１４０ｂの記載を参照すればよい。
なお、導電膜１２０ａと導電膜１４０ａは、異なる電位が与えられてもよいし、同じ電位
が与えられてもよい。また、導電膜１２０ｂと導電膜１４０ｂは、異なる電位が与えられ
てもよいし、同じ電位が与えられてもよい。一例として、導電膜１４０ｂと導電膜１２０
ｂとが接続されている場合の例を、図１２（Ｂ）に示す。
なお、本実施の形態で示すトランジスタは半導体層に酸化物半導体膜１０８を用いる構成
を例示したが、これに限定されない。例えば、酸化物半導体膜１０８の代わりに、ＩＶ族
（シリコン等）半導体、ＩＩＩ族（ガリウム等）半導体、化合物半導体等の半導体材料を
用いてもよい。また、該半導体材料の結晶性については、特に限定されず、例えば、非晶
質半導体膜（代表的には、アモルファスシリコン）、または結晶性半導体膜（代表的には
、多結晶シリコン）を用いることができる。また、非晶質半導体膜として、アモルファス
シリコンを用いる場合、アモルファスシリコンとオーミックコンタクトをとるために、電
極層１１０ａ乃至１１０ｄと、アモルファスシリコン膜との間に、Ｐ（リン）やＡｓ（ヒ
素）などの不純物を添加した半導体層を設けてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について、図１３乃至図１６を参照して
説明する。
＜半導体装置の構成例１＞
図１３（Ａ）は、本発明の一態様の半導体装置２６０の上面図であり、図１３（Ｂ）は、
図１３（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図１３
（Ａ）において、煩雑になることを避けるため、半導体装置２６０の構成要素の一部を省
略して図示している。
半導体装置２６０はトランジスタ２５０とトランジスタ２５１で構成されている。図１３
（Ｂ）において、トランジスタ２５０はチャネル長方向の断面図が図示されていて、トラ
ンジスタ２５１はチャネル幅方向の断面図が図示されている。
ここで、図１３に示す半導体装置２６０の構成要素について、以下に説明する。
基板２００上に絶縁膜２０１、絶縁膜２０２が形成されている。次いで、絶縁膜２０２上
にトランジスタのチャネル領域が形成される半導体層２２２ａ及び半導体層２２２ｂが島
状に形成されている。
基板２００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板２００として用いてもよい。また、シリコンや炭化シリコンなどの
単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、Ｓ
ＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたもの
を、基板２００として用いてもよい。なお、基板２００として、ガラス基板を用いる場合
、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）
、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）
、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の液
晶表示装置を作製することができる。
また、基板２００として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成
してもよい。または、基板２００とトランジスタの間に剥離層を設けてもよい。剥離層は
、その上に素子部を一部あるいは全部完成させた後、基板２００より分離し、他の基板に
転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の
基板にも転載できる。
絶縁膜２０１、２０２は、ＣＶＤ法、スパッタリング法又は熱酸化法等により、酸化シリ
コン、酸化窒化シリコン、窒化シリコン等の絶縁膜を用いて単層又は積層構造で設けるこ
とができる。絶縁膜２０１、２０２の組み合わせ例としては酸化窒化シリコンと酸化シリ
コンの組み合わせが挙げられる。
半導体層２２２ａ、２２２ｂは結晶性シリコンで形成することが好ましいが、アモルファ
スシリコンを用いてもよい。結晶性シリコンは、アモルファスシリコン膜を成膜し、その
後レーザを照射して結晶化する。または非晶質シリコン膜の上にＮｉなどの金属膜を成膜
した後、非晶質シリコン膜を熱結晶化してもよい。またはＣＶＤ法により結晶性シリコン
膜を成膜してもよい。
絶縁膜２３１はゲート絶縁膜である。絶縁膜２３１は、ＣＶＤ法、スパッタリング法等に
より、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁膜を用いて単層又は積層
構造で設けることができる。
また、絶縁膜２３１として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形
成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、トランジ
スタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テ
トラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（
ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ
）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（Ｈ
ＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラ
ン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
また、絶縁膜２３１は、半導体層２２２ａ、２２２ｂに対しプラズマ処理を行うことによ
り、表面を酸化又は窒化することで形成してもよい。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅな
どの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導
入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により
行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで
生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカ
ルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。
このような高密度のプラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には
５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応
であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。
このような高密度プラズマ処理は、半導体膜を直接酸化（または窒化）するため、形成さ
れる絶縁膜の厚さのばらつきを極めて小さくすることができる。このような高密度プラズ
マ処理により半導体膜の表面を固相酸化することにより、均一性が良く、界面準位密度が
低い絶縁膜を形成することができる。
なお、絶縁膜２３１は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良
いし、それにＣＶＤ法やスパッタリング法等で酸化シリコン、酸化窒化シリコン又は窒化
シリコンの絶縁膜のいずれか一つ又は複数を堆積し、積層させても良い。いずれにしても
、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成される
トランジスタは、特性のばらつきを小さくすることができる。
次に、絶縁膜２３１上に、ゲート電極として機能する導電膜２７３ａ及び導電膜２７３ｂ
を形成する。導電膜２７３ａ、２７３ｂはＣｕ−Ｘ合金膜を少なくとも含み、例えば、Ｃ
ｕ−Ｘ合金膜の単層構造、またはＣｕ−Ｘ合金膜と、銅（Ｃｕ）、アルミニウム（Ａｌ）
、金（Ａｕ）、または銀（Ａｇ）等の低抵抗材料からなる単体、もしくは合金、またはこ
れらを主成分とする化合物を含む導電膜との積層構造とすることが好ましい。また導電膜
２７３に含まれるＣｕ−Ｘ合金膜は、酸素を含む絶縁膜と接することが好ましい。Ｃｕ−
Ｘ合金膜が酸素を含む絶縁膜と接することで、Ｃｕ−Ｘ合金膜中のＸが酸素を含む絶縁膜
との界面にＸの酸化膜を形成する場合がある。該酸化膜が形成されることで、Ｃｕ−Ｘ合
金膜中のＣｕが絶縁膜中を拡散し半導体層２２２ａ、２２２ｂに入り込むのを抑制するこ
とができる。
一例としては、導電膜２７３ａ、２７３ｂに、Ｃｕ−Ｍｎ合金膜を用いることで、導電膜
２７３ａ、２７３ｂと絶縁膜との密着性を高めることが可能となる。
半導体層２２２ａ、２２２ｂには不純物領域２１４、２１５、２１６、２１７がそれぞれ
形成されている。不純物元素の導入は、ｎ型又はｐ型の不純物元素を用いてイオンドープ
法、イオン注入法等により行うことができる。ｎ型を示す不純物元素としては、リン（Ｐ
）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ
）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
絶縁膜２３６及び絶縁膜２３７は層間絶縁膜としての機能を有する。絶縁膜２３６、２３
７は、ＣＶＤ法やスパッタ法等で形成した、酸化シリコン、酸化窒化シリコン、窒化シリ
コン等の絶縁膜を用いることができる。また、アクリル樹脂、ポリイミド樹脂、ベンゾシ
クロブテン系樹脂、シロキサン系樹脂、ポリアミド樹脂、エポキシ樹脂等の有機樹脂で形
成することができる。
導電膜２２８ａ、導電膜２２８ｂ、導電膜２２８ｃ、及び、導電膜２２８ｄは、ソース電
極またはドレイン電極としての機能を有する。導電膜２２８ａ乃至２２８ｄは、Ｃｕ−Ｘ
合金膜を少なくとも含み、例えば、Ｃｕ−Ｘ合金膜の単層構造、またはＣｕ−Ｘ合金膜と
、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、または銀（Ａｇ）等の低抵抗材料か
らなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜との積層構
造とすることが好ましい。また導電膜２２８ａ乃至２２８ｄに含まれるＣｕ−Ｘ合金膜は
、酸素を含む絶縁膜と接することが好ましい。Ｃｕ−Ｘ合金膜が酸素を含む絶縁膜と接す
ることで、Ｃｕ−Ｘ合金膜中のＸが酸素を含む絶縁膜との界面にＸの酸化膜を形成する場
合がある。該酸化膜が形成されることで、Ｃｕ−Ｘ合金膜中のＣｕが絶縁膜中を拡散し半
導体層２２２ａ、２２２ｂに入り込むのを抑制することができる。
一例としては、導電膜２２８ａ乃至２２８ｄに、Ｃｕ−Ｍｎ合金膜を用いる。Ｃｕ−Ｍｎ
合金膜を用いることで、導電膜２２８ａ乃至２２８ｄと絶縁膜との密着性を高めることが
可能となる。
導電膜２７３ａ、２７３ｂ、２２８ａ乃至２２８ｄは、配線等としても機能する。よって
、これら導電膜をＣｕ−Ｘ合金膜、またはＣｕ−Ｘ合金膜と、銅（Ｃｕ）、アルミニウム
（Ａｌ）、金（Ａｕ）、又は銀（Ａｇ）等の低抵抗材料を含む導電膜と、を含んで形成す
ることで、基板２００として大面積基板を用いた場合においても配線遅延を抑制した半導
体装置を作製することが可能となる。
また、導電膜２２８ｂと導電膜２７３ｂは、コンタクトホール２０９を介して接続されて
いる。コンタクトホール２０９において、導電膜２２８ｂに含まれるＣｕ−Ｘ合金膜と、
導電膜２７３ｂに含まれるＣｕ−Ｘ合金膜が接することが好ましい。Ｃｕ−Ｘ合金膜どう
しが接することで、接触抵抗を低くすることが可能になり、基板２００として大面積基板
を用いた場合においても配線遅延を抑制した半導体装置を作製することが可能となる。
半導体装置２６０を上記構成とすることで、半導体層２２２ａ、２２２ｂに入り込む銅（
Ｃｕ）元素を抑制し、信頼性が高く且つ配線遅延が少ない半導体装置を提供することがで
きる。
図１６に示した半導体装置２６０は、図１３（Ｂ）に示した半導体装置２６０の断面図に
おいて、酸化膜２４１が、導電膜２７３ａ、２７３ｂ、２２８ａ乃至２２８ｄの周りを取
り囲んでいる点で相違する。上述以外の構成において、図１６に示す半導体装置２６０は
、図１３（Ｂ）に示す半導体装置２６０と同一である。
図１６に示した半導体装置２６０は、図１３（Ｂ）に示した半導体装置２６０に加熱処理
を施し、導電膜２７３ａ、２７３ｂ、２２８ａ乃至２２８ｄの周囲に酸化膜２４１が形成
された場合の一例を示している。酸化物（ここでは、酸素を含む絶縁膜のことを示す）と
Ｃｕ−Ｘ合金を含む導電膜を接して加熱した場合、該酸化物と該導電膜との界面近傍に、
Ｃｕ−Ｘ合金中のＸが偏析し酸素と反応して、酸化膜２４１が形成される。なお、ＸにＭ
ｎを選んだ場合、酸化膜２４１に含まれる物質としては、例えば、Ｍｎ酸化物や、Ｉｎ−
Ｍｎ酸化物（酸化物がＩｎを含む場合）、Ｇａ−Ｍｎ酸化物（酸化物がＧａを含む場合）
、Ｉｎ−Ｇａ−Ｍｎ酸化物（酸化物がＩｎとＧａを含む場合）、Ｉｎ−Ｇａ−Ｚｎ−Ｍｎ
酸化物（酸化物がＩｎ、Ｇａ及びＺｎを含む場合）、Ｓｉ−Ｍｎ酸化物（酸化物がシリコ
ンを含む場合）、Ａｌ−Ｍｎ酸化物（酸化物がアルミニウムを含む場合）、またはＨｆ−
Ｍｎ酸化物（酸化物がハフニウムを含む場合）等が挙げられる。
上記加熱処理は、１００℃以上６５０℃以下、好ましくは１５０℃以上５００℃以下、さ
らに好ましくは２００℃以上３５０℃以下の温度で行ってもよい。また、上記加熱処理は
、成膜工程の際に、基板に加える熱で行ってもよい。
また、導電膜２２８ｂと導電膜２７３ｂが接するコンタクトホール２０９において、高抵
抗な酸化膜２４１は形成されない。このため、上記加熱処理を施しても、導電膜２２８ｂ
と導電膜２７３ｂとの接触抵抗は低く抑えられたままである。
酸化膜２４１は、導電膜２７３ａ、２７３ｂ、２２８ａ乃至２２８ｄに含まれるＣｕが、
該導電膜の外に拡散し、半導体層２２２ａ、２２２ｂに悪影響を与えることを防ぐ役割を
もつ。半導体装置２６０を上記構成とすることで、信頼性が高く、且つ配線遅延が少ない
半導体装置とすることができる。
＜半導体装置の構成例２＞
図１４（Ａ）は、本発明の一態様の半導体装置２６１の上面図であり、図１４（Ｂ）は、
図１４（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図１４
（Ａ）において、煩雑になることを避けるため、半導体装置２６１の構成要素の一部を省
略して図示している。
図１４（Ｂ）は、本発明の一態様の半導体装置２６１の断面図である。半導体装置２６１
はトランジスタ２５２とトランジスタ２５３で構成されている。図１４（Ｂ）において、
トランジスタ２５２はチャネル長方向の断面図が図示されていて、トランジスタ２５３は
チャネル幅方向の断面図が図示されている。
図１４（Ｂ）に示した半導体装置２６１は、図１３（Ｂ）に示した半導体装置２６０の断
面図において、絶縁膜２３１と導電膜２７３ａの間に導電膜２７２ａを設け、絶縁膜２３
１と導電膜２７３ｂの間に導電膜２７２ｂを設けた場合の一例である。また、不純物領域
２１６、２１７は、導電膜２７２ａ、２７２ｂの下に形成されている。上述以外の構成に
おいて、半導体装置２６１は半導体装置２６０と同一である。
導電膜２７２ａ、２７２ｂは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（
Ｎｂ）等から選択された元素、または、窒化タンタル等、これらの元素を主成分とする合
金材料若しくは化合物材料で形成する。又は、リン等の不純物元素をドーピングした多結
晶珪素に代表される半導体材料により形成する。なお、導電膜２７２ａ、２７２ｂ及び導
電膜２７３ａ、２７３ｂは同一の導電材料を用いても良いし、異なる導電材料を用いても
良い。
図１４に示すように、不純物領域２１６、２１７の上に、ゲート電極として機能する導電
膜２７２ａ、２７２ｂが形成されることで、ホットキャリア劣化に強いトランジスタを提
供することができる。
＜半導体装置の構成例３＞
図１５（Ａ）は、本発明の一態様の半導体装置２６２の上面図であり、図１５（Ｂ）は、
図１５（Ａ）の一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当する。なお、図１５
（Ａ）において、煩雑になることを避けるため、半導体装置２６２の構成要素の一部を省
略して図示している。
図１５（Ｂ）は、本発明の一態様の半導体装置２６２の断面図である。半導体装置２６２
はトランジスタ２５４とトランジスタ２５５で構成されている。図１５（Ｂ）において、
トランジスタ２５４はチャネル長方向の断面図が図示されていて、トランジスタ２５５は
チャネル幅方向の断面図が図示されている。
図１５（Ｂ）に示した半導体装置２６２は、図１３（Ｂ）に示した半導体装置２６０の断
面図において、導電膜２２８ａ乃至２２８ｄ及び導電膜２７３ａ、２７３ｂを、それぞれ
三層の積層で構成した場合の一例である。導電膜２２８ａは、導電膜２２５ａ、導電膜２
２６ａ、導電膜２２７ａの順に形成された積層で構成され、導電膜２２８ｂは、導電膜２
２５ｂ、導電膜２２６ｂ、導電膜２２７ｂの順に形成された積層で構成され、導電膜２２
８ｃは、導電膜２２５ｃ、導電膜２２６ｃ、導電膜２２７ｃの順に形成された積層で構成
され、導電膜２２８ｄは、導電膜２２５ｄ、導電膜２２６ｄ、導電膜２２７ｄの順に形成
された積層で構成され、導電膜２７３ａは、導電膜２７０ａ、導電膜２７１ａ、導電膜２
７２ａの順に形成された積層で構成され、導電膜２７３ｂは、導電膜２７０ｂ、導電膜２
７１ｂ、導電膜２７２ｂの順に形成された積層で構成されている。上述以外の構成におい
て、半導体装置２６２は半導体装置２６０と同一である。
なお、以下では、導電膜２７０ａ、２７０ｂをまとめて導電膜２７０と呼び、導電膜２７
１ａ、２７１ｂをまとめて導電膜２７１と呼び、導電膜２７２ａ、２７２ｂをまとめて導
電膜２７２と呼ぶ。
また、以下では、導電膜２２５ａ乃至２２５ｄをまとめて導電膜２２５と呼び、導電膜２
２６ａ乃至２２６ｄをまとめて導電膜２２６と呼び、導電膜２２７ａ乃至２２７ｄをまと
めて導電膜２２７と呼ぶ。
図１５に示す半導体装置２６２において、導電膜２２５、２２７、２７０、２７２は、Ｃ
ｕ−Ｘ合金膜を用いることが好ましい。酸素を含む絶縁膜と接するこれら導電膜にＣｕ−
Ｘ合金膜を用いることで、Ｃｕ−Ｘ合金膜中のＸが酸素を含む絶縁膜との界面にＸの酸化
膜を形成し、Ｃｕ−Ｘ合金膜中のＣｕが絶縁膜中を拡散し、半導体層２２２に入り込むの
を抑制することができる。
また、導電膜２２６、２７１には、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、ま
たは銀（Ａｇ）等の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とす
る化合物を含む導電膜を用いると好ましい。
また、導電膜２２６の膜厚を、導電膜２２５、２２７よりも厚く形成すると、導電膜２２
８ａ乃至２２８ｄの導電率が向上するため好ましい。
また、導電膜２７１の膜厚を、導電膜２７０、２７２よりも膜厚を厚く形成すると、導電
膜２７３ａ、２７３ｂの導電率が向上するため好ましい。
一例としては、導電膜２２５、２２７、２７０、２７２に、Ｃｕ−Ｍｎ合金膜を用い、導
電膜２２６、２７１に銅（Ｃｕ）膜を用いる。なお、ここでの銅（Ｃｕ）膜は、純銅（Ｃ
ｕ）を表しており、純度が９９％以上であると好適である。なお、純銅（Ｃｕ）が数％の
不純物元素を含む場合もある。
導電膜２２５、２２７、２７０、２７２に、Ｃｕ−Ｍｎ合金膜を用いることで、これら導
電膜と接する絶縁膜との密着性を高めることが可能となる。
また、コンタクトホール２０９において、Ｃｕ−Ｍｎ合金膜からなる導電膜２２５ｂと、
同じくＣｕ−Ｍｎ合金膜からなる導電膜２７２ｂが接し、導電膜２２８ｂと導電膜２７３
ｂの間の接触抵抗を低くすることができる。
半導体装置２６２を上記構成とすることで、半導体層２２２ａ、２２２ｂに入り込む銅（
Ｃｕ）元素を抑制し、信頼性が高く且つ配線遅延が少ない半導体装置を提供することがで
きる。
なお、例えば、図１３（Ｂ）において、トランジスタのチャネル領域の下に、層２４０ａ
及び層２４０ｂを設けてもよい。層２４０ａ、２４０ｂは、例えば、遮光することができ
る機能を有している。これにより、チャネル領域に光が入って、オフ電流が増加してしま
うことを低減することができる。その場合の例を、図１７（Ａ）に示す。
層２４０ａ、２４０ｂは、例えば、導電膜２２８ａ乃至２２８ｄ及び導電膜２７３ａ、２
７３ｂなどにおいて述べた材料や、積層構造を適用することが出来る。または、層２４０
ａ、２４０ｂは、モリブデン、タングステン、シリコン、または、それらの合金などでも
よい。なお、層２４０ａ、２４０ｂは、一例としては、フローティング状態になっていて
もよい。層２４０ａ、２４０ｂが、一つのアイランドである層２４０ｃを形成していても
よい。その場合の例を、図１７（Ｂ）に示す。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置について
、図１８を用いて説明を行う。
図１８（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２とい
う）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以
下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６
という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成として
もよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されているこ
とが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の
一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路
部５０４の一部、または全部は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された
複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路
部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５
０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための
回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端
子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する
。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され
、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下
、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートド
ライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至
ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を
供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４
ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端
子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる
信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５
０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、
スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号
の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えら
れる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する
。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する
。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可
能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソ
ースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画
像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用
いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介
してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介して
データ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５
０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目
の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５
０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎ
はＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図１８（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０
１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライ
バ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護
回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することがで
きる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線
に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制
御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配
線と別の配線とを導通状態にする回路である。
図１８（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６
を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静
電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。た
だし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保
護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続し
た構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成と
することもできる。
また、図１８（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによ
って駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例え
ば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成さ
れた基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装
する構成としても良い。
また、図１８（Ａ）に示す複数の画素回路５０１は、例えば、図１８（Ｂ）に示す構成と
することができる。
図１８（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量
素子５６０と、を有する。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定さ
れる。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数
の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（
コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電
極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモー
ド、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉ
ｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒ
ｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（
Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。ま
た、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏ
ｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（
Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホス
トモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々
なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン
電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電
極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ
＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になること
により、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）
に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される
。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。
容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１８（Ｂ）の画素回路５０１を有する表示装置では、例えば、図１８（Ａ）に
示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５
５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保
持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１８（Ａ）に示す複数の画素回路５０１は、例えば、図１８（Ｃ）に示す構成と
することができる。
また、図１８（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子
５６２と、発光素子５７２と、を有する。トランジスタ５５２のソース電極またはドレイ
ン電極は、トランジスタ５５４のゲート電極と電気的に接続されている。ここでは、トラ
ンジスタ５５２及びトランジスタ５５４の構成について、先の実施の形態で示した、半導
体装置１６０、１６１、１６２、１６３、２６０、２６１、２６２等を適用することがで
きる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配
線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２
のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的
に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータ
の書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿
ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン
電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気
的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソ
ース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続さ
れ、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続さ
れる。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともい
う）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、
無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与え
られ、他方には、低電源電位ＶＳＳが与えられる。
図１８（Ｃ）の画素回路５０１を有する表示装置では、例えば、図１８（Ａ）に示すゲー
トドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオ
ン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保
持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソ
ース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流
量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、ここでは、表示素子として、液晶素子５７０、発光素子５７２を用いた場合の例を
示したが、本発明の一態様は、これに限定されない。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な
素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示
素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャ
ッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレー
ション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、な
ど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒
体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイな
どがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディ
スプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏ
ｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。
液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ）などがある。電子インク、電子粉流体、又は電気泳動素子を用いた
表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや
反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電
極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、
アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に
、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を
低減することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置の駆動回
路について、図を用いて説明を行う。
図１９に表示装置の駆動回路の一例として、ゲートドライバ回路の全体図を示す。ゲート
ドライバ回路６００は、複数のシフトレジスタユニット６０１、ダミー段であるシフトレ
ジスタユニット６０２、各シフトレジスタユニット６０１と電気的に接続するデマルチプ
レクサ回路６０３、シフトレジスタユニット６０２と電気的に接続するデマルチプレクサ
回路６０４、スタートパルスＳＰ、クロック信号（ＣＬＫ１乃至ＣＬＫ８）を伝達する信
号線を有する。
シフトレジスタユニット６０１（ここでは、第１段目のシフトレジスタユニットを用いて
説明する）は、図２０（Ａ）に示すようにセット信号ＬＩＮ（ここでは、スタートパルス
ＳＰ）、リセット信号ＲＩＮ、クロック信号（ここでは、ＣＬＫ６及びＣＬＫ７）が入力
される。具体的な回路構成の一例について、図２０（Ｂ）に示す。シフトレジスタユニッ
ト６０１は、第１のトランジスタ６１１乃至第６のトランジスタ６１６を有する。
第１のトランジスタ６１１のソース及びドレインの一方は、高電源電位線ＶＤＤに接続さ
れ、第１のトランジスタ６１１のソース及びドレインの他方は、第２のトランジスタ６１
２のソース及びドレインの一方及びデマルチプレクサ回路６０３の入力端子ＦＮ１に接続
され、第１のトランジスタ６１１のゲートは、セット信号ＬＩＮが入力される。第２のト
ランジスタ６１２のソース及びドレインの他方は、低電源電位線ＶＳＳに接続され、第２
のトランジスタ６１２のゲートは、デマルチプレクサ回路６０３の入力端子ＦＮ２、第４
のトランジスタ６１４のソース及びドレインの一方、第５のトランジスタ６１５のソース
及びドレインの一方及び第６のトランジスタ６１６のソース及びドレインの一方に接続さ
れる。第３のトランジスタ６１３のソース及びドレインの一方は、高電源電位線ＶＤＤに
接続され、第３のトランジスタ６１３のソース及びドレインの他方は、第４のトランジス
タ６１４のソース及びドレインの他方に接続され、第３のトランジスタ６１３のゲートは
、クロック信号ＣＬＫ７が入力される。第４のトランジスタ６１４のゲートは、クロック
信号ＣＬＫ６が入力される。第５のトランジスタ６１５のソース及びドレインの他方は、
低電源電位線ＶＳＳに接続され、第５のトランジスタ６１５のゲートは、セット信号ＬＩ
Ｎが入力される。第６のトランジスタ６１６のソース及びドレインの他方は、高電源電位
線ＶＤＤに接続され、第６のトランジスタ６１６のゲートは、リセット信号ＲＩＮが入力
される。なお、第１のトランジスタ６１１のソース及びドレインの他方及び第２のトラン
ジスタ６１２のソース及びドレインの一方が電気的に接続される部位をノードＦＮ１とよ
ぶ。また、第２のトランジスタ６１２のゲート、第４のトランジスタ６１４のソース及び
ドレインの一方、第５のトランジスタ６１５のソース及びドレインの一方及び第６のトラ
ンジスタ６１６のソース及びドレインの一方が電気的に接続される部位をノードＦＮ２と
よぶ。
また、８ａ＋１段目（ａは０または自然数）のシフトレジスタユニット６０１には、クロ
ック信号ＣＬＫ６及びＣＬＫ７が入力され、８ａ＋２段目（ａは０または自然数）のシフ
トレジスタユニット６０１には、クロック信号ＣＬＫ３及びＣＬＫ４が入力され、８ａ＋
３段目（ａは０または自然数）のシフトレジスタユニット６０１には、クロック信号ＣＬ
Ｋ１及びＣＬＫ８が入力され、８ａ＋４段目（ａは０または自然数）のシフトレジスタユ
ニット６０１には、クロック信号ＣＬＫ５及びＣＬＫ６が入力され、８ａ＋５段目（ａは
０または自然数）のシフトレジスタユニット６０１には、クロック信号ＣＬＫ２及びＣＬ
Ｋ３が入力され、８ａ＋６段目（ａは０または自然数）のシフトレジスタユニット６０１
には、クロック信号ＣＬＫ７及びＣＬＫ８が入力され、８ａ＋７段目（ａは０または自然
数）のシフトレジスタユニット６０１には、クロック信号ＣＬＫ４及びＣＬＫ５が入力さ
れ、８（ａ＋１）段目（ａは０または自然数）のシフトレジスタユニット６０１には、ク
ロック信号ＣＬＫ１及びＣＬＫ２が入力される。
ダミー段であるシフトレジスタユニット６０２は、図２１（Ａ）に示すようにセット信号
ＬＩＮ、クロック信号（ここでは、ＣＬＫ３及びＣＬＫ４）が入力される。具体的な回路
構成の一例について、図２１（Ｂ）に示す。シフトレジスタユニット６０２は、第１のト
ランジスタ６１１乃至第５のトランジスタ６１５を有する。
第１のトランジスタ６１１のソース及びドレインの一方は、高電源電位線ＶＤＤに接続さ
れ、第１のトランジスタ６１１のソース及びドレインの他方は、第２のトランジスタ６１
２のソース及びドレインの一方及びデマルチプレクサ回路６０４の入力端子ＦＮ１に接続
され、第１のトランジスタ６１１のゲートは、セット信号ＬＩＮが入力される。第２のト
ランジスタ６１２のソース及びドレインの他方は、低電源電位線ＶＳＳに接続され、第２
のトランジスタ６１２のゲートは、デマルチプレクサ回路６０４の入力端子ＦＮ２、第４
のトランジスタ６１４のソース及びドレインの一方及び第５のトランジスタ６１５のソー
ス及びドレインの一方に接続される。第３のトランジスタ６１３のソース及びドレインの
一方は、高電源電位線ＶＤＤに接続され、第３のトランジスタ６１３のソース及びドレイ
ンの他方は、第４のトランジスタ６１４のソース及びドレインの他方に接続され、第３の
トランジスタ６１３のゲートは、クロック信号ＣＬＫ４が入力される。第４のトランジス
タ６１４のゲートは、クロック信号ＣＬＫ３が入力される。第５のトランジスタ６１５の
ソース及びドレインの他方は、低電源電位線ＶＳＳに接続され、第５のトランジスタ６１
５のゲートは、セット信号ＬＩＮが入力される。なお、第１のトランジスタ６１１のソー
ス及びドレインの他方及び第２のトランジスタ６１２のソース及びドレインの一方が電気
的に接続される部位をノードＦＮ１とよぶ。また、第２のトランジスタ６１２のゲート、
第４のトランジスタ６１４のソース及びドレインの一方及び第５のトランジスタ６１５の
ソース及びドレインの一方が電気的に接続される部位をノードＦＮ２とよぶ。
デマルチプレクサ回路６０３及びデマルチプレクサ回路６０４は、図２２（Ａ）及び図２
３（Ａ）に示すようにクロック信号、シフトレジスタユニット６０１及びシフトレジスタ
ユニット６０２からの出力信号（入力端子ＦＮ１および入力端子ＦＮ２に入力される信号
）が入力され、出力信号を出力する。具体的な回路構成の一例について、図２２（Ｂ）及
び図２３（Ｂ）に示す。デマルチプレクサ回路６０３及びデマルチプレクサ回路６０４は
、バッファ６０５を有する。
バッファ６０５の具体的な回路構成の一例を図２４に示す。第７のトランジスタ６１７の
ソース及びドレインの一方は、クロック信号ＣＬＫ（クロック信号ＣＬＫ１乃至ＣＬＫ８
のいずれか一つ）が入力され、第７のトランジスタ６１７のソース及びドレインの他方は
、第８のトランジスタ６１８のソース及びドレインの一方及び出力端子に接続され、第７
のトランジスタ６１７のゲートは、ノードＦＮ１に接続される。第８のトランジスタ６１
８のソース及びドレインの他方は、低電源電位線ＶＳＳに接続され、第８のトランジスタ
６１８のゲートは、ノードＦＮ２に接続される。
また、シフトレジスタユニットを、図２５（Ａ）及び図２５（Ｂ）に示すようにシフトレ
ジスタユニット６０１に加えてトランジスタ６２１、トランジスタ６２２、トランジスタ
６２３及び容量素子６２４を設けるシフトレジスタユニット６０１ａとしてもよい。なお
、トランジスタ６２３のゲートには、リセット信号ＲＥＳが入力される。
同様に、ダミー段であるシフトレジスタユニットを、図２６（Ａ）及び図２６（Ｂ）に示
すようにシフトレジスタユニット６０２に加えてトランジスタ６２１、トランジスタ６２
２、トランジスタ６２３及び容量素子６２４を設けるシフトレジスタユニット６０２ａと
してもよい。なお、トランジスタ６２３のゲートには、リセット信号ＲＥＳが入力される
。
シフトレジスタユニットの初期化を行うとき、リセット信号ＲＥＳのパルスを入力し、ト
ランジスタ６２３を導通状態にし、ノードＦＮ２の電位が高電位電源線ＶＤＤの電位とな
る。また、ノードＦＮ２の電位により、第２のトランジスタ６１２及びトランジスタ６２
１を導通状態にすることで、ノードＦＮ１の電位が低電位電源線ＶＳＳの電位となり、シ
フトレジスタユニットを初期化することができる。なお、リセット信号ＲＥＳは、全シフ
トレジスタユニットに共通の信号線を用いて入力されている。
また、バッファを、図２７（Ａ）及び図２７（Ｂ）に示すようにバッファ６０５に加えて
トランジスタ６２５及び容量素子６１９を設けるバッファ６０５ａとしてもよい。
容量素子は、電荷を保持する保持容量としての機能を有する。
第１段目のシフトレジスタユニット６０１では、クロック信号ＣＬＫ１乃至ＣＬＫ５がデ
マルチプレクサ回路６０３に入力され、デマルチプレクサ回路６０３は出力信号ＯＵＴ１
乃至ＯＵＴ５を出力する。
また、ゲート選択出力を出していない期間、ノードＦＮ２を高電位に固定することで、第
２のトランジスタ６１２及び第８のトランジスタ６１８を常に導通させて、出力を低電位
に安定させている。しかし、第５のトランジスタ６１５のカットオフ電流（ゲート電圧が
０Ｖの時に流れるドレイン電流）が大きい場合、ノードＦＮ２の電荷が第５のトランジス
タ６１５を介してリークしていくため、定期的に電荷を補填する必要がある。そのため、
クロック信号ＣＬＫ６及びＣＬＫ７を用いて、第３のトランジスタ６１３及び第４のトラ
ンジスタ６１４を導通させ、高電源電位線ＶＤＤからノードＦＮ２の電荷を供給する。な
お、第１段目のシフトレジスタユニット６０１のゲート選択出力期間（ノードＦＮ１が高
電位である期間）は、後で説明するスタートパルスＳＰの立ち上がり（セット）から、ク
ロック信号ＣＬＫ７の立ち上がり（リセット）までであり、２つのクロック信号を用いて
、ゲート選択出力期間と定期的な電荷の補填とのタイミングが重ならないようにしている
。
また、第１段目のシフトレジスタユニット６０１では、クロック信号ＣＬＫ８はどこにも
入力されない。このクロック信号においても、定期的な電荷の補填とのタイミングが重な
らないように設けている。
同様に、第２段目のシフトレジスタユニット６０１では、クロック信号ＣＬＫ１、ＣＬＫ
２、ＣＬＫ６乃至ＣＬＫ８がデマルチプレクサ回路６０３に入力され、デマルチプレクサ
回路６０３は出力信号ＯＵＴ６乃至ＯＵＴ１０を出力する。クロック信号ＣＬＫ３及びＣ
ＬＫ４は、定期的に電荷を補填する機能を有する。また、第２段目のシフトレジスタユニ
ット６０１では、クロック信号ＣＬＫ５はどこにも入力されない。
３段目以降のシフトレジスタユニット６０１も同様である。つまり、シフトレジスタユニ
ット１段には、５つのクロック信号がデマルチプレクサ回路６０３に入力され、デマルチ
プレクサ回路６０３は５つの出力信号を出力する。また、他の２つのクロック信号は、定
期的に電荷を補填するために機能し、シフトレジスタユニット６０１に入力される。さら
に、他の１つのクロック信号は、どこにも入力されない。
また、ダミー段であるシフトレジスタユニット６０２も同様であり、クロック信号ＣＬＫ
１及びＣＬＫ２がデマルチプレクサ回路６０４に入力され、デマルチプレクサ回路６０４
は出力信号ＤＵＭＯＵＴ１及びＤＵＭＯＵＴ２を出力する。クロック信号ＣＬＫ３及びＣ
ＬＫ４は、定期的に電荷を補填する機能を有する。
また、本実施の形態では、クロック信号の数を８つとしたがこれに限られず、クロック信
号の数は少なくとも４つ以上であればよい。例えば、クロック信号の数をｎとした時、出
力信号に寄与しないクロック信号は３つなので出力信号の数はｎ−３となる。
つまり、シフトレジスタユニット１段につき、ｎ本のクロック信号を伝達する信号線を接
続することでｎ−３つの出力信号を出力することができ、ｎが大きくなるほど出力に寄与
しないクロック信号を伝達する信号線の割合が小さくなるため、シフトレジスタユニット
１段につき、１つの出力信号を出力する従来の構成に比べ、シフトレジスタユニット部分
の占有面積は小さくなり、ゲートドライバ回路６００の幅を狭め、表示装置の狭額縁化を
達成することが可能になる。
ここで、ゲートドライバ回路６００の幅を狭めることについて簡単に説明する。図２８（
Ａ）は、従来のゲートドライバ回路のブロック図、図２８（Ｂ）は、本実施の形態のゲー
トドライバ回路のブロック図である。
図２８（Ａ）に示す従来のゲートドライバ回路は、シフトレジスタユニットＳＲ１段に付
き４本のクロック信号を伝達する信号線ＣＬＫ＿ＬＩＮＥが接続し、１つのバッファＢＵ
Ｆにより１つの信号が出力される。一方、図２８（Ｂ）に示す本実施の形態のゲートドラ
イバ回路は、シフトレジスタユニットＳＲ１段に付き８本のクロック信号を伝達する信号
線ＣＬＫ＿ＬＩＮＥが接続し、５つのバッファＢＵＦにより５つの信号が出力される。
本実施の形態のゲートドライバ回路は、従来のゲートドライバ回路に比べ、シフトレジス
タユニット１段当たり横のレイアウト幅を縮小することができる。縦のレイアウト幅は、
バッファＢＵＦが増えた分（ここでは従来の５倍）増大するがゲートドライバ回路の幅を
狭めることに寄与しない。よって、シフトレジスタユニット１段当たり横のレイアウト幅
を縮小することができ、狭額縁化を達成することが可能となる。また、クロック信号を伝
達する信号線ＣＬＫ＿ＬＩＮＥの本数が従来に比べて増加するが、それに伴って信号線Ｃ
ＬＫ＿ＬＩＮＥの一本あたりの負荷容量は減少する。そのため、信号線ＣＬＫ＿ＬＩＮＥ
を細くして、負荷抵抗を大きくしても（時定数＝負荷容量×負荷抵抗となるため）遅延時
間は変化しない。よって、時定数を同じにするように、信号線の幅を細くすることでレイ
アウト幅の増加を抑制することができるため、信号線ＣＬＫ＿ＬＩＮＥの本数の増加は、
ゲートドライバ回路の幅を狭めることを阻害しない。
次に、ゲートドライバ回路６００の動作について図２９に示すタイミングチャートを参照
して説明する。ここでは、セット信号ＬＩＮ、リセット信号ＲＩＮ、及びクロック信号Ｃ
ＬＫ１乃至ＣＬＫ８の高電位は、高電源電位線ＶＤＤと同じであり、低電位は、低電源電
位線ＶＳＳと同じであるとする。
図２９に示すゲートドライバ回路６００の駆動方法では、まず、スタートパルスＳＰが高
電位になり、第１のトランジスタ６１１及び第５のトランジスタ６１５が導通状態になる
。また、リセット信号ＲＩＮ（出力信号ＯＵＴ７）が低電位であるため、第６のトランジ
スタ６１６が非導通状態になる。また、クロック信号ＣＬＫ１乃至ＣＬＫ６が低電位、ク
ロック信号ＣＬＫ７及びＣＬＫ８が高電位であるため、第４のトランジスタ６１４及び第
７のトランジスタ６１７が非導通状態、第３のトランジスタ６１３が導通状態になる。
このとき、ノードＦＮ１の電位が高電位電源線ＶＤＤの電位から第１のトランジスタ６１
１のしきい値電圧分を引いた値（ＶＤＤ−Ｖｔｈ（６１１））、ノードＦＮ２の電位が低
電位電源線ＶＳＳの電位になり、第７のトランジスタ６１７が導通状態、第８のトランジ
スタ６１８が非導通状態になるため、出力信号ＯＵＴ１乃至ＯＵＴ５は、クロック信号Ｃ
ＬＫ１乃至ＣＬＫ５と同じ低電位になる。
次に、クロック信号ＣＬＫ７が低電位になり、第３のトランジスタ６１３は非導通状態に
なる。なお、第３のトランジスタ６１３のソース及びドレインの他方及び第４のトランジ
スタ６１４のソース及びドレインの一方が電気的に接続されるノードに高電位が保持され
る。
次に、クロック信号ＣＬＫ１が低電位から高電位になり、ブートストラップにより、ノー
ドＦＮ１の電位は、クロック信号ＣＬＫ１の振幅に相当する電圧分、上昇する。その結果
、第７のトランジスタ６１７は導通状態となり、出力信号ＯＵＴ１は、高電位（クロック
信号ＣＬＫ１の電位）が出力される。なお、このブートストラップは、クロック信号ＣＬ
Ｋ２以降のクロック信号が低電位から高電位になる時も同様に起こる。次に、クロック信
号ＣＬＫ８が低電位になるが、１段目のシフトレジスタユニット６０１にはクロック信号
ＣＬＫ８の信号は使用しないため、変化はない。次に、クロック信号ＣＬＫ２が高電位に
なり、出力信号ＯＵＴ２は、高電位が出力される。その後、クロック信号ＣＬＫ１が低電
位になり、出力信号ＯＵＴ１は、低電位が出力される。以後、出力信号ＯＵＴ３及びＯＵ
Ｔ４も同様である。また、クロック信号ＣＬＫ５が高電位になり、出力信号ＯＵＴ５が高
電位になった時、２段目のシフトレジスタユニット６０１のセット信号ＬＩＮは高電位に
なる。
１段目のシフトレジスタユニット６０１では、クロック信号ＣＬＫ６が高電位になると、
第４のトランジスタ６１４が導通する。次に、クロック信号ＣＬＫ５が低電位になり、出
力信号ＯＵＴ５は、低電位が出力される。
また、２段目のシフトレジスタユニット６０１では、セット信号ＬＩＮ（出力信号ＯＵＴ
５）が高電位になり、第１のトランジスタ６１１及び第５のトランジスタ６１５が導通状
態になる。また、リセット信号ＲＩＮ（出力信号ＯＵＴ１２）が低電位であるため、第６
のトランジスタ６１６が非導通状態になる。また、クロック信号ＣＬＫ１、ＣＬＫ２、Ｃ
ＬＫ６乃至ＣＬＫ８が低電位、クロック信号ＣＬＫ４及びＣＬＫ５が高電位であるため、
第４のトランジスタ６１４及び第７のトランジスタ６１７が非導通状態、第３のトランジ
スタ６１３が導通状態になる。
このとき、ノードＦＮ１の電位が高電位電源線ＶＤＤの電位から第１のトランジスタ６１
１のしきい値電圧分を引いた値（ＶＤＤ−Ｖｔｈ（６１１））、ノードＦＮ２の電位が低
電位電源線ＶＳＳの電位になり、第７のトランジスタ６１７が導通状態、第８のトランジ
スタ６１８が非導通状態になるため、出力信号ＯＵＴ６乃至ＯＵＴ１０は、クロック信号
ＣＬＫ１、ＣＬＫ２、ＣＬＫ６乃至ＣＬＫ８と同じ低電位になる。
次に、クロック信号ＣＬＫ４が低電位になり、第３のトランジスタ６１３は非導通状態に
なる。なお、第３のトランジスタ６１３のソース及びドレインの他方及び第４のトランジ
スタ６１４のソース及びドレインの一方が電気的に接続されるノードに高電位が保持され
る。
次に、クロック信号ＣＬＫ６が低電位から高電位になり、ブートストラップにより、ノー
ドＦＮ１の電位は、クロック信号ＣＬＫ６の振幅に相当する電圧分、上昇する。その結果
、第７のトランジスタ６１７は導通状態となり、出力信号ＯＵＴ６は、高電位（クロック
信号ＣＬＫ６の電位）が出力される。次に、クロック信号ＣＬＫ５が低電位になるが、２
段目のシフトレジスタユニット６０１にはクロック信号ＣＬＫ５の信号は使用しないため
、変化はない。次に、クロック信号ＣＬＫ７が高電位になり、出力信号ＯＵＴ７は、高電
位が出力される。
このとき、１段目のシフトレジスタユニット６０１では、リセット信号ＲＩＮ（出力信号
ＯＵＴ７）が高電位になり、第６のトランジスタ６１６を導通状態にし、ノードＦＮ２の
電位が高電位電源線ＶＤＤの電位となる。また、ノードＦＮ２の電位により、第２のトラ
ンジスタ６１２を導通状態にすることで、ノードＦＮ１の電位が低電位電源線ＶＳＳの電
位となり、リセットされる。
また、２段目のシフトレジスタユニット６０１においても、１段目のシフトレジスタユニ
ット６０１と同様に駆動する。
つまり、ｍ段目（ｍは自然数）のシフトレジスタユニット６０１のセット信号ＬＩＮは、
ｍ−１段目のシフトレジスタユニット６０１の出力信号ＯＵＴ５（ｍ−１）が入力され、
ｍ段目のシフトレジスタユニット６０１のリセット信号ＲＩＮは、ｍ＋１段目のシフトレ
ジスタユニット６０１の出力信号ＯＵＴ５（ｍ＋２）が入力される。なお、ｍが１のとき
のセット信号ＬＩＮは、スタートパルスＳＰとなる。
また、ダミー段であるシフトレジスタユニット６０２もシフトレジスタユニット６０１と
同様であり、このシフトレジスタユニット６０２があることにより、シフトレジスタユニ
ット６０１の最終段にリセット信号ＲＩＮを入力することができる。
なお、本実施の形態では、クロック信号と次のクロック信号をパルスの重なりをパルス幅
の１／３としているがこれに限られず、パルス幅の１／２以下ならどのように重なってい
てもよい。また、クロック信号のパルスの立ち下がりと次のクロック信号のパルスの立ち
上がりが同時でもよい。また、クロック信号のパルスの立ち下がりと次のクロック信号の
パルスの立ち上がりが同時の時において、第１段目のシフトレジスタユニット６０１のゲ
ート選択出力期間は、スタートパルスＳＰの立ち上がり（セット）から、クロック信号Ｃ
ＬＫ６の立ち上がり（リセット）までであるため、定期的な電荷の補填に用いるクロック
信号は、１つのみでよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用
いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示モジュール及
び電子機器について、図３０及び図３１を用いて説明を行う。
図３０に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０
、バッテリー８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８
００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８
００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８０
０６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図３０において、バックライト
８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例え
ば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成
としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型
パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号
処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても
良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１
は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加
して設けてもよい。
図３１（Ａ）乃至図３１（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐体
５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００
５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力
、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、
音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい
又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することがで
きる。
図３１（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図３１（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図３１（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図３１（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図３１（Ｅ）はテ
レビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャ
ッターボタン５０１５、受像部５０１６、等を有することができる。図３１（Ｆ）は携帯
型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、
等を有することができる。図３１（Ｇ）はテレビ受像器であり、上述したものの他に、チ
ューナ、画像処理部、等を有することができる。図３１（Ｈ）は持ち運び型テレビ受像器
であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することが
できる。
図３１（Ａ）乃至図３１（Ｈ）に示す電子機器は、様々な機能を有することができる。例
えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチ
パネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プロ
グラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコン
ピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受
信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表
示する機能、等を有することができる。さらに、複数の表示部を有する電子機器において
は、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を
表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画
像を表示する機能、等を有することができる。さらに、受像部を有する電子機器において
は、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正
する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した
画像を表示部に表示する機能、等を有することができる。なお、図３１（Ａ）乃至図３１
（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有
することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器に
も適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置について、図３２を参照して説明する。
図３２に本発明の一態様の半導体装置の断面図を示す。図３２（Ａ）に示す半導体装置は
、半導体基板２０００と、トランジスタ２１００と、素子分離のための絶縁層２１１２と
、絶縁層２３０１と、プラグ２３０２と、配線２３０３と、プラグ２３０４と、配線２３
０５と、プラグ２３０６と、酸化膜２３０７を有し、トランジスタ２１００は、ゲート電
極２１１３と、ゲート絶縁膜２１１４と、不純物が添加されたソース領域及びドレイン領
域２１１５と、側壁絶縁層２１１６を含む。なお、一点鎖線より左側がトランジスタのチ
ャネル長方向の断面、右側がチャネル幅方向の断面である。
また、トランジスタ２１００は、側壁絶縁層２１１６の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設け
てもよい。
また、トランジスタ２１００としてシリサイド（サリサイド）を有するトランジスタや、
側壁絶縁層２１１６を有さないトランジスタを用いてもよい。シリサイド（サリサイド）
を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置
の高速化が可能である。
半導体基板２０００は、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニ
ウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化
ガリウム、などが挙げられる。トランジスタ２１００は、ｎチャネル型のトランジスタま
たはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジ
スタを用いればよい。
絶縁層２３０１は、幾つかの絶縁膜の積層で構成される。絶縁層２３０１に用いられる絶
縁膜として、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン等の無
機膜、または、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン系樹脂、シロキサン
系樹脂、ポリアミド樹脂、エポキシ樹脂等の有機樹脂膜、が挙げられる。また、後述する
酸化膜２３０７を形成するために、絶縁層２３０１は酸素を含むことが好ましい。また、
必要に応じて、配線またはプラグに使われる金属（例えばＣｕなど）の拡散を防ぐために
、窒化シリコン等の絶縁膜を設けてもよい。
半導体と接するプラグ２３０２は、ＣＶＤ法を用いて、Ｗ（タングステン）で形成すれば
よい。
配線２３０３、２３０５及びプラグ２３０４、２３０６には、Ｃｕ−Ｘ合金膜を少なくと
も含み、例えば、Ｃｕ−Ｘ合金膜の単層構造、またはＣｕ−Ｘ合金膜と、銅（Ｃｕ）、ア
ルミニウム（Ａｌ）、金（Ａｕ）、または銀（Ａｇ）等の低抵抗材料からなる単体、もし
くは合金、またはこれらを主成分とする化合物を含む導電膜との積層構造とすることが好
ましい。
また、配線とプラグが接するそれぞれの界面は、Ｃｕ−Ｘ合金膜とＣｕ−Ｘ合金膜との接
合で形成されることが好ましい。上記構成をとることで、コンタクト抵抗が低い配線とプ
ラグを提供することができる。
また、配線２３０３、２３０５及びプラグ２３０４、２３０６に熱を加えることで、上記
配線及びプラグと、酸素を含む絶縁層２３０１との間に、酸化膜２３０７が形成される。
酸化膜２３０７の詳細は、実施の形態１に示した酸化膜１０５を参照すればよい。例えば
、配線２３０３、２３０５及びプラグ２３０４、２３０６がＣｕ−Ｍｎ合金を含む場合、
酸化膜２３０７はマンガン酸化物を含む。酸化膜２３０７は、上記配線及びプラグに含ま
れるＣｕが、上記配線及びプラグの外に拡散することを防ぐ役割を持つ。
また、配線とプラグが互いに接する部分には、酸化膜２３０７が形成されないため、加熱
処理を施しても、コンタクト抵抗を低いままに維持することができる。
一例としては、配線２３０３、２３０５及びプラグ２３０４、２３０６に、Ｃｕ−Ｍｎ合
金膜とＣｕ膜からなる積層膜を用いる。なお、該積層膜は、なるべくＣｕ−Ｍｎ合金膜が
絶縁層２３０１と接するように形成することが好ましい。絶縁層２３０１とＣｕ−Ｍｎ合
金膜が接することで、上記配線及びプラグと絶縁層２３０１との密着性を高めることがで
きる。
上記構成とすることで、トランジスタ２１００に悪影響を与えるＣｕの拡散を抑制し、信
頼性が高く、且つ配線遅延が少ない半導体装置を提供することができる。
なお、トランジスタ２１００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図３２（Ｂ）に示す。半導体基板２０００の上に、絶縁膜２２１２が設けられている。半
導体基板２０００は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には
、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２
０００がエッチングされないようにするためのマスクとして機能するものである。なお、
凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太
い凸部であってもよい。半導体基板２０００の凸部の上には、ゲート絶縁膜２２１４が設
けられ、その上には、ゲート電極２２１３が設けられている。ゲート電極２２１３の側壁
には側壁絶縁層２２１６が設けられている。半導体基板２０００には、ソース領域および
ドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２０００が、凸部
を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例え
ば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体膜の構成につい
て詳述する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａ
ｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３９（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこ
とができる。
図３９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３９（Ｂ）に示す。
図３９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３９（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図３９（Ｂ）および図３９（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図３９（Ｄ）参照。）。図３９（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図３９（Ｄ）に示す領域５１６１に相当する。
また、図４０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図４０（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４０（Ｂ）、図４０（Ｃ）および図
４０（Ｄ）に示す。図４０（Ｂ）、図４０（Ｃ）および図４０（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４１（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図４１（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図４１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図４２（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図４２（Ｂ）に示す。図４２
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図４２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図４２（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する）、ｎｃ−ＯＳ（試
料Ｂと表記する）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する）を準備する。いずれの試料
もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４３より、ａ−ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図４３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
４３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよ
びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、任意の組成における単結晶に相当する密度を見積もる
ことができる。任意の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施例においては、本発明の一態様の半導体装置に用いることのできる配線の一例であ
る、導電膜の断面形状及び該導電膜の組成分析を行った。なお、本実施例においては、５
つの試料を作製し、各作製工程中で試料を抜き取り、抜き取った試料を試料Ａ１乃至Ａ５
とした。試料Ａ１の断面観察結果を図３３（Ａ）に、試料Ａ２の断面観察結果を図３３（
Ｂ）に、試料Ａ３の断面観察結果を図３４（Ａ）に、試料Ａ４の断面観察結果を図３４（
Ｂ）に、試料Ａ５の断面観察結果を図３５に、それぞれ示す。以下に本実施例で作製した
試料の詳細について説明を行う。
まず、ガラス基板を準備した。次に、ガラス基板上に導電膜７１２を形成した。なお、導
電膜７１２は、導電膜７０９と、導電膜７１０と、導電膜７１１との３層積層構造とした
。
導電膜７０９としては、Ｃｕ−Ｍｎ合金膜を形成した。該Ｃｕ−Ｍｎ合金膜としては、基
板温度を室温とし、流量１００ｓｃｃｍのＡｒガスを処理室に供給し、処理室の圧力を０
．４Ｐａに制御し、直流（ＤＣ）電源を用いて２０００Ｗの電力をターゲットに供給して
、厚さが３０ｎｍとなるように形成した。また、用いたターゲットの組成は、Ｃｕ：Ｍｎ
＝９０：１０［原子％］とした。導電膜７１０としては、Ｃｕ膜を形成した。該Ｃｕ膜と
しては、基板温度を１００℃とし、流量７５ｓｃｃｍのＡｒガスを処理室に供給し、処理
室の圧力を１．０Ｐａに制御し、直流（ＤＣ）電源を用いて１５ｋＷの電力をターゲット
に供給して、厚さが２００ｎｍとなるように形成した。導電膜７１１としては、Ｃｕ−Ｍ
ｎ合金膜を形成した。該Ｃｕ−Ｍｎ合金膜としては、基板温度を室温とし、流量１００ｓ
ｃｃｍのＡｒガスを処理室に供給し、処理室の圧力を０．４Ｐａに制御し、直流（ＤＣ）
電源を用いて２０００Ｗの電力をターゲットに供給して、厚さが１００ｎｍとなるように
形成した。また、用いたターゲットの組成は、Ｃｕ：Ｍｎ＝９０：１０［原子％］とした
。
次に、導電膜７１１上にレジストマスクを形成し、該レジストマスク上からエッチング溶
液を塗布し、ウェットエッチング処理を行うことで、導電膜７０９、７１０、７１１を一
括して加工した。ウェットエッチング処理を行った試料を試料Ａ１とした。
なお、上記エッチング溶液としては、有機酸水溶液と過酸化水素水を含むエッチング溶液
を用いた。
次に、レジストマスクを除去した。レジストマスクを除去した試料を試料Ａ２とした。
次に、ガラス基板、及び導電膜７１２を覆うように、絶縁膜７１４を形成した。
なお、絶縁膜７１４を形成する前に、プラズマＣＶＤ装置の反応室内にて基板及び導電膜
７１２をｉｎ−ｓｉｔｕで第１の加熱処理を行った。第１の加熱処理の条件としては、流
量１００００ｓｃｃｍの窒素ガスを処理室内に供給し、圧力を１７５Ｐａ、基板温度を２
２０℃とし、加熱時間を３００ｓｅｃとした。
絶縁膜７１４としては、第１の酸化窒化シリコン膜と、第２の酸化窒化シリコン膜との積
層構造とした。第１の酸化窒化シリコン膜としては、基板温度を２２０℃とし、流量５０
ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣ
ＶＤ装置の反応室に供給し、反応室内の圧力を２０Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて１００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。第
２の酸化窒化シリコン膜としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシラ
ン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の反応
室に供給し、反応室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用
いて１５００Ｗの電力を供給して、厚さが４００ｎｍとなるように形成した。
なお、絶縁膜７１４の形成前の第１の加熱処理のみを行った試料を試料Ａ３、第１の加熱
処理後に絶縁膜７１４を形成した試料を試料Ａ４とした。
次に、第２の加熱処理を行った。第２の加熱処理を行った試料を試料Ａ５とした。第２の
加熱処理としては、窒素と酸素の混合ガス雰囲気下において、基板温度を３５０℃として
１時間とした。
以上の工程により、本実施例の試料Ａ１乃至Ａ５を作製した。
試料Ａ１乃至Ａ５における導電膜７１２の組成分析結果を図３６に示す。
なお、断面観察としては、透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓ
ｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用い、組成分析としては
、エネルギー分散型Ｘ線マイクロ分析（ＥＤＸ：Ｅｌｅｃｔｒｏｎ Ｄｉｓｐｅｒｓｉｏ
ｎ Ｘ ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた。また、導電膜のＥＤＸ分析とし
ては、図３３乃至３５に示す白丸のポイントαについて、それぞれ行った。なお、ポイン
トαは、導電膜７１０の側壁のポイント、即ち導電膜７１０として用いたＣｕ膜の表面に
相当する。また、図３６において、横軸は各試料構造を、縦軸はポイントαの定量値を、
それぞれ示す。
図３３乃至３５に示すＳＴＥＭ像の結果より、本実施例で作製した試料の導電膜７１２は
、断面形状が良好であることが確認された。また、導電膜７１２のテーパー角は、試料Ａ
１乃至Ａ５で、それぞれ４９°、４２°、３８°、４７°、５０°であった。このように
、導電膜７１２の断面形状のテーパー角としては、３０°以上７０°以下であると、導電
膜７１２上に形成される絶縁膜７１４の被覆性が良好になり、好適である。なお、テーパ
ー角とは、導電膜７１２を、その断面に垂直な方向から観察した際に、導電膜７１２の被
形成面と側面がなす傾斜角を表す。側面が連続した曲率を持った形状のテーパー角は、導
電膜７１２の被形成面と曲率を持った形状の任意の点がなす傾斜角を表す。
また、図３６に示す組成分析の結果より、試料Ａ５のポイントαにＭｎが検出された。試
料Ａ５は、絶縁膜７１４形成後に熱処理を行った試料である。図３６は、導電膜７１２を
形成後、絶縁膜７１４を形成し、熱処理を行うことで導電膜７０９または導電膜７１１に
用いたＣｕ−Ｍｎ合金膜中のＭｎが絶縁膜７１４を拡散し、導電膜７１０として用いた銅
膜の側壁に付着したことを示唆する結果である。
以上、本実施例に示す構成は、他の実施の形態に示す構成、または他の実施例に示す構成
と適宜組み合わせて用いることができる。
本実施例においては、本発明の一態様の半導体装置に用いることのできる配線の一例であ
る、導電膜の断面形状及び該導電膜の組成分析を行った。なお、本実施例においては、２
つの試料を作製し、各作製工程中で試料を抜き取り、抜き取った試料を試料Ｂ１及びＢ２
とした。以下に本実施例で作製した試料の詳細について説明を行う。
まず、ガラス基板を準備した。次に、ガラス基板上に導電膜７１３を形成した。なお、導
電膜７１３は、導電膜７０９と、導電膜７１０との２層積層構造とした。
導電膜７０９としては、Ｃｕ−Ｍｎ合金膜を形成した。該Ｃｕ−Ｍｎ合金膜としては、基
板温度を室温とし、流量１００ｓｃｃｍのＡｒガスを処理室に供給し、処理室の圧力を０
．４Ｐａに制御し、直流（ＤＣ）電源を用いて２０００Ｗの電力をターゲットに供給して
、厚さが３０ｎｍとなるように形成した。また、用いたターゲットの組成は、Ｃｕ：Ｍｎ
＝９０：１０［原子％］とした。導電膜７１０としては、Ｃｕ膜を形成した。該Ｃｕ膜と
しては、基板温度を１００℃とし、流量７５ｓｃｃｍのＡｒガスを処理室に供給し、処理
室の圧力を１．０Ｐａに制御し、直流（ＤＣ）電源を用いて１５ｋＷの電力をターゲット
に供給して、厚さが２００ｎｍとなるように形成した。
次に、導電膜７１０上にレジストマスクを形成し、該レジストマスク上からエッチング溶
液を塗布し、ウェットエッチング処理を行うことで、導電膜７０９、７１０を一括して加
工した。なお、上記エッチング溶液としては、有機酸水溶液と過酸化水素水を含むエッチ
ング溶液を用いた。
次に、レジストマスクを除去し、ガラス基板、及び導電膜７１３を覆うように、絶縁膜７
１４を形成した。
なお、絶縁膜７１４を形成する前に、プラズマＣＶＤ装置の反応室内にて基板及び導電膜
７１２をｉｎ−ｓｉｔｕで第１の加熱処理を行った。第１の加熱処理の条件としては、流
量１００００ｓｃｃｍの窒素ガスを処理室内に供給し、圧力を１７５Ｐａ、基板温度を２
２０℃とし、加熱時間を３００ｓｅｃとした。
絶縁膜７１４としては、第１の酸化窒化シリコン膜と、第２の酸化窒化シリコン膜との積
層構造とした。第１の酸化窒化シリコン膜としては、基板温度を２２０℃とし、流量５０
ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣ
ＶＤ装置の反応室に供給し、反応室内の圧力を２０Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて１００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。第
２の酸化窒化シリコン膜としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシラ
ン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の反応
室に供給し、反応室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用
いて１５００Ｗの電力を供給して、厚さが４００ｎｍとなるように形成した。
なお、第１の加熱処理後に絶縁膜７１４を形成した試料を試料Ｂ１とした。
次に、第２の加熱処理を行った。第２の加熱処理を行った試料を試料Ｂ２とした。第２の
加熱処理としては、窒素と酸素の混合ガス雰囲気下において、基板温度を３５０℃として
１時間とした。
以上の工程により、本実施例の試料Ｂ１及び試料Ｂ２を作製した。
本実施例の試料Ｂ１の断面観察結果を図３７（Ａ）に、試料Ｂ２の断面観察結果を図３７
（Ｂ）に、それぞれ示す。また、導電膜７１３の組成分析結果を図３８に示す。
なお、断面観察及び組成分析としては、実施例１に示す装置と同様の装置を用いた。また
、導電膜のＥＤＸ分析としては、図３７（Ａ）、（Ｂ）に示す白丸のポイントβ１、β２
、β３について、それぞれ行った。なお、ポイントβ１は、導電膜７０９の膜中の領域を
、ポイントβ２は、導電膜７１０の膜中の領域を、ポイントβ３は、導電膜７１０と絶縁
膜７１４の界面近傍の領域を、それぞれ表す。また、図３８において、横軸は測定ポイン
ト／各試料構造を、縦軸は定量値を、それぞれ示す。
図３７に示すＴＥＭ像の結果より、本実施例で作製した試料の導電膜７１３と、絶縁膜７
１４の積層状態が確認できた。
また、図３８に示す組成分析の結果より、試料Ｂ１のポイントβ１、試料Ｂ２のポイント
β１、及び試料Ｂ２のポイントβ３にＭｎが検出された。試料Ｂ１及び試料Ｂ２のポイン
トβ１としては、導電膜７０９にＣｕ−Ｍｎ合金膜を用いたため、該Ｃｕ−Ｍｎ合金膜中
のＭｎが検出された結果である。また、試料Ｂ２のポイントβ３としては、導電膜７０９
に用いたＣｕ−Ｍｎ合金膜中のＭｎが拡散して検出された結果である。
このように、図３８に示す試料Ｂ２のポイントβ３は、導電膜７１３を形成後、絶縁膜７
１４を形成し、熱処理を行うことで導電膜７０９に用いたＣｕ−Ｍｎ合金膜中のＭｎが導
電膜７１０中を拡散し、導電膜７１０と絶縁膜７１４との界面近傍にＭｎが拡散したこと
を示唆する結果である。
以上、本実施例に示す構成は、他の実施の形態に示す構成、または他の実施例に示す構成
と適宜組み合わせて用いることができる。
１０２ 基板
１０５ 酸化膜
１０６ 絶縁膜
１０６ａ 絶縁膜
１０６ｂ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０９ コンタクトホール
１１０ａ 電極層
１１０ｂ 電極層
１１０ｃ 電極層
１１０ｄ 電極層
１１１ 導電膜
１１１ａ 導電膜
１１１ｂ 導電膜
１１１ｃ 導電膜
１１１ｄ 導電膜
１１１ｉ 導電膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１２ｃ 導電膜
１１２ｄ 導電膜
１１２ｉ 導電膜
１１３ 導電膜
１１３ａ 導電膜
１１３ｂ 導電膜
１１３ｃ 導電膜
１１３ｄ 導電膜
１１３ｉ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２１ 金属酸化膜
１２１ａ 金属酸化膜
１２１ｂ 金属酸化膜
１２２ 金属酸化膜
１２２ａ 金属酸化膜
１２２ｂ 金属酸化膜
１４０ａ 導電膜
１４０ｂ 導電膜
１４１ 導電膜
１４１ａ 導電膜
１４１ｂ 導電膜
１４１ｉ 導電膜
１４２ 導電膜
１４２ａ 導電膜
１４２ｂ 導電膜
１４２ｉ 導電膜
１４３ 導電膜
１４３ａ 導電膜
１４３ｂ 導電膜
１４３ｉ 導電膜
１５０ トランジスタ
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５６ トランジスタ
１５７ トランジスタ
１６０ 半導体装置
１６１ 半導体装置
１６２ 半導体装置
１６３ 半導体装置
１７０ レジストマスク
１７２ レジストマスク
１８２ エッチング溶液
１８４ エッチング溶液
２００ 基板
２０１ 絶縁膜
２０２ 絶縁膜
２０９ コンタクトホール
２１４ 不純物領域
２１５ 不純物領域
２１６ 不純物領域
２１７ 不純物領域
２２２ 半導体層
２２２ａ 半導体層
２２２ｂ 半導体層
２２５ 導電膜
２２５ａ 導電膜
２２５ｂ 導電膜
２２５ｃ 導電膜
２２５ｄ 導電膜
２２６ 導電膜
２２６ａ 導電膜
２２６ｂ 導電膜
２２６ｃ 導電膜
２２６ｄ 導電膜
２２７ 導電膜
２２７ａ 導電膜
２２７ｂ 導電膜
２２７ｃ 導電膜
２２７ｄ 導電膜
２２８ａ 導電膜
２２８ｂ 導電膜
２２８ｃ 導電膜
２２８ｄ 導電膜
２３１ 絶縁膜
２３６ 絶縁膜
２３７ 絶縁膜
２４０ａ 層
２４０ｂ 層
２４０ｃ 層
２４１ 酸化膜
２５０ トランジスタ
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
２５４ トランジスタ
２５５ トランジスタ
２６０ 半導体装置
２６１ 半導体装置
２６２ 半導体装置
２７０ 導電膜
２７０ａ 導電膜
２７０ｂ 導電膜
２７１ 導電膜
２７１ａ 導電膜
２７１ｂ 導電膜
２７２ 導電膜
２７２ａ 導電膜
２７２ｂ 導電膜
２７３ 導電膜
２７３ａ 導電膜
２７３ｂ 導電膜
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ ゲートドライバ回路
６０１ シフトレジスタユニット
６０１ａ シフトレジスタユニット
６０２ シフトレジスタユニット
６０２ａ シフトレジスタユニット
６０３ デマルチプレクサ回路
６０４ デマルチプレクサ回路
６０５ バッファ
６０５ａ バッファ
６１１ トランジスタ
６１２ トランジスタ
６１３ トランジスタ
６１４ トランジスタ
６１５ トランジスタ
６１６ トランジスタ
６１７ トランジスタ
６１８ トランジスタ
６１９ 容量素子
６２１ トランジスタ
６２２ トランジスタ
６２３ トランジスタ
６２４ 容量素子
６２５ トランジスタ
７０９ 導電膜
７１０ 導電膜
７１１ 導電膜
７１２ 導電膜
７１３ 導電膜
７１４ 絶縁膜
２０００ 半導体基板
２１００ トランジスタ
２１１２ 絶縁層
２１１３ ゲート電極
２１１４ ゲート絶縁膜
２１１５ ドレイン領域
２１１６ 側壁絶縁層
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ドレイン領域
２２１６ 側壁絶縁層
２３０１ 絶縁層
２３０２ プラグ
２３０３ 配線
２３０４ プラグ
２３０５ 配線
２３０６ プラグ
２３０７ 酸化膜
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (3)

  1. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    第１のゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上のチャネル領域を有する第１の酸化物半導体膜と、
    前記第１の酸化物導体膜の上面に接する金属酸化膜と、
    前記金属酸化膜の上面に接するソース電極又はドレイン電極と、
    前記金属酸化膜の上面に接する絶縁膜と、を有し、
    前記ソース電極又は前記ドレイン電極は、第１のＣｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を含み、
    前記第２のトランジスタは、
    第２のゲート電極上の前記ゲート絶縁膜と、
    前記ゲート絶縁膜上の第２の酸化物半導体膜と、を有し、
    前記第２のゲート電極は、第２のＣｕ−Ｘ合金膜を含み、
    前記第１のＣｕ−Ｘ合金膜は、前記第２のＣｕ−Ｘ合金膜と接する領域を有する半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    第１のゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上のチャネル領域を有する第１の酸化物半導体膜と、
    前記第１の酸化物導体膜の上面に接する金属酸化膜と、
    前記金属酸化膜の上面に接するソース電極又はドレイン電極と、
    前記金属酸化膜の上面に接する絶縁膜と、を有し、
    前記ソース電極又は前記ドレイン電極は、第１のＣｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）と、前記第１のＣｕ−Ｘ合金膜上方の第１のＣｕ膜と、前記第１のＣｕ膜上方の第２のＣｕ−Ｘ合金膜と、を有し、
    前記第２のトランジスタは、
    第２のゲート電極上の前記ゲート絶縁膜と、
    前記ゲート絶縁膜上の第２の酸化物半導体膜と、を有し、
    前記第２のゲート電極は、第３のＣｕ−Ｘ合金膜と、前記第３のＣｕ−Ｘ合金膜上方の第２のＣｕ膜と、前記第２のＣｕ膜上方の第４のＣｕ−Ｘ合金膜と、を有し、
    前記第１のＣｕ−Ｘ合金膜は、前記第４のＣｕ−Ｘ合金膜と接する領域を有する半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタの前記ソース電極又は前記ドレイン電極は、被形成面と側面とのなす傾斜角が３０度以上７０度以下である半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336919B2 (en) 2012-08-17 2016-05-10 The Trustees Of The University Of Pennsylvania Methods for preparing colloidal nanocrystal-based thin films
US9865465B2 (en) * 2013-01-18 2018-01-09 The Trustees Of The University Of Pennsylvania Nanocrystal thin film fabrication methods and apparatus
KR101623776B1 (ko) * 2013-12-09 2016-06-07 엘지디스플레이 주식회사 터치 디스플레이 드라이버 집적회로 및 터치 표시장치
US10276502B2 (en) * 2015-03-27 2019-04-30 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
CN104701384A (zh) * 2015-04-09 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
KR101731172B1 (ko) * 2015-08-31 2017-04-28 엘지디스플레이 주식회사 터치센서 일체형 표시장치
TWI584170B (zh) * 2016-01-08 2017-05-21 Egalax_Empia Tech Inc Applies to the touch screen controller
JP6941567B2 (ja) * 2016-01-29 2021-09-29 株式会社半導体エネルギー研究所 半導体装置、モジュール及び電子機器
US10916430B2 (en) 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN110168706B (zh) * 2017-01-20 2023-04-04 凸版印刷株式会社 显示装置以及显示装置基板
US11469258B2 (en) 2017-05-31 2022-10-11 Beijing Boe Technology Development Co., Ltd. Display panel and display device
JP7029907B2 (ja) * 2017-09-07 2022-03-04 株式会社ジャパンディスプレイ 表示装置
CN107634002A (zh) * 2017-09-26 2018-01-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN108663863B (zh) * 2018-06-25 2021-01-26 Tcl华星光电技术有限公司 阵列基板
WO2021184312A1 (zh) * 2020-03-19 2021-09-23 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示基板、显示面板
CN114980477A (zh) * 2021-02-18 2022-08-30 合肥鑫晟光电科技有限公司 背板、背光源、照明装置及显示装置
CN115084275A (zh) * 2021-03-15 2022-09-20 京东方科技集团股份有限公司 金属氧化物TFT及制造方法、x射线探测器和显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258434A (ja) * 2009-04-02 2010-11-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011228689A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012243779A (ja) * 2011-05-13 2012-12-10 Kobe Steel Ltd Ｃｕ合金膜および表示装置
JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013153093A (ja) * 2012-01-26 2013-08-08 Hitachi Cable Ltd 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100268895B1 (ko) * 1997-12-27 2000-10-16 김영환 박막트랜지스터 및 이의 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6297519B1 (en) * 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7554260B2 (en) 2004-07-09 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device provided with a conductive film connection between a wiring component and a metal electrode film
US7940361B2 (en) * 2004-08-31 2011-05-10 Advanced Interconnect Materials, Llc Copper alloy and liquid-crystal display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5196813B2 (ja) 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
TWI312578B (en) * 2006-09-29 2009-07-21 Innolux Display Corp Thin film transistor substrate
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5121299B2 (ja) 2007-05-09 2013-01-16 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009052085A1 (en) * 2007-10-15 2009-04-23 E. I. Du Pont De Nemours And Company Solution processed electronic devices
KR101518091B1 (ko) * 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5571887B2 (ja) 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN101740631B (zh) 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
KR102149626B1 (ko) 2008-11-07 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR101906751B1 (ko) 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010245366A (ja) 2009-04-08 2010-10-28 Fujifilm Corp 電子素子及びその製造方法、並びに表示装置
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20230174763A (ko) 2009-11-13 2023-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
CN102648525B (zh) 2009-12-04 2016-05-04 株式会社半导体能源研究所 显示装置
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI422035B (zh) 2009-12-22 2014-01-01 Au Optronics Corp 半導體元件結構及其製造方法
WO2011096263A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20110124530A (ko) * 2010-05-11 2011-11-17 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 박막 트랜지스터 표시판
US8895978B2 (en) 2010-07-02 2014-11-25 Advanced Interconnect Materials, Llc Semiconductor device
CN102971857A (zh) * 2010-07-02 2013-03-13 合同会社先端配线材料研究所 薄膜晶体管
JP5269254B2 (ja) 2010-08-03 2013-08-21 シャープ株式会社 薄膜トランジスタ基板
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
JP5429718B2 (ja) * 2011-03-08 2014-02-26 合同会社先端配線材料研究所 酸化物半導体用電極、その形成方法
KR20120138074A (ko) 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
KR101913207B1 (ko) * 2011-10-12 2018-11-01 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
US8405086B1 (en) * 2011-11-04 2013-03-26 Shenzhen China Star Optoelectronics Technology Co., Ltd. Pixel structure of display panel and method for manufacturing the same
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
KR102551443B1 (ko) 2012-05-10 2023-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102069158B1 (ko) 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
WO2013190838A1 (ja) * 2012-06-21 2013-12-27 パナソニック株式会社 Ｔｆｔ基板およびその製造方法並びに有機ｅｌ表示装置およびその製造方法
KR102039102B1 (ko) * 2012-12-24 2019-11-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105793995A (zh) 2013-11-29 2016-07-20 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法以及显示装置
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258434A (ja) * 2009-04-02 2010-11-11 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011228689A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012243779A (ja) * 2011-05-13 2012-12-10 Kobe Steel Ltd Ｃｕ合金膜および表示装置
JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013153093A (ja) * 2012-01-26 2013-08-08 Hitachi Cable Ltd 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置

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