JP2018041951A - シリアルナンバーを有するセキュアチップ - Google Patents

Abstract

【課題】半導体チップに製品ＩＤ／シリアルナンバーを付与するセキュアチップを提供する。【解決手段】半導体チップ１００に形成される複数の構造を含む半導体チップを含む電子デバイスであって、半導体チップは半導体チップの集合の要素であり、半導体チップの集合は、半導体チップの複数の部分集合を含み、半導体チップは部分集合の１つだけの要素である。半導体チップの複数の構造は、集合の半導体チップのすべてに同じである共通構造１０１の集合及び非共通構造１０２の集合を含む。部分集合の半導体チップの非共通構造は、あらゆる他の部分集合の半導体チップの非共通回路とは異なる。非共通構造の少なくとも第１の部分、及び共通構造の第１の部分は第１の非共通回路を形成し、各部分集合の半導体チップの第１の非共通回路はあらゆる他の部分集合の半導体チップの非共通回路とは異なる。【選択図】図１

Description

（関連出願の相互参照）
本願は、２０１６年９月０８日に出願された米国出願番号第６２／３８５，０４９号、２０１６年１０月２７日に出願された米国出願番号第６２／４１３，４７０号、２０１６年１２月２３日に出願された米国出願番号第６２／４３８，５４８号、２０１７年２月０８日に出願された米国出願番号第６２／４５６，１４４号、２０１７年２月１３日に出願された米国出願番号第６２／４５８，０４０号、２０１７年２月１３日に出願された米国出願番号第６２／４５８，０７１号、２０１７年２月１３日に出願された米国出願番号第６２／４５８，０８２号、及び２０１７年２月１３日に出願された米国出願番号第６２／４５８，０６２号からの優先権を主張する。すべての優先出願は参照によりその全体として本明細書に援用される。

技術分野
本発明は、半導体チップを含む電子デバイスに関する。より詳細には、本発明は共通部分及び一意的回路を形成する一意的部分を有する半導体チップを含む電子デバイスに関する。本発明はさらに、係る電子デバイスを含む複数の遠隔端末と、チャレンジ−レスポンス手順に基づいたホストシステムとの間の認証のためのシステム、係るシステムで使用するための遠隔端末、及び係るシステムでの認証のための方法に関する。

半導体業界では、リソグラフィーシステムは、通常、一般的に半導体チップと呼ばれるシリコンウェハ上に形成される集積回路の形で係る電子デバイスを作成する、つまり製作するために使用される。フォトリソグラフィーは再利用可能な光マスクを活用して所望される回路構造を表すパターンの画像を製造プロセスの一部としてシリコンウェハ上に投射する。マスクはシリコンウェハの異なる部分に、及び次のウェハに同じ回路構造を結像するために繰り返し使用され、結果的に一連の同一のチップが各ウェハから製作され、各チップは同一回路設計を有する。

例えばデータセキュリティ、安全な通信、トレーサビリティ、認証、偽造防止等のセキュリティに関係する多様な技術が一意的な回路若しくはコードを有する一意的チップ、又はチップの多様化のための他の一意的なハードウェア特徴に対する強まるニーズを生じさせている。係る一意的チップは既知であり、多くの場合、チップが真に一意的となることを必要とする難読化された方法でセキュリティ関連の演算を実装する。既知の一意的チップは通常、例えば従来のマスクベースフォトリソグラフィーを使用し、一連の同一のチップを製造し、次いで製造後にチップの特定の接続を中断させることによって、又は特定の特徴の検査及び制御時にチップの一意性を後に評価することによってチップの製造後に実現される。このプロセスで使用されるマスクは生産するには高価であり、単一チップごとに一意的マスクを製造することは明らかにはるかに高価すぎ、そのため、マスクベースリソグラフィーは一意的チップを製作するには不適切と見なされている。

半導体チップは、通常はマスクＲＯＭ（ＭＲＯＭ）、消去可能ＲＯＭ（ＥＰＲＯＭ）、又は電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ（登録商標））を使用し、所定のデータ又はコードを含むために、つまり可読データの形で作成できる。ＭＲＯＭの異型は、一意的コードを用いてチップを作成するときに上記に特定されたマスクベースリソグラフィーの欠点を有する、ＲＯＭに恒久的に記憶されるデータを含むＲＯＭを作成するためにマスクベースリソグラフィーを使用する。ＥＰＲＯＭ及びＥＥＰＲＯＭは、より後の段階でＲＯＭにデータを書き込むことを可能にするが、不利なことにこれはコードに対する制御を製造プロセスから奪い取り、セキュリティのリスクを生じさせる。

一意的チップを作成するためにマスクレスリソグラフィーを活用することが提案されている。マスクレスリソグラフィーを用いると、ハードマスクは使用されず、代わりに回路設計を表す必要とされるパターンが、例えばウェハ等のターゲットに転写されて、マスクレスリソグラフィーシステムによって露光される回路設計レイアウトを含むＧＤＳＩＩファイル又はＯＡＳＩＳファイル等の設計レイアウトデータファイルの形でマスクレスリソグラフィーシステムに入力される。

マスクレスリソグラフィー及びデータ入力システムは、本発明の出願人の名前で国際公開第２０１０／１３４０２６号に開示されている。国際公開第２０１０／１３４０２６号は、参照によりその全体で本明細書に援用される。開示されたマスクレスシステムは電子ビームレット等の荷電粒子ビームレットを使用し、直接的にウェハ上にパターンを書き込む。各チップを露光するための所望されるパターンはマスクの代わりにデータとして表されるため、一意的チップの製造のために係るシステムを活用することが可能になる。作成される一意的な電子デバイス又はチップを表す露光システムに入力されるパターンデータは、各一意的電子デバイスが作成されるために、例えばＧＤＳＩＩ入力ファイル又はＯＡＳＩＳ入力ファイル等の異なる設計レイアウトデータ入力ファイルを使用することによって一意的にされ得る。

ともに本発明の出願人に譲受され、参照により全体として本明細書に援用される国際公開第２０１１／１１７２５３号及び第２０１１／０５１３０１号は、荷電粒子リソグラフィーシステムを使用し、作成できる電子デバイス又はチップの多様な例を開示する。

本発明は先行技術の問題に対処し、本発明の態様に従って半導体チップを含む電子デバイスを提供する。半導体チップは、半導体チップに形成される複数の構造を含むことがある。半導体チップは半導体チップの集合の要素であることがあり、半導体チップの集合は半導体チップの複数の部分集合を含み、半導体チップは部分集合の１つだけの要素である。半導体チップの部分集合はそれぞれ単一のチップだけを含み、これにより集合のあらゆるチップは一意的となる、又は各部分集合は例えば２つのチップを含んでよく、これにより各チップは単一の同一のスペアを有する。半導体チップの集合は、すべてが同じ機能を実行するための単一の設計を有するチップから構成されてよく、チップはすべて同じ入力端子及び出力端子を有し、同じシステムでの演算のために設計されているが、チップの各部分集合は集合の他のすべてのチップに形成される回路とは異なる非共通回路を含む。半導体チップの集合は、例えば単一のウェハから形成されるすべてのチップを含んでよい。

半導体チップは、半導体チップに形成される複数の構造を含むことがある。半導体チップの複数の構造は、集合の半導体チップのすべてに対して同じである共通構造の集合、及び部分集合の半導体チップのすべてに対して同じであり、部分集合にはない集合のすべての半導体チップとは異なる非共通構造の集合を含む。非共通構造の少なくとも第１の部分は第１の所定値を記憶する又は生成するように適応され、第１の所定値は自動化された読取り手段によって半導体チップの外部から読み取り可能である。

第１の所定値は、（例えば、非接触センサを使用する）自動化された電磁読取り手段、（例えばチップの上層の埋め込まれた小さいＱＲコード（登録商標）の光学スキャンを使用する）光学読取り手段、又は（例えばプローブ針を使用する、又はチップから出力信号を受信することによる）電子読取り手段によって半導体チップ外部から読み取り可能である。第１の所定値は、例えばシリアルナンバー、公開鍵等の暗号鍵、アカウント番号、媒体アクセス制御（ＭＡＣ）アドレス若しくはインターネットプロトコル（ＩＰ）アドレス等のネットワークアドレス、又は識別コードであってよい。

第１の所定値は、例えば構造を走査するための光学センサ又は他の適切なセンサを使用し、構造の形状を検出することによって非共通構造の第２の部分の構造から読み取り可能であってよい。非共通構造の第２の部分の形状は、例えば小さいバーコード若しくはＱＲコード、又は金属線、ビア、若しくは回路網の光学的に識別可能なセットの形状で金属層を形成することによって第１の所定値を記憶するために使用されてよい。この層は、好ましくは中間層若しくは下層にあり、つまり半導体チップの最上層ではない、又は構造は複数の層に形成されてよい。

第１の非共通回路は、半導体チップの非共通構造の第１の部分、及び半導体チップの共通構造の第１の部分から形成されてよく、各部分集合の半導体チップの第１の非共通回路の回路構成はあらゆる他の部分集合の半導体チップのいずれの回路構成とも異なる。

第１の非共通回路は、読出し専用メモリ回路に予め保存された第１の所定値で製作されてよい読出し専用メモリ回路を含んでよい。第１の所定値は、例えば読出し専用メモリ回路におけるメモリセル素子の存在若しくは不在によって、又はメモリセル素子の接続若しくは切断によって記憶されてよい。従来のＲＯＭ構造が使用される場合、メモリマトリックスのワード線及びビット線を繋ぐ（トランジスタ又はダイオード等の）メモリセル素子の所定のメモリセル素子が、第１の所定値を記憶するＲＯＭを作り出すためにチップ製造プロセスの間に、形成される若しくは形成されない（若しくは変化する構造とともに形成される）、又は接続される若しくは切断されることがある。このようにして、予め保存された値を有する読出し専用メモリ回路は、製造プロセスの間に形成されてよい。この種の、例えばチップ製造プロセス間に作られるその構造に所定値を記憶し、第１の所定値が半導体チップの集合の中で一意的であってよいＲＯＭは、マスクレスリソグラフィーを使用することによって実現可能にされる。

第１の非共通回路は、第１の所定値を生成するように適応される論理回路を含んでよい。第１の所定値は、論理回路での相互接続の存在若しくは不在によって、又は論理回路での回路素子の存在若しくは不在によって記憶されてよく、これにより第１の所定値は論理回路の構造に効果的に記憶される。

係るメモリ回路又は論理回路は、トランジスタ（又は他の能動素子）及び相互接続を含んでよく、相互接続又はトランジスタ（又は他の能動素子）は、第１の所定値を生成する論理回路を作り出すために、チップ製造プロセス中に形成されてよい若しくは形成されなくてよい（若しくは変化する構造とともに形成されてよい）又は接続されてよい、切断されてよい、若しくは接続されないでよい。１つの従来の方法は、メモリ回路又は論理回路で導電ビアを活用することであり、ビアは第１の所定値を記憶するメモリ回路、又は第１の所定値を生成する論理回路を提供するために製造プロセスの間に形成される又は形成されない。このようにして、メモリ回路又は論理回路は、製造プロセスの間に第１の所定値を予め保存してよい。

半導体チップの第１の所定値は、半導体チップの集合のあらゆる他の半導体チップの所定値とは異なることがある。さらに、半導体チップの非共通構造の集合は、半導体チップの集合のあらゆる他の半導体チップの非共通構造の集合とは異なることがある。第１の非共通回路は、部分集合の半導体チップのすべてに対して同じであり、部分集合にはない集合のすべての半導体チップとは異なるメモリ回路又は論理回路を含んでよく、第１の所定値は第１の非共通回路を一意的に識別する。

半導体チップの共通構造及び非共通構造は、１つ又は複数の電子回路を形成するために相互接続されてよい。電子デバイスは少なくとも１つの入力端子及び少なくとも１つの出力端子を含んでよく、第１の非共通回路は入力端子及び出力端子に接続されてよく、第１の所定値は出力端子から電子的に読み取り可能である。電子デバイスはチャレンジを受け取るための少なくとも１つの入力端子、及びレスポンスを出力するための少なくとも１つの出力端子を含んでよく、電子回路は少なくとも１つの入力端子及び少なくとも１つの出力端子に接続されるチャレンジ−レスポンス回路を形成してよく、チャレンジ−レスポンス回路は少なくとも１つの入力端子に適用されるチャレンジに基づいて少なくとも１つの出力端子でレスポンスを生成するために適応され、チャレンジ及びレスポンスは所定の関係性を有する。チャレンジ−レスポンス回路によって生成されるレスポンスは、少なくとも１つの入力端子に適用されるチャレンジと、第１の所定値の両方に依存してよい。

また、電子デバイスは、半導体チップの非共通構造の第２の部分、及び半導体チップの共通構造の第２の部分から形成される第２の非共通回路を有してもよい。各部分集合の半導体チップの第２の非共通回路の回路構成は、あらゆる他の部分集合の半導体チップのいずれかの回路構成とは異なることがある。第２の非共通回路は、自動化された読取り手段によって半導体チップの外部から読み取り可能である第２の所定値を記憶する又は生成するように適応されてよい。第２の非共通回路は、第１の非共通回路によって形成される読出し専用メモリ回路について説明されるのと同様に、読出し専用メモリ回路に予め保存された第２の所定値で製作されてよい読出し専用メモリ回路を含んでよい。第２の非共通回路は、第１の非共通回路によって形成される論理回路について説明されるのと同様に、第２の所定値を生成するように適応される論理回路を含んでよい。チップの第１の所定値は、第２の非共通回路を一意的に識別する値を有してよい。

複数の構造は、非共通構造を含む１つ又は複数の非共通層を含み、少なくとも１つの共通層が１つ又は複数の非共通層の上方に形成される、半導体チップの３つ以上の層に形成されてよく、少なくとも１つの共通層は共通構造を含むが、非共通構造は含まない。任意選択で、非共通構造のすべては半導体チップの１つだけの層に形成されてよい。また、半導体チップは１つ又は複数の非共通層の下方に少なくとも第２の共通層を含んでよく、第２の共通層は共通構造を含むが、非共通構造は含まない。このようにして、非共通構造を含む層（複数可）は、他の層の下に「埋められ」てよく、チップの高価なリバースエンジニアリングなしに構造を決定することをより困難にする。電子デバイスの複数の構造は半導体チップの複数の層に形成されてよく、非共通構造は、複数の層の金属層の間の接続、複数の層の金属層と接触層のゲートとの間の接続、複数の層のローカル相互接続層での接続、及び複数の層の１つのトランジスタ又はダイオードのＰ−ドープ拡散領域又はＮ−ドープ拡散領域の少なくとも１つを含んでよい。

１つ又は複数の共通層の非共通構造は、荷電粒子マルチビームレットリソグラフィーシステム又は電子ビームシステムを使用する露光等のマスクレスリソグラフィープロセスを使用して形成されてよく、共通層はマスクベースリソグラフィープロセスを使用し、形成されてよい。非共通構造を形成するためのマスクレスリソグラフィープロセスの使用は、非常に高い情報記憶密度、つまりプリント基板、ヒューズ、ワンタイムプログラマブル回路及びワンタイムプログラマブルメモリ等を使用する従前の方法よりもはるかにより高い密度を有する第１の非共通回路及び第２の非共通回路を形成することを可能にする。この非常に高い情報密度は、非共通回路が非常に長い暗号鍵又は多くの長い暗号鍵等の非常に長い所定値を記憶できるようにする。マスクレスリソグラフィーを使用するときに可能である非共通構造及び非共通回路の非常に小さいフィーチャーサイズ（例えば、５０ｎｍ未満のフィーチャーサイズ）は、非共通回路が面積で小さくなる及び／又は複数の層上で分散することを可能にする。これは、従前に既知の技法と異なり、チップの検査によって又はチップのリバースエンジニアリングによってのどちらかで、非共通回路の回路レイアウトの非共通回路に記憶されるデータを発見することをはるかにより困難にする。マスクレスリソグラフィープロセスが、金属層の間の接続等の非共通構造を形成するために使用される場合、これらは２つの導電ビアをマージして二重ビアを形成することによって形成されてよい。

本発明の態様によると、チャレンジ−レスポンス手順に基づいた複数の遠隔端末とホストシステムとの間の認証のためのシステムが提案される。遠隔端末のそれぞれは上述される電子デバイスを含むことがある。

本発明の別の態様によると、上述されるシステムで使用するために適応された遠隔端末が提案される。

本発明の別の態様によると、上述されるシステムでの認証のための方法が提案される。方法は、複数のユーザに遠隔端末を分散すること、ホストシステムから遠隔端末の１つにチャレンジを送信すること、遠隔端末からレスポンスを受信すること、及びレスポンスがチャレンジとの所定の関係性を有する場合遠隔端末を認証することを含むことがある。

上述される電子デバイスは製造されてよく、非共通構造の少なくとも一部分が荷電粒子マルチビームリソグラフィーシステム等のマスクレスリソグラフィー露光システムを使用し、形成される。共通構造の少なくとも第１の部分は、マスクベースフォトリソグラフィーシステムを使用し、形成されてよく、非共通構造の第１の部分はマスクレスリソグラフィー露光システムを使用し、形成されてよい。

マスクレスリソグラフィー露光システムを制御するために使用されるパターンデータは、共通構造の作成に使用できる共通チップ設計部分、及び半導体チップの非共通構造の作成に使用される一意的つまり非共通チップ設計部分を含むように設計されてよい。一意的つまり非共通チップ設計部分は、特に、半導体が形成される（ウェハ等の）ターゲットを露光する直前にパターンデータに追加できる。これは、一意的パターンデータの形、又は一意的パターンデータを作成するために使用される情報の形のどちらかであってよい。パターンデータは部分的に一意的つまり非共通設計レイアウト部分の作成中にマスクレスリソグラフィー露光システムに提供される秘密データに基づいてよい。秘密データは、ブラックボックスデバイス等の一意的データジェネレータから生じてよい。これらの方策は、一意的つまり非共通設計データがリソグラフィーシステムのオペレータの制御下に留まることを可能にし、設計データが外部の検出又は干渉にさらされる期間は最小限に抑えられ、このことは上述される一意的電子デバイスを製造するためのセキュリティを強化する。別の利点は、共通チップ設計部分は複数のチップの作成に再利用され、一意的チップを生産するために普通に要する設計及び処理の時間を回避できるため、必要とされる設計時間、及び処理時間、及びメモリが低いままであってよい点である。

上述される、及び以下に説明される実施形態での半導体チップを含む電子デバイスは、回路網の一意性に頼るセキュリティシステムで機能を提供するために一意的（非共通）電気回路を含んでよい。例えば、電子デバイスは、認証サービスを提供するために安全な通信又はトランザクションシステムで使用されてよく、半導体チップの第１の非共通回路は、予め保存された値で製作され、電子デバイスを一意的に識別するＩＤ番号又はコードを含む値を出力するように適応されたマスクＲＯＭ等のデータストレージ回路を含む。第２の非共通回路は、入力値（例えば、チャレンジ入力）を受け取り、ＩＤとともに安全なシステムに対して電子デバイスを認証する入力に応えて一意的出力を生成するように適応された論理回路又は暗号回路を含んでよい。

別の例では、電子デバイスは、第１の非共通回路が電子デバイスを一意的に識別するＩＤ番号又はコードを出力するために上記の例でのように適応され、第２の非共通回路が、電子デバイスの回路の機能若しくは特徴を有効にするための、又は電子デバイスで実行中若しくは別のデバイスで実行中のソフトウェアの機能若しくは特徴を有効にするための入力に応えて出力を生成するように適応される設備管理システムで使用されてよい。第２の非共通回路は、電子回路に特有の復号アルゴリズムを適用する、又は電子デバイスに特有の復号鍵を適用して入力を復号するように適応されてよく、入力は特定のチップのアルゴリズム又はカギに従って暗号化されてよい。

別の例では、電子デバイスは、第１の非共通回路が上記の例でのように、電子デバイスを一意的に識別するＩＤ番号又はコードを出力するように適応され、第２の非共通回路が入力でデータを受信し、受信されたデータの暗号化を実行し、暗号化されたデータを出力するように適応される、暗号データストレージシステムで使用されてよく、電子デバイスによってデータを暗号化するために適用される暗号鍵及び／又は暗号化アルゴリズムは電子デバイスにとって一意的である。

別の例では、電子デバイスは、第１の及び／又は第２の非共通回路が、予め保管された値で製作され、ネットワーク上で電子デバイスを一意的に識別する媒体アクセス制御（ＭＡＣ）アドレス又はインターネットプロトコル（ＩＰ）アドレス等の値を出力するように適応されたデータストレージ回路を含む通信ネットワークで使用されてよい。また、係る電子デバイスは、第１の及び／又は第２の非共通回路が、予め保管された値で製作され、電子デバイスが設置される個人化された装置と電子デバイスを一意的に照合するための、（パスポート又はバンクカード又は個人化された通信装置に設置される暗号鍵を有する船に設置されるスマートＩＤチップ等のＩＤコード又は暗号鍵等の１つ又は複数の値を出力するように適応されたデータストレージ回路を含む、製造施設で使用されてよい。電子デバイスは、予め保存された値（複数可）を出力するためにチャレンジに応答するように適応され、個人化された装置の中に電子デバイスを設置する機械によって読み取られてよい。

別の例では、電子デバイスは暗号鍵（複数可）とのシリアルナンバー（複数可）の安全な照合のために使用されてよい。例えば第１の非共通回路が（より短く、通信及び挑戦しやすい）シリアルナンバー等の第１の所定値を記憶できるようにし、第２の非共通回路が非常に長い秘密暗号鍵又は多くの長い暗号鍵を記憶できるようにする、マスクレスリソグラフィーで書き込まれるチップ層（複数可）の非常に高い情報密度。非常に大きい暗号鍵の可能性は、例えば鍵が送信されるメッセージと同じ長さとなることを要求し、破壊することが不可能であることがあるワンタイムパッド（ＯＴＰ）暗号化を使用することを可能にする。また、マスクレスリソグラフィー使用時に可能な非常に小さいフィーチャーサイズは、チップの検査又はリバースエンジニアリングによって暗号鍵を取り出すことを非常に困難にする。

本発明の多様な態様及び実施形態は、以下の発明を実施するための形態及び特許請求の範囲にさらに定義される。

以後、本発明の実施形態は追加の詳細で説明される。しかしながら、これらの実施形態が本発明の保護の範囲を制限するとして解釈されてはならないことが理解されるべきである。

実施形態は、ここで対応する参照記号が対応する部分を示す添付概略図面を参照してほんの一例として説明される。

本発明の例示的な実施形態の簡略化された一意的チップ及び複数の一意的チップを有するウェハを示す図である。 荷電粒子マルチビームレットリソグラフィーシステムの例示的な実施形態の簡略化された概略図である。 例示的なマスクレスリソグラフィーシステムを示す概念図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 数直線ラスタ化を使用するデータ経路の実施形態の例示的な機能流れ図である。 本発明の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 本発明の別の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 本発明の別の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 本発明の別の例示的な実施形態に従って一意的チップを作成するためにマスクベースリソグラフィー及びマスクレスリソグラフィーを結合するための方法を示す図である。 本発明の別の例示的な実施形態に従って一意的回路及び関連付けられた一意的所定値を含む一意的部分を有する一意的チップを示す図である。 本発明の別の例示的な実施形態に従って一意的所定値を記憶する層を有する一意的チップを示す図である。 Ａ〜Ｄ。本発明の別の例示的な実施形態に従って従来のプロセス及びマスクレスリソグラフィープロセスを使用し、形成される導電ビアを示す図である。

図は例示目的のためだけに意図され、特許請求の範囲によって定められる範囲又は保護の制限として役立たない。

以下の例では、半導体ウェハ上に製作される集積回路を指す、「チップ」又は「半導体チップ」が参照される。しかしながら、本発明がチップに制限されず、より概して個別的に取り扱われる、例えば一意的な特徴を有する電子デバイスの作成に適用することが理解されるべきである。電子デバイスは、チップ、又は１つ若しくは複数の入力及び出力を有し、データを記憶する又は入力を処理して特定の出力を生じさせるために機能する他のタイプの電子回路を含んでよい。

また、半導体ウェハ等のターゲット上にパターンを書き込むために荷電粒子マルチビームレットリソグラフィーを使用し、実行されるプロセスは、本明細書では電子ビームつまりｅ−ビーム露光とも呼ばれている。これらの露光方法はマスクレス露光方法であり、ターゲット上で露光されるパターンは、所定のマスクで実施されるよりむしろ、リソグラフィーシステムに（通常）ストリーム配信されるデータに埋め込まれる。露光中にウェハ等のターゲットを書き込むために使用される荷電粒子／電子ビームも、本明細書ではビームレットと呼ばれている。

個別的に取り扱われるチップは、本明細書では「一意的」チップと呼ばれる。これは、他のチップに対して一意的回路構造で設計され、製作されるチップを指し、これにより一意的チップは他のチップとは異なって機能する。係る一意的チップは、通常、同じ目的及び同じ一般的な機能を有するが、わずかに異なる回路を有するチップの大きい集合の内の１つのチップである。例えば、チップの集合は、特定のデータ記憶容量を有する読出し専用メモリ（ＲＯＭ）を含んでよく、集合の各チップは、それがＲＯＭに所定のデータ値を記憶するように製作され、該データ値はチップの集合のあらゆるチップに対して異なる。別の例では、チップの集合は、所定の入力値を与えられるときに所定の出力値を生成するための回路を含んでよく、出力値は、同じ入力値を与えられるときにチップの集合のあらゆるチップに対して異なる、又はチップの集合の各チップは入力値に対して出力値の一意的組合せを生成する。

チップの集合の複数のチップが、例えば同じ設計を有するチップが損傷を受ける場合に使用するためのスペアチップを作成するために、又はなんらかの他の理由のために同じチップのバッチを作成するために、同一の設計を有してよい可能性が除外されないことに留意されたい。したがって、チップの集合は部分集合に分割されてよく、該部分集合では、各部分集合のチップが同じとなるように設計されるが、それらはあらゆる他の部分集合のチップとは異なるように設計される。あらゆる他のチップとは異なるように設計される一意的チップは、真に一意的チップと呼ばれてよい。つまり、部分集合のサイズは１つである。

また、チップの一意的部分、一意的チップの部分として形成される一意的構造、及び一意的チップの部分を作成するために使用される一意的設計データは、本明細書では非共通部分、非共通構造、及び非共通設計データとも呼ばれている。

図１は、半導体ウェハ２４に形成される一意的チップ１００の例示的な簡略化された図を示す。一意的チップ１００は、共通部分１０１及び一意的つまり非共通部分１０２を含む。共通部分１０１はウェハ２４上に作成される他のチップで複製されて、同じ同一の共通部分１０１を有する複数のチップを生じさせることがある。一意的部分１０２は、ウェハ２４上に作成される他のチップのすべてと異なってよい。これは、一意的チップ１００及び各一意的チップが異なる個別的に取り扱われる領域を有する３９の他の一意的チップを含むウェハ２４が示される図１の上部に示される。共通部分１０１及び一意的部分１０２の組合せは、一意的チップ１００のための完全な回路を生じさせることがある。

一意的部分１０２は、ウェハ２４上の各チップのために（相互接続線、導電ビア、トランジスタ及びダイオードの端子、トランジスタ及びダイオードの活性領域等の）特定の特有構造の一意的組合せを選択し、書き込むことによって実現されてよく、これによりウェハ上の各チップは一意的構造を有する。チップは通常、導電性材料、絶縁材料、及び半導体材料の複数の層から形成され、複数の露光演算がこれらの層の中に所定の構造を形成するために使用される。

ウェハ上の各チップは、図１の真中部分で黒の点で示されるように、通常、チップの異なる導電（金属）層の間で電気的接続を行うために導電ビアを有する。ウェハ２４上の各チップは、チップごとに層間に電気相互接続の異なる集合を作成するために、チップの一意的部分１０２のそれぞれの考えられるビアの場所にビアを形成する又は形成しないことによって形成されるビアの異なる組合せを有してよく、これによりチップのそれぞれが電気的に異なる回路を有する。

ウェハ上の各チップは通常、チップに形成される、トランジスタ又はダイオード等の能動回路素子の活性領域を形成するために添加されるＰ型ドーパント又はＮ型ドーパントを有する半導体材料の１つ又は複数の層を有する。ウェハ２４上の各チップは、チップの一意的部分１０２で各能動回路素子をドープ処理をする、又はドープ処理をしない、又は各能動回路素子のドープ処理を変えることによって形成される能動回路素子の異なる組合せを有してよく、これによりチップのそれぞれは電気的に異なる回路を有する。

代わりに又はさらに、金属層の間の他の接続、金属層と、例えば接触層のゲートとの間の接続、ローカル相互接続層での接続、又は回路の他の特徴は、一意的部分１０２を実現するためにチップごとに一意的組合せで選択的に形成されてよい。

共通部分１０１は、フォトリソグラフィー又は荷電粒子マルチビームリソグラフィーを使用し、作成されてよい。一意的部分１０２は、通常、荷電粒子マルチビームリソグラフィーを使用し、作成される。さらに、荷電粒子リソグラフィーシステムでビームットを制御するために使用されるパターンデータは、ウェハ上の複数のチップに使用される共通チップ設計部分、及び個別的に取り扱われる領域に使用される一意的部分を含むように設計されてよい。背景技術の項に述べられた理由により、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータを同時に生成することは望ましくない。したがって、リソグラフィーシステムは、一意的チップ設計部分のパターンデータの中への挿入を、露光の前の前処理段階の後の段階で、つまりウェハの実際のパターン化に近く可能にするように適応されている。これは、図４Ａ〜図４Ｄ及び図５と併せてより詳細に説明される。

図２は、マスクレスパターンライターを実装するために使用されてよい荷電粒子マルチビームレットリソグラフィー機械１の例示的な実施形態の簡略化された概略図を示す。係るリソグラフィー機械は、適切に複数のビームレットを生成するビームレットジェネレータ、変調されたビームレットに該ビームレットをパターン化するビームレット変調器、及びターゲットの表面の上に該ビームレットを投射するためのビームレットプロジェクタを含む。ターゲットは例えばウェハである。ビームレットジェネレータは通常ソース、及び少なくとも１つのアパーチャアレイを含む。ビームレット変調器は通常ブランキングデフレクタアレイ及びビームストップアレイを有するビームレットブランカーである。ビームレットプロジェクタは通常走査デフレクタ及び投射レンズ系を含む。

図２に示される実施形態では、リソグラフィー機械１は、均質の拡大する電子ビーム４を作り出すための電子ソース３を含む。ビームエネルギーは、好ましくは約１〜１０ｋｅＶの範囲で相対的に低く維持される。他の設定値も使用され得るが、これを達成するために、加速電圧は好ましくは低く、電子ソースは好ましくは接地電位でターゲットに対して約−１〜−１０ｋＶの間に維持される。

電子ソース３からの電子ビーム４は、二重オクタポール、及びその後電子ビーム４を平行にするためのコリメータレンズ５を通過してよい。理解されるように、コリメータレンズ５は任意のタイプの視準光学システムであってよい。その後、電子ビーム４は、１つの適切な実施形態ではアパーチャアレイ６Ａであるビームスプリッタに衝突することがある。アパーチャアレイ６Ａはビームの部分を遮ってよく、複数のサブビーム２０がアパーチャアレイ６Ａを通過できるようにしてよい。アパーチャアレイは、好ましくはスルーホールを有するプレートを含む。したがって、複数の平行な電子サブビーム２０が作り出されてよい。

第２のアパーチャアレイ６Ｂは、各サブビームからいくつかのビームレット７を作成してよい。また、ビームレットはｅ−ビームとも呼ばれている。より多くのビームレット又はより少ないビームレットを使用することも可能であることは言うまでもないが、システムは多数のビームレット７、好ましくは１０，０００〜１，０００，０００のビームレットを生じさせてよい。平行にされたビームレットを生成するために他の既知の方法も使用されてよいことに留意されたい。これはサブビームの操作を可能にし、このことは、特にビームレットの数を５，０００以上に増加させるときにシステム運用にとって有益となることが判明する。例えば、係る操作は例えば映写レンズの平面で光軸にサブビームを集中させる集光レンズ、コリメータ、又はレンズ構造によって実行される。

集光レンズアレイ２１（又は集光レンズアレイのセット）は、ビームストップアレイ１０の対応する開口部に向かってサブビーム２０を集束するために、アパーチャアレイ６Ａを作成するサブビームの後方に含まれてよい。第２のアパーチャアレイ６Ｂはサブビーム２０からビームレット７を生成してよい。ビームレット作成アパーチャアレイ６Ｂは好ましくはビームレットブランカーアレイ９と組み合わせて含まれる。例えば、両方ともサブアセンブリを形成するためにともに組み立てられてよい。図２では、アパーチャアレイ６Ｂは各サブビーム２０から３つのビームレット７を作り出し、ビームレット７は、３つのビームレットが端部モジュール２２の映写レンズ系によってターゲットの上に投射されるように、対応する開口部でビームストップアレイ１０に衝突する。実際には、はるかに多数のビームレットが端部モジュール２２の映写レンズ系ごとにアパーチャアレイ６Ｂによって作り出されてよい。サブビームあたりのビームレットの数は２００以上に増加することがあるが、一実施形態では、（７ｘ７のアレイに配列された）４９のビームレットが各サブビームから生成されてよく、単一映写レンズ系を通して向けられる。

サブビーム２０の中間段階を通してビームレット７をビーム４からステップごとに生成することは、主要な光学演算が相対的に限られた数のサブビーム２０を用いて、及びターゲットから相対的に遠い位置で実行されてよいという優位点を有する。１つの係る演算は、映写レンズ系の内の１つに対応する点へのサブビームの集束である。好ましくは、演算と集束点との間の距離は集束点とターゲットとの間の距離よりも大きい。最も適切には、これと組み合わせて静電映写レンズが使用される。この集束演算は、高度ノードで、特に９０ｎｍ未満の臨界寸法を有するノードで確実な荷電粒子ビームリソグラフィーを行うために、システムがスポットサイズの削減、電流の増加、及び点広がりの削減の要件を満たすことを可能にする。

ビームレット７は次に変調器９のアレイを通過してよい。この変調器９のアレイは、それぞれ電子ビームレット７の内の１つ又は複数を偏向できる複数のブランカーを有するビームレットブランカーアレイを含んでよい。ブランカーはより詳細には、第１の電極及び第２の電極を具備する静電デフレクタであってよく、第２の電極はアース端子又は共通電極である。ビームレットブランカーアレイ９はビームストップアレイ１０とともに変調装置を構成する。ビームレット制御データに基づいて、変調手段８は電子ビームレット７にパターンを加えてよい。パターンは端部モジュール２２の中に存在する構成要素を使用してターゲット２４の上に投射されてよい。

本実施形態では、ビームストップアレイ１０は、ビームレットが通過するのを可能にするためのアパーチャのアレイを含む。ビームストップアレイは、他の形状も使用されてよいが、その基本的な形で、スルーホール、通常は丸い穴を具備した基板を含んでよい。一実施形態では、ビームストップアレイの基板８はスルーホールの規則的間隔のアレイを有するシリコンウェハから形成され、表面帯電を防ぐために金属の表面層で被覆されてよい。一実施形態では、金属は、ＣｒＭｏ等の自然酸化物膜を形成しないタイプであってよい。

一実施形態では、ビームストップアレイ１０の通路はビームレットブランカーアレイ９の穴と位置合わせされてよい。ビームレットブランカーアレイ９及びビームレットストップアレイ１０はビームレット７を遮る又は通過させるために、通常ともに機能する。ビームレットブランカーアレイ９がビームレットを偏向させる場合、ビームレットはビームレットストップアレイ１０の対応するアパーチャを通過しないが、代わりにビームレットブロックアレイ１０の基板によって遮られる。しかしながら、ビームレットブランカーアレイ９がビームレットを偏向させない場合、次いでビームレットはビームレットストップアレイ１０の対応するアパーチャを通過し、次いでターゲット２４のターゲット表面１３上にスポットとして投射される。

リソグラフィー機械１は、ビームレットブランカーアレイ９に例えばパターンビットマップデータの形をとるビームレット制御データを供給するためのデータ経路をさらに含んでよい。ビームレット制御データは光ファイバを使用し、送信されてよい。各光ファイバ端部からの変調された光ビームはビームレットブランカーアレイ９の受光素子に投射されてよい。各光ビームは受光素子に結合された１つ又は複数の変調器を制御するためにパターンデータの一部を保持してよい。

その後、電子ビームレット７は端部モジュールに進入してよい。以下、用語「ビームレット」は変調されたビームレットを指す。係る変調されたビームレットは実際には時間的に一連の部分を含む。これらの一連の部分の内のいくつかはより低い強度を有し、好ましくはゼロ強度−つまり、ビームストップで停止される部分−を有してよい。いくつかの部分は、以後の走査期間中、ビームレットの開始位置への位置決めを可能にするためにゼロ強度を有してよい。

端部モジュール２２は、好ましくは、多様な構成要素を含む挿入可能で置換可能なユニットとして構築される。本実施形態では、端部モジュールはビームストップアレイ１０、走査デフレクタアレイ１１、及び映写レンズ構成１２を含んでよい。ただし、これらのすべてが端部モジュールに含まれる必要はなく、それらは異なって配置されてもよい。

変調されたビームレット７はビームレットストップアレイ１０を通過後、偏向されていないビームレット７の方向に実質的に垂直のＸ−方向及び／又はＹ−方向での各ビームレット７の偏向を提供する走査デフレクタアレイ１１を通過してよい。本実施形態では、デフレクタアレイ１１は、相対的に小さい駆動電圧の印加を可能にする走査静電デフレクタであってよい。

次に、ビームレットは映写レンズ構成１２を通過してよく、ターゲット平面でターゲット、通常はウェハのターゲット表面２４の上に投射されてよい。リトグラフィー用途の場合、ターゲットは通常荷電粒子感知層又はレジスト層を具備したウェハを含む。映写レンズ構成１２はビームレットの焦点を合わせ、例えば直径約１０〜３０ナノメートルの幾何学的なスポットサイズを生じさせてよい。係る設計の映写レンズ構成１２は、例えば約１００〜５００倍の縮小を提供する。この好ましい実施形態では、映写レンズ構成１２は有利なことにターゲット表面の近くに位置する。

いくつかの実施形態では、ビームプロテクタはターゲット表面２４と焦点合わせ映写レンズ構成１２との間に位置してよい。ビームプロテクタは、レジスト粒子がリソグラフィー機械の感光性素子のいずれかに到達できる前にウェハから放たれたレジスト粒子を吸収するための、必要とされるアパーチャを具備した箔又はプレートであってよい。代わりに又はさらに、走査偏向アレイ９は映写レンズ構成１２とターゲット表面２４との間に設けられてよい。

大まかに言うと、映写レンズ構成１２はターゲット表面２４にビームレット７を集束する。それとともに、映写レンズ構成１２は、単一ピクセルのスポットサイズが正しいことをさらに保証する。走査デフレクタ１１はターゲット表面２４上でビームレット７を偏向させてよい。それとともに、走査デフレクタ１１は、ターゲット表面２４上のピクセルの位置がマイクロスケールで正しいことを保証する必要がある。特に、走査デフレクタ１１の動作は、ピクセルが、究極的にはターゲット表面２４上にパターンを構成するピクセルのグリッドの中にうまく収まることを保証する必要がある。ターゲット表面上でのピクセルのマイクロスケール位置決めが、ターゲット２４の下方に存在するウェハ位置決めシステムによって適切に可能になることが理解される。

係る高品質の投射は、再現性のある結果を提供するリソグラフィー機械を入手するために関連性があることがある。一般に、ターゲット表面２４は基板の上部にレジスト膜を含む。レジスト膜の部分は、荷電粒子のビームレット、つまり電子の印加によって化学的に修飾されてよい。その結果として、膜の照射された部分は現像液中で多かれ少なかれ溶解性であり、ウェハ上にレジストパターンを生じさせてよい。ウェハ上のレジストパターンは、その後下位層に、つまり半導体製造の技術で既知の実装ステップ、エッチングステップ、及び／又は付着ステップによって転写されてよい。明らかに、照射が一様ではない場合、レジストは一様に現像されず、パターンの間違いにつながることがある。さらに、係るリソグラフィー機械の多くは複数のビームレットを使用する。照射の違いは、偏向ステップから生じるべきではない。

図３は、３つの高レベルサブシステム、つまりウェハ位置決めシステム２５、電子光学コラム２０、及びデータ経路３０に分けられた例示的な荷電粒子リソグラフィーシステム１Ａの概念図を示す。ウェハ位置決めシステム２５はｘ−方向で電子光学コラム２０の下でウェハ２４を移動する。ウェハ位置システム２５は、電子光学コラム２０によって生成される電子ビームレットとウェハを位置合わせするためにデータ経路サブシステム３０からの同期信号を具備してよい。電子光学コラム２０は、図２に示される荷電粒子マルチビームレットリソグラフィー機械１を含んでよい。また、ビームレットブランカーアレイ９の切替えは、パターンビットマップデータを使用し、データ経路サブシステム３０を介して制御されてもよい。

図４Ａ〜図４Ｄでは、データ経路サブシステム３０の例示的な実施形態が、データ経路サブシステム３０を形成する制御インタフェース及びデータインタフェースを有するリソグラフィーシステム３０１Ａ〜３０１Ｄについて示される。図は３つのインタフェース、つまりクラスタインタフェース３０３、クラスタ要素インタフェース３０５、及びリソグラフィーサブシステムインタフェース３０７を有する階層構成を示す。それぞれが例えば図２に示される荷電粒子マルチビームレットリソグラフィー機械１を含む複数のリソグラフィーサブシステム３１６が示される。リソグラフィーサブシステム３１６上にしかないことが考えられる。

サブシステム３１６は、例えばウェハ装填サブシステム（ＷＬＳ）、ウェハ位置決めサブシステム（ＷＰＳ）、電子ビームレットを生成するための照明光学系サブシステム（ＩＬＯ）、リソグラフィー要素にビーム切替えデータをストリーム配信するためのパターンストリーム配信サブシステム（ＰＳＳ）、電子ビームレットをオン及びオフに切り替えるためのビーム切替えサブシステム（ＢＳＳ）、ウェハの上にビームレットを投射するための投射光学系サブシステム（ＰＯＳ）、ビーム測定サブシステム（ＢＭＳ）、及び計測学サブシステム（ＭＥＳ）を含む。

各サブシステム３１６は依存せずに機能してよく、命令を記憶するためのメモリ、及び命令を実行するためのコンピュータプロセッサを含んでよい。メモリ及びプロセッサはプラグインクライアント（ＰＩＣ）３１５として各サブシステムに実装されてよい。サブシステムの適切な実装は、例えばＬｉｎｕｘ（登録商標）オペレーティングシステムを実行するパーソナルコンピュータを含んでよい。サブシステムは、各サブシステムがこのディスク又はメモリからブートするようにそのオペレーティングシステムを記憶するためのハードディスク又は不揮発性メモリを含んでよい。以下に説明されるこれらの特徴及び他の特徴は、各サブシステムが、他のサブシステムによって課される制約を考慮する必要なく独立したユニットとして設計、構築、及び試験できる自律性のユニットであってよい設計を可能にする。例えば、各サブシステムは、他のサブシステムによってなされるメモリ及び処理能力に対する要求を考慮に入れる必要なく、その操作サイクル中にサブシステムの機能を適切に実行するために十分なメモリ及び処理能力をもって設計されてよい。これらの要件が流動的であるときに、これはシステムの開発及びアップグレード中に特に有利である。この設計により、必要とされる総メモリ及び処理能力は増加してよく、これらの構成要素の冗長性は各サブシステムの中で実装される必要がある場合がある。しかしながら、簡略化された設計はより高速の開発及びより簡略なアップグレードにつながり得る。

サブシステム３１６は、制御ネットワーク４２０を介してコマンドを受信するように設計されてよく、他のサブシステムとは関係なくコマンドを実行し、コマンド実行の結果を報告し、要求に応じて任意の結果として生じる実行データを転送してよい。

サブシステム３１６は自律性ユニットとして設計されてよいが、例えばデータネットワークハブ上の中心ディスク又はメモリからブートするように設計されてよい。これは、確実性の問題及び各サブシステムの個々のハードディスク又は不揮発性メモリのコストを削減し、中心場所でサブシステムのためにブート画像を更新することによってサブシステムのより容易なソフトウェアアップグレードを可能にする。

クラスタインタフェース３０３は、リソグラフィークラスタフロントエンド３０６と１つ又は複数のホストシステム３０２との間、及び／又はクラスタフロントエンド３０６と１つ又は複数のオペレータコンソール３０４との間の通信用のインタフェースを含んでよい。

クラスタ要素インタフェース３０５は、クラスタフロントエンド３０６と、要素制御ユニット３１２及び／又はデータネットワークハブ３１４を含むリソグラフィー要素ネットワークとの間の通信のためのインタフェースを含んでよい。要素制御ユニット３１２はリンク４０６を介してデータネットワークハブ３１４と通信してよく、通信は好ましくは要素制御ユニット３１２からデータネットワークハブ１４への一方向性である。

リソグラフィーサブシステムインタフェース３０７は要素制御ユニット３１２とリソグラフィーサブシステム３１６の間、及びデータネットワークハブ３１４とリソグラフィーサブシステム３１６との間のインタフェースを含んでよい。サブシステム３１６は制御ネットワーク４２０を介して要素制御ユニット３１２と通信してよく、サブシステム３１６はデータネットワーク４２１を介してデータネットワークハブ３１４と通信してよい。

オペレータインタフェース及びより高いレベルのホスト監視コンピュータ及び自動化コンピュータに対するインタフェースは、個々のリソグラフィー要素とではなく、クラスタフロントエンド３０６で行われてよい。

好ましくは、データ経路３２０は、荷電粒子ビームを変調する又は切り替えることを担うサブシステム（複数可）にパターンストリーマ３１９を直接的に接続する。パターンストリーマ３１９はリソグラフィーサブシステム３１６にパターンデータをストリーム配信して、荷電粒子ビームの変調及び切替えを制御してよい。データの量はサブシステムでのローカルストレージにとっては大きすぎるので、パターンデータは通常ビットマップフォーマットで関連性のあるサブシステムにストリーム配信される。

サブシステム３１６は、制御ネットワークを介してサポートサブシステム制御つまりＳＵＳＣとも呼ばれる要素制御ユニット３１２に接続されてよい。要素制御ユニット３１２は、メモリ及びリソグラフィーサブシステム３１６の動作を制御するためのコンピュータプロセッサを含んでよい。

図４Ａ及び図４Ｂの例では、パターンストリーマ３１９からリソグラフィーサブシステム３１６へストリーム配信されるパターンデータは共通チップ設計部分のためのデータ及び一意的チップ設計部分のデータを含んでよい。図４Ａでは、一意的チップ設計部分はパターンデータ処理ユニット３１８のパターンデータに加えられてよい。図４Ｂでは、一意的チップ設計部分はパターンストリーマ３１９のパターンデータに加えられてよい。

図４Ｃ及び図４Ｄの例では、パターンストリーマ３１９からリソグラフィーサブシステム３１６にストリーム配信されるパターンデータは、共通チップ設計部分のためのデータを含んでよい。図４Ｃでは、一意的チップ設計部分は要素制御ユニット３１２の制御下でリソグラフィーサブシステム３１６によってパターンデータに加えられてよい。図４Ｄでは、一意的チップ設計部分はホストシステム３０２の制御下でリソグラフィーサブシステム３１６によってパターンデータに加えられてよい。

図４Ａ〜図４Ｄで、パターンストリーマ３１９は制御ネットワーク４２０を介して要素制御ユニット３１２によって制御されてよい。さらに、パターンストリーマ３１９はリソグラフィーサブシステム３１６の一部であってよい。

図５は、数直線ラスタ化を使用するデータ経路の実施形態の例示的な機能流れ図を示す。図３で、機能流れ図は４つのセクションに分割されている。つまり、３０１０は下部のデータ出力／入力のデータフォーマットを示すために使用され、３０２０はデータ出力／入力（平行四辺形）及び機能要素（矩形）を含むプロセスの流れを示し、３０３０は上部機能要素で実行されるプロセスステップを示すために使用され、３０４０は、例えば、設計ごとに１回３０４１、ウェハごとに１回３０４２、又はフィールドごとに１回３０４３等、プロセスステップが通常どの程度の頻度で実行されるのかを示すために使用される。ローマ字Ｉ、ＩＩ、及びＩＩＩは、いつ特徴データセット及び／又は選択データがデータ経路に提供され得るのかを示す。

プロセスに対する入力は、共通チップ設計部分を定義する、ＧＤＳ−ＩＩ設計レイアウトデータ２００７、又はＯＡＳＩＳデータフォーマット等の任意の他の適切なフォーマットでの設計レイアウトであってよい。パターンデータ処理システム３１８は、下部で矢印３０４１によって示されるように、設計ごとに１回ＧＤＳ−ＩＩファイルを事前処理してよい１０２２。

好ましくは、事前処理１０２２は一意的チップ設計部分を含まず、パターンデータ事前処理システム３１８がより安全ではない環境に位置できるようにする。セキュリティの理由から一意的チップ設計部分の露光時間を最小限に抑えることも望ましい。チップの一意性は通常データセキュリティ、トレーサビリティ、及び偽造防止の用途に使用されるので、セキュリティ態様は重要である。破線ブロックの中の、つまりソフトウェア処理１０７１Ａからハードウェア処理１０７３までのプロセスは、通常リソグラフィー機械１、１Ａで実行され、より安全な操作環境を可能にする。後の段階で一意的チップ設計部分を挿入することによって、コードがリソグラフィーシステム３０１Ａ〜３０１Ｄの中で使用される時間の量は最小限に抑えることができる。

一意的チップ設計部分は、ローマ字Ｉ、ＩＩ、及びＩＩＩによって示される機能流れの多様な段階でパターンデータの中に挿入されてよい。

一意的チップ設計部分は、ローマ字Ｉによって示される、この例のＧＤＳＩＩ入力での設計レイアウトデータ入力の処理時にパターンデータの中に挿入されてよい。この段階で、パターンデータ処理は通常ベクトルベースのデータフォーマットで実行される。この演算は通常、より安全ではない環境に位置するパターンデータ処理ユニット３１８で実行されるので、一意的チップ設計部分のこの段階Ｉでの挿入は最も好ましくない。

より好ましくは、パターンデータの中への一意的チップ設計部分の挿入は、ローマ字ＩＩによって示されるソフトウェア処理段階１０７１Ａで、又はローマ字ＩＩＩによって示されるストリーム配信段階１０７１Ｂで実行されてよい。Ｓ／Ｗ処理段階１０７１Ａは通常、下部から２番目の矢印３０４２によって示されるように、ウェハごとに１回実行される。ストリーム配信段階１０７１Ｂは、第３の矢印３０４３によって示されるように、通常フィールドごとに１回又はチップごとに１回実行される。

Ｓ／Ｗ処理段階１０７１Ａ及びストリーム配信段階１０７１Ｂはパターンストリーマ３１９で実施されてよい。機能流れの右側のハードウェア処理段階１０７３は、通常、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータ２００９によって制御されているブランカーを含む。

ＧＤＳ−ＩＩフォーマットパターンデータは、通常（ともに示される３０３１）近接性効果補正、レジスト加熱補正、及び／又はスマート境界を含むオフライン処理１０２２を受けることがある。結果として生じる補正されたベクトルパターンデータ２００８は、ベクトルフォーマットであってよく、３０１１として示される用量情報を含んでよい。このオフライン処理１０２２は通常、ウェハの１つ又は複数のバッチについて所与のパターン設計に１回実行される。ローマ字Ｉによって示されるこの段階で一意的チップ設計部分を挿入する場合、オフライン処理１０２２はより頻繁に、最高でウェハごとに１回又はフィールド若しくはチップごとに１回までも実行される必要がある場合がある。

次に、ベクトルツール入力データ２００８のインライン処理はベクトルデータ２００８をラスタ化して、例えば４ビットグレイスケールビットマップフォーマット３０１２のパターンシステムストリーマ（ＰＳＳ）ビットマップデータ３０２１を生成するために実行されてよい。

この処理は、通常ソフトウェアで実行される。一意的チップ設計部分は、ローマ字ＩＩによって示されるように、この段階で加えられてよい。パターンストリーマ３１９は次いでＰＳＳフォーマットデータ３０２１を処理してブランカーフォーマットデータ２００９を生成してよく、おそらくともに３０３２で示されるビットマップデータに対する以前の通りのビーム位置較正、フィールドサイズ調整、及び／又はフィールド位置調整のためのＸ方向及び／又はＹ方向での完全ピクセルシフト又は部分ピクセルシフトを伴う補正を含む。代わりにエントリポイントＩＩに対して、一意的設計部分はローマ字ＩＩＩによって示されるようにこの段階で加えられてよい。この処理はフィールドごとに実行されてよい。ブランカーフォーマットパターンデータ２００９は次いでウェハの露光のためにリソグラフィーシステムに送信されてよい３０２２。

図５に示されるように、ラスタ化は、ハードウェアで実行されるリアルタイム処理を通常伴うストリーム配信段階１０７１Ｂで実行されてよい。ビーム位置較正、フィールドサイズ調整、及び／又はフィールド位置調整３０３２のための補正はベクトルフォーマットＰＳＳフォーマットデータ３０２１に対して実行されてよく、次いでラスタ化はこれをブランカーフォーマット２００９に変換してよい。補正がベクトルデータに対して行われるとき、Ｘ方向及びＹ方向での完全ピクセルシフトとサブピクセルシフトの両方とも行うことができる。

ＧＤＳＩＩ入力２００７の事前処理１０２２は、好ましくは例えば後の段階で一意的チップ設計部分の挿入を可能にするために実行される。これに関してビット空間は中間パターンデータの中に確保されてよい、又はプレースホルダーが、一意的チップ設計データが後の段階で挿入される中間ベクトルフォーマットデータに加えられてよい。有利なことに、言及されたセキュリティの優位点に加えて、これは一意的チップごとのウェハの各露光の前に膨大な量のパターンデータを再生する必要性を回避し、このことは非常に高いＣＰＵ電力及び非常に大量のメモリを必要とするだろう。

図４Ａ〜図４Ｄで、クラスタフロントエンド３０６とＳＵＳＣ３１２との間の通信４０２は、ＳＵＳＣ３１２へのプロセスプログラム（ＰＰ）の転送のために設計されてよい。ＪａｖａＳｃｒｉｐｔ（登録商標） Ｏｂｊｅｃｔ Ｎｏｔａｔｉｏｎ（ＪＳＯＮ）に基づいたプロトコルがこの目的に使用されてよい。プロトコルは好ましくはプロセスジョブ（ＰＪ）の作成のための命令を提供し、ＰＰファイル及びあらゆる関連付けられたパラメータを転送し、ＳＵＳＣ３１２にＰＰに基づいたＰＪを作成するように命令する。追加コマンドはアボート命令及び取消し命令を含むことがある。

ＳＵＳＣ１２からクラスタフロントエンド３０６への通信は肯定応答メッセージ、進行報告、並びにエラーメッセージ及び警報メッセージを含んでよい。

制御ネットワーク４２０全体でのＳＵＳＣ３１２とリソグラフィーサブシステム３１６との間の通信４０１は、好ましくはネットワークでの準リアルタイム性能を保証するために要素制御ユニットプロトコルだけを使用し、厳密に制御される。ＳＵＳＤ３１４とクラスタフロントエンド３０６との間の通信４０５はＳＵＳＤ３１４からのＰＪ結果、ジョブトレーシング、及びデータロギングの取出しのために設計されてよい。ハイパーテキスト転送プロトコル（ＨＴＴＰ）はこの通信リンクに使用されてよい。

リソグラフィーサブシステム３１６とＳＵＳＤ３１４との間の通信４０３は、サブシステム３１６からのデータの片方向収集のために設計されてよい。データは、システムログ、ＨＤＦ５、ＵＤＰ、及び他等のさまざまなプロトコルを使用し、通信されてよい。

大量データは、ハンドシェーキング、エラーチェック、及び補正の大きいオーバヘッドなしにデータを送信するためにユーザデータグラムプロトコル（ＵＤＰ）を使用し、送信されてよい。結果として生じる非常に低い伝送オーバヘッドのため、データはしたがってリアルタイムで受信されていると見なされてよい。

階層データフォーマットＨＤＦ５は、高周波数データの伝送及び記憶に使用されてよい。ＨＤＦ５は大量の数値データを記憶し、編成するためによく適しているが、通常ＵＤＰ環境では使用されない。ＣＳＶ又はＴＣＰ等の他のデータフォーマットも特に低レベル（低量）データに使用できる。

リソグラフィーサブシステム３１６の演算は、実行される一連の動作を含んでよいＰＰを使用し、制御されてよい。要素制御ユニット３１２はＰＰをロードされてよく、ホストシステム３０２又はオペレータコンソール３０４を通してオペレータによって要求されるようにＰＰをスケジュールに入れ、実行してよい。

プロセスプログラム（ＰＰ）及びプロセスジョブ（ＰＪ）はＳＥＭＩ Ｅ３０「製造装置の通信及びコントロールのための包括的モデル（ＧＥＭ）」、ＳＥＭＩ Ｅ４０「プロセス管理スタンダード」、ＳＥＭＩ Ｅ４２「レシピ管理スタンダード：コンセプト、挙動、及びメッセージサービス」、及び／又はＳＥＭＩ Ｅ１３９「レシピとパラメータに関する管理規定（ＲａＰ）」等のＳＥＭＩ規格に基づいてよい。ＰＰは、例えばＳＥＭＩ Ｅ４０規格に定められるようにレシピの役割を担ってよい。ＳＥＭＩ規格は、レシピに対処する方法に関する多くの要件を指定するが、規格は、レシピが好ましくは回避されるように矛盾することがある。代わりに、編集可能且つ未フォーマットのＰＰがいわゆるバイナリラージオブジェクト（ＢＬＯＢ）の形で使用されてよい。

ＰＰは、ウェハの処理環境を決定し、ラン又は処理サイクルの間に変更にさらされることがある命令、設定値、及びパラメータのセットの事前に計画され、再利用可能な一部分であってよい。ＰＰはリソグラフィーツール設計者によって設計されることもあれば、ツーリングによって生成されることもある。

ＰＰはユーザによってリソグラフィーシステムにアップロードされてよい。ＰＰはＰＪを作成するために使用されてよい。ＰＪはリソグラフィーサブシステム３１６によってウェハ又はウェハのセットに適用されるための処理を指定してよい。ＰＪは、ウェハの指定されたセットを処理するときにどのＰＰを使用するのかを定義してよく、ＰＰから（及び任意選択でユーザから）のパラメータを含んでよい。ＰＪはユーザ又はホストシステムによって開始されるシステム活動であってよい。

ＰＰは、ウェハの処理を制御するためだけではなく、サービスアクション、較正機能、リソグラフィー要素試験、要素設定値修正、ソフトウェア更新及び／又はアップグレードにも使用されてよい。好ましくは、それらがＰＪ実行に影響を与えない限りモジュール若しくはサブシステムの電源投入中の自動初期化、サブシステムの周期的且つ無条件の動作、及び予期せぬ電源遮断、緊急又はＥＭＯ活性化に対する応答等の、特定の許可された追加のカテゴリを例外として、ＰＰに規定されるもの以外の何のサブシステム動作も発生しない。

ＰＰはステップに分けられてよい。大部分のステップはコマンドを含み、コマンドを実行するサブシステムを識別する。また、ステップはコマンドを実行する上で使用されるパラメータ、及びパラメータ制約を含むことがある。また、ＰＰは、例えば並行して、順々に、又は同期して実行される等、いつステップが実行されるのかを示すためにスケジューリングパラメータを含むこともある。

ＰＪのコマンドステップを実行するために、要素制御ユニット３１２は、ＰＪに示されるコマンドを、ＰＪの関連するステップで示されるサブシステムに送信してよい。要素制御ユニット３１２はタイミングを監視してよく、サブシステムから結果を受信してよい。

図４Ａの例で、パターンデータ処理システム３１８は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータの中に一意的チップ設計データを挿入するように構成されてよい。

図４Ｂの例で、パターンストリーマ３１９は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータの中に一意的チップ設計データを挿入するように構成されてよい。

図４Ｃの例で、要素制御ユニット３１２は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータへの一意的チップ設計データの挿入を制御するように構成されてよい。一意的チップ設計データは、プロセスジョブとともにリソグラフィーサブシステム３１６に送信されてよい。

図４Ｄの例で、ホストシステム３０２は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータへの一意的チップ設計データの挿入を制御するように構成されてよい。一意的チップ設計データは、プロセスジョブとともにリソグラフィーサブシステム３１６に送信されてよい。

概して、一意的チップ設計データ４３０は、パターンデータへの直接的な挿入を可能にするフォーマットであってよい。代わりに、一意的チップ設計データ４３０はパターンデータの中に挿入されるデータを生成できるようにする情報を含む。

一意的チップ設計データ４３０は、外部プロバイダ３４０から受信される秘密データ４４０に基づいて一意的データジェネレータ３３０によって生成されてよい。代わりに、秘密データは一意的データジェネレータ３３０の中で生成されてよい。秘密データ４４０は、一意的データジェネレータ３３０によって暗号化され、復号可能であってよい。秘密データ４４０は秘密鍵及び／又は秘密ＩＤを含んでよい。

一意的データジェネレータ３３０はブラックボックスデバイスとして実現されてよい。一意的チップ設計データ４３０はバックボックスデバイスによって生成されてよい。ブラックボックスデバイスはマスクレスリソグラフィー露光システムにとって外部のソースであってよく、好ましくは製造工場の製造部分の中に位置する。ブラックボックスは、例えばＩＰブロックの所有者若しくは製造されたチップの所有者、又は鍵管理インフラ所有者等のサードパーティによって所有されてよい。有利なことに、ブラックボックスはリソグラフィー機械の演算に近い製造工場の中に設置することができ、それによって一意的チップ設計データの公開を最小限に抑える。これは、チップを個別的に取り扱うためのブラックボックスが通常製造工場の外部に設置され、作成された後のチップを個別的に取り扱うために使用される既知のチップ製造解決策とは対照的である。

ブラックボックスデバイスは、一意的チップ設計データ４３０の作成で協調するＩＤ／鍵マネージャ及び一意的データジェネレータ３３０を含んでよい。ＩＤ／鍵マネージャは製造データベースから製品ＩＤ／シリアルナンバー情報を、及びおそらくマスクレスリソグラフィー露光システムの外部に位置する鍵管理サービスからＩＤ／鍵の対のバッチを受信してよい。製品ＩＤ／シリアルナンバー情報及びＩＤ／鍵の対のバッチは、一意的チップ設計データ４３０の生成を制御するために使用されてよい。さらに、製品ＩＤ／シリアルナンバー情報は、チップを作成された後にそのＩＤ／シリアルナンバーと照合できるようにするために作成プロセスを通してチップを追跡するために使用されてよい。代わりに又はさらに、製品ＩＤ／シリアルナンバー情報は、図示されていないが、本質的に既知のプロセスによってチップの中又はチップの上にＩＤ／シリアルナンバーを含むために使用されてよい。

図６は、本発明の例示的な実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの同一部分は（マスクを使用する）フォトリソグラフィーを使用し、作成されてよく、チップの個別的に取り扱われる（一意的）部分は（マスクなしの）荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。マスクベースフォトリソグラフィーは、チップを作るための従来の方法であり、現在、典型的な製造工場ですでに稼働している従来のリソグラフィー設備を使用する低コスト且つ高スループットの生産を可能にしている。しかしながら、一意的チップを作るためにマスクベースリソグラフィーを使用することは、これがそれぞれが異なるパターンを有する多数の（高価な）マスクを必要とするだろうため、実用的ではない。例えば荷電粒子マルチビームレットリソグラフィーシステムを使用するマスクレスリソグラフィーは、まだ幅広く商業化されておらず、依然としてマスクベースシステムの同じ高スループットを達成できない、新規に開発された技術である。

マスクベースリソグラフィーとマスクレスリソグラフィーの組合せを使用することは、一意的チップの低コスト且つ高スループットの生産を可能にする。一意的チップを作成するためにマスクベースリソグラフィー及びマスクレスリソグラフィーを結合する多様な方法が使用されてよい。いくつかの例は、以下に図６〜図８を参照して説明される。これらの例はチップの２つの導電層を相互接続するために導電ビアの一意的パターンを製作するためのプロセスを示す。しかしながら、一意的チップを作成するために個別的に取り扱われるチップの部分はビア層以外の層であってよい。例えば、半導体層はトランジスタ又はダイオードの活性領域のドープ処理を変えることによって、各チップのトランジスタ及びダイオードの一意的配置を生じさせることにより個別的に取り扱われてよい。半導体層のドーパントの量の変動は検出するのが困難であり、チップを分解して模倣するのを非常に困難にするので、ドープ処理におけるこの変動は、チップを削り、各層を分析するときにも検出するのが非常に難しい。他の例では、接触層は金属層とゲートとの間の接続の一意的配置を形成することによって個別的に取り扱われてよい、又は金属層は回路素子の間で接続の一意的配置を形成することによって個別的に取り扱われてよい、又はこれらの例は回路の他の特徴の組合せで使用されてよく、一意的チップを実現するためにチップごとの一意的組合せで選択的に形成されてよい。

図６のプロセスの始めに、ウェハは、導電接続線を形成するために以前にパターン化された底部金属層２０１、及び絶縁層２０２（例えばＳｉＯ２）を含んでよく、図６Ａに示されるように、レジスト２０５（例えばＫｒＦレジスト）が上部にある。

同一部分（例えば、共通部分１０１）の作成の場合、レジスト２０５は例えばＫｒＦレーザーを使用し、現像ステップが後に続くマスクベースの露光を受けてよく、マスクによって画定されたパターンは、図６Ｂに示されるように、レジスト層２０５から除去される。エッチング及び剥離のステップで、これらのパターンは、図６Ｃに示されるように、絶縁層２０２の中にエッチングされてよく、レジストは次いで除去される。

次に、導電層２０７は、図６Ｄに示されるように、エッチングされ、剥離された絶縁層の上に適用されてよい。例えば、図６Ｄに示されるように、タングステンとの化学蒸着（ＣＶＤ−Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去するために使用されてよく、その結果ウェハは、図６Ｅに示される、底部金属層２０１、並びに絶縁材料、及び導電ビアがマスク露光によって画定されるように、所望される場所に存在する導電材料を含む層２０２を有する。

次に、一意的部分１０２の作成の場合、ウェハは絶縁層２０２をエッチングするための１つ又は複数のエッチングバリア膜を受け取ってよい。例えば、図６Ｆに示されるような、マスクベースフォトグラフィー段階からエッチングされた部分を含む、スピンオンカーボン（ＳＯＣ）フィルム２０３、及びｅ−ビームレジスト２０６が上部に形成され、絶縁層２０２を覆うシリコン含有反射防止膜（ＳｉＡＲＣ）ハードマスク２０４。レジスト２０６は、図６Ｇに示されるように、現像ステップが後に続くマスクレスｅ−ビーム露光を受けてよく、ｅ−ビームによって露光されるパターンはレジスト２０６から除去される。エッチング及び剥離ステップで、これらのパターンは、図６Ｈに示されるように、エッチングバリア膜２０３及び２０４の中にエッチングされてよく、レジストは除去されてよい。次に、エッチングバリア膜２０３、２０４で作成されるパターンは、絶縁層２０２の中にエッチングされてよく、膜２０３、２０４は、図６Ｉに示されるように剥離されてよい。

次に、導電層２０７は、図６Ｊに示されるように、エッチングされ、剥離された絶縁層２０２の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ−Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は、図６Ｋに示されるように、余分な導電材料を除去してよく、その結果ウェハは、図６Ｋに示されるように、底部金属層２０１、並びに絶縁材料、及び導電ビアがマスク露光及びマスクレス露光によって画定されるように、所望される場所に存在する導電材料を含む層２０２を有する。マスク露光により画定される導電ビアのための場所は、同じマスクを使用し、作られるチップの集合のあらゆるチップに対して同じになる。しかしながら、マスクレス露光によって画定される導電ビアの場所はチップの集合のあらゆるチップに対して異なることがあり、これにより集合のあらゆるチップはビアの一意的集合を有する。

図６のプロセスに続いて、上部金属層が絶縁層２０２の上に付着され、導電接続線の第２の集合を作成するためにパターン化されてよく、これにより絶縁層２０２に形成されるビアは底部金属層２０１と上部金属層との間の電気接続として機能する。チップの集合の各チップはビアの一意的配置を有するので、各チップは一意的電気回路を有するように設計できる。

図６の実施形態では、２つのＣＭＰステップが必要とされてよい。ＣＭＰステップによって引き起こされるディシング効果及び二重浸食効果は、ビアの導電材料を含む絶縁層の厚さに影響を及ぼすことがある。これはチップのアナログ性能及び無線周波数性能にマイナスの影響を与えることがある。図７は一意的チップを作成するための改善されたプロセスを示し、単一のＣＭＰステップだけ必要とされることがある。

図７は、本発明の別の例示的な実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの同一部分（例えば、共通部分１０１）はマスクベースフォトリソグラフィーを使用し、作成されてよく、チップの個別的に取り扱われる部分（例えば、一意的部分１０２）は荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。

図７のプロセスの始めに、ウェハは、図７Ａに示されるように、導電接続線を形成するために以前にパターン化された底部金属層２０１、及びエッチングバリア膜２０３及び２０４（例えば、ＳＯＣ＋ＳｉＡＲＣ ＨＭ）の下の絶縁層２０２（例えばＳｉＯ２）、及びレジスト２０５（例えばＫｒＦレジスト）を含んでよい。有利なことに、エッチングバリア膜２０３及び２０４は、マスクベースフォトリソグラフィーとマスクレス荷電粒子マルチビームレットリソグラフィー段階の両方に使用され、それによって以下にさらに説明されるように、フォトリソグラフィー段階でのＣＭＰステップの必要性を排除してよい。

同一部分の作成の場合、レジスト２０５は例えばＫｒＦレーザーを使用し、現像ステップが後に続くマスク露光を受けてよく、マスクによって画定されるパターンは、図７Ｂに示されるように、レジスト層２０５から除去されてよい。エッチング及び剥離ステップで、これらのパターンはＳＯＣ２０４の中にエッチングされてよく、図７Ｃに示されるように、レジストは除去される。

次に、一意的部分の作成の場合、ウェハは、図７Ｄに示されるように、フォトリソグラフィー段階からのエッチングされた部分を含むエッチングバリア膜２０３及び２０４を覆う、ｅ−ビームレジスト２０６を受け取ってよい。レジスト２０６は、図７Ｅに示されるように、現像ステップが後に続くｅ−ビーム露光を受けてよく、ｅ−ビームによって画定されたパターンはレジスト２０６から除去されてよい。エッチング及び剥離ステップでは、これらのパターンは、図７Ｆに示されるように、エッチングバリア膜２０３、２０４の中にエッチングされてよく、レジスト２０６は除去される。次に、マスクベースフォトリソグラフィー段階とマスクレス荷電粒子マルチビームレットリソグラフィー段階の両方でエッチングバリア膜２０３、２０４で作成されるパターンは、絶縁層２０２の中にエッチングされてよく、膜２０３、２０４は図７Ｇに示されるように剥離されてよい。

次に、導電層２０７は、図７Ｈに示されるように、チップの同一部分と一意的部分の両方のためにエッチングされ、剥離された絶縁層の２０２上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ−Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは、図７Ｉに示されるように、底部金属層２０１、並びに絶縁材料及びマスク露光及びマスクレス露光によって画定される場所にある導電材料を含む層２０２を有する。

図６に関して説明されるように、上部金属層が絶縁層２０２の上に付着され、導電接続線の第２の集合を作成するためにパターン化されてよく、これにより絶縁層２０２に形成されるビアは底部金属層と上部金属層との間の電気接続として機能する。チップの集合の各チップはビアの一意的配置を有するので、各チップは一意的電気回路を有して、生成できる。

図８は、本発明の別の例示的実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの一意的部分１０２だけではなくチップの同一部分（例えば共通部分１０１）も、マスクレス荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。

図８のプロセスの始めに、ウェハは、図８Ａに示されるように、エッチングバリア膜２０３及び２０４（例えばＳＯＣ＋ＳｉＡＲＣ ＨＭ）並びにｅ−ビームレジスト２０６（例えばＫｒＦレジスト）の下に導電接続線を形成するために以前にパターン化された底部金属層２０１、及び絶縁層２０２（例えばＳｉＯＳ）を含んでよい。

レジスト２０６は、現像ステップが後に続くｅ−ビーム露光を受けてよく、図８Ｂに示されるように、ｅ−ビームによって画定されるパターンはレジスト層２０６から除去されてよい。エッチング及び剥離ステップで、これらのパターンはエッチングバリア膜２０３、２０４の中にエッチングされてよく、図８Ｃに示されるように、レジスト２０６は除去されてよい。その後、パターンは絶縁層２０２の中にエッチングされてよく、図８Ｄに示されるように、エッチングバリア膜２０３、２０４は剥離される。

次に、導電層２０７は、図８Ｅに示されるように、チップの同一部分と一意的部分の両方のためにエッチングされ、剥離された絶縁層２０２の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ−Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは、図８Ｆに示されるように、底部金属層２０１、並びに絶縁材料及びｅ−ビームによって画定される場所に形成される導電材料を含む層を有する。

一意的チップの生産のためにマスクベースリソグラフィー及びマスクレスリソグラフィーの使用を結合するための有利な方法は、チップの個別的に取り扱われる部分を、例えば単一のビア層、接触層、他の金属層、又は半導体層の上等、チップの単一層に配置することである。個別的に取り扱われる構造（例えば、ビア、接点、接続線、トランジスタ等）を含む層全体は、次いでマスクレス／ｅ−ビームリソグラフィーを使用し、露光されてよい。一方、他の層のすべては従来のマスクベースフォトリソグラフィーを使用し、露光される。

これは、一意的チップの多様な層を示す、図９に示される実施形態に示される。この例では、チップはチップの異なる領域に共通部分１０１及び一意的部分１０２を有すると見なすことができる。これらの部分１０１、１０２は複数の層から形成され、共通部分１０１、１０２に形成される（相互接続線、ビア、トランジスタ及びダイオードの端子、トランジスタ及びダイオードの活性領域等の）構造は、論理回路等の電気回路、及びデータストレージ（メモリ）回路又はデータストレージ構造を形成してよい。共通部分１０１に形成される構造は、チップの集合のあらゆるチップで同じである共通構造である。共通部分１０１の共通構造は、２０１ａ、２０２ａ、２０８ａ、２０９ａ、２０１ｃ、２０２ｃ、２０８ｃ、及び２０９ｃとして図９に示される。一意的（非共通）部分１０２に形成される構造は、（２０１ｂ、２０８ｂ、及び２０９ｂとして図９に示される）チップの集合のあらゆるチップで同じである共通構造、並びに（２０２ｂとして図９に示される）各チップに対して一意である非共通構造の混合物であってよい。

この例では、層２０１、２０８、及び２０９は、マスクベースリソグラフィーを使用し、露光され、集合のあらゆるチップに同一となるように設計される。つまり、これらの層は、チップの集合のすべてのチップに同一である共通構造（２０１ａ〜ｃ、２０８ａ〜ｃ、及び２０９ａ〜ｃ）を含む。これらの共通構造によって形成される電気回路はこのようにしてあらゆるチップで同一である。

層２０２は、マスクレスリソグラフィーを使用し、露光され、チップの集合の各チップに対して異なる。共通部分１０１の中の層２０２の部分が、あらゆるチップに同一である共通構造（２０２ａ及び２０２ｃ）を含み、一方一意的部分１０２の中の層２０２の部分が、各チップに対して一意的である非共通構造（２０２ｂ）を含むことに留意されたい。このようにして、各チップの（非共通回路とも呼ばれる）一意的回路は、一意的部分１０２で作成できる。例えば、チップは、チップごとに一意的部分１０２に一意的回路を形成することになる、層２０２の導電ビアの一意的配置を除くあらゆるチップに同一であるトランジスタ、ダイオード、及び接続線を有してよい。

チップの個別的に取り扱われる部分は、マスクレスリソグラフィーを使用し、露光されるチップの２つ以上の層に形成されてもよく、一方残りの層はマスクベースリソグラフィーを使用し、露光されることに留意されたい。

例えば図９の非共通構造２０２ｂ等の個別的に取り扱われる構造を含むチップの層は、好ましくは個別的に取り扱われる層の上方に形成される１つ又は複数の他の層を有し、個別的に取り扱われる層の下方に形成される１つ又は複数の他の層を有してよい。これは、特に個別的に取り扱われる層の上方にいくつかの層がある場合及び／又は上部層が検査中に貫通するのが困難である構造又は材料を含む場合、チップの個別的に取り扱われる部分の構造を非破壊検査によって決定することをより困難にする。また、これは、個別的に取り扱われる構造が複数の層に形成されるときにも当てはまり、これにより個別的に取り扱われる層の少なくとも１つは、好ましくは１つ又は複数の上部層を有し、１つ又は複数の他の層を下方に有してよい。

図６〜図８の実施形態は、マスクレスリソグラフィーを使用し、形成された導電ビアの一意的配置を含むチップの個別的に取り扱われる部分の例を使用し、上述される。一意的チップの構造は、マスクレスリソグラフィープロセスを使用し、作り出される隣接する導電ビアをマージして、図１２Ａ〜図１２Ｄに示される例に示されるように、より大きい単一のビアを効果的に形成することによってさらに改善されてよい。図１２Ａは側面図を示し、図１２Ｂは２つの金属層２１１ａ、２１１ｂの間に電気的接続を形成するために、従来のマスクベースフォトリソグラフィープロセスを使用し、形成される複数の円形ビア２１７ａ、２１７ｂの平面図を示す。従来のフォトリソグラフィーで使用される光学システムの制限のため、単一のより大きい長方形のビアの中へのこれらのビアのマージすることは実際には達成するのが困難である。マスクレス荷電粒子リソグラフィーシステムを使用する場合、これらの制約は存在せず、より大きい長方形の単一のピアは、例えばビア２１７ｃ、２１７ｄが、それぞれ側面図及び平面図を示す図１２Ｃ及び１２Ｄに示されるように、マージして二重ビアを形成するように、２つのビア２１７ｃ、２１７ｄを互いに近くに露光することによって、金属層２１１ａ、２１１ｂを接続して、作り出される２１７ｅであることがある。この二重ビアは、より多くの電流を伝導し得る２つの金属層の間により信頼性が高い接続を行うことを可能にし、一意的チップにおけるさらなる改善を生じさせる。

図６及び図７の実施形態では、個別的に取り扱われる特徴／構造を含むチップ又は層（複数可）の一意的部分は、図４Ａ〜図５と併せて説明されるように、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータに基づいて生成されてよい。共通設計部分のサイズは、フォトリソグラフィーを使用し、作成されるチップの同一部分のサイズに依存してよい。同一部分の大きい部分がフォトリソグラフィーを使用し、露光されるとき、パターンデータの共通チップ設計部分は小さいことがある。パターンデータは、チップの一意的部分が一意的特徴しか有さない、又はおもに一意的特徴を有する場合に一意的チップ設計部分しか含まないことが考えられる。

図８の実施形態では、パターンデータは、図４Ａから図５と併せて説明されるように、チップの同一部分を作成するために使用される共通チップ設計部分、及びチップの一意的部分を作成するために使用される一意的チップ設計部分を含んでよい。図９の実施形態では、パターンデータは、図４Ａ〜図５と併せて説明されるように、個別的に取り扱われる層の同一部分を作成するために使用される共通チップ設計部分、及び個別的に取り扱われる層の一意的部分を作成するために使用される一意的チップ設計を含んでよい。

シリアルナンバー又は任意の他の種類の識別コード等の所定値は、マスクレスリソグラフィー露光システムを使用し、チップに埋め込まれてよく、これにより所定値は自動化された手段によって電子的に、光学的に、又は磁気的にチップから読出し可能となる。以下の例では、シリアルナンバーは所定値の非制限的な例として使用される。

図１０は、複数の層を有し、上述される方法のいずれかを使用し、形成されてよい共通部分１０１及び一意的部分１０２を含む一意的チップを含む一意的チップの実施形態を示す。この例では、一意的チップは、層１０２に第１の部分１０２ａ及び第２の部分１０２ｂを含み、第１の部分１０２ａは第２の部分１０２ｂと一意的に関連付けられる所定値を記憶する。

一実施形態では、第１の部分１０２ａは、シリアルナンバーを記憶するマスクＲＯＭを形成し、第２の部分は、所定入力値を与えられるときに所定出力値を生成する回路を形成し、出力値は、同じ入力値を与えられるときにチップの集合のあらゆるチップに対して異なる、又はチップの集合の各チップは入力値に対して出力値の一意的組合せを生成する。第１の部分１０２ａに記憶されるシリアルナンバーは、第２の部分１０２ｂによって形成される回路と一意的に関連付けられる。シリアルナンバーはチップの出力から読み取り可能であってよく、これにより一意的チップはシリアルナンバーを読み取ることによって識別できる。入力値はチップの回路に提供されてよく、回路によって生成される結果として生じる出力値はチップから読み取られてよい。次いで、シリアルナンバー及びチップから読み取られる出力値は、チップについての他の情報の同一性を安全に判断するために評価されてよい。

電子的に読み取り可能なシリアルナンバーは、例えばチップの電子回路に接続される１つ又は複数のポート若しくはピンを介して、又はチップの電子回路に接続されるＮＦＣ若しくはブルートゥース（登録商標）インタフェースを使用して無線でチップから読み取られてよい。光学的に読み取り可能なシリアルナンバーはチップの金属層に書き込まれてよい。金属層の形状は、例えば小さいバーコード若しくはＱＲコード、又は金属線、ビア、若しくは回路網の光学的に識別可能なセットの形でシリアルナンバーを符号化するために使用されてよい。図１１は、この例では光学的に読み取り可能であってよいＱＲコードの形で、一意的部分１０２ｃにシリアルナンバーを記憶する形状を有する例示的な半導体チップ１００の層の平面図を示す。ＱＲコードを有する部分１０２ｃは、図１０に示されるように第１の部分１０２ａの部分、又は図１０に示されるように第２の部分１１０ｂによって形成される回路の部分を形成してよい。係る読み取り可能シリアルナンバーは、チップの表面を走査する光学式読取装置を使用し、読み取られてよく、おそらくそれによってチップの上層の１つ又は複数を貫通して埋め込まれたチップ層上のシリアルナンバーにアクセスする。１つ又は複数の他のチップ層によって覆われるチップ層に書き込まれる光学的に読み取り可能なシリアルナンバーは、電子顕微鏡又はｘ線機器等の、チップを貫通できる読取り装置を使用し、読み取られてよい。

複数のシリアルナンバー又は識別コードがチップに埋め込まれてよい。複数のシリアルナンバーは、例えば同じ金属層等の同じチップ層又は異なるチップ層に書き込まれてよい。１つ又は複数のシリアルナンバーがチップから電子的に読み取ることができ、一方、１つ又は複数の他のシリアルナンバーはチップから光学的に読み取ることができることが考えられる。複数のシリアルナンバーは異なるシリアルナンバー、同じフォーマットの同じシリアルナンバーのコピー、又は異なるフォーマットの同じシリアルナンバーのコピーであってよい。フォーマットの非制限的な例は、サイズ、シリアルナンバーを表す方法、同じシリアルナンバーの暗号化された形式及び暗号化されていない形式である。

シリアルナンバーは、一意的チップとソフトウェアコードとの間の一意的関連付けを作成するために使用されてよい。ソフトウェアコードは、一意的チップの正しいシリアルナンバー又は検証可能なシリアルナンバーだけでアクセス可能又は使用可能であってよい。好ましくは、ソフトウェアコードは、例えばシリアルナンバーを埋め込むために使用されるのと同じマスクレスリソグラフィー露光システムを用いて作成されたＲＯＭに等、チップに埋め込まれる。ソフトウェアコードはチップにとって外部であってよい。

シリアルナンバーは、好ましくはシリアルナンバーを埋め込むために使用されるのと同じマスクレスリソグラフィー露光システムを使用し作成される、チップに埋め込まれるチャレンジ−レスポンス回路網に結び付けられる認証プロセスで使用されてよい。シリアルナンバーはチップから読み取られ、例えばデータベースからチャレンジとレスポンスの対を得るために使用されてよい。このレスポンスはチャレンジに対する予想されたレスポンスであり、安全に記憶される必要がある。チャレンジとレスポンスの対は事前に定義され、マスクレスリソグラフィー露光システムを使用し、チップの製作時にシリアルナンバーに結び付けられてよい。チップにチャレンジを送信すると、チャレンジ−レスポンス回路網が、予想されるレスポンスと比較されてよいレスポンスを出力するようにトリガされてよい。レスポンスを照合する場合、チップ又はチップを使用するデバイス若しくはソフトウェアは許可されてよい、又は認証されてよい。シリアルナンバー、チップから及びチップへのチャレンジ及びレスポンスを通信するときの介入者攻撃に対する任意の既知の改善措置がさらに適用されてよい。

所定値は、公開鍵‐秘密鍵暗号化方式で使用される公開鍵又は秘密鍵であってよい。公開鍵と秘密鍵の両方とも、公開鍵‐秘密鍵暗号化方式での使用のためにチップに記憶されてよい。公開鍵及び／又は秘密鍵は、埋め込まれた暗号関数又はチップに埋め込まれた他の数学関数を使用し、１つ又は複数の埋め込まれた所定値から導き出せることがある。好ましくは、埋め込まれた関数は、所定値（複数可）を作成するために使用されるのと同じマスクレスリソグラフィー露光システムを使用し、作成される。秘密鍵は、所定値（複数可）を作成するために使用されるのと同じマスクレスリソグラフィー露光システムを使用し、チップに作成される復号回路の中に埋め込まれてよい。

シリアルナンバーは、チップ内に埋め込まれた機能性又はソフトウェアの部分を有効にするために使用されてよい。埋め込まれた機能性又はソフトウェアは、シリアルナンバーを作成するために使用されるのと同じマスクレスリソグラフィー露光システムを使用し、作成されてよい。埋め込まれた機能性又はソフトウェアの異なる部分は、シリアルナンバーに応じて活性であってよい。シリアルナンバーと活性化される部分との間には一意的関係があることがある。代わりに、一連のシリアルナンバーは活性化される部分に結び付けられてよい。シリアルナンバーは、一意的に暗号化されたベクトルに応じてチップの機能性を有効にするための一意的に暗号化されたベクトルと併せて使用されてよい。例えば、パスポートチップが作成されてよく、ソフトウェアは複数の国々での使用のために埋め込まれ、１国だけに対するソフトウェアはシリアルナンバーに応じて活性化される。したがって、複数の国々向けのソフトウェアを含むＭＲＯＭを有するチップを作成することができ、シリアルナンバーは特定の１国用の関連するソフトウェア部分を活性化するために使用される。

埋め込まれたシリアルナンバーを有するチップは、コンピュータメモリと併せて使用されてよく、コンピュータメモリは、シリアルナンバーを使用し、暗号化される。チップのないメモリは復号不可であり、したがってアクセスできないことがある。チップを別のチップと交換すると、メモリは復号不可となり、したがってアクセスできなくなる可能性がある。

チップはデータ個人化のためのＲＯＭマスクとして使用されてよい。個人化され、おそらくは一意的なデータは、このようにして高価な不揮発性メモリを必要とすることなくチップに書き込まれてよい。

Claims (23)

1. 半導体チップに形成される複数の構造を備える前記半導体チップを備える電子デバイスであって、
   前記半導体チップが半導体チップの集合の要素であり、半導体チップの前記集合が半導体チップの複数の部分集合を備え、前記半導体チップが前記部分集合の１つだけの要素であり、
   前記半導体チップの前記複数の構造が、前記集合の前記半導体チップのすべてに同じである共通構造の集合及び非共通構造の集合を含み、前記部分集合の前記半導体チップの前記非共通構造があらゆる他の部分集合の前記半導体チップの前記非共通構造とは異なり、
   前記非共通構造の少なくとも第１の部分が第１の所定値を記憶する又は生成するように適応され、
   前記第１の所定値が自動化された読取り手段によって前記半導体チップの外部から読み取り可能である
   電子デバイス。
2. 前記第１の所定値が、自動化された電磁読取り手段、光学読取り手段、又は電子読取り手段によって前記半導体チップの外部から読み取り可能である、請求項１に記載の電子デバイス。
3. 前記第１の所定値が前記非共通構造の前記第１の部分の前記構造から読み取り可能である、及び／又は前記非共通構造の前記第１の部分の前記形状が前記第１の所定値を記憶する、請求項１に記載の電気デバイス。
4. 第１の非共通回路が、前記半導体チップの前記非共通構造の前記第１の部分、及び前記半導体チップの前記共通構造の第１の部分から形成され、各部分集合の前記半導体チップの前記第１の非共通回路の前記回路構成があらゆる他の部分集合の前記半導体チップのいずれかの回路構成とは異なる、請求項１に記載の電子デバイス。
5. 前記第１の非共通回路が、
   読出し専用メモリ回路に予め保存される前記第１の所定値で製作される前記読出し専用メモリ回路と、
   論理回路であって、前記第１の所定値を生成するように適応される前記論理回路と
   の内の少なくとも１つを備える、請求項１に記載の電子デバイス。
6. 前記半導体チップの非共通構造の前記集合が、前記半導体チップの前記集合のあらゆる他の半導体チップの非共通構造の前記集合とは異なる、請求項１に記載の電子デバイス。
7. 前記電子デバイスが少なくとも１つの入力端子及び少なくとも１つの出力端子を備え、前記第１の非共通回路が前記入力端子及び前記出力端子に接続され、第１の所定値が前記出力端子から電子的に読み取り可能である、請求項１に記載の電子デバイス。
8. 前記電子デバイスが、チャレンジを受け取るための少なくとも１つの入力端子及びレスポンスを出力するための少なくとも１つの出力端子を備え、前記第１の非共通回路が前記少なくとも１つの入力端子及び前記少なくとも１つの出力端子に接続されるチャレンジ−レスポンス回路を形成し、
   前記チャレンジ−レスポンス回路が、前記少なくとも１つの入力端子に適用されるチャレンジに基づいて前記少なくとも１つの出力端子でレスポンスを生成するために適応され、前記チャレンジ及び前記レスポンスが所定の関係性を有する
   請求項１に記載の電子デバイス。
9. 前記チャレンジ−レスポンス回路によって生成される前記レスポンスが、前記少なくとも１つの入力端子に適用される前記チャレンジと、前記第１の所定値の両方に依存する、請求項８に記載の電子デバイス。
10. 前記複数の構造が、前記非共通構造を含む１つ又は複数の非共通層、及び前記１つ又は複数の非共通層の上方の少なくとも１つの共通層、共通構造を含むが非共通構造は含まない前記少なくとも１つの共通層を含む、前記半導体チップの３つ以上の層に形成される、請求項１に記載の電子デバイス。
11. 前記非共通構造のすべてが前記半導体チップの１つだけの層に形成される、請求項１０に記載の電子デバイス。
12. 前記半導体チップが、前記１つ又は複数の層の下方の少なくとも第２の共通層を備え、前記第２の共通層が共通構造を含むが、非共通構造を含まない、請求項１０に記載の電子デバイス。
13. 前記複数の構造が前記半導体チップの複数の層に形成され、前記非共通構造が、前記複数の層の金属層間の接続、前記複数の層の金属層と接触層のゲートとの間の接続、前記複数の層のローカル相互接続層での接続、及び前記複数の層の１つのトランジスタ又はダイオードのＰ−ドープ拡散領域又はＮ−ドープ拡散領域の少なくとも１つを含む、請求項１に記載の電子デバイス。
14. 前記１つ又は複数の共通層の前記非共通構造が、荷電粒子マルチビームレットリソグラフィーシステムを使用し、形成され、前記共通層がマスクベースリソグラフィープロセスを使用し、形成される、請求項１０に記載の電子デバイス。
15. 半導体チップの前記集合がすべて単一のウェハから形成される、請求項１に記載の電子デバイス。
16. 前記遠隔端末のそれぞれが請求項１に記載の電子デバイスを備えるチャレンジ−レスポンス手順に基づいた複数の遠隔端末とホストシステムとの間の認証のためのシステム。
17. 請求項１６に記載のシステムでの使用のために適応される遠隔端末。
18. 請求項１６に記載のシステムでの認証のための方法であって、複数のユーザに前記遠隔端末を分散することと、前記遠隔端末の１つに前記ホストシステムからチャレンジを送信することと、前記遠隔端末からレスポンスを受信することと、前記レスポンスが前記チャレンジと所定の関係性を有する場合に前記遠隔端末を認証することとを含む方法。
19. 前記非共通構造の少なくとも一部分がマスクレスリソグラフィー露光システムを使用し、形成される、請求項１に記載の電子デバイスを製造する方法。
20. 前記共通構造の少なくとも前記第１の部分がマスクベースフォトリソグラフィーシステムを使用し、形成され、前記非共通構造の前記第１の部分がマスクレスリソグラフィー露光システムを使用し、形成される、請求項１９に記載の電子デバイスを製造する方法。
21. 前記半導体チップを形成するための前記マスクレスリソグラフィー露光システムを制御するために使用されるパターンデータが、前記共通構造を表す共通チップ設計部分、及び前記非共通構造を表す非共通チップ設計部分を含む、請求項１９に記載の電子デバイスを製造する方法。
22. 前記パターンデータが、非共通設計レイアウト部分の作成中に前記マスクレスリソグラフィー露光システムに提供される秘密データに部分的に基づく、請求項２１に記載の電子デバイスを製造する方法。
23. 前記秘密データがブラックボックスデバイス等の一意的データジェネレータから生じる、請求項２１に記載の電子デバイスを製造する方法。