JP2022163167A - 荷電粒子マルチビームレットリソグラフィーシステムを使用し、一意的チップを製作するための方法及びシステム - Google Patents

荷電粒子マルチビームレットリソグラフィーシステムを使用し、一意的チップを製作するための方法及びシステム Download PDF

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Abstract

【課題】荷電粒子マルチビームレットリソグラフィーシステム（３０１Ａ～３０１Ｄ）等のマスクレスリソグラフィー露光システムを使用し、半導体チップ等の電子デバイスを作成する方法を提供する。【解決手段】マスクレスリソグラフィー露光システムは、荷電粒子マルチビームレットリソグラフィー機械（１）又はｅ－ビーム機械等のマスクレスパターンライターを含むリソグラフィーサブシステム（３１６）を含む。方法は、マスクレスパターンライターにパターンデータをストリーム配信する前に、共通チップ設計データを含むパターンデータの中に一意的チップ設計データ（４３０）又は一意的チップ設計データに関係する情報を導入することを含む。【選択図】図４Ｃ

Description

[0001] 本発明は、半導体チップ等の一意的電子デバイスを作成する、つまり製作する
方法に関する。より詳細には、本発明は荷電粒子マルチビームレットリソグラフィー機械を使用する一意的チップの製作に関する。結果的に、本発明は等しく、いわゆる「製造工場」、つまりこの新規の方法を適用する製造施設にだけではなく、この新しい製造の方法を使用し、生産される一意的チップにも関し、改善された製造の方法を実行するために適応されたマスクレスリソグラフィー露光システムに関する。本発明はさらに、半導体チップ等の一意的電子デバイスを製作するためのパターンデータを生成するためのコンピュータによって実装される方法に関する。また本発明は、半導体チップ等の一意的電子デバイスを製作するための非共通チップ設計データを生成するためのコンピュータによって実装される方法にも関する。本発明はさらに、コンピュータによって実装される方法に関係するデータ処理システム、コンピュータプログラム製品、及びコンピュータ可読記憶媒体に関する。
[0002] 半導体業界では、リソグラフィーシステムは、通常、一般的に半導体チップと呼ばれるシリコンウェハ上に形成される集積回路の形で係る電子デバイスを作成する、つまり製作するために使用される。フォトリソグラフィーは再利用可能な光マスクを活用して所望される回路構造を表すパターンの画像を製造プロセスの一部としてシリコンウェハ上に投射する。マスクはシリコンウェハの異なる部分に、及び次のウェハに同じ回路構造を結像するために繰り返し使用され、結果的に一連の同一のチップが各ウェハと製作される。同一回路設計を有する各チップ。
[0003] 現代では、データセキュリティ、トレーサビリティ、及び偽造に関係する多様な技術が一意的な回路若しくはコードを有する一意的チップ、又はチップの多様化のための他の一意的なハードウェア特徴に対する強まるニーズを生じさせている。係る一意的チップは既知であり、多くの場合、チップが真に一意的となることを必要とする難読化された方法でセキュリティ関連の演算を実装する。既知の一意的チップは通常、例えばマスクベースのリソグラフィーを使用し、一連の同一のチップを製造し、次いで製造後にチップの特定の接続を中断させることによって、又は特定の特徴の検査及び制御時にチップの一意性を後に評価することによってチップの製造後に実現される。このプロセスで使用されるマスクは生産するには高価であり、単一チップごとに一意的マスクを製造することは明らかにはるかに高価すぎ、そのため、マスクベースのフォトリソグラフィーは一意的チップを製作するには不適切と見なされている。
[0004] したがって、一意的チップを作成するためにマスクレスリソグラフィーを活用することが提案されている。マスクレスリソグラフィーを用いると、ハードマスクは使用されず、代わりに回路設計を表す必要とされるパターンが、例えばウェハ等のターゲットに転写されて、マスクレスリソグラフィーシステムによって露光される回路設計レイアウトを含むＧＤＳＩＩファイル又はＯＡＳＩＳファイル等の設計レイアウトデータファイルの形でマスクレスリソグラフィーシステムに入力される。
[0005] マスクレスリソグラフィー及びデータ入力システムは、本発明の出願人の名前で国際公開第２０１０／１３４０２６号に開示されている。国際公開第２０１０／１３４０２６号は、参照によりその全体で本明細書に援用される。開示されたマスクレスシステムは電子ビームレット等の荷電粒子ビームレットを使用し、直接的にウェハ上にパターンを書き込む。各チップを露光するための所望されるパターンはマスクの代わりにデータとして表されるため、一意的チップの製造のために係るシステムを活用するために可能になる。作成される一意的な電子デバイス又はチップを表す露光システムに入力されるパターンデータは、各一意的電子デバイスが作成されるために、例えばＧＤＳＩＩ入力ファイル又はＯＡＳＩＳ入力ファイル等の異なる設計レイアウトデータ入力ファイルを使用することによって一意的にされ得る。
[0006] ともに本発明の出願人に譲受され、参照により全体として本明細書に援用される国際公開第２０１１／１１７２５３号及び第２０１１／０５１３０１号は、荷電粒子リソグラフィーシステムを使用し、作成できる電子デバイス又はチップの多様な例を開示する。
[0007] しかしながら、安全な、少なくとも一意的なデバイスを作成する、つまり既知のマスクレス露光システムを使用する簡単な方法は、少なくとも一意的電子デバイスを安全に生産するために適応され、最適化され得ない。不都合なことに、本明細書と関連付けられたＧＤＳＩＩファイル又はＯＡＳＩＳファイル等の設計レイアウトデータファイルの処理は、通常、リソグラフィーシステムのオペレータの演算の他に実行される。さらに、処理されたＧＤＳＩＩファイル／ＯＡＳＩＳファイルはより長期にわたって使用され、記憶されてよい。電子デバイス又はチップの一意性は通常、データセキュリティ、トレーサビリティ、及び偽造防止の用途に使用されるので、セキュリティの理由から一意的な電子デバイス又はチップの作成で使用される一意的な設計データの露光及び露光時間を最小限に抑えることは、所望される、洞察力しだいで基本的、及び本発明の事実上一部と見なされる。
[0008] 本発明は、チップレイアウトの共通又は同一部分及び非共通又は一意的部分を識別することによって先行技術の特定された問題を解決し、同一部分は複数のチップにおいて同じであり、一意的部分は単一のチップに対して一意的である。一意的部分の識別は、パターンデータ若しくはパターンデータに関係する情報を導入するために、又は非常に後期の段階で、通常は制御される一意的部分の部分が少なくともいわゆる製造工場若しくは半導体製造工場の一般的な部分の、より一般的には工場の製造プロセスの一部となった後だけにマスクレス露光システムのデータ処理システムに対して同を作成するために使用される。
[0009] また、同一部分は共通部分と呼ばれることもある。また、同一部分は個別的に取り扱われる部分又は非共通部分と呼ばれることもある。
[0010] 製造時、光リソグラフィーがマスクレスリソグラフィー露光と併せて適用される場合、同一部分はフォトリソグラフィー又は荷電粒子マルチビームリソグラフィーを使用し、作成されてよい。ターゲット、特に電子デバイスの一意的部分は、荷電粒子マルチビームリソグラフィーを使用し、作成される。荷電粒子リソグラフィーシステムでビームレットを制御するために使用されるパターンデータは、複数のチップの作成で使用できる共通チップ設計部分、及び一意的チップの作成で使用される一意的チップ設計部分を含むように設計されてよい。一意的チップ設計部分は特に、ウェハ等のターゲットを露光する直前にパターンデータに加えることができる。これは、一意的パターンデータの形又は一意的パターンデータを作成するために使用される情報の形のどちらかであってよい。
[0011] 有利なことに、本方法に従って安全なデバイスを作成する方法、パターンデータを生成するためのコンピュータによって実装される方法、及び非共通チップ設計データを生成するためのコンピュータによって実装される方法は、一意的設計データがリソグラフィーシステムのオペレータの制御下に留まりながら安全なデバイスが作成されることを可能にし、一意的設計データの露光時間は最小限に抑えられ、したがって既知のマスクレス露光をベースにした製造方法の使用において一意的電子デバイスを製造する際にセキュリティを適用することを可能にする主要な新しい測定及び製造方法を形成する。有利な追
加の効果は、共通チップ設計部分が複数のチップの作成で再利用できる点で、必要とされる処理電力及びメモリが低いままとなり得ることであり、一意的チップを作成する既知の簡単な方法を活用することは、マスクレスの、概して荷電粒子をベースにしたリソグラフィーを使用し、一意的チップを生産する既知の方法を活用し、製造される一意的チップ設計ごとに容量及び処理時間を必要とするだろう。
[0012] 本発明の態様によると、電子デバイスを作成する方法が提案される。電子デバイスは例えば半導体チップである。電子デバイスは、荷電粒子マルチビームレットリソグラフィーシステム等のマスクレスリソグラフィー露光システムを使用し、作成できる。マスクレスリソグラフィー露光システムは、荷電粒子マルチビームレットリソグラフィー機械又はｅビーム機械等のマスクレスパターンライターを含むリソグラフィーサブシステムを含むことがある。方法は、マスクレスパターンライターにパターンデータをストリーム配信する前に、共通チップ設計データを含むパターンデータの中に一意的チップ設計データ又は一意的チップ設計データに関係する情報を導入することを含むことがある。
[0013] 実施形態では、マスクレスリソグラフィー露光システムはデータ処理システムを含むことがある。パターンライターは、データ処理システムによって制御できる。データ処理システムは、電子デバイスが達成される、ウェハ等のターゲットに転写されるパターンに関係するソフトウェアデータによって供給されるように適応できる。該データ処理システムによるパターンライターへのパターン化データの提供は、露光システムに供給される該パターンデータに基づいて実現できる。方法は、データ処理システムの第１のデータエントリで、特にターゲットごとにパターンデータを処理することに関係するそのインスタンスで電子デバイスがターゲットで達成されるためにパターンデータの共通部分を供給することを含むことがある。方法は、特にターゲットのフィールド等の部分ごとにパターンデータを処理できる、第１のデータエントリに対して、データ処理システムのデータフローの下流で、そのインスタンスでデータ処理システムの第２のデータエントリで一意的パターンデータ又は情報を供給することを含むことがある。
[0014] 実施形態では、マスクレスリソグラフィー露光システムは、暗号化された方法で実行システムのプロセスジョブジェネレータに生成された一意的チップパターン又は関連情報を入力するための入力ジェネレータ、難読化された方法でパターン化データと混合されるパターン化データに暗号化されたコードを変換するパターンライターの機械制御部分を含むことがある。
[0015] 実施形態では、一意的パターンデータ又は関連情報は、例えば該このように作成された一意的データ又は情報を用いて作成された一意的デバイスのデバイス番号との暗号化された関連付けを活用して、特に難読化された方法で、一意的チップパターン又は関連情報の入力時に生成できる、又は一意的チップパターン又は関連情報の入力と一体化できる。
[0016] 本発明の態様によると、半導体チップ等の電子デバイスが提案される。電子デバイスは上述された方法を使用し、作成できる。
[0017] 本発明の態様によると、ウェハを処理する方法が提案される。ウェハの製造時、ウェハの第１の部分は、ウェハ上に作成される他のチップと同一であるチップの同一部分を作成するために露光できる。ウェハの第２の部分は、ウェハ上に作成される他のチップとは異なる該チップの一意的部分を作成するために露光できる。
[0018] 実施形態では、ウェハの第１の部分は、例えばフッ化クリプトン（ＫｒＦ）レーザー露光を使用する、フォトリソグラフィーとしても知られるマスク露光を使用し、露光され、ウェハの第２の部分は電子ビーム（ｅ－ビーム）露光を使用し、露光できる。
[0019] 実施形態では、ウェハの第２の部分は、他のチップと再利用可能である共通チップ設計部分、及びチップにとって一意的である一意的チップ設計部分を含むパターンデータを使用し、制御されるビームレットを使用し、露光できる。
[0020] 実施形態では、例えば化学機械平坦化が後に続くタングステンとの化学蒸着を使用し、導電層を適用するステップは、電子ビーム露光後にだけ使用できる。
[0021] 実施形態では、ウェハは第１の下層及び第２の下層を含むことがあり、下層は例えば、マスク露光及び電子ビーム露光の両方と使用されるＳＯＣ及びＳｉＡＲＣハードマスク層を含む。
[0022] 実施形態では、プロセスの開始時、ウェハは例えばＫｒＦレジスト層等のフォトレジスト層、及びＳｉＯ２層等の絶縁層を含むことがある。方法は、マスク露光を使用し、ウェハの第１の部分でフォトレジスト層を露光し、現像することを含むことがある。方法は、現像されたフォトレジスト層に基づいて絶縁層をエッチングし、ウェハからフォトレジスト層を剥離することを含むことがある。方法は、例えばタングステンとの化学蒸着を使用し、エッチングされ、剥離された絶縁層の上に導電層を適用することを含むことがある。方法は化学機械平坦化を含むことがあり、ウェハは最上層となる絶縁層を生じさせ、マスク露光方法によって定められるような絶縁材料及び導電材料を含む。方法は、次に、第１の下層及び第２の下層であって、例えばＳＯＣ及びＳｉＡＲＣハードマスク層を含む下層、及びｅ－ビームレジスト層（２０６）をウェハの上に適用することを含むことがある。方法は、電子ビーム露光を使用し、ウェハの第２の部分でｅ－ビームレジスト層を露光し、現像することを含むことがある。方法は、現像されたｅ－ビームレジスト層に基づいて第１の下層及び第２の下層をエッチングし、ウェハからｅ－ビームレジスト層を剥離することを含むことがある。方法は、エッチングされた第１の下層及び第２の下層に基づいて絶縁層をエッチングし、ウェハから第１の下層及び第２の下層を剥離することを含むことがある。方法は、例えばタングステンとの化学蒸着を使用し、エッチングされ、剥離された絶縁層の上に追加の導電層を適用することを含むことがある。方法は、化学機械平坦化を含むことがあり、ウェハは最上層となる絶縁層を生じさせ、マスク露光方法及び電子ビーム露光方法によって定められるような絶縁材料及び導電材料を含む。
[0023] 実施形態では、プロセスの開始時、ウェハは例えばＫｒＦレジスト層等のフォトレジスト層、第１の下層及び第２の下層、並びにＳｉＯ２層等の絶縁層を含むことがある。方法は、マスク露光を使用し、ウェハの第１の部分でフォトレジスト層を露光し、現像することを含むことがある。方法は、現像されたフォトレジスト層に基づいて第１の下層をエッチングし、ウェハからフォトレジスト層を剥離することを含むことがある。方法は、エッチングされた第１の下層、及びウェハの第２の部分の第１の下層の部分の上にｅ－ビームレジスト層を適用することを含むことがある。方法は、電子ビーム露光を使用し、ウェハの第２の部分でｅ－ビームレジスト層を露光し、現像することを含むことがある。方法は、現像されたｅ－ビームレジスト層に基づいて第１の下層及び第２の下層をエッチングし、ウェハからｅ－ビームレジスト層を剥離することを含むことがある。方法は、エッチングされた第１の下層及び第２の下層に基づいて絶縁層をエッチングし、ウェハから第１の下層及び第２の下層を剥離することを含むことがある。方法は、例えばタングステンとの化学蒸着を使用し、ウェハの第１の部分及び第２の部分のエッチングされ、剥離された絶縁層の上に導電層を適用することを含むことがある。方法は、化学機械平坦化を含むことがあり、ウェハは最上層となる絶縁層を生じさせ、マスク露光方法及び電子ビーム露光方法によって定められるような絶縁材料及び導電材料を含む。
[0024] 実施形態では、ウェハの第１の部分及び第２の部分は、電子ビーム露光を使用し、露光できる。
[0025] 実施形態では、プロセスの開始時、ウェハはｅ－ビームレジスト層、第１の下層及び第２の下層であって、例えばＳＯＣ及びＳｉＡＲＣハードマスク層を含む下層、並びにＳｉＯ２層等の絶縁層を含むことがある。方法は、電子ビーム露光を使用し、ウェハのｅ－ビームレジスト層を露光することを含むことがあり、ウェハの第１の部分は、他のチップと再利用可能であるパターンデータの共通チップ設計部分を使用し、制御されるビームレットを使用し、露光でき、ウェハの第２の部分は、チップに対して一意的であるパターンデータの一意的チップ設計部分を使用し、制御されるビームレットを使用し、露光できる。方法は、ウェハのｅ－ビームレジスト層を現像することを含むことがある。方法は、現像されたｅ－ビームレジスト層に基づいて第１の下層及び第２の下層をエッチングし、ウェハからｅ－ビームレジスト層を剥離することを含むことがある。方法は、エッチングされた第１の下層及び第２の下層に基づいて絶縁層をエッチングし、ウェハから第１の下層及び第２の下層を剥離することを含むことがある。方法は、例えばタングステンとの化学蒸着を使用し、ウェハの第１の部分及び第２の部分のエッチングされ、剥離された絶縁層の上に導電層を適用することを含むことがある。方法は、化学機械平坦化を含むことがあり、ウェハは最上層となる絶縁層を生じさせ、ウェハの第１の部分及び第２の部分の両方のために電子ビーム露光方法によって定められるような絶縁材料及び導電材料を含む。
[0026] 本発明の態様に従って、半導体チップ等の電子デバイスが提案される。電子デバイスは、説明された方法を使用し、作成できる。
[0027] 本発明の態様によると、荷電粒子マルチビームレットリソグラフィーシステム等のマスクレスリソグラフィー露光システムが提案される。システムは、荷電粒子マルチビームレットリソグラフィー機械又は電子ビーム露光機械等のマスクレスパターンライターを含むリソグラフィーサブシステムを含むことがある。マスクレスリソグラフィー露光システムは、パターンデータに従ってウェハ等のターゲットの表面にパターンを露光するように構成できる。パターンデータは共通チップ設計データを含むことがあり、共通チップ設計データは複数のチップに適用可能なチップレイアウト設計を記述する。マスクレスリソグラフィー露光システムは、マスクレスパターンライターにパターンデータをストリーム配信する前にパターンデータの中に一意的チップ設計データを挿入するように構成できる。
[0028] 実施形態では、パターンデータ処理システムは、共通チップ設計データを生成するために使用されるベクトルベースの入力設計ファイルを事前処理するように構成できる。パターンデータ処理システムはパターンデータ及び共通チップ設計データからパターンデータを生成するように構成できる。
[0029] 実施形態では、マスクレスリソグラフィー露光システムはパターンデータ処理システムを含むことがある。パターンデータ処理システムは、共通チップ設計データを含むパターンデータを生成するために使用されるベクトルベースの入力設計ファイルを事前処理するように構成できる。マスクレスリソグラフィー露光システムはパターンストリーマを含むことがある。パターンストリーマは、共通チップ設計データを含むパターンデータを受信し、パターンデータの中に一意的チップ設計データを挿入するように構成できる。
[0030] 実施形態では、マスクレスリソグラフィー露光システムは、リソグラフィーサブシステムに共通チップ設計データを含むパターンデータをストリーム配信するように構成されたパターンストリーマを含むことがある。リソグラフィーサブシステムは、パターンデータの中に一意的チップ設計データを挿入するように構成できる。
[0031] 実施形態では、マスクレスリソグラフィー露光システムは、リソグラフィーサブシステムの動作を制御するための要素制御ユニットを含むことがある。リソグラフィーサブシステムは、例えばプロセスジョブの形をした一意的チップ設計データを要素制御ユニットから受信するように構成できる。
[0032] 実施形態では、マスクレスリソグラフィー露光システムは、マスクレスパターンライターの動作を制御するためのホストシステムを含むことができる。リソグラフィーサブシステムは、ホストシステムから一意的チップ設計データを受信するように構成できる。
[0033] 実施形態では、マスクレスリソグラフィー露光システムは、秘密データに基づいて一意的チップ設計データを生成するための一意データジェネレータを含むことがある。
[0034] 実施形態では、一意的データジェネレータは、暗号化されたフォーマットで外部プロバイダから秘密データを受信するように構成できる。
[0035] 本発明の態様によると、パターンデータを生成するためのコンピュータによって実装される方法が提案される。パターンデータは、半導体チップ等の１つ又は複数の電子デバイスの少なくとも一部を表すことができる。電子デバイスは、荷電粒子マルチビームレットリソグラフィーシステム等のマスクレスリソグラフィー露光システムを使用しパターンデータの制御下で作成できる。マスクレスリソグラフィー露光システムは、荷電粒子マルチビームレットリソグラフィー機械又はｅビーム機械等のマスクレスパターンライターを含むリソグラフィーサブシステムを含むことがある。方法は、マスクレスパターンライターにパターンデータをストリーム配信する前に、パターンデータを入手するために共通チップ設計データの中に非共通チップ設計データ又は非共通チップ設計データに関係する情報を挿入することを含むことがある。
[0036] 実施形態では、共通チップ設計データは、パターンデータの制御下でマスクレスパターンライターを使用しウェハ上に作成される電子デバイスの共通設計レイアウト部分を定義できる。共通設計レイアウト部分は、ウェハ上に作成される他の電子デバイスと同一であることがある。非共通チップ設計データは、パターンデータの制御下でマスクレスパターンライターを使用しウェハ上に作成される該電子デバイスの非共通設計レイアウト部分を定義できる。非共通設計レイアウト部分は、ウェハ上に作成される他のチップとは異なることがある。
[0037] 実施形態では、共通設計レイアウト部分が電子デバイスの集合のすべての電子デバイスに対して同じであることがある。非共通設計レイアウト部分は、集合の電子デバイスの部分集合に対してだけ同じであることがあり、集合の電子デバイスの他の電子デバイスに対しては異なる。
[0038] 実施形態では、共通チップ設計データは、複数のチップに適用可能なチップレイアウト設計の少なくとも一部分を記述できる。共通チップ設計データは、チップレイアウトの少なくとも１つの層のために、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含むことがある。
[0039] 実施形態では、一意的又は非共通チップ設計データは、複数のチップのうちの単一のチップに適用可能なチップレイアウト設計の少なくとも一部分を記述することがある。一意的又は非共通チップ設計データは、チップレイアウトの少なくとも１つの層のために、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含むことがある。
[0040] 実施形態では、一意的又は非共通チップ設計データは、チップレイアウトの１つの層のためだけに、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含むことがある。
[0041] 実施形態では、一意的又は非共通チップ設計データは、チップレイアウトの２つ以上の層の間のビア接続を記述する設計データを含むことがある。
[0042] 実施形態では、一意的又は非共通チップ設計データは、チップレイアウトの電気回路要素のアクティブ領域を記述する設計データを含むことがある。
[0043] 実施形態では、方法はさらに、プロセスジョブから非共通チップ設計データ又は非共通チップ設計データに関係する情報を抽出することを含むことがある。
[0044] 実施形態では、方法は、ベクトルベースのデータフォーマットで非共通チップ設計データ及び共通チップ設計データを処理することを含むことがある。
[0045] 実施形態では、方法はさらに、共通チップ設計データの中に非共通チップ設計データを挿入する前に、共通チップ設計データをベクトルベースのデータフォーマットからビットマップベースのデータフォーマットにラスタ化することを含むことがある。
[0046] 実施形態では、方法さらに、マスクレスパターンライターにパターンデータをストリーム配信する前に、ブランカーデータフォーマットにパターンデータをラスタ化することを含むことがある。
[0047] 実施形態では、方法は、マスクレスパターンライターにパターンデータをストリーム配信することをさらに含むことがある。
[0048] 本発明の態様によると、上述された方法を実行するように構成できるリソグラフィーシステムが提案される。
[0049] 本発明の態様によると、上述された実施形態のうちの１つ又は複数の実施形態のデータを生成するための方法を実行するように構成されたプロセッサを備えるデータ処理システムが提案される。
[0050] 本発明の態様によると、半導体チップ等の電子デバイスが提案される。電子デバイスは上述されたマスクレスリソグラフィー露光システムを使用し、作成できる。
[0051] 実施形態では、電子デバイスは任意の他の作成された半導体チップとは異なる真に一意的半導体チップであることがある。
[0052] 本発明の態様に従って、半導体チップ等の電子デバイスが提案される。電子デバイスは、集合の半導体チップのすべてに対して同じである共通設計レイアウト部分、及び集合の半導体チップの部分集合に対してだけ同じであり、集合の半導体チップの他の半導体チップに対しては異なる非共通設計レイアウト部分を含む、半導体チップの集合の要素であることがある。非共通設計レイアウト部分は、非共通設計レイアウト部分の作成中にマスクレスリソグラフィー露光システムに提供された秘密データに基づいてマスクレスリソグラフィー露光システムを使用し、作成できる。
[0053] 本発明の態様に従って、半導体チップ等の電子デバイスが提案される。電子デバイスは半導体チップの集合の要素であることがある。半導体チップは、集合の半導体チップのすべてに対して同じである共通設計レイアウト部分、及び集合の半導体チップの部分集合だけに対して同じである非共通設計レイアウト部分を含む、半導体チップの３つ以上の層に形成される共通設計レイアウト部分及び非共通設計レイアウト部分を含むことがある。非共通設計レイアウト部分は、第１の層の上方に層の第２の層を有し、第１の層の下方に層の第３の層を有する、層の少なくとも第１の層に形成できる。
[0054] 本発明の態様に従って、半導体チップ等の電子デバイスが提案される。電子デバイスは半導体チップの集合の要素であることがある。半導体チップは、集合の半導体チップのすべてに対して同じである共通設計レイアウト部分、及び集合の半導体チップの部分集合だけに対して同じである非共通設計レイアウト部分を含む、半導体チップの複数の層に形成される共通設計レイアウト部分及び非共通設計レイアウト部分を含むことがある。非共通設計レイアウト部分は、複数の層の金属層の間の接続、金属層と複数の層の接触層のゲートとの間の接続、複数の層のローカル相互接続層の接続、及び複数の層の内の１つのトランジスタ又はダイオードのＰ－ドープアクティブ領域又はＮ－ドープアクティブ領域の内の少なくとも１つを含むことがある。
[0055] 実施形態では、共通設計レイアウト部分及び非共通設計レイアウト部分は、電子回路を形成するために相互接続できる。
[0056] 実施形態では、電子デバイスはチャレンジを受け取るための少なくとも１つの入力端子、及びレスポンスを出力するための少なくとも１つの出力端子を含むことがある。電子回路は、少なくとも１つの入力端子と少なくとも１つの出力端子に接続されたチャレンジ－レスポンス回路を形成できる。チャレンジ－レスポンス回路は、少なくとも１つの入力端子に適用されたチャレンジに基づいて少なくとも１つの出力端子でレスポンスを生成するために適応できる。チャレンジ及びレスポンスは、所定の関係性を有することがある。
[0057] 本発明の態様によると、半導体製作工場が提案される。半導体製作工場は、上述されたマスクレスリソグラフィー露光システムを含むことがある。
[0058] 本発明の態様によると、コンピュータ可読非一時的記憶媒体上で実装されるコンピュータプログラム製品が提案され、該コンピュータ可読非一時的記憶媒体は、コンピュータプログラム製品がコンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態のデータを生成するための方法をコンピュータに実行させる命令を備える。
[0059] 本発明の態様によると、コンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態のデータを生成するための方法をコンピュータに実行させる命令を備えるコンピュータ可読非一時的記憶媒体が提案される。
[0060] 本発明の態様によると、非共通チップ設計データを生成するためのコンピュータによって実装される方法が提案される。方法は、外部プロバイダから秘密データを受信することを含むことがある。方法は、秘密データに基づいて非共通チップ設計データを生成することをさらに含むことがあり、非共通チップ設計データがマスクレスパターンライターを使用し、ウェハ上に作成される電子デバイスの非共通設計レイアウト部分を定義し、非共通設計レイアウト部分がウェハ上に作成される他のチップとは異なる。
[0061] 実施形態では、秘密データは暗号化された形で受信できる。方法は、非共通チップ設計データを生成する前に秘密データを復号することをさらに含むことがある。
[0062] 実施形態では、秘密データは、秘密鍵及び秘密識別のうちの少なくとも１つを含むことがある。
[0063] 実施形態では、方法はさらに、製造データベースから製造されるチップに関係する製品識別情報又はシリアルナンバー情報を受信することをさらに含むことがある。方法はさらに、鍵管理サービスから識別／鍵の対のバッチを受信することを含むことがある。方法はさらに、受信された製品識別情報又はシリアルナンバー情報、及び受信された識別／鍵の対を使用し、非共通チップ設計データの生成を制御することを含むことがある。
[0064] 本発明の態様によると、上述された実施形態のうちの１つ又は複数の実施形態の非共通チップ設計データを生成するための方法を実行するように構成されたプロセッサを備えるデータ処理システムが提案される。
[0065] 本発明の態様によると、コンピュータ可読非一時的記憶媒体上で実装されるコンピュータプログラム製品が提案され、該コンピュータ可読非一時的記憶媒体は、コンピュータプログラム製品がコンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態の非共通チップ設計データを生成するための方法をコンピュータに実行させる命令を備える。
[0066] 本発明の態様によると、コンピュータによって実行されると、上述された実施形態のうちの１つ又は複数の実施形態の非共通チップ設計データを生成するための方法をコンピュータに実行させる命令を備えるコンピュータ可読非一時的記憶媒体が提案される。
[0067] 本発明の多様な態様及び実施形態は、以下の発明を実施するための形態及び特許請求の範囲にさらに定義される。
[0068] 以後、本発明の実施形態は追加の詳細で説明される。しかしながら、これらの実施形態が本発明の保護の範囲を制限するとして解釈されてはならないことが理解されるべきである。
[0069] 実施形態は、ここで対応する参照記号が対応する部分を示す添付概略図面を参照してほんの一例として説明される。
[0070] 本発明の例示的な実施形態の簡略化された一意的チップ及び複数の一意的チップを有するウェハを示す図である。 [0071] 荷電粒子マルチビームレットリソグラフィーシステムの例示的な実施形態の簡略化された概略図である。 [0072] 例示的なマスクレスリソグラフィーシステムを示す概念図である。 [0073] 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 本発明に係るリソグラフィーシステムのためのネットワークアーキテクチャの例示的な実施形態の概略図である。 [0074] 数直線ラスタ化を使用するデータ経路の実施形態の例示的な機能流れ図である。 [0075] 本発明の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 [0076] 本発明の別の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 [0077] 本発明の別の例示的実施形態に従って一意的チップを作成するプロセスを示す図である。 [0078] 本発明の例示的実施形態に従って非共通チップ設計データ及びパターンデータを生成するためのコンピュータによって実装される方法を示す図である。
[0079] 図は例示目的のためだけに意図され、特許請求の範囲によって策定される範囲又は保護の制限として役立たない。
[0080] 以下の例では半導体チップが参照されるが、本発明がチップに制限されず、より概して個別的に取り扱われる、例えば一意的な特徴を有する電子デバイスの作成に適用することが理解されるべきである。電子デバイスは読出し専用メモリ（ＲＯＭ）であってよい。例えば、個別的に取り扱われるＲＯＭ負荷を有するチップのバッチは、本発明を使用し、作成され得る。係るバッチは、通常、例えば１つ又は１つ未満のウェハから作成される小型バッチである。
[0081] また、荷電粒子マルチビームレットリソグラフィーによって実行されるプロセスは電子ビームつまりｅ－ビーム露光とも呼ばれている。電子ビーム露光方法はマスクレス露光方法である。電子ビーム露光中にウェハ等のターゲットを書き込むために使用される電子ビームもビームレットとも呼ばれている。
[0082] 一意的チップは、他のチップに関して一意的となるように設計される。これは、例えば、元の一意的チップが損傷を受ける場合に使用するためのスペアの一意的チップを作成するために、同じチップのバッチを作成するために、又は他のなんらかの理由で本発明を使用し、複数の一意的チップを作ることができる可能性を除外しない。任意の他の半導体チップとは機能的に異なる一意的半導体チップは、真に一意的チップと呼ばれてよい。また、チップ上で視覚的に可読な一意的ＩＤの作成は一意的チップの作成として見なされてもよい。一意的チップのコピーは、異なるウェハ上でチップの作成を繰り返すことによって作られてよい、又は単一のウェハは一意的チップの１つ又は複数のコピーを含んでよい。
[0083] 図１は、共通部分１０１及び個別的に取り扱われる領域１０２を含む例示的な簡略化された一意的チップ１００を示す。共通部分１０１はウェハ２４上に作成される他のチップで複製されて、同じ同一の部分を有する複数のチップを生じさせることがある。個別的に取り扱われる領域１０２は、ウェハ２４上に作成される他のチップとは異なってよい。これは、一意的チップ１００及び各一意的チップが異なる個別的に取り扱われる領域を有する３９の他の一意的チップを含むウェハ２４が示される図１の上部に示される。結合された共通部分１０１及び個別的に取り扱われる領域１０２は、一意的チップ１００を生じさせることがある。
[0084] 個別的に取り扱われる領域１０２は、黒の点によって図１の真中部分に示されるビア等の特定の構造を選択し、書き込むことによって実現されてよい。他の一意的チップはビア等の異なる構造を有してよく、結果的に電気回路の層の中又は層の間で異なる相互接続を実現させる。
[0085] 特定の構造の代わりに又は特定の構造に加えて、金属層の間の他の接続、金属層と例えば接触層の中のゲートとの間の接続、ローカル相互接続層の接続、及び／又はトランジスタ若しくはダイオードの特定の部分のＰインプラント若しくはＮインプラントが、個別的に取り扱われる領域１０２を実現するために選択され、書き込まれてよい。
[0086] 共通部分１０１は、フォトリソグラフィー又は荷電粒子マルチビームリソグラフィーを使用し、作成されてよい。個別的に取り扱われる領域は、通常、荷電粒子マルチビームリソグラフィーを使用し、作成される。さらに、荷電粒子リソグラフィーシステムでビームレットを制御するために使用されるパターンデータは、ウェハ上の複数のチップに使用される共通チップ設計部分、及び個別的に取り扱われる領域に使用される一意的部分を含むように設計されてよい。背景技術の項に述べられた理由により、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータを同時に生成することは望ましくない。したがって、リソグラフィーシステムは、一意的チップ設計部分のパターンデータの中への挿入を後の段階で、つまりウェハの実際のパターン化に近く可能にするように適応されている。これは、図４Ａ～図４Ｄ及び図５と併せてより詳細に説明される。
[0087] 図２は、マスクレスパターンライターを実装するために使用されてよい荷電粒子マルチビームレットリソグラフィー機械１の例示的な実施形態の簡略化された概略図を示す。係るリソグラフィー機械は、適切に複数のビームレットを生成するビームレットジェネレータ、変調されたビームレットに該ビームレットをパターン化するビームレット変調器、及びターゲットの表面の上に該ビームレットを投射するためのビームレットプロジェクタを含む。ターゲットは例えばウェハである。ビームレットジェネレータは通常ソース、及び少なくとも１つのアパーチャアレイを含む。ビームレット変調器は通常ブランキングデフレクタアレイ及びビームストップアレイを有するビームレットブランカーである。ビームレットプロジェクタは通常走査デフレクタ及び投射レンズ系を含む。
[0088] 図２に示される実施形態では、リソグラフィー機械１は、均質の拡大する電子ビーム４を作り出すための電子ソース３を含む。ビームエネルギーは、好ましくは約１～１０ｋｅＶの範囲で相対的に低く維持される。他の設定値も使用され得るが、これを達成するために、加速電圧は好ましくは低く、電子ソースは好ましくは接地電位でターゲットに対して約－１～－１０ｋＶの間に維持される。
[0089] 電子ソース３からの電子ビーム４は、二重オクタポール、及びその後電子ビーム４を平行にするためのコリメータレンズ５を通過してよい。理解されるように、コリメータレンズ５は任意のタイプの視準光学システムであってよい。その後、電子ビーム４は、１つの適切な実施形態ではアパーチャアレイ６Ａであるビームスプリッタに衝突することがある。アパーチャアレイ６Ａはビームの部分を遮ってよく、複数のサブビーム２０がアパーチャアレイ６Ａを通過できるようにしてよい。アパーチャアレイは、好ましくはスルーホールを有するプレートを含む。したがって、複数の平行な電子サブビーム２０が作り出されてよい。
[0090] 第２のアパーチャアレイ６Ｂは、各サブビームからいくつかのビームレット７を作成してよい。また、ビームレットはｅ－ビームとも呼ばれている。より多くのビームレット又はより少ないビームレットを使用することも可能であることは言うまでもないが、システムは多数のビームレット７、好ましくは約１０，０００～１，０００，０００のビームレットを生じさせてよい。平行にされたビームレットを生成するために他の既知の方法も使用されてよいことに留意されたい。これはサブビームの操作を可能にし、このことは、特にビームレットの数を５，０００以上に増加させるときにシステム運用にとって有益となることが判明する。例えば、係る操作は例えば映写レンズの平面で光軸にサブビームを集中させる集光レンズ、コリメータ、又はレンズ構造によって実行される。
[0091] 集光レンズアレイ２１（又は集光レンズアレイのセット）は、ビームストップアレイ１０の対応する開口部に向かってサブビーム２０を集束するために、アパーチャアレイ６Ａを作成するサブビームの後方に含まれてよい。第２のアパーチャアレイ６Ｂはサブビーム２０からビームレット７を生成してよい。ビームレット作成アパーチャアレイ６Ｂは好ましくはビームレットブランカーアレイ９と組み合わせて含まれる。例えば、両方ともサブアセンブリを形成するためにともに組み立てられてよい。図２では、アパーチャアレイ６Ｂは各サブビーム２０から３つのビームレット７を作り出し、ビームレット７は、３つのビームレットが端部モジュール２２の映写レンズ系によってターゲットの上に投射されるように、対応する開口部でビームストップアレイ１０に衝突する。実際には、はるかに多数のビームレットが端部モジュール２２の映写レンズ系ごとにアパーチャアレイ６Ｂによって作り出されてよい。サブビームあたりのビームレットの数は２００以上に増加することがあるが、一実施形態では、（７ｘ７のアレイに配列された）４９のビームレットが各サブビームから生成されてよく、単一映写レンズ系を通して向けられる。
[0092] サブビーム２０の中間段階を通してビームレット７をビーム４からステップごとに生成することは、主要な光学演算が相対的に限られた数のサブビーム２０を用いて、及びターゲットから相対的に遠い位置で実行されてよいという優位点を有する。１つの係る演算は、映写レンズ系の内の１つに対応する点へのサブビームの集束である。好ましくは、演算と集束点との間の距離は集束点とターゲットとの間の距離よりも大きい。最も適切には、これと組み合わせて静電映写レンズが使用される。この集束演算は、高度ノードで、特に９０ｎｍ未満の臨界寸法を有するノードで確実な荷電粒子ビームリソグラフィーを行うために、システムがスポットサイズの削減、電流の増加、及び点広がりの削減の要件を満たすことを可能にする。
[0093] ビームレット７は次に変調器９のアレイを通過してよい。この変調器９のアレイは、それぞれ電子ビームレット７の内の１つ又は複数を偏向できる複数のブランカーを有するビームレットブランカーアレイを含んでよい。ブランカーはより詳細には、第１の電極及び第２の電極を具備する静電デフレクタであってよく、第２の電極はアース端子又は共通電極である。ビームレットブランカーアレイ９はビームストップアレイ１０とともに変調装置を構成する。ビームレット制御データに基づいて、変調手段８は電子ビームレット７にパターンを加えてよい。パターンは端部モジュール２２の中に存在する構成要素を使用してターゲット２４の上に投射されてよい。
[0094] 本実施形態では、ビームストップアレイ１０は、ビームレットが通過するのを可能にするためのアパーチャのアレイを含む。ビームストップアレイは、他の形状も使用されてよいが、その基本的な形で、スルーホール、通常は丸い穴を具備した基板を含んでよい。一実施形態では、ビームストップアレイの基板８はスルーホールの規則的間隔のアレイを有するシリコンウェハから形成され、表面帯電を防ぐために金属の表面層で被覆されてよい。一実施形態では、金属は、ＣｒＭｏ等の自然酸化物膜を形成しないタイプであってよい。
[0095] 一実施形態では、ビームストップアレイ１０の通路はビームレットブランカーアレイ９の穴と位置合わせされてよい。ビームレットブランカーアレイ９及びビームレットストップアレイ１０はビームレット７を遮る又は通過させるために、通常ともに機能する。ビームレットブランカーアレイ９がビームレットを偏向させる場合、ビームレットはビームレットストップアレイ１０の対応するアパーチャを通過しないが、代わりにビームレットブロックアレイ１０の基板によって遮られる。しかしながら、ビームレットブランカーアレイ９がビームレットを偏向させない場合、次いでビームレットはビームレットストップアレイ１０の対応するアパーチャを通過し、次いでターゲット２４のターゲット表面１３上にスポットとして投射される。
[0096] リソグラフィー機械１は、ビームレットブランカーアレイ９に例えばパターンビットマップデータの形をとるビームレット制御データを供給するためのデータ経路をさらに含んでよい。ビームレット制御データは光ファイバを使用し、送信されてよい。各光ファイバ端部からの変調された光ビームはビームレットブランカーアレイ９の受光素子に投射されてよい。各光ビームは受光素子に結合された１つ又は複数の変調器を制御するためにパターンデータの一部を保持してよい。
[0097] その後、電子ビームレット７は端部モジュールに進入してよい。以下、用語「ビームレット」は変調されたビームレットを指す。係る変調されたビームレットは実際には時間的に一連の部分を含む。これらの一連の部分の内のいくつかはより低い強度を有し、好ましくはゼロ強度－つまり、ビームストップで停止される部分－を有してよい。いくつかの部分は、以後の走査期間中、ビームレットの開始位置への位置決めを可能にするためにゼロ強度を有してよい。
[0098] 端部モジュール２２は、好ましくは、多様な構成要素を含む挿入可能で置換可能なユニットとして構築される。本実施形態では、端部モジュールはビームストップアレイ１０、走査デフレクタアレイ１１、及び映写レンズ構成１２を含んでよいが、これらのすべてが端部モジュールに含まれる必要はなく、それらは異なって配置されてもよい。
[0099] 変調されたビームレット７はビームレットストップアレイ１０を通過後、偏向されていないビームレット７の方向に実質的に垂直のＸ－方向及び／又はＹ－方向での各ビームレット７の偏向を提供する走査デフレクタアレイ１１を通過してよい。本実施形態では、デフレクタアレイ１１は、相対的に小さい駆動電圧の印加を可能にする走査静電デフレクタであってよい。
[00100] 次に、ビームレットは映写レンズ構成１２を通過してよく、ターゲット平面でターゲット、通常はウェハのターゲット表面２４の上に投射されてよい。リソグラフィー用途の場合、ターゲットは通常荷電粒子感知層又はレジスト層を具備したウェハを含む。映写レンズ構成１２はビームレットの焦点を合わせ、例えば直径約１０～３０ナノメートルの幾何学的なスポットサイズを生じさせてよい。係る設計の映写レンズ構成１２は、例えば約１００～５００倍の縮小を提供する。この好ましい実施形態では、映写レンズ構成１２は有利なことにターゲット表面の近くに位置する。
[00101] いくつかの実施形態では、ビームプロテクタはターゲット表面２４と焦点合わせ映写レンズ構成１２との間に位置してよい。ビームプロテクタは、レジスト粒子がリソグラフィー機械の感光性素子のいずれかに到達できる前にウェハから放たれたレジスト粒子を吸収するための、必要とされるアパーチャを具備した箔又はプレートであってよい。代わりに又はさらに、走査偏向アレイ９は映写レンズ構成１２とターゲット表面２４との間に設けられてよい。
[00102] 大まかに言うと、映写レンズ構成１２はターゲット表面２４にビームレット７を集束する。それとともに、映写レンズ構成１２は、単一ピクセルのスポットサイズが正しいことをさらに保証する。走査デフレクタ１１はターゲット表面２４上でビームレット７を偏向させてよい。それとともに、走査デフレクタ１１は、ターゲット表面２４上のピクセルの位置がマイクロスケールで正しいことを保証する必要がある。特に、走査デフレクタ１１の動作は、ピクセルが、究極的にはターゲット表面２４上にパターンを構成するピクセルのグリッドの中にうまく収まることを保証する必要がある。ターゲット表面上でのピクセルのマクロスケール位置決めが、ターゲット２４の下方に存在するウェハ位置決めシステムによって適切に可能になることが理解される。
[00103] 係る高品質の投射は、再現性のある結果を提供するリソグラフィー機械を入手するために関連性があることがある。一般に、ターゲット表面２４は基板の上部にレジスト膜を含む。レジスト膜の部分は、荷電粒子のビームレット、つまり電子の印加によって化学的に修飾されてよい。その結果として、膜の照射された部分は現像液中で多かれ少なかれ溶解性であり、ウェハ上にレジストパターンを生じさせてよい。ウェハ上のレジストパターンは、その後下位層に、つまり半導体製造の技術で既知の実装ステップ、エッチングステップ、及び／又は付着ステップによって転写されてよい。明らかに、照射が一様ではない場合、レジストは一様に現像されず、パターンの間違いにつながることがある。さらに、係るリソグラフィー機械の多くは複数のビームレットを使用する。照射の違いは、偏向ステップから生じるべきではない。
[00104] 図３は、３つの高レベルサブシステム、つまりウェハ位置決めシステム２５、電子光学コラム２０、及びデータ経路３０に分けられた例示的な荷電粒子リソグラフィーシステム１Ａの概念図を示す。ウェハ位置決めシステム２５はｘ－方向で電子光学コラム２０の下でウェハ２４を移動する。ウェハ位置システム２５は、電子光学コラム２０によって生成される電子ビームレットとウェハを位置合わせするためにデータ経路サブシステム３０からの同期信号を具備してよい。電子光学コラム２０は、図２に示される荷電粒子マルチビームレットリソグラフィー機械１を含んでよい。また、ビームレットブランカーアレイ９の切替えは、パターンビットマップデータを使用し、データ経路サブシステム３０を介して制御されてもよい。
[00105] 図４Ａ～図４Ｄでは、データ経路サブシステム３０の例示的な実施形態が、データ経路サブシステム３０を形成する制御インタフェース及びデータインタフェースを有するリソグラフィーシステム３０１Ａ～３０１Ｄについて示される。図は３つのインタフェース、つまりクラスタインタフェース３０３、クラスタ要素インタフェース３０５、及びリソグラフィーサブシステムインタフェース３０７を有する階層構成を示す。それぞれが例えば図２に示される荷電粒子マルチビームレットリソグラフィー機械１を含む複数のリソグラフィーサブシステム３１６が示される。リソグラフィーサブシステム３１６上にしかないことが考えられる。
[00106] サブシステム３１６は、例えばウェハ装填サブシステム（ＷＬＳ）、ウェハ位置決めサブシステム（ＷＰＳ）、電子ビームレットを生成するための照明光学系サブシステム（ＩＬＯ）、リソグラフィー要素にビーム切替えデータをストリーム配信するためのパターンストリーム配信サブシステム（ＰＳＳ）、電子ビームレットをオン及びオフに切り替えるためのビーム切替えサブシステム（ＢＳＳ）、ウェハの上にビームレットを投射するための投射光学系サブシステム（ＰＯＳ）、ビーム測定サブシステム（ＢＭＳ）、及び計測学サブシステム（ＭＥＳ）を含む。
[00107] 各サブシステム３１６は依存せずに機能してよく、命令を記憶するためのメモリ、及び命令を実行するためのコンピュータプロセッサを含んでよい。メモリ及びプロセッサはプラグインクライアント（ＰＩＣ）３１５として各サブシステムに実装されてよい。サブシステムの適切な実装は、例えばＬｉｎｕｘ（登録商標）オペレーティングシステムを実行するパーソナルコンピュータを含んでよい。サブシステムは、各サブシステムがこのディスク又はメモリからブートするようにそのオペレーティングシステムを記憶するためのハードディスク又は不揮発性メモリを含んでよい。以下に説明されるこれらの特徴及び他の特徴は、各サブシステムが、他のサブシステムによって課される制約を考慮する必要なく独立したユニットとして設計、構築、及び試験できる自律性のユニットであってよい設計を可能にする。例えば、各サブシステムは、他のサブシステムによってなされるメモリ及び処理能力に対する要求を考慮に入れる必要なく、その操作サイクル中にサブシステムの機能を適切に実行するために十分なメモリ及び処理能力をもって設計されてよい。これらの要件が流動的であるときに、これはシステムの開発及びアップグレード中に特に有利である。この設計により、必要とされる総メモリ及び処理能力は増加してよく、これらの構成要素の冗長性は各サブシステムの中で実装される必要がある場合がある。しかしながら、簡略化された設計はより高速の開発及びより簡略なアップグレードにつながり得る。
[00108] サブシステム３１６は、制御ネットワーク４２０を介してコマンドを受信するように設計されてよく、他のサブシステムとは関係なくコマンドを実行し、コマンド実行の結果を報告し、要求に応じて任意の結果として生じる実行データを転送してよい。
[00109] サブシステム３１６は自律性ユニットとして設計されてよいが、例えばデータネットワークハブ上の中心ディスク又はメモリからブートするように設計されてよい。これは、確実性の問題及び各サブシステムの個々のハードディスク又は不揮発性メモリのコストを削減し、中心場所でサブシステムのためにブート画像を更新することによってサブシステムのより容易なソフトウェアアップグレードを可能にする。
[00110] クラスタインタフェース３０３は、リソグラフィークラスタフロントエンド３０６と１つ又は複数のホストシステム３０２との間、及び／又はクラスタフロントエンド３０６と１つ又は複数のオペレータコンソール３０４との間の通信用のインタフェースを含んでよい。
[00111] クラスタ要素インタフェース３０５は、クラスタフロントエンド３０６と、要素制御ユニット３１２及び／又はデータネットワークハブ３１４を含むリソグラフィー要素ネットワークとの間の通信のためのインタフェースを含んでよい。要素制御ユニット３１２はリンク４０６を介してデータネットワークハブ３１４と通信してよく、通信は好ましくは要素制御ユニット３１２からデータネットワークハブ３１４への一方向性である。
[00112] リソグラフィーサブシステムインタフェース３０７は要素制御ユニット３１２とリソグラフィーサブシステム３１６の間、及びデータネットワークハブ３１４とリソグラフィーサブシステム３１６との間のインタフェースを含んでよい。サブシステム３１６は制御ネットワーク４２０を介して要素制御ユニット３１２と通信してよく、サブシステム３１６はデータネットワーク４２１を介してデータネットワークハブ３１４と通信してよい。
[00113] オペレータインタフェース及びより高いレベルのホスト監視コンピュータ及び自動化コンピュータに対するインタフェースは、個々のリソグラフィー要素とではなく、クラスタフロントエンド３０６で行われてよい。
[00114] 好ましくは、データ経路３２０は、荷電粒子ビームを変調する又は切り替えることを担うサブシステム（複数可）にパターンストリーマ３１９を直接的に接続する。パターンストリーマ３１９はリソグラフィーサブシステム３１６にパターンデータをストリーム配信して、荷電粒子ビームの変調及び切替えを制御してよい。データの量はサブシステムでのローカルストレージにとっては大きすぎるので、パターンデータは通常ビットマップフォーマットで関連性のあるサブシステムにストリーム配信される。
[00115] サブシステム３１６は、制御ネットワークを介してサポートサブシステム制御つまりＳＵＳＣとも呼ばれる要素制御ユニット３１２に接続されてよい。要素制御ユニット３１２は、メモリ及びリソグラフィーサブシステム３１６の動作を制御するためのコンピュータプロセッサを含んでよい。
[00116] 図４Ａ及び図４Ｂの例では、パターンストリーマ３１９からリソグラフィーサブシステム３１６へストリーム配信されるパターンデータは共通チップ設計部分のためのデータ及び一意的チップ設計部分のデータを含んでよい。図４Ａでは、一意的チップ設計部分はパターンデータ処理ユニット３１８のパターンデータに加えられてよい。図４Ｂでは、一意的チップ設計部分はパターンストリーマ３１９のパターンデータに加えられてよい。
[00117] 図４Ｃ及び図４Ｄの例では、パターンストリーマ３１９からリソグラフィーサブシステム３１６にストリーム配信されるパターンデータは、共通チップ設計部分のためのデータを含んでよい。図４Ｃでは、一意的チップ設計部分は要素制御ユニット３１２の制御下でリソグラフィーサブシステム３１６によってパターンデータに加えられてよい。図４Ｄでは、一意的チップ設計部分はホストシステム３０２の制御下でリソグラフィーサブシステム３１６によってパターンデータに加えられてよい。
[00118] 図４Ａ～図４Ｄで、パターンストリーマ３１９は制御ネットワーク４２０を介して要素制御ユニット３１２によって制御されてよい。さらに、パターンストリーマ３１９はリソグラフィーサブシステム３１６の一部であってよい。
[00119] 図５は、数直線ラスタ化を使用するデータ経路の実施形態の例示的な機能流れ図を示す。図３で、機能流れ図は４つのセクションに分割されている。つまり、３０１０は下部のデータ出力／入力のデータフォーマットを示すために使用され、３０２０はデータ出力／入力（平行四辺形）及び機能要素（矩形）を含むプロセスの流れを示し、３０３０は上部機能要素で実行されるプロセスステップを示すために使用され、３０４０は、例えば、設計ごとに１回３０４１、ウェハごとに１回３０４２、又はフィールドごとに１回３０４３等、プロセスステップが通常どの程度の頻度で実行されるのかを示すために使用される。ローマ字Ｉ、ＩＩ、及びＩＩＩは、いつ特徴データセット及び／又は選択データがデータ経路に提供され得るのかを示す。
[00120] プロセスに対する入力は、共通チップ設計部分を定義する、ＧＤＳ－ＩＩ設計レイアウトデータ２００７、又はＯＡＳＩＳデータフォーマット等の任意の他の適切なフォーマットでの設計レイアウトであってよい。パターンデータ処理システム３１８は、下部で矢印３０４１によって示されるように、設計ごとに１回ＧＤＳ－ＩＩファイルを事前処理してよい１０２２。
[00121] 好ましくは、事前処理１０２２は一意的チップ設計部分を含まず、パターンデータ事前処理システム３１８がより安全ではない環境に位置できるようにする。セキュリティの理由から一意的チップ設計部分の露光時間を最小限に抑えることも望ましい。チップの一意性は通常データセキュリティ、トレーサビリティ、及び偽造防止の用途に使用されるので、セキュリティ態様は重要である。破線ブロックの中の、つまりソフトウェア処理１０７１Ａからハードウェア処理１０７３までのプロセスは、通常リソグラフィー機械１、１Ａで実行され、より安全な操作環境を可能にする。後の段階で一意的チップ設計部分を挿入することによって、コードがリソグラフィーシステム３０１Ａ～３０１Ｄの中で使用される時間の量は最小限に抑えることができる。
[00122] 一意的チップ設計部分は、ローマ字Ｉ、ＩＩ、及びＩＩＩによって示される機能流れの多様な段階でパターンデータの中に挿入されてよい。
[00123] 一意的チップ設計部分は、ローマ字Ｉによって示される、この例のＧＤＳＩＩ入力での設計レイアウトデータ入力の処理時にパターンデータの中に挿入されてよい。この段階で、パターンデータ処理は通常ベクトルベースのデータフォーマットで実行される。この演算は通常、より安全ではない環境に位置するパターンデータ処理ユニット３１８で実行されるので、一意的チップ設計部分のこの段階Ｉでの挿入は最も好ましくない。
[00124] より好ましくは、パターンデータの中への一意的チップ設計部分の挿入は、ローマ字ＩＩによって示されるソフトウェア処理段階１０７１Ａで、又はローマ字ＩＩＩによって示されるストリーム配信段階１０７１Ｂで実行されてよい。Ｓ／Ｗ処理段階１０７１Ａは通常、下部から２番目の矢印３０４２によって示されるように、ウェハごとに１回実行される。ストリーム配信段階１０７１Ｂは、第３の矢印３０４３によって示されるように、通常フィールドごとに１回又はチップごとに１回実行される。
[00125] Ｓ／Ｗ処理段階１０７１Ａ及びストリーム配信段階１０７１Ｂはパターンストリーマ３１９で実施されてよい。機能流れの右側のハードウェア処理段階１０７３は、通常、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータ２００９によって制御されているブランカーを含む。
[00126] ＧＤＳ－ＩＩフォーマットパターンデータは、通常（ともに示される３０３１）近接性効果補正、レジスト加熱補正、及び／又はスマート境界を含むオフライン処理１０２２を受けることがある。結果として生じる補正されたベクトルパターンデータ２００８は、ベクトルフォーマットであってよく、３０１１として示される用量情報を含んでよい。このオフライン処理１０２２は通常、ウェハの１つ又は複数のバッチについて所与のパターン設計に１回実行される。ローマ字Ｉによって示されるこの段階で一意的チップ設計部分を挿入する場合、オフライン処理１０２２はより頻繁に、最高でウェハごとに１回又はフィールド若しくはチップごとに１回までも実行される必要がある場合がある。
[00127] 次に、ベクトルツール入力データ２００８のインライン処理はベクトルデータ２００８をラスタ化して、例えば４ビットグレイスケールビットマップフォーマット３０１２のパターンシステムストリーマ（ＰＳＳ）ビットマップデータ３０２１を生成するために実行されてよい。
[00128] この処理は、通常ソフトウェアで実行される。一意的チップ設計部分は、ローマ字ＩＩによって示されるように、この段階で加えられてよい。パターンストリーマ３１９は次いでＰＳＳフォーマットデータ３０２１を処理してブランカーフォーマットデータ２００９を生成してよく、おそらくともに３０３２で示されるビットマップデータに対する以前の通りのビーム位置較正、フィールドサイズ調整、及び／又はフィールド位置調整のためのＸ方向及び／又はＹ方向での完全ピクセルシフト又は部分ピクセルシフトを伴う補正を含む。代わりにエントリポイントＩＩに対して、一意的設計部分はローマ字ＩＩＩによって示されるようにこの段階で加えられてよい。この処理はフィールドごとに実行されてよい。ブランカーフォーマットパターンデータ２００９は次いでウェハの露光のためにリソグラフィーシステムに送信されてよい３０２２。
[00129] 図５に示されるように、ラスタ化は、ハードウェアで実行されるリアルタイム処理を通常伴うストリーム配信段階１０７１Ｂで実行されてよい。ビーム位置較正、フィールドサイズ調整、及び／又はフィールド位置調整３０３２のための補正はベクトルフォーマットＰＳＳフォーマットデータ３０２１に対して実行されてよく、次いでラスタ化はこれをブランカーフォーマット２００９に変換してよい。補正がベクトルデータに対して行われるとき、Ｘ方向及びＹ方向での完全ピクセルシフトとサブピクセルシフトの両方とも行うことができる。
[00130] ＧＤＳＩＩ入力２００７の事前処理１０２２は、好ましくは例えば後の段階で一意的チップ設計部分の挿入を可能にするために実行される。これに関してビット空間は中間パターンデータの中に確保されてよい、又はプレースホルダーが、一意的チップ設計データが後の段階で挿入される中間ベクトルフォーマットデータに加えられてよい。有利なことに、言及されたセキュリティの優位点に加えて、これは一意的チップごとのウェハの各露光の前に膨大な量のパターンデータを再生する必要性を回避し、このことは非常に高いＣＰＵ電力及び非常に大量のメモリを必要とするだろう。
[00131] 図４Ａ～図４Ｄで、クラスタフロントエンド３０６とＳＵＳＣ３１２との間の通信４０２は、ＳＵＳＣ３１２へのプロセスプログラム（ＰＰ）の転送のために設計されてよい。ＪａｖａＳｃｒｉｐｔ（登録商標） Ｏｂｊｅｃｔ Ｎｏｔａｔｉｏｎ（ＪＳＯＮ）に基づいたプロトコルがこの目的に使用されてよい。プロトコルは好ましくはプロセスジョブ（ＰＪ）の作成のための命令を提供し、ＰＰファイル及びあらゆる関連付けられたパラメータを転送し、ＳＵＳＣ３１２にＰＰに基づいたＰＪを作成するように命令する。追加コマンドはアボート命令及び取消し命令を含むことがある。
[00132] ＳＵＳＣ３１２からクラスタフロントエンド３０６への通信は肯定応答メッセージ、進行報告、並びにエラーメッセージ及び警報メッセージを含んでよい。
[00133] 制御ネットワーク４２０全体でのＳＵＳＣ３１２とリソグラフィーサブシステム３１６との間の通信４０１は、好ましくはネットワークでの準リアルタイム性能を保証するために要素制御ユニットプロトコルだけを使用し、厳密に制御される。ＳＵＳＤ３１４とクラスタフロントエンド３０６との間の通信４０５はＳＵＳＤ３１４からのＰＪ結果、ジョブトレーシング、及びデータロギングの取出しのために設計されてよい。ハイパーテキスト転送プロトコル（ＨＴＴＰ）はこの通信リンクに使用されてよい。
[00134] リソグラフィーサブシステム３１６とＳＵＳＤ３１４との間の通信４０３は、サブシステム３１６からのデータの片方向収集のために設計されてよい。データは、システムログ、ＨＤＦ５、ＵＤＰ、及び他等のさまざまなプロトコルを使用し、通信されてよい。
[00135] 大量データは、ハンドシェーキング、エラーチェック、及び補正の大きいオーバヘッドなしにデータを送信するためにユーザデータグラムプロトコル（ＵＤＰ）を使用し、送信されてよい。結果として生じる非常に低い伝送オーバヘッドのため、データはしたがってリアルタイムで受信されていると見なされてよい。
[00136] 階層データフォーマットＨＤＦ５は、高周波数データの伝送及び記憶に使用されてよい。ＨＤＦ５は大量の数値データを記憶し、編成するためによく適しているが、通常ＵＤＰ環境では使用されない。ＣＳＶ又はＴＣＰ等の他のデータフォーマットも特に低レベル（低量）データに使用できる。
[00137] リソグラフィーサブシステム３１６の演算は、実行される一連の動作を含んでよいＰＰを使用し、制御されてよい。要素制御ユニット３１２はＰＰをロードされてよく、ホストシステム３０２又はオペレータコンソール３０４を通してオペレータによって要求されるようにＰＰをスケジュールに入れ、実行してよい。
[00138] プロセスプログラム（ＰＰ）及びプロセスジョブ（ＰＪ）はＳＥＭＩ Ｅ３０「製造装置の通信及びコントロールのための包括的モデル（ＧＥＭ）」、ＳＥＭＩ Ｅ４０「プロセス管理スタンダード」、ＳＥＭＩ Ｅ４２「レシピ管理スタンダード：コンセプト、挙動、及びメッセージサービス」、及び／又はＳＥＭＩ Ｅ１３９「レシピとパラメータに関する管理規定（ＲａＰ）」等のＳＥＭＩ規格に基づいてよい。ＰＰは、例えばＳＥＭＩ Ｅ４０規格に定められるようにレシピの役割を担ってよい。ＳＥＭＩ規格は、レシピに対処する方法に関する多くの要件を指定するが、規格は、レシピが好ましくは回避されるように矛盾することがある。代わりに、編集可能且つ未フォーマットのＰＰがいわゆるバイナリラージオブジェクト（ＢＬＯＢ）の形で使用されてよい。
[00139] ＰＰは、ウェハの処理環境を決定し、ラン又は処理サイクルの間に変更にさらされることがある命令、設定値、及びパラメータのセットの事前に計画され、再利用可能な一部分であってよい。ＰＰはリソグラフィーツール設計者によって設計されることもあれば、ツーリングによって生成されることもある。
[00140] ＰＰはユーザによってリソグラフィーシステムにアップロードされてよい。ＰＰはＰＪを作成するために使用されてよい。ＰＪはリソグラフィーサブシステム３１６によってウェハ又はウェハのセットに適用されるための処理を指定してよい。ＰＪは、ウェハの指定されたセットを処理するときにどのＰＰを使用するのかを定義してよく、ＰＰから（及び任意選択でユーザから）のパラメータを含んでよい。ＰＪはユーザ又はホストシステムによって開始されるシステム活動であってよい。
[00141] ＰＰは、ウェハの処理を制御するためだけではなく、サービスアクション、較正機能、リソグラフィー要素試験、要素設定値修正、ソフトウェア更新及び／又はアップグレードにも使用されてよい。好ましくは、それらがＰＪ実行に影響を与えない限りモジュール若しくはサブシステムの電源投入中の自動初期化、サブシステムの周期的且つ無条件の動作、及び予期せぬ電源遮断、緊急又はＥＭＯ活性化に対する応答等の、特定の許可された追加のカテゴリを例外として、ＰＰに規定されるもの以外の何のサブシステム動作も発生しない。
[00142] ＰＰはステップに分けられてよい。大部分のステップはコマンドを含み、コマンドを実行するサブシステムを識別する。また、ステップはコマンドを実行する上で使用されるパラメータ、及びパラメータ制約を含むことがある。また、ＰＰは、例えば並行して、順々に、又は同期して実行される等、いつステップが実行されるのかを示すためにスケジューリングパラメータを含むこともある。
[00143] ＰＪのコマンドステップを実行するために、要素制御ユニット３１２は、ＰＪに示されるコマンドを、ＰＪの関連するステップで示されるサブシステムに送信してよい。要素制御ユニット３１２はタイミングを監視してよく、サブシステムから結果を受信してよい。
[00144] 図４Ａの例で、パターンデータ処理システム３１８は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータの中に一意的チップ設計データを挿入するように構成されてよい。
[00145] 図４Ｂの例で、パターンストリーマ３１９は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータの中に一意的チップ設計データを挿入するように構成されてよい。
[00146] 図４Ｃの例で、要素制御ユニット３１２は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータへの一意的チップ設計データの挿入を制御するように構成されてよい。一意的チップ設計データは、プロセスジョブとともにリソグラフィーサブシステム３１６に送信されてよい。
[00147] 図４Ｄの例で、ホストシステム３０２は、一意的データジェネレータ３３０から一意的チップ設計データ４３０を受信し、パターンデータへの一意的チップ設計データの挿入を制御するように構成されてよい。一意的チップ設計データは、プロセスジョブとともにリソグラフィーサブシステム３１６に送信されてよい。
[00148] 概して、一意的チップ設計データ４３０は、パターンデータへの直接的な挿入を可能にするフォーマットであってよい。代わりに、一意的チップ設計データ４３０はパターンデータの中に挿入されるデータを生成できるようにする情報を含む。
[00149] 一意的チップ設計データ４３０は、外部プロバイダ３４０から受信される秘密データ４４０に基づいて一意的データジェネレータ３３０によって生成されてよい。代わりに、秘密データは一意的データジェネレータ３３０の中で生成されてよい。秘密データ４４０は、一意的データジェネレータ３３０によって暗号化され、復号可能であってよい。秘密データ４４０は秘密鍵及び／又は秘密ＩＤを含んでよい。
[00150] 一意的データジェネレータ３３０はブラックボックスデバイスとして実現されてよい。一意的チップ設計データ４３０はバックボックスデバイスによって生成されてよい。ブラックボックスデバイスはマスクレスリソグラフィー露光システムにとって外部のソースであってよく、好ましくは製造工場の製造部分の中に位置する。ブラックボックスは、例えばＩＰブロックの所有者若しくは製造されたチップの所有者、又は鍵管理インフラ所有者等のサードパーティによって所有されてよい。有利なことに、ブラックボックスはリソグラフィー機械の運用に近い製造工場の中に設置することができ、それによって一意的チップ設計データの公開を最小限に抑える。これは、チップを個別的に取り扱うためのブラックボックスが通常製造工場の外部に設置され、作成された後のチップを個別的に取り扱うために使用される既知のチップ製造解決策とは対照的である。
[00151] ブラックボックスデバイスは、一意的チップ設計データ４３０の作成で協調するＩＤ／鍵マネージャ及び一意的データジェネレータ３３０を含んでよい。ＩＤ／鍵マネージャは製造データベースから製品ＩＤ／シリアルナンバー情報を、及びおそらくマスクレスリソグラフィー露光システムの外部に位置する鍵管理サービスからＩＤ／鍵の対のバッチを受信してよい。製品ＩＤ／シリアルナンバー情報及びＩＤ／鍵の対のバッチは、一意的チップ設計データ４３０の生成を制御するために使用されてよい。さらに、製品ＩＤ／シリアルナンバー情報は、チップを作成された後にそのＩＤ／シリアルナンバーと照合できるようにするために作成プロセスを通してチップを追跡するために使用されてよい。代わりに又はさらに、製品ＩＤ／シリアルナンバー情報は、図示されていないが、本質的に既知のプロセスによってチップの中又はチップの上にＩＤ／シリアルナンバーを含むために使用されてよい。
[00152] 図６は、本発明の例示的な実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの同一部分はフォトリソグラフィーを使用し、作成されてよく、チップの一意的部分は荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。また、荷電粒子マルチビームレットリソグラフィーの電子ビーム露光方法はマッパー露光又はｅ－ビームとも呼ばれてもよい。
[00153] 図６のプロセスの始まりで、ウェハは５つの層、つまり下部金属層２０１、絶縁層２０２（例えばＳｉＯ２）、及び上部レジスト層２０５（例えばＫｒＦレジスト）を含んでよい。
[00154] 同一部分（例えば、共通部分１０１）の作成の場合、最上層２０５は例えばＫｒＦレーザーを使用し、現像ステップが後に続くマスク露光を受けてよく、マスクによって画定された構造はレジスト層２０５から除去される。エッチング及び剥離のステップで、これらの構造は絶縁層２０２の中にエッチングされてよく、レジストは除去される。
[00155] 次に、導電層はエッチングされ、剥離された絶縁層の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ－Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは底部金属層、並びにマスク露光によって画定されるような絶縁材料及び導電材料を含む層を有する。
[00156] 次に、一意的部分（例えば、個別的に取り扱われる領域１０２）の作成の場合、ウェハは、フォトリソグラフィー段階からのエッチングされた部分を含む絶縁層２０２を覆う、下層２０３及び２０４（例えば、ＳＯＣ＋ＳｉＡＲＣ ＨＭ）並びにｅ－ビームレジスト層２０６を受け取ってよい。最上層２０６は現像ステップが後に続くｅ－ビーム露光を受けてよく、ｅ－ビームによって画定された構造はレジスト層２０６から除去されてよい。エッチング及び剥離ステップで、これらの構造はＳＯＣ下層２０４及びＳｉＡＲＣ下層２０３の中にエッチングされてよく、レジストは除去されてよい。次に、下層２０３、２０４で作成される構造は絶縁層２０２の中にエッチングされてよく、下層２０３、２０４は剥離されてよい。
[00157] 次に、導電層２０７はエッチングされ、剥離された絶縁層の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ－Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは底部金属層、並びにマスク露光及びｅ－ビームによって画定されるような絶縁材料及び導電材料を含む層を有する。
[00158] 図６の実施形態では、２つのＣＭＰステップが必要とされてよい。ＣＭＰステップによって引き起こされるディシング効果及び二重浸食効果は導電材料を含む絶縁層の厚さに影響を及ぼすことがある。これはチップのアナログ性能及び無線周波数性能にマイナスの影響を与えることがある。図７は一意的チップを作成するための改善されたプロセスを示し、単一のＣＭＰステップだけ必要とされることがある。
[00159] 図７は、本発明の別の例示的な実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの同一部分（例えば、共通部分１０１）はフォトリソグラフィーを使用し、作成されてよく、チップの一意的部分（例えば、個別に扱われる領域１０２）は荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。
[00160] 図７のプロセスの始めで、ウェハは５つの層、つまり底部金属層２０１、絶縁層２０２（例えばＳｉＯ２）、下層２０３及び２０４（例えば、ＳＯＣ＋ＳｉＡＲＣ ＨＭ）、並びに上部レジスト層２０５（例えばＫｒＦレジスト）を含んでよい。有利なことに、下層２０３及び２０４は、フォトリソグラフィーと荷電粒子マルチビームレットリソグラフィー段階の両方に使用され、それによって以下にさらに説明されるように、フォトリソグラフィー段階でのＣＭＰステップの必要性を排除してよい。
[00161] 同一部分の作成の場合、最上層２０５は例えばＫｒＦレーザーを使用し、現像ステップが後に続くマスク露光を受けてよく、マスクによって画定される構造はレジスト層２０５から除去されてよい。エッチング及び剥離ステップで、これらの構造はＳＯＣ下層２０４の中にエッチングされてよく、レジストは除去される。
[00162] 次に、一意的部分の作成の場合、ウェハは、フォトリソグラフィー段階からのエッチングされた部分を含むＳＯＣ下層２０４を覆う、ｅ－ビームレジスト層２０６を受け取ってよい。最上層２０６は、現像ステップが後に続くｅ－ビーム露光を受けてよく、ｅ－ビームによって定められた構造はレジスト層２０６から除去されてよい。エッチング及び剥離ステップでは、これらの構造はＳＯＣ下層２０４の中にエッチングされてよく、レジストは除去される。次に、フォトリソグラフィー段階と荷電粒子マルチビームレットリソグラフィー段階の両方でＳＯＣ下層２０４で作成される構造は、ＳｉＡＲＣ下層２０３の中に及び次に絶縁層２０２の中にエッチングされてよく、下層２０３、２０４は剥離されてよい。
[00163] 次に、導電層２０７はチップの同一部分と一意的部分の両方のためにエッチングされ、剥離された絶縁層の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ－Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは底部金属層、並びにマスク露光及びｅ－ビームによって画定されるような絶縁材料及び導電材料を含む層を有する。
[00164] 図８は、本発明の別の例示的な実施形態に従って一意的チップを作成するプロセスを示す。本実施形態では、チップの同一部分（例えば共通部分１０１）及びチップの一意的部分（例えば、個別的に取り扱われる領域１０２）の両方は、荷電粒子マルチビームレットリソグラフィーを使用し、作成されてよい。
[00165] 図８のプロセスの始めで、ウェハは５つの層、つまり底部金属層２０１、絶縁層２０２（例えばＳｉＯ２）、下層２０３及び２０４（例えばＳＯＣ＋ＳｉＡＲＣ ＨＭ）、並びに上部ｅ－ビームレジスト層２０６（例えばＫｒＦレジスト）を含んでよい。
[00166] 最上層２０６は現像ステップが後に続くｅ－ビーム露光を受けてよく、ｅ－ビームによって画定される構造はレジスト層２０６から除去されてよい。エッチング及び剥離ステップで、これらの構造はＳＯＣ下層２０４及びＳｉＡＲＣ下層２０３の中にエッチングされてよく、レジストは除去されてよい。以後、構造は絶縁層２０２の中にエッチングされてよく、下層２０３、２０４は剥離される。
[00167] 次に、導電層２０７はチップの同一部分と一意的部分の両方のためにエッチングされ、剥離された絶縁層の上に適用されてよい。例えば、タングステンとの化学蒸着（ＣＶＤ－Ｗ）が使用されてよい。化学機械平坦化（ＣＭＰ）は余分な導電材料を除去してよく、その結果ウェハは底部金属層、及びｅ－ビームによって画定されるような絶縁材料及び導電材料を含む層を有する。
[00168] 図６及び図７の実施形態では、チップの一意的部分は、図４Ａ～図５と併せて説明されるように、共通チップ設計部分及び一意的チップ設計部分を含むパターンデータに基づいて生成されてよい。共通チップ設計部分のサイズは、フォトリソグラフィーを使用し、作成されるチップの同一部分のサイズに依存することがある。同一部分の大きい部分がフォトリソグラフィーによって覆われるとき、パターンデータの共通チップ設計部分は小さいことがある。チップの一意的部分が一意的特徴しか有さない又はおもに一意的特徴を有する場合、パターンデータが一意的チップ設計部分しか含まないことが考えられる。
[00169] 図８の実施形態では、パターンデータは図４Ａ～図５と併せて説明されるように、チップの同一部分を作成するために使用される共通チップ設計部分、及びチップの一意的部分を作成するために使用される一意的チップ設計部分を含んでよい。
[00170] 図９は、本発明の例示的実施形態に従って非共通チップ設計データを生成するため、及びパターンデータを生成するためのコンピュータによって実装される方法を示す。
[00171] 非共通チップ設計データ４３０は、生成ステップ４００２で秘密データ４４０から生成されてよい。非共通チップ設計データ４３０は、製造されるチップに関係する製品識別情報又はシリアルナンバー情報４５０、及び識別／鍵の対のバッチ４５１の制御下で生成４００１されてよい。非共通チップ設計データは、例えば非共通チップ設計データをプロセスジョブの中に含めることによってさらに処理４００２されてよい。
[00172] パターンデータ２００９は、非共通チップ設計データ４３０を共通チップ設計データ２００７の中に挿入４００４することによって、非共通チップ設計データ４３０及び共通チップ設計データ２００７から生成されてよい。共通チップ設計データ２００７は、例えばベクトルベースのフォーマットからビットマップベースのフォーマットにデータをラスタ化することによって処理４００３されてよい。パターンデータ２００９は、例えばパターンデータをブランカーデータフォーマットにラスタ化することによって処理４００５されてよい。
[00173] 本発明の１つ又は複数の実施形態は、コンピュータシステムとの使用のためのコンピュータプログラム製品として実装され得る。プログラム製品のプログラム（複数可）は、（本明細書で説明される方法を含む）実施形態の機能を定義してよく、様々なコンピュータ可読記憶媒体上に含まれることができる。コンピュータ可読記憶媒体は、非一時的記憶媒体であってよい。例示的なコンピュータ可読記憶媒体は、（ｉ）情報が永続的に記憶されてよい書込み不可記憶媒体（例えば、ＣＤ－ＲＯＭドライブ、ＲＯＭチップ、又は任意のタイプのソリッドステート不揮発性半導体メモリによって読取り可能なＣＤ－ＲＯＭディスク等のコンピュータ内の読取り専用メモリデバイス）、及び（ｉｉ）変更可能な情報が記憶されてよい書込み可能記憶媒体（例えば、ハードディスクドライブ又は任意のタイプのソリッドステートランダムアクセス半導体メモリ、フラッシュメモリ）を含むが、それらに限定されない。

Claims (32)

  1. マスクレスパターンライター（１）を備えるマスクレスリソグラフィー露光システム（３０１Ａ－３０１Ｄ）を使用し、電子デバイスを作成する方法であって、
    前記方法は、前記マスクレスパターンライターにパターンデータをストリーム配信する前に、共通チップ設計データを備える前記パターンデータの中に一意的チップ設計データ又は一意的チップ設計データに関係する情報を導入することを含む
    方法。
  2. 前記マスクレスリソグラフィー露光システムはデータ処理システムをさらに備え、
    前記パターンライターは前記データ処理システムによって制御され、
    前記データ処理システムは、前記電子デバイスが達成されるターゲットに転写されるパターンに関係するソフトウェアデータによって供給されるように適応され、
    前記データ処理システムによる前記パターンライターへの前記パターン化データの提供が、前記露光システムに供給される前記パターンデータに基づいて実現され、
    前記方法が、
    前記データ処理システムの第１のデータエントリ時に、特にターゲットごとにパターンデータを処理することに関係するデータ処理システムのインスタンスで電子デバイスが前記ターゲットで達成されるために前記パターンデータの共通部分を供給することと、
    特に前記ターゲットの部分ごとにパターンデータを処理できる、前記第１のデータエントリに対して前記データ処理システムの前記データ流れの下流の前記データ処理システムのインスタンスで前記データ処理システムの第２のデータエントリで一意的パターンデータ又は情報を供給することと
    を含む、請求項１に記載の方法。
  3. ウェハ（２４）を処理する方法であって、前記ウェハの製造時、前記ウェハの第１の部分が前記ウェハ（２４）上に作成される他のチップに同一であるチップ（１００）の同一部分（１０１）を作成するために露光され、前記ウェハの第２の部分が前記ウェハ（２４）上に作成される他のチップとは異なる前記チップ（１００）の一意的部分（１０２）を作成するために露光される、方法。
  4. 前記ウェハの前記第２の部分が、他のチップと再利用可能である共通チップ設計部分、及び前記チップ（１００）に対して一意的である一意的チップ設計部分を備えるパターンデータを使用し、制御されるビームレットを使用し、露光される、請求項３に記載の方法。
  5. 前記ウェハの前記第１の部分及び前記第２の部分が、電子ビーム露光を使用し、露光される、請求項３に記載の方法。
  6. マスクレスパターンライター（１）を備えるマスクレスリソグラフィー露光システムであって、
    前記マスクレスリソグラフィー露光システムは、パターンデータに従ってターゲットの表面にパターンを露光するように構成され、
    前記パターンデータは共通チップ設計データを備え、前記共通チップ設計データは複数のチップに適用可能なチップレイアウト設計を記述し、
    前記マスクレスリソグラフィー露光システムは、前記マスクレスパターンライターにパターンデータをストリーム配信する前に、前記パターンデータの中に一意的チップ設計データを挿入するように構成される
    マスクレスリソグラフィー露光システム。
  7. 前記共通チップ設計データを備える前記パターンデータを生成するために使用されるベクトルベースの入力設計ファイルを事前に処理するように構成されたパターンデータ処理システム（３１８）、及び前記共通チップ設計データを備える前記パターンデータを受信し、前記パターンデータの中に前記一意的チップ設計データを挿入するように構成されるパターンストリーマ（３１９）を備える、請求項６に記載のマスクレスリソグラフィー露光システム。
  8. リソグラフィーサブシステム（３１６）に前記共通チップ設計データを備える前記パターンデータをストリーム配信するように構成されたパターンストリーマ（３１９）を備え、前記リソグラフィーサブシステム（３１６）が前記パターンデータの中に前記一意的チップ設計データを挿入するように構成される、請求項６に記載のマスクレスリソグラフィー露光システム。
  9. 秘密データ（４４０）に基づいて、前記一意的チップ設計データ（４３０）を生成するための一意的データジェネレータ（３３０）をさらに備える、請求項６乃至８のいずれか一項に記載のマスクレスリソグラフィー露光システム。
  10. 前記一意的データジェネレータ（３３０）が暗号化されたフォーマットで外部プロバイダ（３４０）から前記秘密データ（４４０）を受信するように構成される、請求項９に記載のマスクレスリソグラフィー露光システム。
  11. 前記共通チップ設計データが複数のチップに適用可能なチップレイアウト設計の少なくとも一部分を記述し、前記共通チップ設計データが、前記チップレイアウトの少なくとも１つの層について、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含む、請求項６乃至１０のいずれか一項に記載のマスクレスリソグラフィー露光システム。
  12. 前記一意的チップ設計データが前記複数のチップの内の単一のチップに適用可能なチップレイアウト設計の少なくとも一部分を記述し、前記一意的チップ設計データが、前記チップレイアウトの少なくとも１つの層について、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含む、請求項１１に記載のマスクレスリソグラフィー露光システム。
  13. 前記一意的チップ設計データが、前記チップレイアウトの唯一の層について、複数の電気回路要素及び電気回路要素間の複数の接続の内の少なくとも１つを記述する設計データを含む、請求項１２に記載のマスクレスリソグラフィー露光システム。
  14. 前記一意的チップ設計データが、前記チップレイアウトの２つ以上の層の間の接続を介して記述する設計データを含む、請求項１２乃至１３のいずれか一項に記載のマスクレスリソグラフィー露光システム。
  15. 前記一意的チップ設計データが、前記チップレイアウトの電気回路要素のアクティブ領域を記述する設計データを含む、請求項１２乃至１４のいずれか一項に記載のマスクレスリソグラフィー露光システム。
  16. ウェハを処理する方法を実行するように構成されたリソグラフィーシステムであって、前記ウェハの製造時、前記ウェハの第１の部分が、前記ウェハ上に作成される他のチップに同一であるチップの同一部分を作成するために露光され、前記ウェハの第２の部分が前記ウェハ上に作成される他のチップとは異なる前記チップの一意的部分を作成するために露光される、リソグラフィーシステム。
  17. マスクレスパターンライターを備えるマスクレスリソグラフィー露光システムを使用し、作成される電子デバイス（１００）であって、
    前記マスクレスリソグラフィー露光システムがパターンデータに従ってターゲットの表面にパターンを露光するように構成され、
    前記パターンデータが共通チップ設計データを備え、前記共通チップ設計データが複数のチップに適用可能なチップレイアウト設計を記述し、
    前記マスクレスリソグラフィー露光システムが、前記マスクレスパターンライターにパターンデータをストリーム配信する前に、前記パターンデータの中に一意的チップ設計データを挿入するように構成される
    電子デバイス。
  18. 前記電子デバイスが、任意の他の作成された半導体チップとは異なる真に一意的半導体チップである、請求項１７に従って作成される電子デバイス。
  19. 半導体チップの集合の要素である電子デバイス（１００）であって、
    前記集合の前記半導体チップのすべてに対して同じである共通設計レイアウト部分と、
    前記集合の前記半導体チップの部分集合だけに同じであり、前記集合の前記半導体チップの他の半導体チップに対して異なる非共通設計レイアウト部分と
    を備え、
    前記非共通設計レイアウト部分が、前記非共通設計レイアウト部分の作成中にマスクレスリソグラフィー露光システムに提供される秘密データに基づいて前記マスクレスリソグラフィー露光システムを使用し、作成される
    電子デバイス。
  20. 半導体チップの集合の要素である電子デバイス（１００）であって、前記半導体チップが、
    前記集合の前記半導体チップのすべてに対して同じである共通設計レイアウト部分と、
    前記集合の前記半導体チップの部分集合に対してだけ同じである非共通設計レイアウト部分と
    を備える前記半導体チップの３つ以上の層に形成される共通設計レイアウト部分及び非共通設計レイアウト部分を備え、
    前記非共通設計レイアウト部分が、前記第１の層の上方に前記層の第２の層を有し、前記第１の層の下方に前記層の第３の層を有する前記層の内の少なくとも第１の層に形成される
    電子デバイス。
  21. 半導体チップの集合の要素である電子デバイス（１００）であって、前記半導体チップが、
    前記集合の前記半導体チップのすべてに対して同じである共通設計レイアウト部分と、
    前記集合の前記半導体チップの部分集合に対してだけ同じである非共通設計レイアウト部分と
    を備える前記半導体チップの複数の層に形成される共通設計レイアウト部分及び非共通設計レイアウト部分を備え、
    前記非共通設計レイアウト部分が、前記複数の層の金属層の間の接続、金属層と前記複数の層の接触層のゲートとの間の接続、前記複数の層のローカル相互接続層の接続、及び前記複数の層の内の１つのトランジスタ又はダイオードのＰ－ドープアクティブ領域又はＮ－ドープアクティブ領域の内の少なくとも１つを含む
    電子デバイス。
  22. 前記共通設計レイアウト部分及び前記非共通設計レイアウト部分が電子回路を形成するために相互接続される、請求項２０又は２１に記載の電子デバイス。
  23. 前記電子デバイスがチャレンジを受け取るための少なくとも１つの入力端子、及びレスポンスを出力するための少なくとも１つの出力端子を備え、前記電子回路が、前記少なくとも１つの入力端子及び前記少なくとも１つの出力端子に接続されたチャレンジ－レスポンス回路を形成し、
    前記チャレンジ－レスポンス回路が前記少なくとも１つの入力端子に適用されるチャレンジに基づいて前記少なくとも１つの出力端子でレスポンスを生成するために適応され、前記チャレンジ及び前記レスポンスが所定の関係性を有する
    請求項２２に記載の電子デバイス。
  24. パターンデータを生成するためのコンピュータによって実装される方法であって、
    前記パターンデータが、マスクレスパターンライター（１）を備えるマスクレスリソグラフィー露光システム（３０１Ａ－３０１Ｄ）を使用し、前記パターンデータの制御下で作成される１つ又は複数の電子デバイス（１００）の内の少なくとも一部を表し、
    前記方法が、前記マスクレスパターンライターに前記パターンデータをストリーム配信する前に、前記パターンデータを入手するために共通チップ設計データの中に非共通チップ設計データ又は非共通チップ設計データに関係する情報を挿入することを含む
    方法。
  25. 前記共通チップ設計データが、前記パターンデータの制御下で前記マスクレスパターンライターを使用し、ウェハ（２４）上に作成される電子デバイス（１００）の共通設計レイアウト部分（１０１）を定義し、前記共通設計レイアウト部分が前記ウェハ上に作成される他の電子デバイスに同一であり、
    及び前記非共通チップ設計データが前記パターンデータの制御下で前記マスクレスパターンライターを使用し、前記ウェハ上に作成される前記電子デバイス（１００）の非共通設計レイアウト部分（１０２）を定義し、前記非共通設計レイアウト部分が前記ウェハ上に作成される他のチップとは異なる
    請求項２４に記載の方法。
  26. 前記共通設計レイアウト部分が電子デバイスの集合のすべての電子デバイスに対して同じであり、
    及び前記非共通設計レイアウト部分が前記集合の前記電子デバイスの部分集合に対してだけ同じであり、前記集合の前記電子デバイスの他の電子デバイスに対しては異なる
    請求項２４又は２５に記載の方法。
  27. パターンデータを生成するためのコンピュータによって実装される方法を実行するように構成されたプロセッサを備えるデータ処理システムであって、
    前記パターンデータがマスクレスパターンライターを備えるマスクレスリソグラフィー露光システムを使用し、前記パターンデータの制御下で作成される１つ又は複数の電子デバイスの少なくとも一部を表し、
    前記方法が、前記マスクレスパターンライターに前記パターンデータをストリーム配信する前に、前記パターンデータを入手するために共通チップ設計データの中に非共通チップ設計データ又は非共通チップ設計データに関係する情報を挿入することを含む
    データ処理システム。
  28. 非共通チップ設計データを生成するためのコンピュータによって実装される方法であって、
    外部プロバイダから秘密データを受信することと、
    前記秘密データに基づいて前記非共通チップ設計データを生成することであって、前記非共通チップ設計データがマスクレスパターンライターを使用し、ウェハ上に作成される電子デバイス（１００）の非共通設計レイアウト部分（１０２）を定義し、前記非共通設計レイアウト部分が前記ウェハ上に作成される他のチップとは異なる、前記非共通チップ設計データを生成することと
    を含む、方法。
  29. 製造データベースから製造されるチップに関係する製品識別情報又はシリアルナンバー情報を受信することと、
    鍵管理サービスから識別／鍵の対のバッチを受信することと、
    前記受信された製品識別情報又はシリアルナンバー情報、及び前記受信された識別／鍵の対を使用し、前記非共通チップ設計データの前記生成を制御することと
    をさらに含む、請求項２８に記載の方法。
  30. 非共通チップ設計データを生成するためのコンピュータによって実装される方法を実行するように構成されたプロセッサを備えるデータ処理システムであって、前記方法が、
    外部プロバイダから秘密データを受信することと、
    前記秘密データに基づいて前記非共通チップ設計データを生成することであって、前記非共通チップ設計データがマスクレスパターンライターを使用し、ウェハ上に作成される電子デバイスの非共通設計レイアウト部分を定義し、前記非共通設計レイアウト部分が前記ウェハ上に作成される他のチップとは異なる、前記非共通チップ設計データを生成することと
    を含む、データ処理システム。
  31. コンピュータプログラム製品がコンピュータによって実行されるときに、前記コンピュータに非共通チップ設計データを生成するためのコンピュータによって実装される方法を実行させる命令を備える、コンピュータ可読非一時的記憶媒体に実装される前記コンピュータプログラム製品であって、前記方法が、
    外部プロバイダから秘密データを受信することと、
    前記秘密データに基づいて前記非共通チップ設計データを生成することであって、前記非共通チップ設計データがマスクレスパターンライターを使用し、ウェハ上に作成される電子デバイスの非共通設計レイアウト部分を定義し、前記非共通設計レイアウト部分が前記ウェハ上に作成される他のチップとは異なる、前記非共通チップ設計データを生成することと
    を含む、コンピュータプログラム製品。
  32. コンピュータによって実行されるときに、前記コンピュータに非共通チップ設計データを生成するためのコンピュータによって実装される方法を実行させる命令を備えるコンピュータ可読非一時的記憶媒体であって、前記方法が、
    外部プロバイダから秘密データを受信することと、
    前記秘密データに基づいて前記非共通チップ設計データを生成することであって、前記非共通チップ設計データがマスクレスパターンライターを使用し、ウェハ上に作成される電子デバイスの非共通設計レイアウト部分を定義し、前記非共通設計レイアウト部分が前記ウェハ上に作成される他のチップとは異なる、前記非共通チップ設計データを生成することと
    を含む、コンピュータ可読非一時的記憶媒体。
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