JP3730500B2 - パターンデータ形成装置、パターンデータ形成方法、電子部品の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パターンデータ形成装置、パターンデータ形成方法、このパターンデータ形成方法を用いた電子部品の製造方法に関わり、特に、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する分割露光技術に関する。
【0002】
【従来の技術】
近年、スケーリング則に従って半導体素子寸法の微細化が進んでおり、今や0.1μm以下のパターン形成が必要となってきている。このような微細なパターンの寸法は、現在、主に用いられている光露光の解像度を超えており、より解像性が高い電子ビーム露光によるパターン形成が有望であると言われている。
【0003】
電子ビーム露光において、LSIパターンは電子ビーム強度の均一性が保たれる数μm程度の大きさの図形に分割される。そして、この図形の範囲を1ショット領域として、個々のショット領域の位置を各種の電子ビーム偏向手段により決定してショット露光を繰り返し行い、このショット露光をつなぎ合わせることでパターン全体を露光している。LSIパターン中の1つの素子や配線の寸法が1ショット以上の大きさがある場合、素子または配線は複数のショットに分割されて露光される。図14(a)は、電子ビーム露光されるゲート電極パターン51の一例を示す。ゲート電極パターン51は、複数のショットに分割されて露光される。図14(b)は、複数のショットに分割されたゲート電極パターン51を示す。図14(b)に示すように、ゲート電極パターン51は、複数のショットパターン52に分割される。なお、図14(b)に示すショットパターン52の位置は、パターンデータ(設計データ)上での位置であるため、ショットパターン52間の接続誤差は無い。
【0004】
【発明が解決しようとする課題】
ショット分割して露光する場合、素子または配線の露光パターンが設計通りに形成されるか否かは、個々のショット領域の位置合わせ精度に大きく依存することになる。即ち、位置合わせ精度が悪いと隣接するショット同士がショットの接続部分で重なってしまったり、逆に離れてしまったりする。図14(c)は、実際のショットパターン52の配置位置を示す図である。実際にショットパターン52を分割露光すると、パターンデータ上で図14(b)に示した配置を有するショットパターン52には、その接続部分においてショットの位置決定精度内で生じる接続誤差が現れてしまう。図14(d)は、電子ビーム露光されたゲート電極の転写パターンを示す。図14(d)に示すように、図14(c)に示したショットパターン52間の接続誤差により、図14(a)に示す所望のゲート電極パターンを転写することができなくなる。隣接するショットパターン52が重なってしまった場合にはショット領域の接続部分が太くなり、隣接するショットパターン52が離れてしまった場合にはショット領域の接続部分が細くなる。ショット領域の接続部分での太りがMOSFETのゲート電極パターンに生じた場合には駆動力が低下し、ショット領域の接続部分での細りが生じた場合にはオフリーク電流が増大する。また、ショット領域の接続部分でのパターン切れが生じた場合にはオフリーク電流増大と駆動力低下の両方が生じ、LSIの性能劣化や歩留り低下につながる。図15は、ゲート電極の転写パターンにパターン切れが有る場合とパターン切れが無い(正常なパターンである)場合において、MOSFETのゲート電圧とドレイン電流との関係を示すグラフである。正常なパターンの場合、ゲート電圧がゼロ周辺でドレイン電流に急激な変化があるものの、パターン切れが有る場合、ドレイン電流はゲート電圧に無関係にほぼ一定の値を取る。つまり、パターン切れによりMOSFETのオフリーク電流が増加し、スイッチング性能が低下することが分かる。
【0005】
上記の問題を解決するためには、ショット領域の位置合わせ精度を高めることが本質であるが、電子ビーム露光装置の位置合わせ精度の向上には限界があるため、パターン側の工夫を行うことが今までに試みられている。例えば、先に例にあげたMOSFETのゲート電極パターンの場合には、ショット領域の接続誤差によるパターン変動が生じても素子特性にほとんど影響しない、素子分離領域にショット領域の接続部を持ってくるという考え方が、特開平10-223508号広報、特開平9−293667号広報において示されている。
【0006】
DRAMなどメモリデバイスのセルトランジスタのように、素子寸法が一定で且つパターンが規則的に配置されているレイアウトパターンを有するLSIにおいて、このような方法を用いることは容易であり且つ有効に機能する。しかし、ロジックLSIやアナログLSIのように元々の素子寸法が種々存在し、不規則に配置されているレイアウトパターンにおいて、ショット接続部を必ずフィールド上になるように電子ビーム露光用のパターンデータを形成するのは難しい。
【0007】
また、特開平2−71509号広報において、ショット領域の端部に微細な突出部があるような形状を1ショット領域の形状とし、このような形状のショット領域の突出部が二重露光されるように意図的に重ねてショット露光することにより、断線や極端な太りを回避する方法が提案されている。しかしながら、この方法では、特殊な形状のショット露光となるため、特殊なアパーチャーやステンシルマスクが必要となり、ロジックLSIやアナログLSIのように種々のパターンが存在するLSIでは実現性が小さい。
【0008】
本発明はこの様な従来技術の問題点を解決するために成されたものであり、その目的は、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い電子部品を製造するパターンデータ形成装置、及びパターンデータ形成方法を提供することである。
【0009】
本発明の他の目的は、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑えた歩留りの高い電子部品の製造方法を提供することである。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の特徴は、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置であって、回路パターンからレイアウトパターンを形成するパターンデータ形成部と、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンをレイアウトパターンから検出するパターンデータ検証部とを少なくとも有するパターンデータ形成装置であることである。
【0011】
本発明の第1の特徴によれば、小領域間の接続誤差が電子部品の特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンをレイアウトパターンから検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。
【0012】
本発明の第1の特徴において、パターンデータ形成装置は、パターンデータ検証部により検出されたパターンと、パターンが跨って配置されている境界線とを表示する違反箇所表示部を更に有することが望ましい。パターンデータ検証部により検出されたパターン箇所及び境界線を容易に認識することができ、迅速なパターン補正を操作者に促すことができる。
【0013】
また、パターンデータ形成装置は、パターンデータ検証部により検出されたパターンと、パターンが跨って配置されている境界線との交差部分に接続データを追加する手段を更に有することが望ましい。小領域間の境界線で発生するパターン切れ、或いはパターン細りなどのパターン異常を回避することができる。
【0014】
本発明の第2の特徴は、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
(1)回路パターンからレイアウトパターンを作製する第1ステップと、
(2)隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンをレイアウトパターンから検出する第2ステップと
を少なくとも有するパターンデータ形成方法であることである。
【0015】
本発明の第2の特徴によれば、第1の特徴と同様に、小領域間の接続誤差が電子部品の特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンを検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。
【0016】
本発明の第2の特徴において、パターンデータ形成方法は、第2のステップにおいて検出されたパターンと、このパターンが跨って配置されている境界線とを表示する第3ステップを更に有することが望ましい。第2のステップにおいて検出されたパターン箇所及び境界線を容易に認識することができ、迅速なパターン補正を操作者に促すことができる。
【0017】
また、パターンデータ形成方法は、第2のステップにおいて検出されたパターンと、このパターンが跨って配置されている境界線との交差部分に接続データを追加する第4のステップを更に有することが望ましい。小領域間の境界線で発生するパターン切れ或いはパターン細りなどのパターン異常を回避することができる。
【0018】
本発明の第3の特徴は、電子部品のレイアウトパターンを単位領域及びN種類の小領域に区切り、この小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
(1)単位領域を0番目の領域とし、N種類の小領域のうち、小領域の大きさが小さい方から数えてi番目の種類の領域(以後、「i階層領域」という)について、このi階層領域間の接続誤差をLa,iとし、Lth,i=k・La,i(kは任意の係数)となるしきい寸法Lth,iを定める第1ステップと、
(2)(i−1)階層領域間の境界線に跨って配置される各パターンのパターン寸法Lを調べ、このパターン寸法LがLth,i以下のパターンが存在する(i−1)階層領域同士を1つのグループとしてまとめる第2ステップと、
(3)i階層領域に対して任意に設定したi階層領域の最大サイズに含まれるグループ同士をまとめて、i階層領域として定義する第3ステップと
を有するパターンデータ形成方法であることである。
【0019】
本発明の第3の特徴によれば、i階層領域の取り方を定義することで、電子部品のレイアウトパターンを配置変更することなく、i階層領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの低下を抑制することができる。また、i階層領域を定義する第3のステップにおいて、特性不良につながらない程度に大きなパターン寸法を有するパターンは考慮していないため、歩留りの高い電子部品のパターンデータを効率的に形成することができる。
【0022】
本発明の第5の特徴は、
(1)電子部品のレイアウトパターンを設計する第1ステップと、
(2)隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンをレイアウトパターンの中から検出する第2ステップと、
(3)検出されたパターンと、このパターンが跨って配置されている境界線とを表示する第3ステップと、
(4)検出されたパターンを小領域に跨らないように位置変更することで、レイアウトパターンを補正する第4ステップと、
(5)補正されたレイアウトパターンを複数の小領域に区切り、電子部品が形成される基板上を小領域毎に露光を繰り返し行うことで、レイアウトパターン全体を露光する第5ステップと
を有する電子部品の製造方法であることである。
【0023】
本発明の第5の特徴によれば、小領域間の接続誤差が特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンを検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。従って、製造コストが低く、生産効率の優れた電子部品の製造方法を提供することができる。
【0024】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一或いは類似な部分には同一或いは類似な符号を付している。
【0025】
(小領域分割露光について)
本発明の実施の形態について説明する前に、本発明のパターンデータ形成方法が適用される不規則な種々の異なるパターンからなるロジックLSIパターン構成の一例と、実施の形態において使用する電子ビーム露光装置における小領域の位置合わせ方法の一例を示す。
【0026】
図11は、ロジックLSIのパターン構成の一例を示すレイアウト図である。図11に示すように、ロジックLSIは、規則性がない種々の異なるパターン形状を持つゲート電極45と、ソース/ドレインなどのアクティブ領域46とからなるMOSFETを有している。ゲート電極45は、1つのショット領域に収めることができないため、複数のショット領域に分割して露光される。同様に、アクティブ領域46も複数のショット領域に分割されて露光される。
【0027】
図12は、本発明の実施の形態で用いる電子ビーム露光装置の露光方法、特に、ショット領域の位置合わせの方法について示す図である。電子ビーム露光装置は、露光対象であるウェハを載せた試料ステージの移動と、3つのビーム偏向器によるビーム走査とにより、ショット領域の位置合わせを行う。ビーム偏向器は、主偏向器と副偏向器と副副偏向器とから成る。図12(a)に示すように、半導体チップ全体のレイアウトパターンが形成される領域(レイアウト領域)9は、複数のフレーム領域10に分割されている。フレーム領域10は、ステージの連続移動方向に切った5mm幅のストライプ形状を有し、レイアウト領域9を最も大きく分割する小領域である。レイアウト領域9に含まれる各フレーム領域10への位置合わせは、ステージを移動することにより行われる。また、1つのフレーム領域10は、複数のサブフィールド領域11に分割されている。
【0028】
図12(b)は、1つのフレーム領域10内の一部分を拡大した図である。サブフィールド領域11は、一辺が500μmの正方形状を有する。1つのフレーム領域10に含まれる各サブフィールド領域11への位置合わせは、主偏向器により行われる。また、1つのサブフィールド領域11は、複数のサブサブフィールド領域12に分割されている。
【0029】
図12(c)は、1つのサブフィールド領域11内の一部分を拡大した図である。サブサブフィールド領域12は、一辺が50μmの正方形状を有する。1つのサブフィールド領域11に含まれる各サブサブフィールド領域12への位置合わせは、副偏向器により行われる。また、1つのサブサブフィールド領域12は、複数のショット領域13に分割されている。
【0030】
ショット領域13は、一辺が5μmの正方形状を最大領域サイズとし、電子ビーム露光が行われる単位領域である。1つのサブサブフィールド領域12に含まれる各ショット領域13への位置合わせは、副副偏向器により行われる。
【0031】
このように、電子ビーム露光装置におけるショット領域13の位置合わせは、複数種類の小領域(10、11、12)をそれぞれ異なる位置合わせ手段(ステージ、偏向器)により位置合わせすることで実現される。ここで、これらの位置合わせ手段は、それぞれ固有の位置合わせ精度を有している。従って、複数の小領域(10、11、12)に分割して1つのパターンを露光する場合、小領域間の境界線に跨るパターンには各位置合わせ手段に対応する接続誤差が生じる。
【0032】
隣接するショット領域13の境界線に跨って配置されたパターンは、複数のショット領域13に分割されて露光される。副副偏向器の位置合わせ精度は平均5nmである。従って、このパターンには、ショット領域13間の境界線において平均で5nmの接続誤差が生じる。
【0033】
また、図12(c)に示すように、隣接するサブサブフィールドSSF−AとサブサブフィールドSSF−Bの境界線に跨って配置されたパターンは、複数のショット領域13、及び複数のサブサブフィールド領域12に分割されて露光される。また、副副偏向器と副偏向器の接続誤差の和は平均10nmである。従って、このパターンには、サブサブフィールドSSF−AとサブサブフィールドSSF−Bの境界線において、平均で10nmの接続誤差が生じる。
【0034】
また、図12(b)に示すように、隣接するサブフィールドSF−AとサブフィールドSF−Bの境界線に跨って配置されたパターンは、複数のショット領域13、複数のサブサブフィールド領域12、及び複数のサブフィールド領域11に分割されて露光される。また、副副偏向器と副偏向器と主偏向器の接続誤差の和は平均30nmである。従って、このパターンには、サブフィールドSF−AとサブフィールドSF−Bの境界線において、平均で30nmの接続誤差が生じる。
【0035】
また、図12(a)に示すように、隣接するフレーム領域F−Aとフレーム領域F−Bの境界線に跨って配置されたパターンは、複数のショット領域13、複数のサブサブフィールド領域12、複数のサブフィールド領域11、及び複数のフレーム領域10に分割されて露光される。また、副副偏向器と副偏向器と主偏向器とステージの接続誤差の和は平均60nmである。従って、このパターンには、フレーム領域F−Aとフレーム領域F−Bの境界線において、平均で60nmの接続誤差が生じる。
【0036】
図12(a)乃至(c)に示した電子ビーム露光方法を用いて、最小ゲート長が150nmのMOSFETを有するロジックLSIを作製したところ、歩留りは30%以下であった。不良チップに対して不良解析を実施したところ、フレーム領域10の境界線に跨って配置されたMOSFETの80%以上、サブフィールド領域11の境界線に跨って配置されたMOSFETの30%以上にパターン異常が見られた。
【0037】
図13(a)は、パターンが跨る各小領域の境界線について、オフリーク電流に対する累積確率を示すグラフである。図13(a)において、白丸印は、MOSFETが1つのショット領域13内に形成された場合、つまりパターンのショット分割が無い場合を示す。黒丸印は、MOSFETが1つのサブサブフィールド領域12内で複数のショット領域13に分割された場合を示す。四角印は、MOSFETが複数のサブサブフィールド領域12の境界線に跨って配置され、複数のサブサブフィールド領域12、及び複数のショット領域13に分割された場合を示す。菱形印は、MOSFETが複数のサブフィールド領域11の境界線に跨って配置され、複数のサブフィールド領域11、複数のサブサブフィールド領域12、及び複数のショット領域13に分割された場合を示す。三角印は、MOSFETが複数のフレーム領域10の境界線に跨って配置され、複数のフレーム領域10、複数のサブフィールド領域11、複数のサブサブフィールド領域12、及び複数のショット領域13に分割された場合を示す。図13(a)に示すように、MOSFETが跨って配置される小領域の大きさが大きくなるにつれて、オフリーク電流が大きいMOSFETの割合が増えていくのが分かる。つまり、小領域(12、11、10)の境界線において発生する接続誤差が大きくなるにつれて、MOSFETの電気特性が劣化していくのが分かる。
【0038】
図13(b)は、ショット領域13間の接続誤差を人為的に、0nm、25nm、50nm、75nmに変化させた時のMOSFETのゲート電圧に対するドレイン電流を示すグラフである。MOSFETのゲート長は150nmであり、ゲート電極パターンを複数のショット領域13に分割して形成し、ゲート電極パターンの接続誤差を変化させた。なお、接続誤差が0nmとは、パターンがショット分割されないで露光される場合を示す。図13(b)に示すように、接続誤差が無い場合(丸印)、ゲート電圧がゼロ周辺でドレイン電流に急激に変化するが、パターンの接続誤差が大きくなるにつれ、ドレイン電流はゲート電圧に無関係にほぼ一定の値を取るようになる。つまり、接続誤差が大きくなるにつれてMOSFETのオフリーク電流が大きくなり、スイッチング性能が低下する。図13(a)及び図13(b)から明らかなように、接続誤差がゲート長の30%程度の境界線に跨って配置されたMOSFETは、80%近くの確率で不良が発生し、接続誤差がゲート長の25%程度の境界線に跨って配置されたMOSFETは、10%近くの確率で不良が発生する。それ以下の接続誤差では、不良率はほぼ0%であった。
【0039】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る電子部品(半導体チップ)のパターンデータ形成装置の構成を示すブロック図である。図1に示すように、パターンデータ形成装置は、半導体チップのレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置である。パターンデータ形成装置は、パターンデータベース1と、小領域境界データベース2と、処理制御部3と、違反箇所表示部4と、入出力装置5とを有する。処理制御部3は、パターンデータ形成部47と、パターンデータ読み込み部6と、パターンデータ検証部7と、パターン位置変更部8とを有する。
【0040】
パターンデータベース1には、パターンデータ形成部47により形成されたパターンデータなどのレイアウトパターンに関する情報が格納され、処理制御部3からの命令により随時書き込み及び呼び出しを行うことができる。小領域境界データベース2には、図12に示した電子ビーム露光方法に係る各小領域間の位置合わせ精度、各小領域の境界線のレイアウトなどの小領域間の境界線に関する情報が格納され、処理制御部3からの命令により随時書き込み及び呼び出しを行うことができる。
【0041】
パターンデータ形成部47は、回路パターンからレイアウトパターンを形成する機能を有し、一般的に用いられている自動配置配線ツールなどのレイアウトツール等であっても構わない。パターンデータ読み込み部6は、パターンデータベース1から必要なパターンデータを処理制御部3内に読み込む機能を有する。
【0042】
パターンデータ検証部7は、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンを違反パターンとしてレイアウトパターンの中から検出する。レイアウトパターンは、パターンデータベース1から読み込まれた半導体チップのパターンデータを用いる。また、小領域の境界線のレイアウト及び境界線での接続誤差は、小領域境界データベース2から読み込まれる。
【0043】
パターン位置変更部8は、パターンデータ検証部7により検出された違反パターンが境界線を跨って配置されないように、パターンの位置を変更する機能を有する。
【0044】
違反箇所表示部4は、パターンデータ検証部7により検出された違反パターンと、この違反パターンが跨って配置されている境界線とを表示するモニターである。入出力装置5は、パターンデータ検証部7により検出された違反パターンが境界線を跨って配置されないように、パターンデータ形成装置の操作者がパターン位置変更部8に代わってパターン位置を変更するための端末装置である。
【0045】
図2は、図1に示したパターンデータ形成装置を用いたパターンデータ形成方法を示すフローチャートである。
【0046】
(1)まず、ステップS01において、パターンデータ形成部47により、回路パターンからレイアウトパターンを形成する。レイアウトパターンは、パターンデータとしてパターンデータベース1に格納される。
【0047】
(2)次に、ステップS02において、パターンデータ読み込み部6は、パターンデータベース1からパターンデータを処理制御部3内に読み込む。
【0048】
(3)次に、ステップS03において、小領域境界データベース2から各小領域間の接続誤差及び小領域の境界線のレイアウトを読み出し、パターンデータの検証を行う。具体的には、読み込まれたパターンデータに対して、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Laをk倍したしきい寸法Lth以下のパターン寸法Lを有するパターンを違反パターンとしてレイアウトパターンの中から検出する。なお、ステップS03において違反パターンとして検出されるには、パターン寸法Lが電子ビーム露光装置が露光することができるパターンの最小寸法Lminよりも大きいことが条件とされる。なお、本発明の第1の実施の形態において、LaとLthとの間の係数kは5である。違反パターンの検出条件を条件式にまとめると、次式のようになる。
【0049】
Lmin<L≦Lth
但し、Lth=k・La ,k=5
(4)次に、ステップS04において、レイアウトパターン中の違反パターンの有無を判断する。違反パターンが有る場合(ステップS03においてYes)、ステップS04に進む。違反パターンが無い場合(ステップS03においてNo)、一連のパターンデータの形成作業は終了する。
【0050】
(5)次に、ステップS05において、検出された違反箇所を違反箇所表示部4を用いて表示する。違反箇所とは、検出された違反パターンと違反パターンが存在する小領域の境界線を示す。
【0051】
(6)次に、ステップS06において、パターン位置変更部8は違反パターンの位置を小領域の境界線に跨らないように変更する。なお、ステップS06は、パターン位置変更部8を用いる代わりに、操作者が違反箇所表示部4に表示された違反箇所を見ながら、入出力装置5を用いて手動で位置変更しても構わない。
【0052】
(7)次に、ステップS03に戻り、上記ステップを違反パターンが無くなるまで繰り返し実施する。
【0053】
図3(a)は、図2に示したパターンデータ形成方法において、違反パターンが検出されて位置変更される前のレイアウトパターンを示し、図3(b)は、位置変更された後のレイアウトパターンを示す。ここで、レイアウトパターンは、単位領域であるショット領域13及びN種類の小領域に分割されているものとし、ショット領域を0番目の領域(0階層領域)として、小領域の大きさが小さい方から数えてi番目の小領域をi階層領域とする。従って、図12を参照して説明した電子ビーム露光方法において、レイアウトパターンはショット領域13及び3種類の小領域(10、11、12)に分割され、サブサブフィールド領域12は1階層領域を、サブフィールド領域11は2階層領域を、フレーム領域10は3階層領域をそれぞれ示すものとする。
【0054】
図3(a)に示すように、1つのi階層領域15は、マトリックス状に配置された複数の(i−1)階層領域14により分割されている。レイアウトパターン内に存在するパターンの中で、i階層領域15の境界線に跨って配置されているパターン(17〜20)が、i階層領域15間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンである場合、図1に示したパターン検証部7は、これらのパターン(17〜20)を違反パターンとして検出する。図3(b)に示すように、図1に示したパターン位置変更部8により違反パターン(17〜20)は、i階層領域15の境界線に跨らないように位置変更される。具体的には、違反パターン17は、1つの(i−1)階層領域14だけ左側へ位置変更され、i階層領域15の内部に配置される。違反パターン18は、1つの(i−1)階層領域14だけ下側へ位置変更され、i階層領域15の外部に配置される。違反パターン19は、1つの(i−1)階層領域14だけ上側及び右側へ位置変更され、i階層領域15の内部に配置される。違反パターン20は、1つの(i−1)階層領域14だけ上側へ位置変更され、i階層領域15の外部に配置される。
【0055】
以上説明したように本発明の第1の実施の形態によれば、小領域間の接続誤差が特性不良につながる程度に微細なパターン寸法を有するパターンを、小領域間の境界線を跨がないように配置変更することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンに対しては上記配置変更を行わないため、効率的なパターンデータ形成を行うことができる。
【0056】
なお、本発明の第1の実施の形態においては、半導体チップのパターンを例に取って説明をしたが、本発明はこれに限定されるわけではない。規則性がない種々の異なるパターン形状を持つプリント配線基板等の電子部品において、パターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する場合に第1の実施の形態に係るパターンデータ形成方法を適用することができる。
【0057】
また、本発明の第1の実施の形態においては、電子ビーム露光方法を例に取って説明したが、本発明はこれに限定されるわけではない。電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎にパターン形成することで、レイアウトパターン全体を形成する装置であれば、本発明の第1の実施の形態に係るパターンデータ形成方法を適用することができる。
【0058】
さらに、本発明の第1の実施の形態において、LaとLthとの間の係数kは5であったが、本発明はこれに限られるわけではない。係数kは、小領域間の接続誤差が半導体チップの特性不良につながる程度に微細なパターン寸法を有するパターンを検出するための基準となる数値であり、図13(a)及び図13(b)に示した実験結果などから適宜数値決定することが可能である。
【0059】
(第2の実施の形態)
第1の実施の形態においては、レイアウトパターンがマトリックス状の規則的な小領域に分割されていることを前提にして、LSIの各パターンを小領域の境界線を跨がないように位置変更させることで、小領域間の接続誤差によるパターン異常を回避した。しかし、実際のLSIのレイアウトパターンは、多数のパターンが高密度に配置されている、あるいは複雑な接続関係を有しているなどのレイアウトの制約が大きいため、特定のパターンだけを自由に移動させることが困難な場合がある。第2の実施の形態においては、パターンを移動させる代わりに、小領域の取り方を工夫する方法を示す。
【0060】
図4は、本発明の第2の実施の形態に係るパターンデータ形成方法を示すフローチャート図である。
【0061】
(1)まず、ステップS11において、i階層領域におけるiの初期値として1を代入する。
【0062】
(2)次に、ステップS12において、図1に示した小領域境界データベース2から図4に示すしきい寸法テーブルを読み込む。しきい寸法テーブルは、i=0〜Nの各i階層領域について、i階層領域間の接続誤差La,iと、しきい寸法Lth,iと、i階層領域の最大サイズFiとからなるテーブルである。なお、第2の実施の形態においても、Lth,i=k・La,i、k=5とする。また、i階層領域の最大サイズFiは、電子ビームの強度を均一に保って位置合わせを行うことができるi階層領域の最大範囲を示し、i階層領域に対して任意に設定することができる。従って、第2の実施の形態においては、i階層領域は、最大サイズFiよりも小さい領域に定義される。
【0063】
(3)次に、ステップS13において、パターンデータベース1から、(i−1)階層領域のパターンデータを読み出して、パターン寸法Lがしきい寸法Lth,i以下のパターンが交差する総ての(i−1)階層領域を1つのグループにまとめる。パターンデータ内の総てのパターンについてこのグルーピング作業を行う。
【0064】
(4)次に、ステップS14において、i階層領域の最大サイズFiに含まれている総ての(i−1)階層領域のグループを、1つにまとめてi階層領域として定義する。定義されたi階層領域のデータは、パターンデータベース1に追加される。
【0065】
(5)次に、ステップS15において、i=Nであるか否かを判定する。i=Nである場合(ステップS15においてYes)、一連のパターンデータの形成作業は終了する。i=Nでない場合(ステップS15においてNo)、ステップS16へ進む。
【0066】
(6)次に、ステップS16において、iに1を加えたものを新たにiと定義する。そして、ステップS12へ戻り、上記ステップを繰り返し行う。つまり、1回目のサイクルで、i=1を代入して(ステップS11)、1階層領域を定義する(ステップS14)。2回目のサイクルで、i=2を代入して(ステップS16)、2階層領域を定義する(ステップS14)。そして、最終的にi=Nを代入してN階層領域を定義するまで、繰り返し実施する。
【0067】
図5は、図4示したステップS13の詳細な構成を示すフローチャートである。
【0068】
(1)ステップS12が終了後、まず、ステップS131において、(i−1)階層領域で区切られたパターンデータ21を処理制御部3内に読み込む。このパターンデータ21は、パターンデータと小領域境界データとを重ね合わせて得られるデータである。
【0069】
(2)次に、ステップS132において、(i−1)階層領域の境界線と交差するパターンのパターン寸法Lを求める。
【0070】
(3)次に、ステップS133において、図4に示したしきい寸法テーブルから、i階層のしきい寸法Lth,iを読み出し、パターン寸法LがLth,i以下であるか否かを判定する。パターン寸法LがLth,i以下である場合(ステップS133においてYes)、ステップS134へ進む。パターン寸法LがLth,i未よりも大きい場合(ステップS133においてNo)、ステップS135へ進む。
【0071】
(4)次に、ステップS134において、このパターンと交差する総ての(i−1)階層領域を1つのグループとして登録する。そして、グループ分けされた(i−1)階層領域のパターンデータ22を、パターンデータベース1に格納する。
【0072】
(5)次に、ステップS135において、(i−1)階層領域のレイアウトパターンに含まれる総てのパターンについて上記ステップを実施したか否かを判定する。(i−1)階層領域の総てのパターンに対して実施した場合(ステップS135においてYes)、図4に示したステップS14へ進む。(i−1)階層領域の総てのパターンに対して実施していない場合(ステップS135においてNo)、ステップS131に戻り、上記ステップを実施していないパターンに対して、上記ステップを実施する。
【0073】
図6は、図4及び図5に示した第2の実施の形態に係るパターンデータ形成方法により、i階層領域が定義されたパターンデータを示すレイアウト図である。図6に示すパターンレイアウトは、図3(a)に示すパターンレイアウトと同一である。図6に示すように、マトリックス状に(i−1)階層領域14が配置され、複数のパターンが(i−1)階層領域14の上に配置されている。1つのパターン16が交差する総ての(i−1)階層領域を、(i−1)階層領域のグループ23として太枠で囲み、グルーピングされていることを示した。また、複数の(i−1)階層領域14を含むi階層領域の最大サイズ(Fi)15は、点線で囲まれた領域である。i階層領域の最大サイズ(Fi)15に含まれる総ての(i−1)階層領域のグループ23をまとめて、i階層領域24としている。具体的には、複数あるパターンのうち、パターン(17〜20)は、i階層領域の最大サイズ(Fi)15内に含まれていない。残りのパターンはi階層領域の最大サイズ(Fi)15内に含まれている。パターン(17〜20)を除くパターンが含まれ、且つi階層領域の最大サイズ(Fi)15内に収まる領域を、i階層領域24として定義する。そして、i階層領域24に含まれないパターン(17〜20)は、i階層領域24に隣接する別のi階層領域に含ませる。
【0074】
以上説明したように、本発明の第2の実施の形態によれば、小領域の取り方を定義することで、半導体チップのレイアウトパターンを配置変更することなく、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。
【0075】
なお、本発明の第2の実施の形態においても、半導体チップのパターンを例に取って説明をしたが、これ以外にも、パターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する場合に第2の実施の形態に係るパターンデータ形成方法を適用することができる。
【0076】
また、第1の実施の形態と同様に、電子ビーム露光方法を例に取って説明したが、本発明はこれに限定されるわけではない。電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎にパターン形成することで、レイアウトパターン全体を形成する装置であれば、本発明の第2の実施の形態に係るパターンデータ形成方法を適用することができる。
【0077】
さらに、本発明の第2の実施の形態においても、LaとLthとの間の係数kは5であったが、本発明はこれに限られるわけではない。係数kは、小領域間の接続誤差が半導体チップの特性不良につながる程度に微細なパターン寸法を有するパターンを検出するための基準となる数値であり、図13(a)及び図13(b)に示した実験結果などから適宜数値決定することが可能である。
【0078】
(第1の変形例)
第2の実施の形態では、定義されたi階層領域24に含まれなかったパターン(17〜20)に対する具体的な対処方法が示されていない。第1の変形例では、i階層領域の境界線を定義した場合における境界線に交差するパターンの振り分け方法について説明する。
【0079】
図7(a)及び図7(b)は、第1の変形例に係るパターンデータの振り分け方法を示すレイアウト図である。図7(a)に示すように、ストライプ状の2つのi階層領域26、27が互いの一部分を重ね合わせて配置されている。重ね合わされた領域には、1つの(i−1)階層領域14が配置されている。
【0080】
図7(b)は、図7(a)の点線で囲んだ領域25を拡大したレイアウト図である。複数のパターン(28〜32)が重ね合わされた(i−1)階層領域14に交差して配置されている。また、パターン(28〜32)のパターン寸法Lは、i階層領域の接続誤差Laのk倍以下である。従って、パターン(28〜32)は、i階層領域26、27の境界線に跨って配置されることは許されない。そこで、i階層領域26の境界線に交差しているパターン(28、29)をi階層領域27に含まれるパターンとする。また、i階層領域27の境界線に交差しているパターン(30〜32)をi階層領域26に含まれるパターンとする。そして、i階層領域26とi階層領域27との境界線48を、図7(b)に示すように、重ね合わされた領域14の内部で、各パターン(28〜32)が上記のように各i階層領域(26、27)に振り分けられるように形成する。
【0081】
図8は、図7(a)及び図7(b)に示したパターンデータ振り分け方法により形成されたレイアウトパターン及びi階層領域の形状を示すレイアウト図である。マトリックス状に(i−1)階層領域14が配置され、i階層領域の最大サイズ15には、複数の(i−1)階層領域14が含まれている。また、様々な形状のパターンの内、斜め実線のハッチングを付したパターン34は、しきい寸法Lth(Lth=k・La)より大きいパターン寸法を有している。一方、何もハッチングを付していないパターン33は、しきい寸法Lth(Lth=k・La)以下のパターン寸法を有している。従って、パターン33は、i階層領域間の境界線に跨って配置されることは許されない。
【0082】
そこで、まず、i階層領域の最大サイズ15とこれに隣接するi階層領域の最大サイズとを、1つの(i−1)階層領域14分だけ重なるように配置する。そして、i階層領域の最大サイズ15の外周と交差するパターン33を、隣接するi階層領域に含ませて、斜め点線のハッチングを付したi階層領域24から外す。外されたパターン33は、隣接するi階層領域に含ませる。
【0083】
第1の変形例によれば、小領域の境界線のレイアウトを、小領域の重ねあわされた範囲内で自由に形成することができる。従って、第2の実施の形態と同様に、半導体チップのレイアウトパターンを配置変更することなく、パターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。
【0084】
(第2の変形例)
第2の変形例においては、図1に示した小領域境界データベース2内に格納されている境界線のレイアウトを、有限の幅を持つ境界領域パターンとして、半導体チップのレイアウトパターンに重ね合わせることにより、境界領域と重なるパターンを通常のパターンルールチェッカーを用いて検出する方法について説明する。
【0085】
図9(a)は、i階層領域の境界領域37とパターン35の配置を示すレイアウト図である。図9(a)において、パターン35のパターン寸法Lは、i階層領域のしきい値Lth,i(Lth,i=k・La,i)以下であるため、i階層領域の境界領域37に跨って配置されることは許されない。しかし、i階層領域の境界領域37とパターン35は交差していない。パターンの重なりをチェックする通常のパターンルールチェッカーを用いて両者のパターンを重ね合わせた場合に、i階層領域の境界領域37とパターン35は重ならず、パターン35は違反パターンとして検出されることはない。
【0086】
図9(b)は、図9(a)と同様に、i階層領域の境界領域37とパターン36の配置を示すレイアウト図である。図9(b)において、i階層領域の境界領域37とパターン36は交差している。従って、通常のパターンルールチェッカーを用いて両者のパターンを重ね合わせた場合に、i階層領域の境界領域37とパターン36は重なり、パターン36は違反パターンとして検出される。
【0087】
図9(c)は、i階層領域37の振り分け方法を示す平面図である。図9(a)及び図9(b)に示したパターン35、36は、(i+1)階層領域のしきい寸法Lth, ( i+1 )が、i階層領域のしきい寸法Lth,iよりも大きいため、(i+1)階層領域の境界線に交差することも許されない。そこで、(i+1)階層領域38を、(i+1)階層領域の最大サイズ40の両端から1つのi階層領域の最大サイズを引いた領域として定義する。そして、i階層領域37を(i+1)階層領域38内の任意の場所に配置する。仮に、(i+1)階層領域38内に含まれないi階層領域37があった場合、新たに(i+1)階層領域を隣接して形成して、こちらの領域に振り分ける。この様にして、パターンがi階層領域37及び(i+1)階層領域38の境界線を跨ぐことがないパターン配置を得ることができる。
【0088】
なお、パターンのレイアウトの前に、i階層領域及び(i+1)階層領域の境界線が固定されている場合には、以下のようにして、パターンを接続誤差から回避することができる。図10(a)は、固定されたi階層領域15及び(i+1)階層領域の境界線41の配置を示す。図10(a)に示すように、マトリックス状にi階層領域15が配置され、特定のi階層領域15間に(i+1)階層領域の境界線41が配置されている。
【0089】
図10(b)は、パターン42と有限な幅を有するi階層領域の境界領域37を示す。図10(b)に示すように、パターン42と境界領域37は交差しており、本来パターン42は違反パターンとして検出される。しかし、パターン42のパターン寸法Lがi階層領域のしきい寸法Lth,iより大きいときは、パターン42と境界領域37との交差を許可する。
【0090】
図10(c)は、境界領域37とパターン43の交差部分に接続パターン44を追加した場合を示す。図10(c)に示すように、パターンデータに対してMDPフローを用いて、交差部分に接続データを追加して、再度、電子ビーム露光しても交差部分でのパターンの細り、オープンなどの不良を抑制することができる。なお、この場合、図1に示した処理制御部3は、パターンデータ検証部7により検出されたパターンと、パターンが跨って配置されている境界線との交差部分に接続データを追加する手段を更に有する。
【0091】
第2の変形例によれば、境界線のレイアウトを、有限の幅を持つ境界領域パターンとして、半導体チップのレイアウトパターンに重ね合わせることにより、境界領域と重なるパターンを通常のパターンルールチェッカーを用いて容易に検出することができる。また、小領域の境界線が固定されている場合において、パターンの接続誤差が生じる部分に接続データを追加することで、パターン切れ、或いはパターン細りなどを回避することができる。
【0092】
【発明の効果】
以上説明したように本発明によれば、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い電子部品を製造するパターンデータ形成装置、及びパターンデータ形成方法を提供することができる。
【0093】
また本発明によれば、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑えた歩留りの高い電子部品、及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るパターンデータ形成装置の構成を示すブロック図である。
【図2】図1に示すパターンデータ形成装置を用いたパターン形成方法を示すフローチャートである。
【図3】図3(a)は、図2に示したパターンデータ形成方法により、パターンが補正される前のパターンを示すレイアウト図である。図3(b)は、図2に示したパターンデータ形成方法により、パターンが補正された後のパターンを示すレイアウト図である。
【図4】本発明の第2の実施の形態に係るパターンデータ形成方法を示すフローチャートである。
【図5】図4に示すフローチャートにおけるステップS13の詳細な構成を示すフローチャートである。
【図6】図4及び図5に示したパターンデータ形成方法により形成されたパターン及びi階層領域の配置を示すレイアウト図である。
【図7】図7(a)は、第1の変形例に係り、隣接するi階層領域の境界線を定義した場合における境界線に交差するパターンの振り分け方を説明するレイアウト図である。図7(b)は、図7(a)に示す隣接するi階層領域の重ね合わされた部分の拡大図である。
【図8】図7(a)及び図7(b)に示したパターンデータ形成方法により形成されたレイアウトパターン及びi階層領域の形状を示すレイアウト図である。
【図9】図9(a)は、i階層領域の境界領域とパターンとが交差していない場合を示すレイアウト図である。図9(b)は、i階層領域の境界領域とパターンとが交差している場合を示すレイアウト図である。図9(c)は、図9(a)及び図9(b)に示したi階層領域の振り分け方法を示す平面図である。
【図10】図10(a)は、固定されたi階層領域及び(i+1)階層領域の境界線の配置を示すレイアウト図である。図10(b)は、パターンとi階層領域の境界領域が重なった場合を示すレイアウト図である。図10(c)は、境界領域とパターンの交差部分に接続パターンを追加した場合を示すレイアウト図である。
【図11】本発明のパターンデータ形成方法が適用される不規則な種々の異なるパターンからなるロジックLSIパターン構成の一例を示すレイアウト図である。
【図12】図12(a)は、本発明の実施の形態で用いる電子ビーム露光装置の露光方法においてショット領域の位置合わせ方法について説明するレイアウト図である。図12(b)は、図12(a)に示したフレーム領域の一部分を拡大したレイアウト図である。図12(c)は、図12(b)に示したサブフィールド領域の一部分を拡大したレイアウト図である。
【図13】図13(a)は、パターンが跨る各小領域の境界線について、オフリーク電流に対する累積確率を示すグラフである。図13(b)は、ショット領域の接続誤差を人為的に、0nm、25nm、50nm、75nmに変化させた場合のMOSFETのゲート電圧に対するドレイン電流を示すグラフである。
【図14】図14(a)は、電子ビーム露光されるゲート電極パターンの一例を示すレイアウト図である。図14(b)は、複数のショットに分割されたゲート電極パターンを示すレイアウト図である。図14(c)は、実際のショットパターンの配置位置を示す図である。図14(d)は、電子ビーム露光されたゲート電極の転写パターンを示す図である。
【図15】ゲート電極の転写パターンにパターン切れが有る場合とパターン切れが無い(正常なパターンである)場合において、MOSFETのゲート電圧とドレイン電流との関係を示すグラフである。
【符号の説明】
1 パターンデータベース
2 小領域境界データベース
3 処理制御部
4 違反箇所表示部
5 入出力装置
6 パターンデータ読み込み部
7 パターンデータ検証部
8 パターン位置変更部
9 レイアウト領域
10 フレーム領域
11 サブフィールド領域
12 サブサブフィールド領域
13 ショット領域
14 (i−1)階層領域
15、26、27、39 i階層領域(最大サイズ)
16、28〜36、42、43 パターン
17〜20 (違反)パターン
23 (i−1)階層領域のグループ
24 i階層領域
37 i階層領域の境界領域
38 (i+1)階層領域
40 (i+1)階層領域の最大サイズ
41 (i+1)階層領域の境界線
45 ゲート電極
46 アクティブ領域
47 パターンデータ形成部
48 i階層領域の境界線
Claims (8)
- 電子部品のレイアウトパターンを複数の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置であって、
回路パターンからレイアウトパターンを形成するパターンデータ形成部と、
隣接する前記小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンを前記レイアウトパターンから検出するパターンデータ検証部と
を少なくとも有することを特徴とするパターンデータ形成装置。 - 前記パターンデータ検証部により検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する違反箇所表示部を
更に有することを特徴とする請求項1記載のパターンデータ形成装置。 - 前記パターンデータ検証部により検出された前記パターンと、当該パターンが跨って配置されている前記境界線との交差部分に接続データを追加する手段を
更に有することを特徴とする請求項1または2記載のパターンデータ形成装置。 - 電子部品のレイアウトパターンを複数の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
回路パターンから前記レイアウトパターンを形成する第1ステップと、
隣接する前記小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンを前記レイアウトパターンから検出する第2ステップと
を少なくとも有することを特徴とするパターンデータ形成方法。 - 検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する第3ステップを
更に有することを特徴とする請求項4記載のパターンデータ形成方法。 - 検出された前記パターンと、当該パターンが跨って配置されている前記境界線との交差部分に接続データを追加する第4ステップを
更に有することを特徴とする請求項4または5記載のパターンデータ形成方法。 - 電子部品のレイアウトパターンを単位領域及びN種類の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
前記単位領域を0番目の領域とし、前記N種類の小領域のうち、当該小領域の大きさが小さい方から数えてi番目の種類の領域(以後、「i階層領域」という)について、当該i階層領域間の接続誤差をLa,iとし、Lth,i=k・La,i(kは任意の係数)となるしきい寸法Lth,iを定める第1ステップと、
(i−1)階層領域間の境界線に跨って配置される各パターンのパターン寸法Lを調べ、当該パターン寸法LがLth,i以下の前記パターンが存在する前記(i−1)階層領域同士を1つのグループとしてまとめる第2ステップと、
前記i階層領域に対して任意に設定した前記i階層領域の最大サイズに含まれる前記グループ同士をまとめて、前記i階層領域として定義する第3ステップと
を有することを特徴とするパターンデータ形成方法。 - 電子部品のレイアウトパターンを設計する第1ステップと、
隣接する小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Laのk倍以下のパターン寸法Lを有するパターンを前記レイアウトパターンの中から検出する第2ステップと、
検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する第3ステップと、
検出された前記パターンを前記小領域の境界線に跨らないように位置変更することで、レイアウトパターンを補正する第4ステップと、
補正された前記レイアウトパターンを複数の小領域に区切り、前記電子部品が形成される基板上を該小領域毎に露光することで、前記レイアウトパターン全体を露光する第5ステップと
を有することを特徴とする電子部品の製造方法。
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