CN117882155A - 影响带电粒子射束的静电装置 - Google Patents

Abstract

本发明中的静电器件包含围绕绝缘掩埋层的顶部硅层和底部硅层。带电粒子射束能够从射束开口中穿过。器件被电绝缘层包封。一个或多个电极和接地平面沉积在绝缘层的表面。这些也覆盖射束开口的内部。电极和接地平面之间通过微型沟渠和微型底切而物理和电分离，在导电区域沉积过程中，这些微型沟渠和底切提供遮罩效应。电极可以被成形为狭长的岛并且可以包括由支撑锚支撑并悬垂在顶部硅层上的部分。制造可以开始含有顶部层、掩埋层和底部层的单个晶圆，也可开始于两个分离的硅晶圆。制造包含形成顶部和底部射束开口及微型结构、将器件包封在绝缘层中以及沉积电极和接地区域的步骤。

Description

影响带电粒子射束的静电装置

相关申请的交叉引用

本申请要求于2021年8月8日递交、序列号为63/230,810、题为"ElectrostaticDevices to Influence Beams of Charged Particles"的美国临时专利申请的优先权。

技术领域

本发明是关于微型器件和它们的制造方法。更具体而言，本发明涉及在真空设备(如电子扫描显微镜和电子束微影机中)中影响带电粒子束的微型静电器件。

背景技术

在半导体或集成电路(IC)制造的所有方面，尤其当器件尺寸减小和晶圆尺寸增加时，都需要线宽尺寸、厚度变化和表面粗糙度的测量以及缺陷的检查。扫描电子显微镜(SEM)用聚焦电子射束，通过光栅扫描图案扫描晶圆表面来生成样品基板(例如晶圆)的图像。在用电子射束辐照时，晶圆基板从电子束入射点(电子探针点)发射背散射电子和二次电子。背散射电子或二次电子可以用电子检测器收集并检测，然后在电子射束扫描时形成晶圆表面图像。SEM成像可以达到小至一纳米的分辨率，但每个晶圆的长扫描时间导致低吞吐量。为了提高SEM的吞吐量，已经致力于将单个电子射束转换为多个电子射束，同时获得每个单独射束的电子探针点生成的图像，从而获得较大的样品表面图像。电子射束转换单元用来将单个电子射束转换成多个电子射束。它可以包括微透镜、微偏转器、微补偿器和微像散器，以便分别聚焦、引导、偏转、形状校正和补偿多个电子射束。电子射束转换单元和相关微型器件的示例可以在美国专利6,617,587、6,617,595、6,943,349和9,691,586中找到。

电场对带电粒子射束有直接作用力。影响带电粒子射束的常见操作是施加单极或多极电场。沿带电粒子射束路径排列电极的静电微型器件已用于许多电子射束转换单元中。在这种静电系统中，微透镜可以使用环形单电极来聚焦电子射束；微偏转器可以使用偶极、四极或八极电极配置，以偏转和控制电子射束的传播方向。例如，在用于处理5×5电子射束阵列的静电微偏转器器件中，25个偏转器单元中的每一个单元都可以具有八极电极配置。因此，在横向尺寸为几毫米的平面芯片上可能有200个单独控制的电极。如果仅从横向尺寸来看，电极填充密度似乎并不高。然而，电极厚度在带电粒子射束路径的垂直维度上可以大于10微米，或者甚至大于100微米。电极和接地结构的深宽比(厚度与宽度)越高，微制造工艺的难度越大。此外，通常需要高强度的电场在有限的微空间中有效地影响真空中的带电粒子射束。例如，在电极和接地结构之间可能需要高于10伏/微米的电场，而它们的厚度可能为100微米，并且相距只有几微米。当在它们之间的绝缘层上施加高电压时，在绝缘层上、绝缘层的界面处或绝缘层的暴露介电表面处，都可能发生放电和电性击穿。减少放电和介电性击穿的可能性一直是对微型静电器件结构设计和其可靠制造方法的一个挑战。器件结构设计和微加工的另一个挑战是减少或消除器件表面的捕获电荷。如果电荷被捕获并积聚在器件表面，它们可能会随机干扰影响带电粒子射束的电场的控制。

发明内容

本发明提供了一系列静电微型器件的设计和制造方法，此器件操纵带电粒子射束。这些器件可用作为微透镜、微偏转器、微补偿器、或微像散器，并且在电子扫描显微镜和电子束微影等设备中操纵和影响带电粒子射束。

本发明的静电器件在放电和电性击穿方面有改进性能。在真空环境中，当在中间有绝缘薄板的两块平行导电板之间施加高电压时，在电绝缘薄板之间、掩埋界面处、绝缘板裸露的边缘和表面，都可能发生放电和电性击穿。这种放电和电性击穿是许多静电器件的常见失效和故障。

在第一方面，本静电器件包括顶部硅层、底部硅层和其间的掩埋层。掩埋层包括二氧化硅。包括同心的顶部硅层和底部硅层射束开口的射束开口穿过器件，使带电粒子射束能从中通过。底部射束开口的直径可以比顶部射束开口的直径大。该器件被包封在绝缘层中。一个或多个电极和接地平面覆盖此绝缘层。第一电极覆盖顶部射束开口的至少一部分。接地平面覆盖底部射束开口的至少一部分。电极和接地结构(接地平面和接地轨道)通过微型沟槽和微型底切被物理和电分离。微型栅栏围绕着底部射束开口。

在第二方面，一种静电器件的制造方法从具有顶部硅层、底部硅层和设置在顶部硅层和底部硅层之间的掩埋绝缘层的晶圆开始。该方法在顶部硅层中形成顶部射束开口和一个或多个微型沟槽和微型底切。该方法在底部硅层中形成底部射束开口和一个或多个微型沟槽、微型栅栏、微型桥和微型底切。晶圆表面用绝缘层包封，并且导电层沉积在选定的表面上。该方法可以包括用深反应离子蚀刻(DRIE)工艺来蚀刻微型沟槽。

在第三方面，另一种制造静电器件的方法从两个硅晶圆开始。二氧化硅在第二个硅晶圆上热生长。穿过第一和第二硅晶圆蚀刻一个或多个孔，并且将两个硅晶圆接合在一起。表面用绝缘层包封，并且导电层沉积在选定的表面上。该方法可以包括用深反应离子蚀刻(DRIE)工艺来蚀刻微型沟槽。

电极和接地结构被制成表面导电的，而不是用电极和接地结构的体积提供在真空空间中产生电场的导电路径。更具体地说，电绝缘层将表面处的导电层与电极和接地结构的体积完全分离。表面导电电极的优点是防止通过电极和接地结构的内部将强电场施加在掩埋的绝缘层的两侧。表面导电电极设计显著地降低了跨掩埋绝缘层和在绝缘层的掩埋界面处发生放电和电性击穿的可能性。为了制造表面导电电极，导电层被选择性地沉积在有绝缘层包封的微型结构上。相邻电极和接地结构的导电表面层由包封绝缘层的介电表面隔开。

另一方面，在形成的微型沟槽、微型底切、微型栅栏和微型桥这些微型结构中的有限隐藏空间内形成介电表面，从而分隔相邻导电表面层。在这些有限的隐藏空间内增大介电表面路径长度和介电表面积，显著地降低了在绝缘层的电介质表面隔离处可能发生的放电和电性击穿的可能性。

又一方面，本发明也提供了一种实施方式，即减少在带电粒子射束路径上暴露的电介质表面上被捕获电荷数量，以改进静电器件的性能。沿带电粒子射束路径在暴露的电介质表面上被捕获的电荷，会随机影响在静电器件中对施加的电场的控制。

另外，暴露于带电粒子射束路径和空间电荷的介电表面被导电材料的薄层完全包封。分隔相邻导电表面层的上述介电表面完全被限制在小空间中，并且隐藏于带电粒子射束路径和空间电荷的外。因此，分隔相邻导电表面层的介电表面不会暴露于带电粒子射束，也不会暴露于真空空间中的其他电荷。由此结论，本发明的静电器件消除了由捕获的表面电荷引起的对带电粒子射束的干扰或串扰。

本发明的另一方面提供了一种狭长电极设计和制造的方法，该狭长电极包括具有支撑锚的悬垂电极桥。该狭长电极方法可以在高密度区域实施电极和接地布线，并减少电介质表面和真空系统中的颗粒放电的可能性。

更具体地说，本发明的静电器件的优点是通过其整体微型结构设计和制造方法体现的。以下是关键实施的简要说明。

在一种实施方式中，本发明的微静电器件包括多个硅层、掩埋的薄氧化硅层、包封薄电绝缘层和沈积薄导电层。

在另一种实施方式中，静电器件由包括至少两层硅基板制成，其中有一薄二氧化硅层掩埋在硅层之间。硅层用于机械结构化而不是导电。中间二氧化硅层用于机械结构化以及提供电绝缘。

在实施方式中，硅层和二氧化硅层被构造形成通孔、狭长硅岛、微型沟槽、微型底切、微型栅栏和微型桥。

在一种实施方式中，单个通孔或通孔阵列允许带电粒子射束沿着它们的传输路径穿过器件。通孔还用于借助在通孔处产生的电场来影响带电粒子射束。通孔可以是圆形的。沿着每条射束路径的不同层的圆孔可能具有不同的直径，但它们是同心对准的。

在实施方式中，狭长平面硅岛的构造是通过蚀刻微型沟槽来实施的，当微型沟槽的蚀刻达到掩埋氧化硅层的表面时微型沟槽的蚀刻就完成了。狭长硅岛形成电极和接地结构的岛。为了以单极或多极电场影响带电粒子射束，每个通孔由狭长电极岛一端的环形电极或多个电极的弧形端部形成。狭长硅岛还用于形成电布线的支撑结构，它们的另一端延伸到器件边缘区域以形成外部电源接触。

在一种实施方式中，在与狭长电极岛相同的层中存在狭长接地岛，并且接地岛被放置在相邻的狭长电极岛之间，以提供相邻电极之间的电屏蔽。

本发明的另一个方面是，在通孔处形成环形电极或电弧电极的狭长电极岛的端部是悬垂的。这种悬垂的结构设计进一步减少了电极端部放电的机会。

本发明的另一个方面是，狭长电极和接地岛的部分(尤其是那些位于密集布线空间的部分)被制成悬垂在支撑锚之间。这在有限空间中实施了窄的电路布线，并减少了沿着狭长电极和接地岛的布线部分放电的可能性。

本发明的另一个方面是，狭长电极岛相对于它们相邻的屏蔽接地岛是凹陷的。当多个器件沿带电部分射束的传输路径堆叠时，凹陷防止电短路和放电。

在实施方式中，电极和接地结构由狭长硅岛制成，而蚀刻到硅层中的窄且深的微型沟槽用以界定和围绕硅岛。微型沟槽具有直的侧壁，并且微型沟槽的蚀刻终止于掩埋二氧化硅层的表面。微型沟槽的深度与硅层厚度相同，且微型沟槽的宽度小于通孔的直径。

在一种实施方式中，每个狭长硅岛还完全被沿着围绕狭长硅岛的微型沟槽底部的微型底切包围。微型底切在其与掩埋二氧化硅层的界面处底切相应的狭长硅岛。具体地说，可以通过选择性地蚀刻硅岛底部、硅岛下方的硅或者通过控制蚀刻硅岛底部边缘处的掩埋二氧化硅层来形成微型底切。更具体地说，微型底切可以通过硅层的热氧化和通过在液相或气相中用氢氟酸蚀刻去除生长的二氧化硅层的重复循环来扩大。

在实施方式中，可以通过沿硅层的大开口的外围蚀刻微型沟槽，形成薄硅壁微型栅栏。微型栅栏是悬垂的，通过悬垂的微型桥固定在适当的位置。在微型沟槽的底部还形成了环绕的微型底切。

在一种实施方式中，围绕狭长硅岛的微型沟槽、微型底切、微型栅栏和微型桥结构提供了微型的内置阴影遮蔽效果，以实施预先结构化的导电薄膜沉积工艺。

在一种实施方式中，本发明提供了一种对蚀刻的硅微型结构的表面进行清洁和改进的方法。更具体地说，硅表面改进是指降低硅表面粗糙度，尤其是微米和纳米级的表面突起缺陷。该方法使用至少循环的硅热氧化和用氢氟酸(HF)水溶液或其气体进行的受控二氧化硅蚀刻。当施加强电场以影响带电粒子射束时，这种方法提供的更清洁和更光滑的表面显著地降低了在有限的微空间中放电和电性击穿的机会。

在实施方式中，硅结构的所有表面(包括器件的边缘硅表面)都被一薄电绝缘层(例如被热生长的二氧化硅层)完全包封。因为二氧化硅层是在高温下从硅表面热生长的，所以它确保了包括微型底切隐藏空间中的硅表面在内的，所有硅表面的和无缺陷的绝缘层包封。或者，可以通过使用原子层沉积工艺在硅表面上沉积薄绝缘层(例如用如此制成的二氧化硅或氧化铝)用以包封硅表面，这也被认为是本发明的一部分。

在一种实施方式中，电极和接地结构的导电是通过在电绝缘表面上沉积薄导电材料实施的。因此，狭长的电极和接地岛是通过它们的表面层而不是通过它们的体积硅结构导电的。这种表面导电设计及其制造方法能够在有限的微空间中施加高强度的电场而不会产生放电。

在一种实施方式中，静电器件沿带电粒子射束传输路径的暴露表面覆盖有导电材料薄层，以防止电荷捕获。

在一种实施方式中，静电器件的外表面覆盖有导电材料薄层以防止电荷捕获。

本发明提供了一种预结构化薄膜沉积方法，用于在形成本发明的静电器件时在微型结构的暴露表面上选择性地沉积导电材料薄层。预结构化薄膜沉积方法是指在沉积薄膜时实现选择性薄膜表面覆盖，无需与器件现有的微型结构对准，也无需额外的掩膜和蚀刻制造步骤来形成薄导电层的图案。

在一种实施方式中，预结构化薄膜沉积工艺使用物理气相沉积(PVD)，其包括溅镀沉积或组合的溅镀沉积和蒸镀沉积，以及本发明的内置阴影掩膜方法。

更具体地说，溅镀沉积工艺用于在暴露表面上(尤其是在沿带电粒子射束路径的通孔的暴露侧壁表面上)沉积薄导电膜。然而，导电薄膜不会在溅镀沉积工艺中沉积在微型底切的隐藏空间中的介电表面上。这种选择性溅镀沉积工艺是通过本发明的包括微型沟槽、微型底切、微型栅栏和微型桥在内的微型结构产生的内置阴影遮罩效应来实现的。这样，导电薄膜表面覆盖的不连续性提供了表面导电电极和接地结构之间的物理和电分离。该导电层的不连续性在不需要对沉积薄膜进行图案化和蚀刻的情况下产生的。因此，导电层沉积工艺是预先结构化的。例如，导电薄膜可以具有包括但不限于钛的单一金属层。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。

更具体地说，蒸镀沉积工艺可用于在溅镀导电材料沉积工艺之前或之后，在微型结构的顶表面上沉积导电薄膜。因为蒸镀沉积工艺可以提供视线沉积，所以蒸镀沉积工艺相对于器件上已形成的微型结构而言也是预先结构化的。通过在溅镀沉积工艺之后添加蒸镀沉积工艺，可以有目的地使沉积在顶表面上的导电膜更厚。顶面上的厚导电膜可用于探测和进行电连接。蒸镀沉积还可用于添加更坚固的薄膜层，以更好地承受微型器件顶部表面上的带电粒子轰击。例如，导电薄膜可以是包括但不限于钛的单一金属层。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。

在实施方式中，将相同或不同幅度以及相同或不同极性的电压施加到这些电极上，以此在通孔处形成电场，以影响通过的带电粒子射束。

在一种实施方式中，本发明的结构设计在相对于带电粒子射束的传输路径的光轴的径向和/或轴向方向上产生单极和多极电场。

在一种实施方式中，可以堆叠多个静电器件，其通孔与带电粒子射束的传输路径精确对准，以实施多个和整合的带电粒子射束影响功能。这种整合的带电粒子射束影响功能包括但不限于聚焦、偏转和补偿。

在一种实施方式中，预结构化薄膜沉积方法还可用于在其他应用中沉积导电或非导电薄膜材料。

附图说明

图1是用于制造静电器件的三平板构件的横剖面示意图。

图2A-图2C是单极静电器件的横剖面和等距视示意图。

图3A-图3C是八电极静电器件的横剖面和等距视示意图。

图4A-图4B是具有3x3阵列单极电极配置以影响3x3阵列带电粒子射束的静电器件的等距顶视和底视示意图。

图5A-图5B是具有3x3阵列的八极电极配置以影响3x3阵列带电粒子射束的静电器件的等距顶视和底视示意图。

图6A-图6B是静电器件的电极接触焊盘的芯片边缘区域的等距俯视和横剖面示意图。

图7A-图7C示出了窄电极配置。

图8的流程图说明主要制造工艺步骤。

图9A-图9N是器件微制造工艺的横剖面示意图，对应于图8中的流程图的关键微制造工艺步骤。

图10A-图10N是另一个器件微制造工艺的横剖面示意图，对应于图8中的流程图的关键微制造工艺步骤。

图11A-图11N是另一个器件微制造工艺的横剖面示意图，对应于图8中的流程图的关键微制造工艺步骤。

图12A-图12N是另一个器件微制造工艺的横剖面示意图，对应于图8中的流程图的关键微制造工艺步骤。

图13的流程图说明另一例主要制造工艺步骤。

图14A-图14L是另一个器件微制造工艺的横剖面示意图，对应于图13中的流程图的关键微制造工艺步骤。

具体实施方式

术语

如本文所用，短语“一个”应被解释为恰等同于表示所列物件之一。例如，短语“A、B和C中的一个”应解释为以下任何一项：仅A、仅B或仅C。

如本文所用，短语“至少一个”和“一个或多个”应解释为表示一个或多个物件。例如，短语“A、B和C中的至少一个”或短语“A、B或C中的至少一个”应解释为表示A、B和/或C的任何组合。

除非另有说明，使用序数形容词“第一”、“第二”、“第三”等来描述对象，仅指对象的不同实例或类别，并不意味着任何等级或顺序。

术语“耦合”在操作意义上使用并且不限于直接或间接耦合。“耦合到”通常用于直接耦合的含义，而“耦合”通常用于直接或间接耦合的含义。电子系统中的“耦合”可以指允许信息、信号、数据或物理量(例如电子)在彼此耦合或耦合的两个器件之间流动的配置。在某些情况下，流动可能是单向的，在其他情况下，流动可能是双向的或多向的。耦合可以是电流的(在此上下文中意味着存在直接的电连接)、电容的、电感的、电磁的、光学的、或通过物理允许的任何其他过程。

术语“连接的”用于指示被连接的事物之间的直接连接，例如电的、光学的、电磁的或机械的，而没有任何介入的事件或设备。

术语“被配置为”执行一个或多个任务是对结构的广泛引用，通常意味着“具有”在操作期间执行一个或多个任务的电路。因此，即使在单元/电路/组件当前未开启或未激活时，所描述的物件也可以为执行任务而配置。一般来说，形成与“配置为”对应的结构的电路可以包括硬体电路，还可以通过开关、熔断器、接合线、金属掩模、韧体和/或软体来控制。类似地，为了描述方便，可以将各种物件描述为执行一个或多个任务。此类描述应被解释为包括短语“配置为”。引用配置为执行一项或多项任务的物件明确旨在不援引35 USC 112(f)对该单元/电路/组件的解释。更概括地讲，对任何要素的引用明确意在不援引35USC$112(f)对该要素的解释，除非明确引用了语言“手段”或“步骤”。

如本文所用，术语“基于”用于描述影响确定性的一个或多个因素。该术语不排除其他因素可能影响确定的可能性。也就是说，确定性可以仅基于指定的因素或基于指定的因素以及其他未指定的因素。考虑“根据B确定A”这一短语。该短语指定B是用于确定A或影响A确定的因素。该短语不排除A的确定性也可能基于某些其他因素，例如C。该短语也旨在以涵盖仅基于B而确定A的实施。因此，短语“基于”与短语“至少部分基于”同义。

除非另有明确说明，否则术语“基本上”、“接近”、大约”、“接近”和“大约”是指在指示值的负或正10％内。

实施方式可用于描述影响单个带电粒子射束或多个带电粒子射束的静电微型器件。本发明的实施方式还用于描述制造微型器件的微制造方法。本领域普通技术人员将容易地认识到本文的创新可以以多种方式应用。它们可以配置在利用微型器件产生电场的任意设备或系统中实施。

在各种实施方式中，描述利用了参考附图。然而，某些实施方式可以在没有这些具体细节中的一个或多个的情况下实施，或者与其他已知方法和配置相结合。在以下描述中，阐述了许多具体细节，例如具体配置、尺寸和工艺等，以提供对所公开技术的透彻理解。在其他情况下，没有详细描述众所周知的半导体工艺和制造技术以避免不必要地混淆所公开的技术。贯穿本说明书对“实施”、“一种实施”等的引用意味着结合该实施所描述的特定特征、结构、配置或特性被包括在该技术的至少一个实施中。因此，贯穿本说明书的各个地方出现的短语“在一个实施中”、“一种实施”等不一定指的是该技术的相同实施。此外，本领域普通技术人员可以在一个或多个实施方式中以任何合适的方式组合特定特征、结构、配置或特性。某些实施方式可以在没有这些具体细节中的一个或多个的情况下实施，或者与其他已知的方法和配置相结合。因此，在不损失任何一般性的情况下阐述了该技术的以下实施方式，并且不对要求保护的技术施加限制。

在技术的描述中，X、Y和Z轴形成笛卡尔坐标系。带电粒子主要行进的光轴是Z轴。术语“径向”、“水平”和“横向”平面或方向指的是垂直于Z轴的平面或方向。“垂直”平面或方向平行于Z轴。

在技术的描述中，无论带电粒子射束的传播方向如何，诸如“顶部”、“底部”、“上”、“上方”、“下方”、“上方”和“下方”的类的介词，都与器件、晶圆、或基板的常规平面或表面相关。

本文的附图不一定按比例绘制。为了清楚起见，可能夸大了每个组件和组件之间的相对尺寸，通常将重点放在说明本发明的原理和创新特征上。为了清楚起见，在附图中仅示出了器件的一部分，尤其是用于影响大的带电粒子射束阵列的器件的局部。

实施方式

如图1所示，三平板结构100有可能被用作形成静电微型器件的构件。三平板结构100包括顶部导电板101、中间绝缘板102和底部导电板103。这三个平板相互机械地支撑，并且形成用于带电粒子射束通过的同心通孔104。导电平板101和102之一或两者具有蚀刻的沟槽105，从而可以在平板内形成分离的电极和接地结构。平板厚度可以小于1毫米，通孔直径可以小于0.5毫米。当从器件的边缘施加电压时，由导电板101和103形成的电极和接地结构的体积和表面被用于提供导电路径，从而沿着通孔104在带电粒子射束路径上产生电场。因此，由两个导电板101和103形成的电极和接地结构可以称为体积导电电极和接地极。

在如图1所示的体积导电电极和接地结构设计中，当第一电压施加到顶部导电板101并且第二电压施加到底部导电板103时，两个导电板之间会产生静电场，以影响沿通孔104的带电粒子射束。同时，在整个中间绝缘板102的两侧、中间绝缘板在通孔处的暴露介电表面106以及器件的暴露边缘表面107上，也会产生电场。图1所示的体积导电三平板结构在提供稳定的电场、减少电荷捕获、减少电性放电以及使多极和多射束器件小型化方面存在一些局限。

中间绝缘板102可以厚于100微米，该厚度可能与三个平板中的通孔的直径相当。举例来说，如果中间绝缘层102的厚度为150微米，其开口直径为150微米，则暴露的介电侧壁表面大于70,000平方微米。结果，来自通过的带电粒子射束的电荷、来自真空空间的浮动电荷以及由施加的电压引起的电荷都可能被捕获并累积在中间绝缘层的暴露的介电表面上。被捕获电荷的数量取决于许多因素，包括暴露的介电材料的表面特性、带电粒子射束的强度和扩散度以及施加的电压的大小。因此，即使在两个导电板之间施加恒定电压，捕获电荷的数量也会根据时间和位置而变化。结果，由捕获电荷产生的变化电场可能随机影响带电粒子射束控制。因此需要通过减小沿带电粒子射束路径暴露的电介质表面积以及减小暴露于浮动空间电荷的电介质表面积来减少捕获电荷。

中间绝缘板102可能相对较厚，例如在从100微米到200微米的范围内。而且中间绝缘板102的通孔直径可以不同于导电板101和103的开口直径。从微制造工艺的角度来看，如果在制作绝缘板中的通孔之前将三块平板键合在一起，则很难在厚绝缘板上制作这种通孔。由于受到在厚绝缘板中制造直侧壁通孔中可用的微制造工艺的限制，中间绝缘板102中的通孔可能在三块平板结合之前被蚀刻或钻孔。如果采用这种制造工艺，不仅三块平板的接合需要精确对准，而且其接合过程很可能在三块平板之间的接合界面处引入小的空隙缺陷和颗粒缺陷。当在导电板101和103之间施加高电压时，在导电板和绝缘板的界面处会产生强电场，容易在界面的空隙和颗粒缺陷处发生放电和电性击穿。

薄的中间绝缘板(例如几微米或更小)可以允许在三个平板结合之后形成通孔。薄绝缘板还减少了带电粒子射束路径中暴露的电介质表面，因此减少了暴露的电介质表面上的捕获电荷数量。然而，绝缘板的暴露表面上的短路径可能导致暴露介电表面处放电的可能性更高，尤其是当施加大于10伏/微米的电场时。在薄的中间绝缘板的暴露介电表面上发生放电的最小电场可能受绝缘层的厚度、表面特性和表面清洁度的影响。例如，介电表面上的小颗粒或突起缺陷可能会在中间绝缘板的暴露表面处或附近引起放电。另外，当中间绝缘层较薄时(例如10微米或更薄)，两个导电板通过薄绝缘层近距离分离但大面积接触。大的重叠区域的薄绝缘层中的任何缺陷都可能导致缺陷点处薄绝缘层的永久性的电性击穿，这是在大的界面区域上使用薄绝缘层时的主要失效机制。薄绝缘层中及其表面的此类缺陷的大小、密度和高度很大程度上取决于薄绝缘层的制造方式以及这些层在制造过程中的组装方式。

一种尝试是使用厚绝缘板102(例如100微米厚)，同时用薄导电层局部地覆盖其大的暴露介电表面106。物理气相沉积(PVD)方法(例如溅镀)可用于在微型结构的侧壁上沉积薄金属层。然而，这就需要在暴露的介电表面106的侧壁上形成覆盖金属层的间隙，以使导电层101和102电分离。在高深宽比微型结构的侧壁上，对薄金属层进行图案化和蚀刻一直是微加制造的挑战。IC微制造中使用的微影图案化方法通常不适合，因为它们旨在应用于相对平坦的顶部表面。此外，任何在高深宽比微型结构的侧壁表面上图案化和蚀刻薄金属层的尝试，都可能会在图案化和蚀刻过程中引入颗粒。这些制造工艺引入的颗粒很难使用IC微制造中的常见芯片清洁方法而从高深宽比微型结构内部去除。结果，当向静电器件施加强电场时，来自侧壁金属图案化和蚀刻工艺的颗粒和表面缺陷导致放电的可能性很高。

本发明提供了表面导电静电器件的设计和制造方法，用于制造影响多个带电粒子射束的高产量、高性能和高可靠性的器件，尤其是用于多极电极器件的大型阵列。所提及的表面导电电极和接地设计使用沉积在电绝缘表面上的导电薄层以提供用于在带电粒子射束路径处产生电场的导电路径。在表面导电结构设计中沉积的导电薄层的厚度可以比图1所示的导电板101和103薄得多。

图2A-图2C是说明符合本发明的实施例的多极静电器件中沿着其中一条带电粒子射束路径的局部示意图。图2A示出该器件的剖面图，而其俯视图和仰视图在图2B和图2C中示出。图2A的横剖面是沿着图2B中的A-A线和图2C中的A'-A'线横剖开的。器件200包含有至少三个内部结构层。这三层是第一硅层201、第二硅层203以及布置在这两个硅层间的掩埋二氧化硅层202。第一硅层也可被称为顶部硅层，并且第二硅层也可被称为底部硅层。器件200进一步包含至少两个外层结构。它们是包封绝缘层228、导电层229和导电层230。在图2A中示出的静电器件200实施例是含有带电粒子射束路径206的单极器件。射束路径206是由顶部环形电极231的圆形开口210以及底部接地层233的大一些的圆形开口219构成的。两个圆形开口210和219是同心对准的，它们一起形成了射束路径206的通孔。由于开口219的直径大于开口210的直径，因此使环形电极231的一部分悬垂于开口219上。开口210的直径可以在10微米和1000微米之间，例如介于50微米和250微米之间。开口219的直径可以在10微米和1000微米之间，例如大于开口210的直径。在顶部硅层中还有接地结构232，该接地结构通过一条环绕的微型沟槽215将其与电极231物理和电分离。在每一条微型沟槽215的底部都有一条环绕的微型底切212用以环绕每一个电极和接地结构。微型底切212只在图2A中示出，而在图2B和图2C中是隐藏在结构内部而没有示出的。在底部硅层中有微型栅栏227，该栅栏的剖面图示出在图2A中，而其仰视图示出在图2C中。微型栅栏227在硅层中构成微型沟槽222，而在微型沟槽222的底部有一条底切224。这里所称微型沟槽222的底部是指其深入到硅层的末端。由于底切224的形成，微型栅栏227被悬垂并且由几个微型桥235连接到底部接地层233。所有硅结构的表面都被一层热生长的二氧化硅228包封。暴露的二氧化硅表面(除了微型底切212继而224的隐藏内表面236外)有导电层229和230覆盖。导电层229是从器件的顶部沉积形成的，导电层230是从器件的底部沉积形成的。

当电压施加在电极231和接地处232和233之间时，电场就形成在沿着射束路径206的通孔210和219的区域内。施加的电压用来控制形成的电场的强度，从而达到影响带电粒子射束的目的。因此，图2A-图2C中说明的器件200可以用作微型透镜或者微型透镜阵列中的微型透镜单元，用于以单独受控的电压聚焦多束带电粒子射束。

如图2A所示，静电器件200中的每一个电极和接地结构都包含硅层201、掩埋二氧化硅层202、底部硅层203、包封的绝缘层228以及外部导电层229和230。静电器件200可以由含有至少两个厚硅层和夹在它们中间的二氧化硅层的晶圆制造成。硅层201和203的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。掩埋二氧化硅层202的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。

如图2A和图2B所示，狭长并具有垂直侧壁的微型沟槽215和222被蚀刻于硅层中。微型沟槽的底部是在硅蚀刻完成而达到的掩埋层二氧化硅的表面。做为蚀刻的结果该硅层(例如顶部硅层)被分段成硅岛，这些硅岛位于在掩埋二氧化硅层的顶上。如果形成在所述顶部硅层和底部硅层中的微型沟深互相不重叠，所述顶部硅层和底部硅层就都可以被分段成多段的硅岛。顶部硅层中的硅岛和底部硅层中的硅岛相互支撑。微型沟槽的深度等同于该硅层的厚度。微型沟槽的宽度可以在1微米和100微米之间，例如介于3微米至30微米之间。微型沟槽的宽度可以小于其深度。同一硅层中的微型沟槽可以有相同或不同的宽度。硅岛具有狭长的结构，其一端形成环形电极和为带电粒子射束通过的圆形开口。为了构成外部电连接，每一个狭长硅岛同时形戒电极导线结构，并沿伸到器件的边缘。

如图2A所示，顶部硅层中的每一个狭长的硅岛都完全被围绕狭长的硅岛的微型沟槽的底部的微型底切212所环绕。所述的微型底切在其环绕对硅岛底部横切在其与掩埋二氧化硅层的界面处。微型底切可以由在硅岛底部的选择性硅蚀刻形成或者由在硅岛底部有控制的二氧化硅蚀刻形成。该微型底切可以通过重复的循环操作加以扩大，每个循环周期包含将硅层进行热氧化，然后用氢氟酸湿法或者气法蚀刻以去掉热生长的二氧化硅。微型底切212的开口在微型沟槽215侧壁的底部。微型底切横糟开口的尺寸小于微型沟槽的宽度。微型底切横糟的深度不小于其开口的尺寸。例如，微型底切的深度介于5微米至15微米之间。因此，由于在微型沟槽底部局限的空间内形成了微型底切，较大的隐藏的表面区域形成了。在微型底切中的隐藏表面使预建构导电层沉积工艺得以实施。微型底切的开口高度可介于1微米至25微米之间。微型底切的深度可介于2微米至50微米之间。

如图2A和图2C所示，薄壁硅微型栅栏227是由在硅层大开口219的边缘蚀刻出微型沟槽222而形成的。每一个薄壁微型栅栏是悬垂的，但通过在外围微型沟槽222上的悬垂微型桥235而保持在适当位置，并且连接到硅结构233。在硅结构和微型沟槽222的底部也有环绕的微型底切224。微型栅栏和微型桥的宽度可以介于2微米至20微米之间。在微型沟槽的底部形成的环绕微型底切224和微型栅栏的悬垂空间在底部大开口219底部的局限空间内构成了相对较大面积的隐藏表面区域。

如图2A所示，硅层结构的所有表面(包括隐藏在微型底切内部的表面和器件侧表面)都被薄电绝缘层228(例如热生长的二氧化硅)包封。热生长氧化硅的工艺是在介于800℃与1200℃的温度范围(例如在1100℃温度附近)执行的，并且其可以在芯片级执行以确保芯片边缘上的硅表面也被二氧化硅层包封。绝缘层228的硅表面覆盖是保形的。换一种说法，热生长二氧化硅层228的覆盖是保持硅微型结构的外形轮廓的。图2A只是示出静电器件的一部分，芯片的边缘没有示出。热生长的二氧化硅层是良好的电绝缘体，其电阻率高于1010Ω-微米，而其介电强度有103伏/微米。该二氧化硅包封层的厚度介于0.1微光与10微米之间，例如介于0.5微米与2微米之间。由于二氧化硅层是在硅表面热生长成的，所以其对硅结构表面的包封(包括对通孔的侧壁表面、微型沟槽的硅表面和在底切的隐藏空间内的硅表面的包封)都是没有空隙和包封缺陷的。对硅结构表面的保形性全面介电层的包封可以通过几种沉积的方法实施，这些方法包括但不限于热辅助原子层沉积(ALD)或者等离子体辅助原子层沉积。

如图2A所示，器件200上下两侧被绝缘层包封的电极和接地岛的表面都选择性地被导电层229和230所沉积。不同于绝缘层228的包封，导电层229和230的沉积是不保形。被导电层覆盖的电绝缘表面包括器件的顶部表面和底部表面、顶部开口210和底部开口219的侧壁表面以及微型沟槽215和222的侧壁表面。根据沉积的厚度和方法的不同，沉积的导电层可以达到或者达不到微型沟槽215和222的底部部分的表面。沉积的导电层不会达到微型底切212和224的隐藏空间中的表面236。不仅导电层229和230的表面覆盖在微型底切横槽212和224的隐藏空间中的表面236上是不连续的，而且其厚度也是因表面不同而不同的。更明确地说，导电层229和230覆盖的厚度在微型结构的侧壁表面是低于在上下表面的。导电层为本发明的实施提供了至少两个功能。一个功能是覆盖暴露的介电表面以避免电荷捕获。更明确地说，器件的顶部表面和底部表面由于覆盖上导电薄层229和230，真空中来的空间电荷就避免被器件表面捕获。顶部开口210和底部开口219的侧壁表面也被导电薄层229和230所覆盖，以避免真空中的电荷和带电粒子束中的电荷被捕获。导电层229和230的第二功能是提供导电路径，从而在通孔处施加影响带电粒子射束的电场。为实现这个功能，如图2A所示，毯式沉积的导电层229和230被微型底切212和224的隐藏空间中的表面236在物理上和电气上造成不连续。导电层229和230的不连续性是由环绕的微型沟槽、微型底切、微型栅栏、微型桥以及其他微型结构形成的内置微阴影掩膜结构的遮蔽效果达到的。结果，表面导电的电极和接地岛由毯式沉积在预建构的岛结构上形成，从而避免了沉积后的对准光刻和蚀刻的工艺。溅镀或者结合溅镀与蒸镀的工艺可以用来将导电材料从顶侧和底侧进行沉积。导电薄膜可以具有单一金属层，该单一金属层可以包含但不限于钛金属。单一金属膜的厚度可以介于0.1微米与0.5微米之间。或者，薄导电层可以包含在同一沉积工艺中形成的内部黏附层和外部导电层。外部导电层可以用抗氧化和抗腐蚀的材料。例如，内部黏附层的材料选择可以包括但不限于钛、钛钨和铬。例如，外部导电层的材料选择可以包括但不限于金、铂和钼。内部黏附层的厚度可以介于0.01微米与0.05微米之间。外部金属层的厚度可以介于0.1微米与0.5微米之间。本发明中利用预建构沉积的方法是提供可靠的静电器件的关键，其进一步的说明会在下文制造工艺中提供。

与体积导电电极设计和制造方法相比，表面导电电极设计和制造方法具有优势。在图1所示的体积导电结构中，两个导电板101和103是体积导电的，并被绝缘板102分离。体积导电结构是指导电板101和103的块体和表面都是导电的。当绝缘板102做得比较厚(例如50μm至200μm时)，在带电粒子束路径上的大面积介电表面106可能有电荷捕获效应。而如果绝缘板102制作得较薄(比如一两个微米厚)，所施加的高电压就直接施加在薄板102的大的掩埋表面和小面积的暴露表面上。结果，通过薄的绝缘层和其暴露的表面(尤其是在其内部和表面缺陷处)，放电和电性击穿容易发生。在薄绝缘层缺陷处和暴露表面所发生的放电和电性击穿是静电器件主要的失效机制。相比之下，图2A中的电极231和接地岛232和233都制作成表面导电的。表面导电结构是指在导电层229和230的下面有一层薄包封的绝缘层228。所施加的电压是通过表面导电层229和230传导而生成影响带电粒子射束的电场的。换而言之，施加在掩埋绝缘层202上的电场由于包封绝缘层228的存在而比没有包封绝缘层时小得多。在图2A中，掩埋绝缘层202被做得很薄，例如一两个微米或更薄。由于微型底切212和224的形成，微型底切的隐藏空间中的介电表面236因而被加大了。例如，如果掩埋绝缘层202是1微米厚，而底切是5微米高和15微米深，在两个相邻导电层间的介电表面距离被增加到至少35微米。结果，沿着介电表面的电场强度被减小了35倍。同时，由于跨掩埋绝缘层202的弱得多的电场，跨掩埋绝缘层202的潜在的放电和电性击穿也显著地降低。在底切的局限空间内将介电表面扩大的方法会在下文底切的制造工艺中更详细说明。微型底切中的介电表面236可以由热生长二氧化硅形成，热生长二氧化硅和其它沉积的介电材料相比，具有更好的介电强度和更干净的表面。本发明利用悬垂的电极结构进一步降低在暴露的介电表面放电的可能性。具体而言，在图2A所示，电极231悬垂于底部开口219的上方，而且在每个电极231与其底部开口219的底部硅层的结构间都有间隙存在。而且，在高密度区域的布线中，电极和接地极可以被悬垂在支撑锚之上。该悬垂布线结构特征在图2A中没有示出，但下文中会有说明。在电极悬垂位置处，利用间隙代替电极和接地间的暴露的介电表面显著地降低了真空中放电和电性击穿的可能性。

如图2A和图2B所示，在同一硅层中，电极岛231周围有环绕的接地结构232。环绕接地提供了电屏蔽，从而降低了多极静电透镜阵列中邻近电极间的串扰。接地结构的详细布局会在下中关于3×3静电透镜的描述中说明。进一步，电极231相对于相邻接地232存在垂直凹陷。凹陷的深度等于微型沟槽的宽度，例如，介于5微米和30微米之间。这个电极垂直凹陷的目的是在两个或更多的静电器件被叠置在一起时提供间隙。由于这个凹陷，两个叠置在一起的器件间会产生真空间隙。该真空间隙不仅降低了放电的可能性，而且通过将顶部芯片的接地表面叠置在底部芯片的电极表面的顶部上提供电屏蔽。这样，每个电极在平面和垂直面上都有电屏蔽，从而消除多射束静电器件中的串扰。

图3A-图3C是说明符合本发明的实施例的多射束并且有八电极组态的静电器件中沿着其中一条带电粒子射束路径的局部示意图。图3A示出该器件的剖面图，而其俯视图和仰视图在图3B和图3C中示出。图3A所示的横截面图是沿图3B的截面B-B和沿图3C的截面B'-B'的。器件300包含有至少三个内部结构层。这三层是第一硅层301、第二个硅层303以及设置这两个硅层间的掩埋二氧化硅层302。第一硅层也可被称为顶部硅层，第二硅层也可被称为底部硅层。器件300进一步包含外层结构。它们是包封绝缘层328、从顶部沉积的导电层329和从底部沉积的导电层330。在图3A中示出的静电器件300实施例是含有八电极组态的静电器件沿着其中射束路径306。用于射束路径306的顶部圆形开口310由八个同心圆弧形悬垂电极331形成。较大的底部圆形开口319穿过底部接地层333。两个圆形开口310和319同心对准并且它们一起形成用于射束路径306的通孔。开口319的直径大于310的直径，使得弧形电极331悬垂在底部开口319上。开口310的直径可以在10微米和1000微米之间，例如介于50微米和250微米之间。开口319的直径可以在10微米和1000微米之间，例如大于开口310的直径。在顶部硅层中还有接地结构332，该接地结构将其相邻的电极331与环绕的微型沟槽315物理和电分离。在每一条微型沟槽315的底部都有环绕的微型底切312用以环绕每一个电极和接地结构。微型底切312只在图3A中得以示出，但它们与背面开口319合并。微型底切312在图3B和图3C中是隐藏的并且没有示出。在底部硅层中有微型栅栏327，该栅栏的剖面图示出在图3A中，而其仰视图示出在图3C中。微型栅栏327在底部硅层303中构成微型沟槽322。而在微型沟槽322的底部有微型底切324。这里所称微型沟槽322的底部是指其深入到硅层的末端。由于微型底切324的形成，微型栅栏327被悬垂并且由几个微型桥335连接到底部接地层330。所有硅表面都被热生长的二氧化硅层328包封。除了微型底切312和324的隐藏的内表面336之外，导电层329和330覆盖所有暴露的二氧化硅表面。导电层329是从器件的顶部沉积形成的，而导电层330是从器件的底部沉积形成的。

本发明的实施例的多极静电器件包括但不仅限于图3A-图3C所示的八电极组态的静电器件。具有其他极数的多级静电器件，例如偶电极、四电极或比八电极组态更多的符合本明发实施例的电极组态器件也被认为是本发明技术的一部分。当相对于地332和333对所有弧形电极331施加相同电压时，八电极组态器件300用作于聚焦带电粒子束306的微型静电透镜。当弧形电极331被配置为施加不同或独立的电压时，不同的电场可以在与射束路径306的光轴垂直或成角度的平面中产生。这种电场可用于偏转或弯曲带电粒子束306。在这样的多极配置中，静电器件300可以被配置和用作为静电微偏转器、微像散器或微补偿器，为多射束带电粒子系统提供射束像差补偿。

如图3A所示，静电器件300中的每一个电极和接地结构都包含顶部硅层301、掩埋二氧化硅层302、底部硅层303、包封二氧化硅层328以及外部导电层329和330。静电器件300可以由至少含有至少两个厚硅层和掩埋在它们中间的二氧化硅薄层晶圆制成。硅层的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。掩埋二氧化硅层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。

如图3A和图3B所示，狭长并具有垂直侧壁的微型沟槽315和322被蚀刻于硅层中。硅蚀刻停止在微型沟槽的底部，达到掩埋二氧化硅区域。由此，硅层(比如顶部硅层)就被分段成硅岛，硅岛位于掩埋二氧化硅层的顶部上。如果所述顶部硅层和底部硅层中的微型沟槽互相不重叠，所述顶部硅层和底部硅层就都可以被分段成多个硅岛。顶部硅层中的硅岛和底部硅层中的硅岛相互支撑。微型沟槽的深度等同于该硅层的厚度。微型沟槽的宽度可以在1微米和100微米之间，例如介于3微米至30微米之间。微型沟槽的宽度可以小于其深度。同一硅层中的微型沟槽可以有相同或相似的宽度。硅岛呈狭长形状，每个岛的圆形末端形成弧形电极结构，使带电束路径通过。此狭长硅岛页形成电极布线的结构，另一端沿伸到器件的边缘以用于形成电接触。

如图3A所示，顶部硅层的每一个狭长硅岛都完全被沿着围绕狭长硅岛的微型沟槽的底部的微型底切所环绕。微型底切在对应的狭长硅岛与掩埋二氧化硅层的界面处底切对应的狭长硅岛。微型底切可以由在硅岛底部的选择性硅蚀刻形成，或者从硅岛底部有控制地蚀刻掩埋氧化层。该微型底切可以通过重复的操作循环加以扩大，每个循环周期包含将硅层进行热氧化，然后用氢氟酸湿法或气法蚀刻以去掉热生长的二氧化硅。微型底切312的开口位于微型沟槽315的底部侧壁。微型底切的开口尺寸小于微型沟槽的宽度。每个微型底切的深度不小于其开口尺寸。例如，微型底切可能是5微米高和15微米深。因此，由于在微型沟槽底部局限的空间内形成了微型底切，较大的隐藏的表面区域形成了。在微型底切中的隐藏表面使预建构导电层沉积工艺得以实现。微型底切的开口高度可介于1微米至25微米之间。微型底切的深度可介于2微米至50微米之间。

如图3A和图3C所示，薄壁硅微型栅栏327是由在硅层大开口319的边缘蚀刻出微型沟槽而形成的。每一个薄壁微型栅栏是悬垂的，但通过在外围微型沟槽上悬垂微型桥335而保持在适当位置,并且连接到硅结构333。在硅结构和微型沟槽322的底部还有环绕的微型底切324。微型栅栏和微型桥的宽度可以介于2微米至20微米之间。在微型沟槽底部形成的环绕微型底切322和微型栅栏的悬垂空间在大开口319的底部的局限空间内形成了相对较大面积的隐藏表面区域。

如图3A所示，硅层结构的所有表面(包括隐藏在微型底切内部的表面和器件侧表面)都被薄的电绝缘层328(例如热生长的二氧化硅层)完全包封。这个热生长二氧化硅的工艺是在介于800℃与1200℃的温度范围(例如在1100℃温度附近)执行的，而且这个工艺可以在芯片级实施，以保证芯片边缘的硅表面都被二氧化硅层所覆盖。绝缘层328的硅表面覆盖是保形的。换一种说法，热生长的二氧化硅层328的覆盖是保持所有硅微型结构的外形轮廓的。图3A只是示出静电器件的一部分，芯片的边缘没有示出。薄的热生长二氧化硅层是良好的电绝缘体，其电阻率高于1010Ω-微米，并且其介电强度达到103伏/微米。该二氧化硅包封层的厚度介于0.1微米与10微米之间，例如介于0.5微米与2微米之间。由于二氧化硅层是在硅表面热生长成的，所以其对硅结构表面的包封(包括对通孔的侧壁表面、微型沟槽的硅表面和底切的隐藏空间中的硅表面的包封)都是没有空隙和包封缺陷的。完全包封硅表面的保形性介电层可以通过几种沉积的方法实现，这些方法包括但不限于热辅助原子层沉积(ALD)或者等离子体辅助原子层沉积。

如图3A所示，器件300上下两侧被绝缘层包封的电极和接地岛的表面都选择性地被导电层329和330所沉积。不同于绝缘层328的包封，导电层329和330的沉积是不保形的。被导电层覆盖的电绝缘表面包括器件的顶部表面和底部表面、顶部开口310和底部开口319的侧壁表面以及微型沟槽315和322的侧壁表面。根据沉积的厚度和方法的不同，沉积的导电层可以达到或者达不到微型沟槽315和322的底部。沉积的导电层不会达到微型底切312和324的隐藏空间中的表面336。不仅导电层329和330的表面覆盖在微型底切312和324的隐藏空间中的表面336上是不连续的，而且其厚度也是因表面不同而不同的。更明确地说，导电层329和330覆盖的厚度在微型结构的侧壁表面是低于在顶部表面和底部表面的。导电层为本发明的实施提供了至少两个功能。一个功能是覆盖暴露的介电表面以避免电荷捕获。更明确地说，器件的顶部表面和底部表面由于覆盖薄导电层329和330，真空中来的空间电荷就避免被器件表面捕获。顶部开口310和底部开口319的侧壁也被薄导电层329和330所覆盖，以避免真空中的电荷和带电粒子束中的电荷被捕获。导电层329和330的第二功能是提供表面导电路径，从而在通孔处施加影响带电粒子射束的电场。为实施这个功能，毯式沉积的导电层329和330被底切312和324的隐藏空间中的表面336物理上和电学上造成不连续。导电层329和330的不连续是由环绕的微型沟槽、微型底切、微型栅栏、微型桥以及其他悬垂微型结构形成的内置微阴影掩膜结构的遮蔽效果达到的。结果，表面导电电极和接地岛由毯式沉积在预建构的岛结构上形成，从而避免了沉积后的对准光刻和蚀刻的工艺。溅镀或者结合溅镀与蒸镀的工艺可以用来将导电材料从顶部和底部进行沉积。导电薄膜可以具有单一金属层，该单一金属层可以包含但不限于钛金属。单一金属膜的厚度可以介于0.1微米与0.5微米之间。或者，薄导电层可以包含在同一沉积工艺中形成的内部黏附层和外部导电层。外部导电层可以用抗氧化和抗腐蚀的材料。例如，薄内部黏附层的材料选择可以包括但不限于钛、钛钨和铬。例如，外部导电层的材料选择可以包括但不限于金、铂和钼。薄内部黏附层的厚度可以介于0.01微米与0.05微米之间。外部导电层的材料的厚度可以介于0.1微米与0.5微米之间。本发明中利用预建构沉积的方法是提供可靠的静电器件的关键，其进一步的说明会在下文制造工艺中提供。

与体积导电电极设计和制造方法相比，表面导电电极设计和制造方法具有优势。在图1所示的体积导电结构中，两个导电板101和103是体积导电的，并被绝缘板102分离。体积导电结构(如导电板101和103)指的是体积和表面都是导电的。当绝缘板102做得比较厚时(比如在50微米到200微米之间)，在带电粒子射束路径上的大面积的暴露的介电表面106就可能有电荷捕获效应。而如果绝缘板102制作得较薄(比如只有几个微米或更小)，所施加的高电压就直接施加在绝缘薄板102的大的掩埋界面和小面积的暴露表面上。结果是有可能通过薄绝缘板和其暴露的表面，在绝缘薄层有缺陷的内部和表面处发生放电和电性击穿。在薄绝缘层缺陷处和暴露表面所发生的放电和电性击穿是静电器件主要的失效机制。相比之下，图3A中的电极331、接地岛332和333都制作成表面导电的。表面导电结构是指在导电层329和330的下面有薄的包封电绝缘层328。所施加的电压通过在表面导电层329和330传导，用于生成影响带电粒子射束的电场。换而言之，施加在掩埋绝缘薄层302上的电场由于包封绝缘层328的存在比没有包封绝缘层时小得多。在图3A中，掩埋绝缘层302被做得很薄，例如只有一两个微米或更薄。微型底切的形成使得微型底切312和324的隐藏空间中的介电表面336的暴露表面被加大了。例如，如果掩埋绝缘层302是1微米厚，而底切是5微米高和15微米深，那么在两个导电层间的介电表面距离可增长到至少35微米。那么，沿着介电表面的电场强度就被减小了35倍。同时，由于跨掩埋绝缘层302的较弱的电场，跨掩埋绝缘层302的放电和电性击穿的可能性也显著降低。在微型底切的局限隐蔽空间内的介电表面扩大，会在下文微型底切的制造工艺中有更显著的表述。底切中的介电表面336可以由热生长的二氧化硅形成，热生长的二氧化硅和其它沉积的介电材料相比，具有更好的介电强度和更干净的表面。此外，悬垂的电极结构进一步减少了在暴露的介电表面上放电的机会。具体而言，如图3A所示，电极331悬垂于底部开口319的上方，而且在每个电极331与其底部开口319的结构之间都有间隙存在。再进一步说，在高密度区域电极和接地布线可以利用支撑锚悬垂。该悬垂布线结构特征在图3A中没有示出，但下文中会有说明。在电极悬垂位置处，利用间隙来代替电极和接地间的暴露的介电表面显著地降低了真空中放电和电性击穿的可能性。

如图3B和图3C所示，在两个相邻的狭长电极岛331之间，有环绕的狭长接地岛332。换句话说，每个狭长电极岛都被狭长接地岛环绕。环绕的接地提供了电屏蔽，从而减少相邻电极之间的串扰。接地结构的详细布局会在下中关于3×3多极多射束静电器件阵列中说明。进一步，存在电极331相对于相邻接地332的凹陷。凹陷的深度等于微型沟槽的宽度，例如，介于5微米和30微米之间。这个电致垂直凹陷的目的是在两个或更多的静电器件被叠置在一起时提供间隙。由于这个凹陷，两个叠置在一起的器件间会产生真空间隙。真空间隙不仅降低了放电的可能性，而且通过将顶部芯片的接地表面叠置在底部芯片的电极表面的顶部上来提供电屏蔽。这样每个电极在平面和垂直面上都有电屏蔽，从而消除多射束静电器件中的串扰。

该文件进一步描述影响3x3阵列带电粒子束的3x3阵列微静电器件。3x3阵列是指3行3列的规则阵列。出于描述本发明的结构设计的目的，此处选择3x3阵列器件作为示例。其他多射束阵列器件(例如5x5阵列器件)可以用相同的设计原理和微制造方法来实施，因此它们也被认为是本发明的一部分。

图4A和图4B是静电器件的轴测俯视示意图和轴测仰视示意图。该器件具有3x3阵列单极电极配置，以影响3x3阵列的带电粒子射束。这里以此为例对本发明技术中的结构设计和制作方法进行说明。具有其他阵列数量的配置也属于本发明技术的一部分。本静电器件可用作静电微型透镜，用于聚焦3x3阵列带电粒子射束。环形电极配置及其通孔部分已在图2A-图2C中进行了描述。

微型透镜器件400是平面芯片，包括结构化的第一电极及接地层401、中间薄二氧化硅绝缘层402和第二结构化接地层403。第一层401也称为顶部层，第二层403也称为底部层。结构化电极及接地层401包括狭长硅岛、硅表面二氧化碳包封层和沉积在暴露的二氧化硅表面上的外部薄金属层。图4A和图4B用于说明结构设计，附图可能不是按比例的。静电器件400可以具有正方形、矩形、圆形或其他形状。取决于多射束阵列组合的数量，微型透镜器件400的横向尺寸可以在1毫米乘1毫米到50毫米乘50毫米的范围内。顶部层401的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。中间绝缘层402的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。底部层403的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。二氧化硅包封层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和2微米之间。外部金属层的厚度可以在0.1微米和0.5微米之间。

微型透镜器件400进一步包括用于通过带电粒子射束的3x3通孔阵列。每个圆形通孔穿过平面层401、402和403延伸。顶部层中的圆形开口410可以小于底部层中的圆形开口419，但它们是同心对准的。顶部圆形开口410由悬垂的环形电极431形成。开口410的直径可以在10微米和1000微米之间，例如介于50微米和250微米之间。开口419的直径可以在10微米和1000微米之间，例如大于开口410的直径。该3×3通孔陈列的孔心间距可以在100微米和1000微米之间，例如介于300微米和700微米之间。

如图4A，顶部层401被结构化为形成由狭长且直壁微型沟槽415隔开的狭长电极437与接地层432。微型沟槽415的宽度可在1微米至100微米之间，例如3微米至30微米。微型沟槽415的底表面达到掩埋的中间二氧化硅绝缘层402。每个狭长电极岛的周围都蚀刻出环绕的微型底切。微型底切未在图4A中示出，因为它们隐藏在微型沟槽的底部。狭长岛437和432由底部硅层403通过二氧化硅层402支撑。每个狭长电极岛437的末端都有形成射束路径圆形孔410的悬垂的环状电极431。每个电极岛437还用于其本身的电导线，另一端到达芯片边缘区域以形成电接触438。接地焊盘439可置于顶部层401的角或边缘处。电极布线的某些部分也被制成悬垂在高密度布线区域中(例如在区域440中)的锚之间。在电极和布线的窄部分中，当来自窄电极布线两侧的微型底切相遇时，电极布线的窄部分形成悬垂。这种悬垂电极设计不仅可以在紧凑的空间中进行电极布线，还可以减少真空中放电的机会。如图4A所示，每个狭长电极437岛被接地岛432完全包围。接地岛432提供电屏蔽以减少相邻电极之间的串扰。电极岛437也可以相对于接地岛432凹陷，凹陷的深度等于微型沟槽的宽度。当多个芯片堆叠时，电极凹陷允许在其顶部进行接地屏蔽。顶部层401上的接地岛432和底部层403上的接地岛433在芯片边缘电连接的。这确保了芯片边缘上的所有电极都被完全屏蔽。它还允许在底部层403上与地电连接，以便于外部接地连接。

如图4A和图4B所示，底部层403被制成单个接地层，其具有与用于射束路径的顶部开口同心对准的3X3阵列圆孔。由于419的直径大于410的直径，使得环形电极431至少有部分悬垂在背面开口419上。底部层贯穿开口419的直径可以比顶部层贯穿开口410的直径大至少10微米。薄壁微型栅栏427形成底部圆形开口419的圆周。薄壁微型栅栏427悬垂在顶部电极上方，并且通过短且悬垂的微型桥435将其保持在适当位置。薄壁微型栅栏427及其悬垂微型桥435的壁厚范围为2微米至20微米。紧邻微型栅栏的微型沟槽422的宽度可以在1微米到100微米的范围内，例如在3微米到30微米的范围内。在背面圆形空腔处的433和402层的界面处也有环绕的微型底切。微型底切被隐藏，没有在图4B中示出。

如图2A-图2C所示，在图4A中所述的顶部和底部的每个电极和接地岛都包括硅岛、包封二氧化硅绝缘层和除微型底切内部的表面外的暴露的电介质表面上的薄导电外层。包封绝缘层可以是热生长的二氧化硅层。可以通过溅镀沉积工艺或组合的溅镀沉积和蒸镀沉积工艺从顶侧和底侧沉积导电薄膜。导电薄膜可以有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，导电薄膜可以包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的例子包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。如所描述的，微型沟槽、微型底切、微型栅栏、微型桥和其他悬垂微型结构的微型结构为预结构化的导电沉积工艺提供了内置的阴影遮罩效应。每个狭长岛的表面导电层在微型底切的隐藏的二氧化硅表面处与其他狭长岛的表面导电层分离。因此，每个狭长岛437都变成表面导电的狭长电极，并且与其相邻的电极电隔离。在每个狭长岛的末端，接近器件中心的区域是由环形电极431形成的贯穿基板的圆形开口410。在每个狭长岛的另一端，接近器件边缘的区域有焊盘区域438，用于与外部电连接进行电接触。器件400的底部硅表面也完全包封在绝缘层(例如热生长的二氧化硅层)中。层403的暴露二氧化硅表面覆盖有薄的贵金属层，并连接到接地电极。二氧化硅层和薄金属层未在图4B中示出。由于隐藏的微型底切和悬垂的微型栅栏，沉积的底部金属层不会到达微型底切的内部。结果，背面金属层与电极431表面上的金属层电隔离。背面金属层从器件边缘表面的金属层或通过背面的直接接地焊盘而电连接到地。可单独调节的电压从它们在器件边缘的接触焊盘并通过它们的表面导电布线结构施加到环形电极431。在每个环形电极周围，沿其带电粒子射束路径产生电场。电场用于独立地聚焦每个带电粒子射束。因此，具有3x3阵列环形电极的单极静电器件可以用作微透镜阵列来聚焦3x3阵列的带电粒子射束。

图5A和图5B是静电器件的轴测俯视示意图和轴测仰视示意图。该器件具有3x3阵列八电极配置，以影响3x3阵列的带电粒子射束。这里以此为例对本发明技术中的结构设计和制作方法进行说明。具有其他阵列数量和电极数量的配置的器件也属于本发明技术的一部分。本静电器件可用作静电微型透镜，静电微偏转器、微像散器或微补偿器，用于影响3x3阵列带电粒子射束。该八电极配置及其开口部分已在图3A-图3C中进行了描述。

微型透镜器件500是平面芯片，包括结构化的第一电极及接地层501、中间薄二氧化硅绝缘层502和第二结构化的接地层503。第一层501也称为顶部层，第二层503也称为底部层。结构化的电极及接地层501包括狭长硅岛、硅表面包封二氧化碳层和沉积在暴露的二氧化硅层上的薄金属沉积层。图5A和5B用于说明结构设计，附图可能不是按比例的。静电器件500可以具有正方形、矩形、圆形或其他形状。取决于多射束阵列组合的数量，微型透镜器件500的横向尺寸可以在1毫米乘1毫米到50毫米乘50毫米的范围内。顶部硅层501的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。中间绝缘层502的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。底部层503的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。二氧化硅包封层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和2微米之间。外部金属层的厚度可以在0.1微米和0.5微米之间。

多极静电装置500进一步包括用于通过带电粒子射束的3x3通孔阵列。每个圆形通孔穿过平面层501，502，和503延伸。顶部层中的圆形开口510可以小于底部层中的圆形开口519，但它们是同心轴对准的。顶部圆形开口510由八个同心圆弧形悬垂电极531构成。开口510的直径可以在10微米和1000微米之间，例如介于50微米和250微米之间。开口519的直径可以在10微米和1000微米之间，例如大于开口510的直径。该3×3通孔陈列的孔心间距可以在100微米和1000微米之间，例如介于300微米和700微米之间。

如图5A，顶部层501被结构化为形成由狭长且直壁微型沟槽515隔开的狭长电极537和接地岛532。微型沟槽515的宽度可在1微米至100微米之间，例如3微米至30微米。微型沟槽515的底部表面到达掩埋的中间二氧化硅绝缘层502。每个狭长岛的周围都蚀刻出环绕的微型底切。微型底切在图5A中未示出，因为它们隐藏在微型沟槽的底部。狭长电537和532由底部硅层503通过二氧化硅层502支撑。每个狭长电极岛的一端具有形成圆形束路径开口510的一部分的悬垂的弧形电极531。如图5A所示，这些圆弧形电极可以具有相同的长度并且可以以相同的径向间隙布置在相邻的圆弧形电极之间。取决于具体应用，圆弧也可以具有不同的弧线长度并且可以布置成具有不同的径向偏移。每个电极还用于其本身的电布线，另一端到达芯片边缘区域以形成电接触538。接地焊盘539可置于顶部501的角或边缘处。电极布线的某些部分也被制成悬垂在高密度布线区域中(例如在区域540中)的锚之间。在电极和接地布线的窄部分中，当来自窄电极布线两侧的微型底切相遇时，电极或接地布线的窄部分悬垂。这种悬垂电极设计不仅可以使电极和接地布线处于紧凑的空间中，还可以减少真空中放电的机会。如图5A所示，每个狭长电极537岛被接地岛532完全包围。接地岛532提供电屏蔽以减少相邻电极之间的串扰。电极岛537也可以可选地相对于接地岛532凹陷，凹陷的深度等于微型沟槽的宽度。当多个芯片堆叠时，电极凹陷允许在其顶部进行接地屏蔽。顶部层501上的接地岛532和底部层503上的接地岛533在芯片边缘电连接。这确保了芯片边缘上的所有电极都被完全屏蔽。它还允许在底部层503上与地电连接，以便于外部接地连接。

如图5A和图5B所示，底部层503是制成单个接地层，其具有与用于射束路径的顶侧开口同心对准的3x3圆形开口阵列。在某些应用中，电极和接地岛结构都可以在顶部层501和底部层503中形成。但是，顶部层和底部层的岛和沟槽不重叠。因此，顶部层和底部层的岛可以相互支撑。尽管在图中未示出在顶部层和底部层上均具有电极和接地岛的这种结构设计，但它们是本发明的一部分。如图5A和5B所示，519的直径大于510的直径，使得电极531的弧形部分悬垂在底部开口519上。底部层开口519的直径可以比顶部层开口510的直径大至少10微米。薄壁微型栅栏527形成底部圆形开口519的圆周。薄壁微型栅栏527悬垂在顶部层电极上方，并且通过四个短且悬垂的微型桥535将其保持在适当位置。薄壁微型栅栏527及其悬垂微型桥535的壁厚范围为2微米至20微米。紧邻微型栅栏的微型沟槽522的宽度可以在1微米到100微米的范围内，例如在3微米到30微米的范围内。在背面圆形空腔处的533层和502层的界面处还有环绕的微型底切。微型底切被隐藏，未在图5B中示出。

如图3A-图3C所示，图5A中所示的顶部层和底层部的每个电极和接地岛都包括硅岛、包封二氧化硅绝缘层和除微型底切内部的表面外的暴露的电介质表面上的薄导电外层组成。包封绝缘层可以是热生长的二氧化硅层。可以通过溅镀沉积工艺或组合的溅镀沉积和蒸镀沉积工艺从顶侧和底侧沉积导电薄膜。导电薄膜可以有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄导电膜可以包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的例子包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。如所描述的，微型沟槽、微型底切、微型栅栏、微型桥和其他悬垂微型结构的微型结构为预结构化的导电沉积工艺提供了内置的阴影遮罩效应。每个狭长岛的表面导电层在微型底切的隐藏的二氧化硅表面处与其他狭长岛的表面导电层分离。因此，每个狭长岛537都变成表面导电的狭长电极，并且与其相邻电极电隔离。在每个狭长岛的末端，接近器件中心的区域是由环形电极531形成的贯穿基板的圆形开口510。在每个狭长岛的另一端，接近器件边缘的区域有焊盘区域538，用于与外部电连接进行电接触。器件500的底部硅表面也完全包封在绝缘层(例如热生长的二氧化硅层)中。层503的暴露二氧化硅表面覆盖有薄的贵金属层，并连接到接地电极。二氧化硅层和薄金属层未在图5B中示出。由于隐藏的微型底切和悬垂的微型栅栏，底部金属层不会到达微型底切的内部部分。结果，背面金属层与电极531表面上的金属层电隔离。背面金属层的接电是从器件边缘表面的金属层或通过背面的直接接地焊盘电连接到地。可单独调节的电压从它们在器件边缘的接触焊盘，并通过它们的表面导电布线结构施加到环形电极531。当相同的电压被施加到射束路径开口510的每个弧形电极531时，八电极静电器件500作为3x3静电微透镜阵列，用于聚焦多束带电粒子射束。当弧形电极531被配置为在每个射束路径开口有不同且独立的电压施加到每个弧形电极531上，就可以生成和射束路径的光轴垂直或成角度的电场。这种电场可用于偏转或弯曲带电粒子射束。在这样的多极配置中，静电器件500可以被配置并用作于多射束系统中的微偏转器、微像散器或微补偿器的3x3阵列。

图6A是静电器件的芯片边缘接触焊盘部分600的等距俯视示意图。电极和接地接触焊盘布置在芯片边缘区域中，用于形成外部电接触。每个电极接触焊盘638都位于狭长电极岛637的末端。每个狭长电极岛(包括其接触焊盘末端)都被微型沟槽615完全包围。每个电极和接地岛底部还有环绕的微型底切。由于微型底切隐藏在微型沟槽的底部，因此它们在图6A中未示出。狭长接地岛632在相邻的电极岛之间提供电屏蔽。狭长接地岛在芯片边缘和拐角处电连接。换言之，芯片边缘由接地结构形成，而电极结构保持远离芯片边缘。此外，静电器件的顶面和底面的接地也在芯片边缘处电连接。这种带有环绕的接地结构的芯片边缘设计完全消除了任何由芯片边缘缺陷或芯片座接触引起的放电或短路的任何可能性。因为所有的接地结构都是电连接的，所以用于接地的接触焊盘可以在接地结构的顶表面上的任何位置使用。比如，接地焊盘位置639示出在芯片的一角。当芯片的顶表面涂有金属(例如金)时，可以很容易在接触焊盘表面进行焊线接合。

图6B是沿图6A中的C-C截面的芯片边缘接触焊盘区域的剖面示意。该器件包括第一硅层601、掩埋氧化硅层602和第二硅层603。第一硅层601也称为顶部硅层，第二硅层603也称为底部硅层。在顶部层，相邻的狭长电极岛637被接地岛632隔开，使得电极岛在横向方向上获得屏蔽。狭长电极岛637也相对于接地岛凹陷，以便另一个芯片的接地结构可以堆叠在其顶部并留下由电极凹陷形成的小间隙。因此，电极岛也可以在垂直方向上获得屏蔽。如前面部分所述，顶部层中的狭长岛637和接地岛632被制成表面导电的，它们中的每一个都包括岛601、热生长的二氧化硅包封层628和外部导电层629。电极和接地岛被微型沟槽615和微型底切622分离和包围。在底部硅层603，通过在包封二氧化层628上沉积导电层630来形成接地633。导电层629和630分别从顶部和底部沉积。导电层629和630覆盖芯片的顶表面、底表面、边缘表面和微型沟槽615的侧壁表面。由于内置阴影遮罩效应，微型底切622内部的绝缘层的表面636没有被导电层覆盖，从而在导电层629中产生不连续性，并形成电隔离的电极和接地结构。导电金属层629和630覆盖芯片边缘的侧壁，包括芯片边缘处的微型底切634的内表面。由此，芯片顶部层的接地结构632和芯片底部层的接地结构633通过芯片边缘金属覆盖电连接。通过溅镀沉积工艺或组合的溅镀沉积和蒸镀沉积工艺，导电层629和630在顶侧和底侧实施沉积。导电薄膜可以具有单个金属层，该金属层可以包括但不限于钛。单层金属膜厚度可以在0.1微米和0.5微米之间。或者，导电薄膜可以包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是一种抗表面氧化和腐蚀的材料。薄内部黏附层材料的例子包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米和0.05微米之间。外部金属层的厚度可以在0.1微米和0.5微米之间。

图7A是窄电极设计的电极和接地布线区域700的横剖面示意图。图7B是电极和接地布线区域700沿D-D截面的横剖面示意图。图7B是电极和接地布线区域700沿E-E方向的横剖面示意图。

如图7A所示，电极布线737和接地布线732在高密度布线区域中具有较窄的宽度，并且它们被微型沟槽715隔开。狭长电极岛737具有在电极支撑锚741之间的悬垂部分740。悬垂电极部分740也可以称为窄电极桥。取决于电极桥的宽度和其硅岛的厚度，电极桥740的悬垂长度可以在10微米到1000微米的范围内，例如在50微米到500微米的范围内。接地布线732也可以在其窄部分处部分地悬垂。如图7B所示，悬垂电极桥740下方存在间隙742。电极锚741可以是圆形或其他形状。如图7C所示，每个电极锚741都在其底部有隐藏的微型底切722。微型底切722也围绕接地岛732。如前面部分所述，顶部层中的电极和接地岛被制成表面导电的，并且每个都包括硅岛701、热生长的二氧化硅包封层728和外部导电层729。电极和接地岛被微型沟槽715和微型底切722分离并围绕。在底部硅层703中，通过在包封二氧化硅层728上沉积导电层730来形成接地733。导电层729和730分别从顶部和底部沉积。导电层729和730覆盖芯片的顶表面、底表面、边缘表面以及微型沟槽715的侧壁表面。由于内置的阴影遮罩效应，微型底切722内的绝缘层的表面736没有被导电层覆盖，从而在导电层729中产生不连续性，并形成电隔离的电极和接地结构。导电金属层729和730通过芯片边缘金属覆盖电连接。导电金属层729和730通过溅镀沉积制或组合的溅镀沉积和蒸镀沉积工艺从顶部和底部沉积。导电薄膜可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄导电膜可以包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的例子包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

如在图4A和图5A上分别所示的区域440和540，窄电极设计使在高密度区域中进行布线成为可能，其中电极和接地布线都比芯片上的其他区域窄。并且，当多射束阵列的尺寸和电极柱的数量增加时，电极和接地布线的密度也增加了。此外，为了减少放电和电性击穿，电极布线可以做得窄和悬垂。当电极布线比接地布线窄时，总暴露电极表面积与芯片总表面积的比率会降低。因此，窄电极设计降低了在芯片制造、组装和在真空系统中运行期间，由于一定数目的微小颗粒随机到达芯片表面而引起的放电概率。特别是，当多个静电芯片垂直堆叠以形成多功能带电粒子射束操纵系统时，芯片堆叠的每个芯片上的总暴露电极表面积较小为优。减少要屏蔽的电极表面总面积进一步降低了电极表面与其接地屏蔽之间在垂直方向上的放电概率。此外，当部分窄电极悬垂时，微型底切内的隐藏的电介质表面会减少，进而减少放电和电性击穿的可能性。

图8是示意说明主要制造工艺步骤的流程图的示例。在图8中，起始基板(在此称为晶圆)包括第一硅层、第二硅层以及设置在第一和第二硅层之间的掩埋二氧化硅层。第一硅层也可被称为顶部硅层，第二硅层也可被称为底部硅层。这种平面起始晶圆可以是具有特定层厚度的市售绝缘体上硅(silicon–on-insulator(SOI))晶圆。如图8所示，在起始晶圆中没有制造和掩埋微型结构。图13描述了在接合晶圆中具有掩埋微型结构的工艺流程图的示例。图8的示例包括形成微型底切、悬垂微型结构和浅硅凹陷的多种方法。图8所示关键处理步骤的相应剖面图，在图9-图12中有更详细的描述。

如图8所示，工艺流程800包括两个工艺模组：第一，晶圆级制造工艺模组；第二，芯片级制造工艺模组。制造工艺从晶圆级工艺步骤801开始。起始晶圆的形状和尺寸包括但不限于圆形晶圆，标准圆形晶圆的直径可以是100毫米、150毫米和200毫米。起始晶圆的两个硅层可以具有不同的厚度：第一硅层可以比第二硅层更厚或更薄。构造两个硅层中的每一个的制造过程可以包括以下主要的硅蚀刻步骤。首先，如步骤802，直侧壁硅蚀刻工艺形成用于带电粒子射束路径的开口、微型沟槽和其他微型结构的圆形空腔；其次，如步骤803所示形成微型底切。本发明提供了多种形成微型底切的方法，包括第一硅层的硅底切蚀刻、掩埋二氧化硅蚀刻、第二硅层的硅蚀刻或硅和掩埋二氧化硅层的组合蚀刻。图9-图12提供了微型底切形成方法的细节。第三，硅蚀刻步骤804在第一硅层中形成浅硅凹陷。该硅凹陷蚀刻步骤是否执行是可选的，当芯片的电极侧键合到另一个芯片的表面以形成多功能芯片堆叠时可能需要这个步骤。在这种情况下，电极的蚀刻硅凹陷在一个芯片上的电极顶表面与另一芯片的接合表面之间形成间隙。由蚀刻的凹陷形成的间隙降低了电短路和放电的可能性。本发明提供了用于蚀刻浅硅凹陷的多种掩膜方法。浅硅凹陷蚀刻的掩膜方法在图9-图12中有详细描述。如图8所示，步骤805用以保护在第一硅层一侧蚀刻的微型结构。构造第二硅层的制作工艺与第一硅层的制作工艺相同或相似。步骤806通过图案化的掩膜层实施直侧壁硅蚀刻，在第二硅层中形成微型沟槽、圆形空腔和其他微型结构。步骤807在微型沟槽的底部形成微型底切。步骤808(是否执行是可选的)通过如步骤804的短硅蚀刻在第二硅层中形成浅硅凹陷。步骤809蚀刻两个硅层之间的暴露的二氧化硅层，并去除两侧的掩蔽层和保护层。晶圆上的芯片边界由蚀刻在第一和第二硅层中的对准和重叠的微型沟槽界定。去除微型沟槽底面的二氧化硅层和保护层后，同时对芯片进行单片化。避免了使用机械锯切割等芯片分割方法，以防止切割碎屑被引入并被带入并困在微型沟槽和微型底切中。

如图8所示，芯片级流程810从步骤811开始。产生或增加微型底切尺寸的方法的一是用可以控制时间的工艺蚀刻掩埋二氧化硅层。在步骤811中，使用氢氟酸(HF)气体或稀释的HF溶液蚀刻掩埋二氧化硅层，并控制蚀刻的时间。然后在芯片级执行热氧化步骤812，用热生长的二氧化硅层包封所有暴露的硅表面，包括芯片的边缘。可以如在步骤811中那样，使用氢氟酸(HF)气体或稀释的HF溶液蚀刻热生长的二氧化硅层，并控制蚀刻的时间。步骤811和步骤812的重复可用于产生和扩大微型底切。因为热氧化工艺将硅结合到生长的二氧化硅层中，所以步骤811和812的重复提供了以下好处。首先，在每个重复循环中去除二氧化硅层后，微型底切的尺寸有所增加。其次，高温下的热氧化过程会烧掉表面污染物和颗粒。因此，减少了颗粒和表面污染物放电的可能性。第三，HF二氧化硅蚀刻和热氧化工艺也提供了本发明的器件的另一个优点。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的颗粒。结果，可以去除许多微米或纳米级的表面突起。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面，显著降低了在有限的微空间中的放电和电性击穿这类事故发生的机率。在形成微型底切之后，在812的最后步骤中，进行另一次热氧化工艺，使热生长的二氧化硅层完全包封芯片的所有硅表面。在步骤813中，从芯片的顶侧和底侧沉积薄导电膜。芯片级导电薄膜沉积工艺，可以是溅镀金属沉积工艺或溅镀和蒸镀金属沉积工艺的组合。除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在预结构化芯片的所有暴露表面上提供金属膜覆盖。蒸镀工艺可以仅在面向来自金属蒸镀源的方向的表面上沉积金属膜。导电薄膜可以具有单个金属层，该金属层可以包括但不限于钛。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的金属。薄内部黏附层材料的例子包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内置的微阴影掩膜结构包括微型沟槽、微型底切、微型栅栏和微型桥。由于这些微型结构提供的内置微阴影遮罩效应，金属沉积过程是预先结构化的，电极和接地结构的金属层在沉积时物理分离并且电隔离。不需要额外的金属层图案化和蚀刻工艺。因此，芯片表面不会受到颗粒污染，从而减少了在施加高强度电场时发生短路、放电和电性击穿的可能性。图8所示的制造工艺流程到这里就结束了。

本发明提供了一些制造微型底切和浅硅凹陷的工艺。图9-图12通过部分横剖面示意图示意说明这些制造方法的关键制造步骤。制造微型底切和浅硅凹陷的方法可以有不同于图9-图12中描述的组合方式。换言之，任何一种制造微型底切的方法可以与任何一种制造浅硅凹陷的方法组合以形成不同的微制造工艺流程。这些不同的微制造工艺流程仍然是本发明的一部分。

图9是图8微制造制程的流程示例。图9A-图9N是关键制造工艺步骤之后的局部剖面示意图。在图9的制造工艺流程中，微型底切是通过利用深反应离子蚀刻(DRIE)工艺(通常称为Bosch工艺(US5,501,893))的高深宽比结构相应的蚀刻滞后来形成，其具有增加的侧壁保护和硅蚀刻步骤。浅硅凹陷的蚀刻是通过使用双掩膜层硅DRIE工艺的各向异性硅蚀刻来实施的。这里使用影响单个带电粒子射束的单极器件来说明微制造方法。图示和描述的制造方法也适用于影响多个带电粒子射束的多极器件和阵列器件的制造。

图9A是本发明技术起始晶圆900的局部剖面示意。这个晶圆包括第一硅层901、第二硅层903以及位于第一和第二硅层之间的掩埋二氧化硅层902。第一硅层也称为顶部硅层，第二硅层也称为底部硅层。当使用市售的具有特定厚度的绝缘体上硅(SOI)的晶圆时，第一硅层通常被称为器件层，而第二硅层通常被称为支撑层。包括电极和接地结构的微型结构可以形成在任一硅层或两个硅层中。第一硅层的工艺选择取决于其结构的复杂性。第二硅层的一些工艺步骤可能需要通过将晶圆放在载体晶圆上来进行，结构化的第一硅层应该面朝下在载体晶圆上，使其受到保护。因此，第一硅层通常选择工艺步骤较多、几何形状和工艺控制要求更严格的硅层，这样更为方便。由此也减少了有载体晶圆时的工艺步骤。形成起始晶圆的方法是利用硅熔合的工艺。首先使用在半导体集成电路制造和微机电系统(MEMS)制造工艺中常规的晶圆预氧化清洁方法，对两个双面抛光单晶硅晶圆在键合前彻底清洁。通过热氧化工艺在两个之一的晶圆上生长出规定厚度的二氧化硅层后，将第二个双面抛光单晶硅片键合在第一晶圆的氧化表面上。晶圆键合在室温下开始，然后在700℃到1100℃之间的温度下退火。然后通过晶圆研磨和抛光的工艺，将第一硅层和第二硅层减薄至其特定厚度。硅层的厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。掩埋二氧化硅层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。静电器件的横向尺寸可以在1毫米乘1毫米到50毫米乘50毫米的范围内。晶圆形状和尺寸包括但不限于直径为100毫米，150毫米和200毫米的圆形晶圆。

图9B示出了在其第一硅层上的两个掩膜层图案化之后的晶圆的局部剖面。这种双重掩膜工艺是通过在硅蚀刻步骤之前制备掩膜层来制造浅硅凹陷的方法之一。使用这种方法，可以避免在蚀刻有深沟槽和空腔结构的硅表面上操作光刻图案化的工艺。图案化的第一掩膜层904用于浅凹陷硅蚀刻，而图案化的第二掩膜层905用于沟槽和空腔硅蚀刻。晶圆上905的图案与904的图案对准。由于第二掩膜层905是在图案化的第一掩膜层904的顶上沉积和图案化的，并且第二掩膜层905在使用后需要选择性地被去除而不影响图案化的第一掩膜层904，所以两个掩膜层904和905必须是不同类型的掩膜材料。第一掩膜材料的例子包括但不限于铝和二氧化硅。第二掩膜材料的例子包括但不限于图案化的正性或负性的光致抗蚀剂材料。铝、二氧化硅和光致抗蚀剂的图案化薄层可以用作硅蚀刻的蚀刻掩膜层。带电粒子射束传输路径的中轴线如图9B中的虚线906所示。带电粒子束传输路径906的第二掩膜层开口是圆形开口，其直径可以在大约10微米至1000微米的范围内，例如在大约50微米至250微米的范围内。在硅表面上只有第二掩膜层图案的位置907是电极浅凹陷的形成位置。在第二掩膜层905的开口中(例如在位置908中)存在局部或完全暴露的第一掩膜层904表面。掩膜开口908用于制作硅微型沟槽，它们的开口宽度可以在1微米到100微米的范围内，例如在3微米到30微米的范围内。

在接下来的工艺步骤中，在硅蚀刻之前，第二掩膜层开口处908暴露的第一掩膜层904先被蚀刻。去除第二掩膜开口908中暴露的第一掩膜层的蚀刻工艺不能蚀刻硅。例如，如果第一掩膜层904是二氧化硅薄层，则可利用第二掩膜层作为蚀刻掩膜并使用CHF₃气体和少量氧气的反应离子蚀刻(RIE)来选择性地蚀刻二氧化硅层。在选择性地蚀刻第一掩膜层之后，第一掩膜层图案在图案开口908处与第二掩膜层图案完全对准。如图9C所示，第一硅各向异性蚀刻通过硅DRIE工艺进行。并且第二掩膜层905用于硅DRIE工艺。硅DRIE工艺使用SF₆等离子体蚀刻硅和使用C₄F₈等离子体的薄保护膜沉积的重复和优化循环，以形成具有相对竖直侧壁的硅微型结构。硅DRIE工艺的特点的一是在高深宽比微型结构蚀刻工艺中，小开口的硅蚀刻速率低于大开口蚀刻速率。高深宽比是指硅蚀刻深度与掩膜开口尺寸比的比值较大。在这种情况下，窄沟槽909的硅蚀刻速率低于带电粒子射束路径的圆形开口910的蚀刻速率。909沟槽开口宽度可以在1微米到100微米的范围内，例如在3微米到30微米的范围内。圆形开口910的直径可以在大约10微米到1000微米的范围内，例如在大约50微米到250微米的范围内。利用这种与深宽比相关的蚀刻滞后，硅蚀刻时间可以控制，当大开口910中的硅蚀刻完成并且掩埋的二氧化硅表面暴露时，硅蚀刻可以停止。由于窄开口中的蚀刻滞后，在微型沟槽909的底部留下了2微米至20微米厚的薄硅层。

本发明提供了形成微型底切和微悬垂结构的方法。当来自窄微型结构两侧的微型底切相遇时，悬垂微型结构可以形成。图9D示出了形成微型底切的方法之一。通过等离子体沉积或气相沉积，将薄的表面保护层911沉积到图9D所示的暴露表面。薄的表面保护层的示例包括PECVD(等离子体增强化学气相沉积)二氧化硅和由C₄F₈等离子体沉积的碳氟化合物薄膜。取决于其硅蚀刻选择性比，膜厚度可以在0.1微米至1微米的范围内。对薄的保护层911进行RIE蚀刻，以从微型沟槽909和圆形空腔910的顶部表面和底部表面选择性地去除保护层。这样，保护层911仅留在侧壁表面上。微型沟槽底部的硅表面暴露了出来。然后执行时间控制的短时硅蚀刻步骤，以蚀刻掉微型沟槽底部的硅，并且进一步在微型沟槽底部的硅中产生微型底切912。微型底切蚀刻可以是硅蚀刻。作为示例，微型底切可以是5微米高和15微米深。蚀刻的微型底切912和剩余的侧壁保护层911在图9D中示出。这种形成微型底切的方法也可用于形成悬垂的微型桥和其他部分悬垂的微型结构。当从窄而长的硅结构的侧面蚀刻微型底切时，底切蚀刻的蚀刻前沿可能首先在最窄部分处相遇并产生硅结构的悬垂部分。悬垂部分的长度可以通过受控的蚀刻时间的控制和结构设计来确定。如图7所示，硅结构的较宽部分支撑悬垂部分。

在微型沟槽底部形成微型底切和悬垂微型结构之后，第二掩膜层905和侧壁保护层911被去除，以暴露907区域的硅表面和第一掩膜层904的表面。在接下来的步骤中，利用第一掩膜层904进行过时间控制的DRIE蚀刻，以在暴露的硅表面907上形成凹陷。浅硅凹陷蚀刻是各向异性的。换言之，在凹陷蚀刻期间，暴露的硅岛的暴露的侧壁硅表面和边缘不会受到蚀刻，因此需要在C₄F₈沉积循环中提供足够的侧壁保护层沉积。另一方面，C₄F₈沉积的量可能以太多，以避免在蚀刻的硅顶表面和硅岛的边缘上产生草状硅结构。凹陷的深度可以在5微米至30微米的范围内。在去除剩余的掩膜层904之后，第一硅层硅结构化工艺就完成了。如图9E所示，凹陷的硅岛913形成电极岛，而第一掩膜层覆盖的硅岛914用于接地岛。具有微型底切912的微型沟槽915围绕并分离电极岛和接地岛。微型沟槽916定义了器件的边界并且用于芯片单片化，其相应的微型沟槽将在第二硅层中制造。圆形开口910在第一硅层中形成带电粒子束路径。如前所述，电极和接地岛呈狭长形状。每个电极岛的一端为环形电极岛913或弧形电极岛，它们形成带电粒子射束路径开口910。狭长电极和接地岛913和914也用作布线线路，这些布线线路线伸延到器件的边缘以形成外部电接触。

如图9F所示，在完成第一硅层微型结构化工艺之后，可以通过施加临时保护层917来保护结构化的第一硅层。917的材料可以是溶解在溶剂中并通过加热固化后聚合的有机材料。涂覆工艺可以是喷涂、配黏、浸涂、低速旋涂覆或这些方法的组合。保护涂层917也可以是从气相沉积的聚合物层。保护涂层917提供第一硅层的表面保护以防止其在处理第二硅层时受到影响。涂层917至少部分地填充深而窄的微型沟槽并且至少部分地平坦化了第一硅层的晶圆表面。通过保护层917，处理第二硅层可以与第一硅层共享大部分处理设备和处理条件。在该工艺流程示例中，第二硅层仅作为接地层。硅凹陷制作工艺不包括在第二硅结构化工艺中。如果需要，针对第一硅层结构化描述的硅凹陷制作工艺可以应用于第二硅层结构化。如图9F所示，第二硅层的工艺从施加和图案化光致抗蚀剂掩膜层918开始。918的图案与在第一硅层上制作的对准标志对准，并且对准精度可以是+/-2微米或更好。光致抗蚀剂918中的图案开口919是圆形开口，用于在第二硅层中形成带电粒子射束路径。光致抗蚀剂918中的图案开口920是环绕的微型沟槽开口图案，用于界定晶圆上芯片的边界。图案921为圆形微型栅栏图案，用于在光致抗蚀剂层918中形成圆形微型沟槽开口922。

如图9G所示，第二层硅各向异性蚀刻也采用深度反应离子蚀刻(DRIE)。由于微型沟槽的蚀刻深度相对于较大的圆形射束路径开口存在滞后，当硅蚀刻到达大圆形开口中的掩埋氧化表面时，蚀刻停止，并有少量硅留在微型沟槽920和922的底面。

图9H示出了在第二硅层中形成微型底切的方法之一。通过等离子体沉积或气相沉积将薄表面保护层923沉积到图9H所示的暴露表面。薄表面保护层的示例包括PECVD(等离子体增强化学气相沉积)二氧化硅和由C₄F₈等离子体沉积的碳氟化合物薄膜。取决于其硅蚀刻选择性比，膜厚度可以在0.1微米至1微米的范围内。进行薄保护层923的RIE蚀刻，以从微型沟槽919和圆形空腔920和922的顶部表面和底部表面选择性地去除保护层。这样，保护层仅留在侧壁表面上。如图9H所示，微型沟槽底部的硅表面暴露了出来。然后执行时间控制的短时硅蚀刻步骤，以蚀刻掉微型沟槽底部的硅，并且进一步在微型沟槽底部的硅中产生微型底切924。微型底切蚀刻可以是硅蚀刻。作为示例，微型底切可以是5微米高和15微米深。蚀刻的微型底切924和剩余的侧壁保护层923在图9I中示出。

在第二硅层中形成微型底切之后，掩埋二氧化硅层902暴露在微型沟槽、微型底切和圆形空腔的底表面处。使用CHF₃气体和少量氧气的混合物进行RIE蚀刻以蚀刻该二氧化硅层。或者，时间控制的稀释HF蚀刻或气体HF蚀刻也可用于去除暴露的二氧化硅层。接下来，侧壁保护层923和第一侧保护层917被完全去除。如果它们是有机材料，则可以使用各向同性氧等离子体蚀刻来去除两个保护层。随着保护层917的完全去除，第一硅层中的芯片边界微型沟槽916和第二硅层中的芯片边界微型沟槽920被连接。由此，如图9所示，芯片925与晶圆分离。

图9K-图9N示出了芯片级制造工艺。图9K示出了单极芯片在晶圆级工艺的分割步骤之后的硅结构。带电粒子射束路径由第一硅层中的圆形开口910和第二硅层中的较大圆形开口919构成。906示出了带电粒子射束的光轴。第一硅层中的圆形开口910由环形凹陷硅岛结构913形成并用于制作环形电极。在第一硅层中，硅岛结构913被接地岛结构914包围，在它们之间有微型沟槽915。微型底切912位于围绕岛状结构913和914的微型沟槽915的底部。岛状结构913和914通过掩埋二氧化硅层902由第二硅层支撑。如图9K所示，在第二硅层中仅形成接地结构926。如果需要，也可以使用针对第一硅层描述的制造工艺在第二硅层中形成电极岛结构。当第一硅层和第二硅层都有电极岛和接地岛结构时，两个硅层中的微型沟槽不能重叠，这样两个硅层上的岛状结构才可以相互支撑。第二硅层的接地结构包括圆形开口919，用于为带电粒子射束路径提供光轴906。圆形微型栅栏927与圆形开口919同心地形成。换言之，圆形微型栅栏927形成圆形空腔919的圆周。形成悬垂微型栅栏927的目的是形成圆形微型沟槽922和其下面的微型底切924。悬垂的微型桥将悬垂的微型栅栏连接到其余的接地硅结构。微型桥没有在图9K中示出，但它们示出在图2C中。微型栅栏、微型桥、微型沟槽和微型底切的组合微型结构形成了内置微型阴影掩膜，由此实施预结构化金属沉积工艺。

图9L示出了在芯片级形成微型底切和悬垂微型结构的另一种方法。掩埋二氧化硅层922从其在微型底切912和924中的暴露侧壁表面上被有控制地蚀刻。该掩埋二氧化硅底切蚀刻可以使用稀释的氢氟酸(HF)溶液或使用气体HF来进行。在HF蚀刻之后，使微型底切的横向切入被加深，如图9L所示。下一步是进行热氧化工艺，在所有暴露的硅表面上生长一层薄的二氧化硅。硅热氧化从原始硅表面消耗硅并将消耗的硅结合到新生长的二氧化硅层中。例如，在两个硅层之间具有2微米高的微型底切(间隙)的芯片上生长1微米厚的二氧化硅。在热氧化工艺之后，大约46％的氧化层厚度位于原始硅表面内部，而54％位于其外部。因此，在1微米厚的二氧化硅生长之后，由掩埋二氧化硅蚀刻形成的原始2微米高的微型底切(间隙)变为0.92微米。如果通过另一个时间控制的HF蚀刻去除新生长的1微米厚的二氧化硅层，则微型底切(间隙)的高度增加到2.92毫米，并且在横向上至少再切入1微米深。因此，通过热氧化和时间控制的HF蚀刻工艺的循环，微型底切不仅在横向上更深，而且在垂直方向上也更高。这样，可以进行氧化和氧化物蚀刻工艺的一次或多次循环，以在掩埋二氧化硅界面处形成具有特定尺寸和形状的微型底切。为了附图清晰，图9L仅示出了在单个时间控制的HF蚀刻步骤之后的芯片的横剖面，以示出通过该方法形成的微型底切的内部部分。HF二氧化硅蚀刻和热氧化工艺还示出了本发明的器件的另一个优点。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的颗粒。因此，许多微米或纳米级的表面突起被去除。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面显著降低了在局限的微空间中放电和电性击穿的机会。

如图9M所示，进行最后一道热生长氧化工艺，以在所有暴露的硅表面上生长一层薄的二氧化硅928。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.5微米与2微米之间。热生长可以是常规的湿氧化工艺，其温度在介于800℃与1200℃的范围内(例如在1100℃附近)。在芯片级热氧化工艺之后，所有的硅表面(包括所有微型底切的内表面和芯片边缘的侧面)都被二氧化硅层928完全包封。

图9N示出了单射束单极器件在其芯片级预结构化导电层沉积工艺之后的横剖面示意图。金属沉积方法包括但不限于物理气相沉积(PVD)，如溅镀和电子束蒸镀。溅镀沉积工艺通常在比蒸镀压力更高的沉积压力下进行。例如，溅镀压力可以在0.2帕斯卡(pascal)到2帕斯卡的范围内，而蒸镀压力可以在10微帕斯卡到100微帕斯卡的范围内。在金属溅镀工艺中，离子的过剩能量也增加了沉积材料离子的表面迁移率。结果，除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。另一方面，金属蒸镀沉积工艺提供了视线沉积，因为它的真空沉积压力要低得多。

芯片级金属沉积工艺包括至少两个步骤的金属溅镀工艺。一个溅镀工艺是从顶部沉积金属层929，该顶部是第一硅层一侧。另一种溅镀工艺是从底部沉积金属层930，即从第二硅层一侧。可以可选地进行金属蒸镀工艺，以通过把顶表面或底表面放置成相对于蒸镀源面对视线方向而在芯片的顶表面或底表面上沉积较厚的金属膜。蒸镀的厚金属膜用于进行外部电连接，例如焊线接合或直接金属探针或引脚接触。金属接触焊盘以及电极和接地布线未在图9N中示出，但在图6A和图6B中示出和描述过。沉积的金属膜929和930可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄的导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

在从芯片顶部进行金属沉积工艺之后，如图9N所示，电极岛931和接地岛932的顶表面和侧壁面被溅镀金属层929完全覆盖。圆形射束路径开口910和919的圆柱形侧壁表面也被溅镀金属层覆盖。由于微型沟槽915提供的内置阴影遮蔽效果，微型沟槽915侧壁上的金属厚度朝向微型沟槽底部逐渐减小。由于微型沟槽915和微型底切912的内置阴影遮蔽效果，溅镀金属层929无法到达微型底切912的隐藏的内表面。在微型底切912的未涂覆的介电表面产生金属层929不连续性。因此，电极岛931和接地岛932上的金属层929在物理上是分离的并且未电连接。在从芯片底部进行金属溅镀沉积之后，接地结构933的底表面和侧壁表面(包括微型栅栏927的表面)都被溅镀金属层930完全覆盖。圆形射束路径开口919和910的圆柱形侧壁表面也被溅镀金属层930覆盖。开口910和919的全金属化圆柱形表面防止带电粒子沿射束路径被捕获。由于微型栅栏927、微型沟槽922和微型底切924提供的内置阴影遮蔽效果，微型沟槽922侧壁上的金属厚度朝向微型沟槽的底部逐渐减小，并且金属层930不会到达微型底切924的隐藏内表面。结果，微型底切924中的未涂覆的介电表面在顶部电极岛931上的溅镀金属层和底部接地金属层930之间产生不连续性。另一方面，由于芯片边缘的微型底切934是开放的，没有来自微型沟槽的阴影遮蔽效应，接地结构932和933上的金属层929和930可以通过芯片的边缘在物理上和电气上连接。底部接地层与顶部接地岛的电子连接使单侧外部接地接触成为可能，并且从底部提供额外的电极接地屏蔽。金属溅镀和蒸镀工艺都是预先结构化的，不需要在金属沉积后进行金属图案化和蚀刻。因此，避免了与有高深宽比的微型结构上的金属图案化和蚀刻工艺相关的颗粒污染。

为了说明形成微型底切和浅硅凹陷的另一种方法，图10是图8微制造制程的流程的另一个示例。图10A-图10N是关键制造工艺步骤的局部剖面示意图。在图10的制造工艺流程中，微型底切是通过利用深反应离子蚀刻(DRIE)制成。浅硅凹陷的蚀刻是通过各向同性硅蚀刻进行的，该蚀刻使用具有受保护的硅结构侧壁的图案化干膜光致抗蚀剂层。这里使用影响单个带电粒子射束的单极器件来说明制造工艺示例。图示和描述的制造方法也适用于影响多个带电粒子射束的多极器件和阵列器件的制造。

图10A是本发明技术起始晶圆1000的局部剖面示意。这个晶圆包括第一硅层1001、第二硅层1003以及位于第一和第二硅层之间的掩埋二氧化硅层1002。第一硅层也称为顶部硅层，第二硅层也称为底部硅层。当使用市售的具有特定厚度的绝缘衬底上硅(SOI)芯片时，第一硅层通常被称为器件层，而第二硅层通常被称为支撑层。包括电极和接地结构的微型结构可以形成在任一硅层或两个硅层中。第一硅层的工艺选择取决于其结构的复杂性。第二硅层的一些工艺步骤可能需要通过将晶圆放在载体晶圆上来进行，结构化的第一硅层应该面朝下在载体晶圆上，使其受到保护。因此，第一硅层通常选择工艺步骤较多、几何形状和工艺控制要求更严格的硅层，这样更为方便。由此也减少了有载体晶圆时的工艺步骤。硅熔合是形成起始晶圆的一种方法。首先使用在半导体集成电路制造和微机电系统(MEMS)制造工艺中常规的晶圆预氧化清洁方法，对两个双面抛光单晶硅晶圆在键合前彻底清洁。通过热氧化工艺在两个之一的晶圆上生长出规定厚度的二氧化硅层后，将第二个双面抛光单晶硅片键合在第一晶圆的氧化表面上。晶圆键合在室温下开始，然后在700℃到1100℃之间的温度下退火。通过晶圆研磨和抛光工艺，将第一硅层和第二硅层减薄至其特定厚度。这个厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。掩埋二氧化硅层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。静电器件的横向尺寸可以在1毫米乘1毫米到50毫米乘50毫米的范围内。晶圆形状和尺寸包括但不限于直径为100毫米、150毫米和200毫米的圆形晶圆。

图10B示出了晶圆在其第一硅层上的掩膜层图案化之后的局部横剖面示意图。图案化的掩膜层1005用于沟槽和空腔硅蚀刻以及微型底切硅蚀刻。掩膜材料的例子包括但不限于图案化的光致抗蚀剂。如图10B所示，带电粒子射束传输路径的中心线被示为虚线1006。在带电粒子射束传输路径1006上的掩膜层开口是圆形开口，用于第一硅层的圆孔直侧壁硅蚀刻。圆形开口的直径可以在10微米到1000微米的范围内，例如在50微米到250微米的范围内。位置1007是电极浅凹陷形成位置。掩膜开口1008用于制作硅微型沟槽，其开口宽度可以在1微米至100微米的范围内，例如在3微米至30微米的范围内。

硅DRIE蚀刻工艺的另一个特征是它的沟底缺口(notching)或底脚切(footing)效应。在图10中的微型底切的工艺流程就利用了这种沟底缺口效应。当硅DRIE工艺蚀刻具有掩埋二氧化硅层的窄硅微型沟槽时，如果在微型沟槽底部到达掩埋二氧化硅表面后继续蚀刻，则硅过度蚀刻将沿硅和二氧化硅的界面被横向引导。这样的结果是在该界面处形成沟底缺口或底脚切。作为硅DRIE蚀刻的特性，在界面处产生的沟底缺口或底脚切通常是不希望的，因此一些方法被用来减少或消除它们。但此发明专门利用该沟底缺口或底脚切形成微型底切。为了增强这种微型底切形成的效果，可以在硅DRIE工艺中使用连续的高射频(13.56MHz)偏置电源。通过这种方法形成的微型底切的尺寸取决于微型沟槽的开口宽度和深宽比。图10C为硅微型沟槽及微型底切DRIE蚀刻后的剖面示意图。对于给定的过度蚀刻时间，在小开口中产生的微型底切的尺寸大于大开口的尺寸。由于微型沟槽开口1009的宽度可以在3微米至30微米的范围内，并且圆形射束路径开口1010的直径可以在50微米至250微米或更大的范围内，可以对过度蚀刻进行时间控制以在沟槽底部形成足够大的微型底切1012，而在较大圆形开口的底部没有底切或底切最少。作为示例，微型底切可以在横向方向上为5微米高和15微米深。当在相对大的空腔开口或宽的沟槽开口的底部需要微型底切时，可以使用微型栅栏来产生微型底切，正如第二硅层结构化工艺中所描述的。这种形成微型底切的方法也可用于形成悬垂的微型桥和其他局部悬垂的微型结构。当从窄而长的硅结构的侧面蚀刻微型底切时，底切蚀刻的蚀刻前沿可能首先在最窄部分处相遇并产生硅结构的悬垂部分。悬垂部分的长度可以通过可控的蚀刻时间和结构设计来确定。如图7所示，硅结构的较宽部分支撑悬垂部分。

在微型沟槽底部形成微型底切和悬垂微型结构之后，去除掩膜层1005以暴露硅表面。接下来，这里提供一种图案化和硅蚀刻以在接地硅岛上形成浅凹陷的方法。如图10D所示，通过等离子体沉积或气相沉积在暴露的表面上沉积表面保护层1011。保护层1011的目的是保护暴露的硅侧壁表面，使得各向同性硅蚀刻可以用于浅凹陷硅蚀刻。薄表面保护层的示例包括PECVD二氧化硅和从气相沉积的聚合物。保护层1011的厚度可以在1微米至10微米的范围内。保护层1011中的应力可能很低，因此在硅蚀刻期间它能在硅岛的边缘处保持完整。

接下来，如图10E所示，利用层压干膜光致抗蚀剂层1004的光刻使顶部表面区域图案化。干膜光致抗蚀剂层1004通过使用热辊层压机在大气压下层压或通过使用加热的隔膜层压机在真空中层压。然后使用对准的光掩膜对层压的干膜光致抗蚀剂进行紫外曝光。或者，层压干膜光致抗蚀剂层的工艺可使用喷涂光致抗蚀剂层的工艺代替。在干膜显影后，进行定向RIE蚀刻工艺，以使用图案化的干膜作为蚀刻掩膜层来选择性地蚀刻保护层1011。RIE工艺仅蚀刻掉在岛1013的顶表面以及沟槽和空腔底部表面上的保护层1011。在RIE蚀刻之后，硅岛1013的顶部硅表面暴露出来，而微型沟槽和微腔的侧壁表面仍然受到保护层1011的保护。接下来，如图10F所示，各向同性硅蚀刻用于浅凹陷硅蚀刻。由此，形成了位置1013处的硅岛的浅凹陷。在凹陷硅蚀刻期间，保护层1011的突出部分1101a用于保护被蚀刻的硅岛的边缘。突出部分1011a应该是坚固的并且能够承受硅蚀刻工艺。

在浅凹陷硅蚀刻之后，去除干膜层1004和表面保护层1011。至此完成了第一硅层的硅结构化。如图10G所示，凹陷的硅岛1013为电极岛，硅岛1014为接地岛。具有微型底切1012的微型沟槽1015围绕并分离电极岛和接地岛。微型沟槽1016定义了器件的边界，它们用于芯片单片化，相应的微型沟槽将在第二硅层中形成。圆形开口1010在第一硅层中形成带电粒子射束路径。如前面部分所述，电极和接地岛呈狭长形状。每个电极岛的一端为环形电极岛1013或弧形电极岛，它们形成带电粒子射束路径开口1010。狭长电极和接地岛1013和1014也用作布线线路，并且它们到达器件的边缘，以形成外部电接触。

如图10H所示，在完成第一硅层微型结构化工艺之后，可以通过施加临时保护层1017来保护结构化的第一硅层。1017的材料可以是溶解在溶剂中并通过加热固化后聚合的有机材料。涂覆工艺可以是喷涂、配黏、浸涂、低速旋涂覆或这些方法的组合。保护涂层1017也可以是从气相沉积的聚合物层。保护涂层1017提供第一硅层的表面保护以防止其在处理第二硅层时受到影响。涂层1017至少部分地填充深而窄的微型沟槽并且至少部分地平坦化了第一硅层的晶圆表面。通过保护层1017，处理第二硅层可以与第一硅层共享大部分处理设备和处理条件。在该工艺流程示例中，第二硅层仅作为接地层。硅凹陷制作工艺不包括在第二硅结构化工艺中。如果需要，针对第一硅层结构化描述的硅凹陷制作工艺可以应用于第二硅层结构化。如图10H所示，第二硅层的工艺从施加和图案化光致抗蚀剂掩膜层1018开始。1018的图案与在第一硅层上制作的对准标志对准，并且对准精度可以是+/-2微米或更好。光致抗蚀剂1018中的图案开口1019是圆形开口，用于在第二硅层中形成带电粒子射束路径。光致抗蚀剂1018中的图案开口1020是环绕的微型沟槽开口图案，用于界定晶圆上芯片的边界。图案1021为圆形微型栅栏图案，用于在光致抗蚀剂层1018中形成圆形微型沟槽开口1022。

如图10I所示，第二层硅各向异性蚀刻也通过使用掩膜层1018的深度反应离子蚀刻(DRIE)工艺进行。在硅DRIE蚀刻到达微型沟槽1020和1022的底面处的掩埋二氧化硅层之后，进行过度蚀刻并控制时间以产生微型底切1024。与第一硅层一样，当在窄沟槽开口到达掩埋二氧化硅表面时，第二硅层中的微型底切是利用硅DRIE蚀刻的沟底缺口效应产生的。为了在大圆形开口1019的底部形成微型底切1024，微型栅栏1021在开口1019的外围形成。这样的结果是有目的地形成了微型沟槽1022，并通过过度蚀刻在微型沟槽1022和微型栅栏1021的底部形成微型底切1024。微型栅栏1021在微型底切形成之后是悬垂的，但它通过未在图10I中示出的悬垂微型桥连接到余下的第二硅层。

在第二硅层中形成微型底切之后，掩埋二氧化硅层1002暴露在微型沟槽和圆形空腔的底表面处。可以使用CHF₃气体和少量氧气进行RIE蚀刻以蚀刻掉二氧化硅层。或者，时间控制的稀释HF蚀刻或气体HF蚀刻也可用于去除暴露的二氧化硅层。接着，完全去除第一硅层保护层1017和剩余的掩膜层1018。如果它们是有机材料，则可以使用各向同性氧等离子体蚀刻来去除两个保护层。随着保护层1017的完全去除，第一硅层中的芯片边界微型沟槽1016与第二硅层中的芯片边界微型沟槽1020相连。结果是芯片1025与晶圆分离，如图10J所示。

图10K-图10N示出了芯片级制造工艺。图10K示出了单极芯片在晶圆级工艺的分割步骤之后的硅结构。带电粒子射束路径由第一硅层中的圆形开口1010和第二硅层中的较大圆形开口1019构成。1006示出了带电粒子射束的光轴。第一硅层中的圆形开口1010由环形凹陷硅岛结构1013形成并用于制作环形电极。在第一硅层中，硅岛结构1013被接地岛结构1014包围，在它们之间有微型沟槽1015。微型底切1012位于围绕岛状结构1013和1014的微型沟槽1015的底部。岛状结构1013和1014通过掩埋二氧化硅层1002由第二硅层支撑。如图10K所示，在第二硅层中仅形成接地结构1026。如果需要，也可以使用针对第一硅层描述的制造工艺在第二硅层中形成电极岛结构。当第一硅层和第二硅层都有电极岛和接地岛结构时，两个硅层中的微型沟槽不能重叠，这样两个硅层上的岛状结构才可以相互支撑。第二硅层的接地结构包括圆形开口1019，用于为带电粒子射束路径提供光轴1006。圆形微型栅栏1027与圆形开口1019同心地形成。换言之，圆形微型栅栏1027形成圆形空腔1019的圆周。形成悬垂微型栅栏1027的目的是形成圆形微型沟槽1022和微型底切1024。悬垂的微型桥将悬垂的微型栅栏连接到其余的接地硅结构上。微型桥没有在图10K中示出，但它们示出在图2C中。微型栅栏、微型桥、微型沟槽和微型底切的组合微型结构形成了内置微型阴影掩膜，由此实施预结构化金属沉积工艺。

如图10L所示，如果必须增加微型底切的尺寸，首先要从微型底切1012和1024中暴露的侧壁表面受控蚀刻掩埋二氧化硅层。可以使用稀释的氢氟酸(HF)溶液或使用气体HF来进行掩埋二氧化硅底切蚀刻。在HF蚀刻之后，微型底切在横向方向上更深，如图10L所示。下一步是进行热氧化工艺，在所有暴露的硅表面上生长一层薄的二氧化硅。然后通过与第一步相同的方法蚀刻掉生长的二氧化硅层。硅热氧化从原始硅表面消耗硅并将消耗的硅结合到新生长的二氧化硅层中。在热氧化和氧化物蚀刻工艺之后，微型底切不仅在横向上更深，而且在垂直方向上也更高。因此，可以进行氧化和氧化物蚀刻工艺的一次或多次循环，以在掩埋二氧化硅界面处形成具有特定尺寸和形状的微型底切。为了附图清晰，图10L仅示出了在单个时间控制的HF蚀刻步骤之后的芯片的横剖面，以示出通过该方法形成的微型底切的内部部分。HF二氧化硅蚀刻和热氧化工艺也为本发明的器件提供了另一个优势。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的颗粒。结果，可以去除许多微米或纳米级的表面突起。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面显著地降低了在有限的微空间中放电和电性击穿的机会。

图10M所示，进行最后一道热生长氧化工艺以在所有暴露的硅表面上生长一层薄二氧化硅1028。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.1微米与2微米之间。硅热氧化可以是常规的湿氧化工艺，其温度在介于800℃与1200℃的范围内(例如在1100℃附近)。在芯片级热氧化工艺之后，所有的硅表面(包括所有微型底切的内表面和芯片边缘的侧面)都被二氧化硅层1028完全包封。

图10N示出了单射束单极器件在其芯片级预结构化导电层沉积工艺之后的剖面。金属沉积方法包括但不限于物理气相沉积(PVD)，如溅镀和电子束蒸镀。溅镀沉积工艺通常在比蒸镀压力更高的沉积压力下进行。例如，溅镀压力可以在0.2帕斯卡到2帕斯卡的范围内，而蒸镀压力可以在10微帕斯卡到100微帕斯卡的范围内。在金属溅镀工艺中，离子的过剩能量也增加了沉积材料离子的表面迁移率。结果，除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。另一方面，因为金属蒸镀沉积的真空沉积压力低很多，金属蒸镀工艺也提供了视线沉积。

芯片级金属沉积工艺包括至少两个步骤的金属溅镀工艺。一个溅镀工艺是从顶部沉积金属层1029，该顶部是第一硅层一侧。另一种溅镀工艺是从底部沉积金属层1030，即从第二硅层一侧。金属蒸镀工艺可以被可选地执行，以通过把顶表面或底表面放置成相对于蒸镀源面对视线方向而在芯片的顶表面或底表面上沉积较厚的金属膜。蒸镀的厚金属膜用于进行外部电连接，例如焊线接合或直接金属探针或引脚接触。金属接触焊盘以及电极和接地布线未在图10N中示出，但在图6A和图6B中示出和描述过。沉积金属膜1029和1030可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄的导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

在从芯片顶部进行金属沉积工艺之后，如图10N所示，电极岛1031和接地岛1032的顶表面和侧壁表面被溅镀金属层1029完全覆盖。圆形射束路径开口1010和1019的圆柱形侧壁表面也被溅镀金属层覆盖。由于微型沟槽1015提供的内置阴影遮蔽效果，微型沟槽1015侧壁上的金属厚度朝向微型沟槽底部逐渐减小。由于微型沟槽1015和微型底切1012的内置阴影遮蔽效果，金属层1029无法到达微型底切1012的隐藏内部表面。微型底切1012中的未涂覆的介电表面在溅镀金属层1029中产生不连续性。因此，电极岛1031和接地岛1032上的金属层1029在物理上是分离的并且未电连接。在从芯片底部进行金属溅镀沉积之后，接地结构1033的底面和侧壁表面(包括微型栅栏1027的表面)都被溅镀金属层1030完全覆盖。圆形射束路径开口1019和1010的圆柱形侧壁表面也被溅镀金属层1030覆盖。开口1010和1019的全金属化圆柱形表面防止带电粒子沿射束路径被捕获。由于微型栅栏1027、微型沟槽1022和微型底切1024提供的内置阴影遮蔽效果，微型沟槽1022侧壁上的金属厚度朝向微型沟槽的底部逐渐减小,并且金属层1030不会到达微型底切1024的隐藏内表面。结果，微型底切1024中的未涂覆的介电表面在顶部电极岛1031上的溅镀金属层和底部接地金属层1030之间产生不连续性。另一方面，由于芯片边缘的微型底切1034是开放的，没有来自微型沟槽的阴影遮罩遮蔽效应，接地结构1032和1033上的金属层1029和1030可以通过芯片的边缘在物理上和电气上连接。底部接地层与顶部接地岛的电子连接，使单侧外部接地接触成为可能，并且从底部提供额外的电极接地屏蔽。金属溅镀和蒸镀工艺都是预先结构化的，不需要在金属沉积后进行金属图案化和蚀刻。因此，避免了与有高深宽比的微型结构上的金属图案化和蚀刻工艺相关的颗粒污染。

为了说明形成微型底切和浅硅凹陷的另一种方法，图11是图8微制造制程的流程示例。图11A-图11N是关键制造工艺步骤的局部剖面示意图。在图11的制造工艺流程中，第一层硅岛的微型底切在第二层硅层中被各向同性蚀刻。反的亦然，第二层硅岛的微型底切在第一层硅中被各向同性蚀刻。此外，浅硅凹陷蚀刻在微型底切的同一各向同性硅蚀刻步骤中同时进行。这里使用影响单个带电粒子射束的单极器件来说明微制造方法。图示和描述的制造方法也适用于影响多个带电粒子射束的多极器件和阵列器件的制造。

图11A是本发明技术起始晶圆1100的局部剖面示意。这个晶圆包括第一硅层1101、第二硅层1103以及位于第一和第二硅层之间的掩埋二氧化硅层1102。第一硅层也称为顶部硅层，第二硅层也称为底部硅层。当使用市售的具有特定厚度的绝缘衬底上硅(SOI)芯片时，第一硅层通常被称为器件层，而第二硅层通常被称为支撑层。包括电极和接地结构的微型结构可以形成在任一硅层或两个硅层中。第一硅层的工艺选择取决于其结构的复杂性。第二硅层的一些工艺步骤可能需要通过将晶圆放在载体晶圆上来进行，结构化的第一硅层应该面朝下在载体晶圆上，使其受到保护。因此，第一硅层通常选择工艺步骤较多、几何形状和工艺控制要求更严格的硅层，这样更为方便。由此也减少了有载体晶圆时的工艺步骤。硅熔合是形成起始晶圆的一种方法。首先使用在半导体集成电路制造和微机电系统(MEMS)制造工艺中常规的晶圆预氧化清洁方法，对两个双面抛光单晶硅晶圆在键合前彻底清洁。通过热氧化工艺在两个之一的晶圆上生长出规定厚度的二氧化硅层后，将第二个双面抛光单晶硅片键合在第一晶圆的氧化表面上。晶圆键合在室温下开始，然后在700℃到1100℃之间的温度下退火。通过晶圆研磨和抛光工艺，将第一硅层和第二硅层减薄至其特定厚度。

图11B是示出了晶圆在其第一硅层上的掩膜层图案化之后的局部横剖面示意图。图案化的掩膜层1105用于沟槽和空腔硅蚀刻以及微型底切硅蚀刻。掩膜材料的例子包括但不限于图案的化光致抗蚀剂。如图11B所示，带电粒子射束传输路径的中心线被示为虚线1106。在带电粒子射束传输路径1106上的掩膜层开口是圆形开口，用于第一硅层的圆孔直侧壁硅蚀刻。圆形开口的直径可以在10微米到1000微米的范围内，例如在50微米到250微米的范围内。位置1107是电极浅凹陷形成位置。掩膜开口1108用于制作硅微型沟槽，其开口宽度可以在1微米至100微米的范围内，例如在3微米至30微米的范围内。

如图11C所示，首先使用图案化的掩模层1105进行硅DRIE蚀刻，以形成微型沟槽1109和圆形空腔1110。当在所有开口的底部到达掩埋二氧化硅表面时，停止硅DRIE蚀刻。然后，进行带有少量氧气的CHF₃气体的反应离子蚀刻(RIE)在被蚀刻硅层开口的底部表面选择性地蚀刻二氧化硅层。或者，可以通过有时间控制的HF溶液蚀刻或HF气体蚀刻来蚀刻二氧化硅层。

如图11D所示，在二氧化硅蚀刻之后，掩膜层1105被移去，由此暴露硅表面。为了在第一硅层中形成微型底切和浅硅凹陷，通过等离子体沉积或气相沉积来沉积表面保护层1111，以覆盖暴露的表面。层1111的目的是保护暴露的硅侧壁表面，使得各向同性硅蚀刻可以用于微型底切和浅凹陷硅蚀刻。薄表面保护层的例子包括PECVD二氧化硅和从气相沉积的聚合物。层1111的厚度可以在1微米至10微米的范围内。保护层1111中的应力可以很低，使得在硅蚀刻期间它可以在硅岛的边缘处保持完整。

接下来，如图11E所示，利用层压干膜光致抗蚀剂层1104的光刻使顶部表面区域图案化。干膜光致抗蚀剂层1104通过使用热辊层压机在大气压下层压或通过使用加热的隔膜层压机在真空中层压。然后使用对准的光掩膜对层压的干膜光致抗蚀剂进行紫外曝光。或者层压干膜光致抗蚀剂层的工艺可使用喷涂光致抗蚀剂层的工艺代替。在干膜显影后，以图案化的干膜作为蚀刻掩膜层进行定向RIE蚀刻工艺以选择性地蚀刻保护层1111。RIE工艺仅蚀刻掉在岛1113的顶表面以及在沟槽1109和空腔1110的底部表面上的保护层1111。在RIE蚀刻之后，硅岛1113顶部的硅表面以及沟槽1109和空腔1110的底部暴露。保护层1111留在硅开口的侧壁表面和硅岛1114的干膜保护的顶表面上。

接下来，如图11F所示，在同一蚀刻工艺步骤中，微型底切硅蚀刻和浅凹陷硅蚀刻采用各向同性硅蚀刻。第一硅层中的硅岛的微型底切1112是通过蚀刻第二硅层1109和空腔1110的底面形成的。蚀刻的微型底切在横向方向上可以是5微米高和15微米深。这种形成微型底切的方法也可用于形成悬垂的微型桥和其他局部悬垂的微型结构。当从窄而长的硅结构的侧面蚀刻微型底切时，底切蚀刻的蚀刻前沿可能首先在最窄部分处相遇并产生硅结构的悬垂部分。悬垂部分的长度可以通过受控的蚀刻时间和结构设计来确定。如图7所示，硅结构的较宽部分支撑悬垂部分。在相同的微型底切硅蚀刻工艺中，浅硅凹陷也在位置1113处形成。在凹陷硅蚀刻期间，保护层1111的突出部分1111a用于保护被蚀刻的硅岛的边缘。

去除剩余的干膜掩膜层1104和侧壁保护层1111之后，第一硅层微型结构化工艺就完成了。接下来，如图11G所示，可以通过施加临时保护层1117来保护结构化的第一硅层。在第一硅层中形成的微型结构包括用于电极岛的凹陷硅岛1113和用于接地岛的硅岛1114。具有微型底切1112的微型沟槽1115围绕并分离电极岛和接地岛。微型沟槽1116界定了器件的边界，并用于芯片单片化，相应的微型沟槽将在第二硅层中形成。圆形开口1110在第一硅层中形成带电粒子射束路径。如前面部分所述，电极和接地岛呈狭长形状。每个电极岛的一端为环形电极岛1113或弧形电极岛，它们形成带电粒子射束路径开口1110。狭长电极和接地岛1113和1114也用作布线线路，它们到达器件的边缘以形成外部电接触。涂覆保护层1117的材料可以是溶解在溶剂中并通过加热固化的有机材料。涂覆工艺可以是喷涂、分配、浸涂、低速旋涂或这些方法的组合。涂层1117也可以是从气相沉积的聚合物层。涂层1117提供第一硅层的表面保护以防止其在处理第二硅层时受到影响。涂层1117至少部分地填充深而窄的微型沟槽，并且至少部分地平坦化第一硅层的晶圆表面。通过保护层1117，处理第二硅层可以与第一硅层一样共享大部分的处理设备和处理条件。在该工艺流程示例中，第二硅层仅作为接地层。硅凹陷制作工艺不包括在第二硅结构化工艺中。然而，如果需要，针对第一硅层结构化描述的硅凹陷制作工艺可以应用于第二硅层结构化。

如图11G所示，第二硅层的工艺从施加和图案化光致抗蚀剂掩膜层1118开始。1118的图案与在第一硅层上制作的对准标志对准，并且对准精度可以是+/-2微米或更好。光致抗蚀剂1118中的图案开口1119是圆形开口，用于在第二硅层中形成带电粒子射束路径。光致抗蚀剂1118中的图案开口1120是环绕的微型沟槽开口图案，用于界定晶圆上芯片的边界。图案1121为圆形微型栅栏图案，用于在光致抗蚀剂层1118中形成圆形微型沟槽开口1122。

如图11H图所示，第二硅层各向异性蚀刻也通过使用掩膜层1118实施深度反应离子蚀刻(DRIE)工艺。在硅DRIE蚀刻到达微型沟槽1120和1122以及圆形空腔1119的底面处的掩埋二氧化硅层和保护层1117之后，停止硅DRIE蚀刻。然后，使用带有少量氧气的CHF₃气体的反应离子蚀刻(RIE)在被蚀刻硅层开口的底部表面选择性地蚀刻二氧化硅层。或者，可以通过有时间控制的HF溶液蚀刻或HF气体蚀刻来蚀刻二氧化硅层。

如图11I所示，在二氧化硅蚀刻之后和去除掩蔽层1118之前，通过等离子体沉积或气相沉积将薄表面保护层1123沉积到暴露表面。薄表面保护层的示例包括PECVD(等离子体增强化学气相沉积)二氧化硅和由C₄F₈等离子体沉积的碳氟化合物薄膜。取决于其硅蚀刻选择性比，膜厚度可以在0.1微米至1微米的范围内。对薄保护层1123进行RIE蚀刻，以从微型沟槽1119和圆形空腔1120和1122的底部表面是选择性去除保护层。同时，掩蔽层1118之上的保护层1123(包括层1118的一小部分)也被蚀刻掉。在RIE工艺之后，保护层1123仅留在侧壁表面上。在底面上留下剩余的掩蔽层1118以保护硅表面。接下来，如图11I所示，各向同性硅蚀刻用于微型底切硅蚀刻。第二硅层中的硅岛的微型底切1124是通过在1122和空腔1119的底面蚀刻第一硅层而形成的。蚀刻的微型底切在横向方向可以是5微米高和15微米深。这种形成微型底切的方法用于形成悬垂的微型桥和其他部分悬垂的微型结构。当从窄而长的硅结构的侧面蚀刻微型底切时，底切蚀刻的蚀刻前沿可能首先在最窄的部分相遇并产生硅结构的悬垂部分。悬垂部分的长度可以通过受控的蚀刻时间和结构设计来确定。如图7所示，硅结构的较宽部分支撑悬垂部分。

接下来，第一层保护层1117、侧壁保护层1123和第二硅层掩膜层1118被完全去除。如果它们是有机材料，则可以使用各向同性氧等离子体蚀刻来去除两个保护层。随着保护层1117的完全去除，第一硅层中的芯片边界微型沟槽1116和第二硅层中的芯片边界微型沟槽1120被连接。由此，芯片1125与晶圆分离，如图11J所示。

图11K-图11N示出了芯片级制造工艺。图11K示出了单电极芯片在晶圆级工艺的分割步骤之后的硅结构。带电粒子射束路径由第一硅层中的圆形开口1110和第二硅层中的较大圆形开口1119构成。1106示出了带电粒子射束的光轴。第一硅层中的圆形开口1110由环形凹陷硅岛结构1113形成并用于制作环形电极。在第一硅层中，硅岛结构1113被接地岛结构1114包围，在它们之间有微型沟槽1115。微型底切1112位于围绕岛状结构1113和1114的微型沟槽1115的底部。岛状结构1113和1114通过掩埋二氧化硅层1102由第二硅层支撑。如图11K所示，在第二硅层中仅形成接地结构1126。如果需要，也可以使用针对第一硅层描述的制造工艺在第二硅层中形成电极岛结构。当第一硅层和第二硅层都有电极岛和接地岛结构时，两个硅层中的微型沟槽不能重叠，这样两个硅层上的岛状结构才可以相互支撑。第二硅层的接地结构包括圆形开口1119，用于为带电粒子射束路径提供光轴1106。圆形微型栅栏1127与圆形开口1119同心地形成。换言之，圆形微型栅栏1127形成圆形空腔1119的圆周。形成悬垂微型栅栏1127的目的是形成圆形微型沟槽1122和微型底切1124。悬垂的微型桥将悬垂的微型栅栏连接到其余的接地硅结构上。微型桥没有在图11K中示出，但它们示出在图2C中。微型栅栏、微型桥、微型沟槽和微型底切的组合微型结构形成了内置微型阴影掩膜，由此实施预结构化金属沉积工艺。

如图11L所示，如果必须增加微型底切的尺寸，那么首先掩埋二氧化硅层从其在微型底切1112和1124中的暴露侧壁表面上被有控制地蚀刻。该掩埋二氧化硅底切蚀刻可以使用稀释的氢氟酸(HF)溶液或使用气体HF来进行。在HF蚀刻之后，使微型底切的横向切入被加深，如图11L所示。下一步是进行热氧化工艺，在所有暴露的硅表面上生长一层薄的二氧化硅，然后通过与第一步相同的方法蚀刻掉生长的二氧化硅层。硅热氧化从原始硅表面消耗硅并将消耗的硅结合到新生长的二氧化硅层中。在热氧化和氧化物蚀刻工艺之后，微型底切不仅在横向上更深，而且在垂直方向上也更高。这样，可以进行氧化和氧化物蚀刻工艺的一次或多次循环，以在掩埋二氧化硅界面处形成具有特定尺寸和形状的微型底切。为了附图清晰，图11L仅示出了在单个时间控制的HF蚀刻步骤之后的芯片的横剖面，以示出通过该方法形成的微型底切的内部部分。HF二氧化硅蚀刻和热氧化工艺还示出了本发明的器件的另一个优点。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的微型颗粒。因此，许多微米或纳米级的表面突起被去除。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面显著降低了在局限的微空间中放电和电性击穿的机会。

如图11M所示，进行最后一道热生长氧化工艺，以在所有暴露的硅表面上生长一层薄二氧化硅1128。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.2微米与2微米之间。这个热氧化可以是常规的湿氧化工艺，其温度在介于800℃与1200℃的范围内，例如在1100℃附近。在芯片级热氧化工艺之后，所有的硅表面(包括所有微型底切的内表面和芯片边缘的侧面)都被二氧化硅层1128完全包封。

图11N示出了单射束单极器件在其芯片级预结构化导电层沉积工艺之后的剖面。金属沉积方法包括但不限于物理气相沉积(PVD)，如溅镀和电子束蒸镀。溅镀沉积工艺通常在比蒸镀压力更高的沉积压力下进行。例如，溅镀压力可以在0.2帕斯卡到2帕斯卡的范围内，而蒸镀压力可以在10微帕斯卡到100微帕斯卡的范围内。在金属溅镀工艺中，离子的过剩能量也增加了沉积材料离子的表面迁移率。结果，除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。另一方面，因为金属蒸镀沉积的真空沉积压力低很多，金属蒸镀工艺也提供了视线沉积。

芯片级金属沉积工艺包括至少两个步骤的金属溅镀工艺。一个溅镀工艺是从顶部沉积金属层1129，该顶部是第一硅层一侧。另一种溅镀工艺是从底部沉积金属层1130，即从第二硅层一侧。金属蒸镀工艺可被可选择地进行，以通过把顶面或底面放置成相对于蒸镀源面对视线方向，在芯片的顶面或底面上沉积较厚的金属膜。蒸镀的厚金属膜用于进行外部电连接，例如焊线接合或直接金属探针或引脚接触。金属接触焊盘以及电极和接地布线未在图11N中示出，但在图6A和图6B中示出和描述过。沉积金属膜1129和1130可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

在从芯片顶部进行金属沉积工艺之后，如图11N所示，电极岛1131和接地岛1132的顶面和侧壁面被溅镀金属层1129完全覆盖。圆形射束路径开口1110和1119的圆柱形侧壁表面也被溅镀金属层覆盖。由于微型沟槽1115提供的内置阴影遮蔽效果，微型沟槽1115侧壁上的金属厚度朝向微型沟槽底部逐渐减小。由于微型沟槽1115和微型底切1112的内置阴影遮蔽效果，溅镀金属层1129无法到达微型底切1112的隐藏内部表面。在微型底切1112中的未涂覆的介电表面在溅镀金属层1129中产生不连续性。因此，电极岛1131和接地岛1132上的金属层1129在物理上是分离的并且未电连接。在从芯片底部进行金属溅镀沉积之后，接地结构1133的底面和侧壁表面(包括微型栅栏1127的表面)都被溅镀金属层1130完全覆盖。圆形射束路径开口1119和1110的圆柱形侧壁表面也被溅镀金属层1130覆盖。开口1110和1119的全金属化圆柱形表面防止带电粒子沿射束路径被捕获。由于微型栅栏1127、微型沟槽1122和微型底切1124提供的内置阴影遮蔽效果，微型沟槽1122侧壁上的金属厚度朝向微型沟槽的底部逐渐减小，并且金属层1130不会到达微型底切1124的隐藏内表面。结果，微型底切1124中的未被溅镀金属层涂覆的介电表面在顶部电极岛1131上的溅镀金属层和底部接地金属层1130之间产生不连续性。另一方面，由于芯片边缘的微型底切1134是开放的，没有来自微型沟槽的阴影遮蔽效应，接地结构1132和1133上的金属层1129和1130可以通过芯片的边缘在物理上和电气上连接。底部接地层与顶部接地岛的电子连接，使单侧外部接地接触成为可能，并且从底部提供额外的电极接地屏蔽。金属溅镀和蒸镀工艺都是预先结构化的，不需要在金属沉积后进行金属图案化和蚀刻。因此，避免了与有高深宽比的微型结构上的金属图案化和蚀刻工艺相关的颗粒污染。

为了说明形成微型底切和浅硅凹陷的另一种方法，图12是图8微制造制程的流程示例。图12A-图12N是关键制造工艺步骤的局部剖面示意图。在图12的制造工艺流程中，第一层硅岛和第二层硅的微型底切是通过时间控制的掩埋二氧化硅蚀刻制成，并通过硅热氧化和二氧化硅去除的重复循环来扩大。浅硅凹陷蚀刻通过使用图案化干膜光致抗蚀剂层的各向异性硅蚀刻来进行。这里使用影响单个带电粒子射束的单极器件来说明微制造方法。图示和描述的制造方法也适用于影响多个带电粒子射束的多极器件和阵列器件的制造。

图12A是本发明技术起始晶圆1200的局部剖面示意。这个晶圆包括第一硅层1201、第二硅层1203以及位于第一和第二硅层之间的掩埋二氧化硅层1202。第一硅层也称为顶部硅层，第二硅层也称为底部硅层。当使用市售的具有特定厚度的绝缘衬底上硅(SOI)芯片时，第一硅层通常被称为器件层，而第二硅层通常被称为支撑层。包括电极和接地结构的微型结构可以形成在任一硅层或两个硅层中。第一硅层的工艺选择取决于其结构的复杂性。第二硅层的一些工艺步骤可能需要通过将晶圆放在载体晶圆上来进行，结构化的第一硅层应该面朝下在载体晶圆上，使其受到保护。因此，第一硅层通常选择工艺步骤较多、几何形状和工艺控制要求更严格的硅层，这样更为方便。由此也减少了有载体晶圆时的工艺步骤。硅熔合是形成起始晶圆的一种方法。首先使用在半导体集成电路制造和微机电系统(MEMS)制造工艺中常规的晶圆预氧化清洁方法，对两个双面抛光单晶硅晶圆在键合前彻底清洁。通过热氧化工艺在两个之一的晶圆上生长出规定厚度的二氧化硅层后，将第二个双面抛光单晶硅片键合在第一晶圆的氧化表面上。晶圆键合在室温下开始，然后在700℃到1100℃之间的温度下退火。通过晶圆研磨和抛光工艺，将第一硅层和第二硅层减薄至其特定厚度。这个厚度可以在10微米和1000微米之间，例如介于100微米和500微米之间。掩埋二氧化硅层的厚度可以在0.1微米和10微米之间，例如介于0.5微米和5微米之间。静电器件的横向尺寸可以在1毫米乘1毫米到50毫米乘50毫米的范围内。晶圆形状和尺寸包括但不限于直径为100毫米、150毫米和200毫米的圆形晶圆。

图12B是示出了晶圆在其第一硅层上的掩膜层图案化之后的局部横剖面示意图。图案化的掩膜层1205用于沟槽和空腔硅蚀刻以及微型底切硅蚀刻。掩膜材料的例子包括但不限于图案化的光致抗蚀剂。如图12B所示，带电粒子射束传输路径的中心线被示为虚线1206。在带电粒子射束传输路径1206上的掩膜层开口是圆形开口，用于第一硅层的圆孔直侧壁硅蚀刻。圆形开口的直径可以在10微米到1000微米的范围内，例如在50微米到250微米的范围内。位置1207是电极浅凹陷形成位置。掩膜开口1208用于制作硅微型沟槽，其开口宽度可以在1微米至100微米的范围内，例如在3微米至30微米的范围内。

如图12C所示，首先使用图案化的掩膜层1205进行硅DRIE蚀刻，以形成微型沟槽1209和圆形空腔1210。当在所有开口的底部到达掩埋二氧化硅表面时，停止硅DRIE蚀刻。在硅DRIE蚀刻之后，形成硅岛。

在第一硅层中形成微型沟槽之后，去除剩余的掩膜层1205，结构化的第一硅层的硅表面就暴露出来了。如图12D所示，使用干膜光致抗蚀剂实施光刻的步骤如下。干膜光致抗蚀剂层1204通过使用热辊层压机在大气压下层压或通过使用加热的隔膜层压机在真空中层压。然后使用与硅结构对准的光掩膜，对层压的干膜光致抗蚀剂进行紫外曝光。在接下来的步骤中，利用掩膜层1204进行可以控制时间的DRIE蚀刻，以在暴露的硅表面1207上形成凹陷。浅硅凹陷蚀刻是各向异性的。换言之，在凹陷蚀刻期间，暴露的硅岛的暴露的侧壁硅表面和边缘不会受到影响，这需要在C₄F₈沉积循环中进行足够的侧壁保护层沉积。另一方面，C₄F₈沉积的量可能不会太多，以避免在蚀刻的硅顶表面和硅岛的边缘上产生草状硅结构。凹陷的深度可以在5微米至30微米的范围内。

在形成浅硅凹陷之后，要去除剩余的干膜光致抗蚀剂。首先，如图12E所示，使用稀释的氢氟酸(HF)溶液、或使用气体HF，通过以下方法，从其暴露的侧壁表面以量控蚀刻掩埋二氧化硅层，形成初始微型底切1212。为了增加初始微型底切1212的尺寸，如图12F所示，进行晶圆级硅热氧化工艺，并在所有暴露的硅表面上热生长二氧化硅薄层1211。生长的氧化物的厚度可以在0.1微米到10微米的范围内，例如在0.5微米到2微米的范围内。硅热氧化可以是常用的湿氧化工艺，在800℃至1200℃之间的温度，例如在1100℃左右的温度下，并且热氧化工艺将硅结合到生长的二氧化硅层中。然后，二氧化硅1211通过HF溶液或HF气体在时间控制的蚀刻工艺中被去除。之后，可以任选地重复热氧化和氧化物去除工艺的另一个循环。

如图12G所示，在硅热氧化和氧化物去除工艺的循环之后，微型底切1212随着硅氧化工艺消耗硅而变得更深和更高。这种形成微型底切的方法可用于形成悬垂的微型桥和其他局部悬垂的微型结构。当从窄而长的硅结构的侧面蚀刻微型底切时，底切蚀刻的蚀刻前沿可能首先在最窄部分处相遇并产生硅结构的悬垂部分。悬垂部分的长度可以通过受控的蚀刻时间和结构设计来确定。如图7所示，硅结构的较宽部分支撑悬垂部分。如图12G所示，凹陷的硅岛1213用于制作电极，而硅岛1214用于制作接地。具有微型底切1212的微型沟槽1215围绕并分离电极岛和接地岛。微型沟槽1216界定了器件的边界，它们用于芯片单片化，相应的微型沟槽将在第二硅层中形成。圆形开口1210在第一硅层中形成带电粒子射束路径。如前面部分所述，电极和接地岛呈狭长形状。每个电极岛的一端为环形电极岛1213或弧形电极岛，它们形成带电粒子射束路径开口1210。狭长电极和接地岛1213和1214还用作电路导线，它们到达器件的边缘以形成外部电接触。

如图12H所示，在完成第一硅层微型结构化工艺之后，可以通过施加临时保护层1217来保护结构化的第一硅层。1217的材料可以是溶解在溶剂中并通过加热固化后聚合的有机材料。涂覆工艺可以是喷涂、配黏、浸涂、低速旋涂覆或这些方法的组合。保护涂层1217也可以是从气相沉积的聚合物层。保护涂层1217提供第一硅层的表面保护以防止其在处理第二硅层时受到影响。涂层1217至少部分地填充深而窄的微型沟槽并且至少部分地平坦化了第一硅层的晶圆表面。通过保护层1217，处理第二硅层可以与第一硅层共享大部分处理设备和处理条件。在该工艺流程示例中，第二硅层仅作为接地层。硅凹陷制作工艺不包括在第二硅结构化工艺中。如果需要，针对第一硅层结构化描述的硅凹陷制作工艺可以应用于第二硅层结构化。

如图12H所示，第二硅层的工艺从施加和图案化光致抗蚀剂掩膜层1218开始。1218的图案与在第一硅层上制作的对准标志对准，并且对准精度可以是+/-2微米或更好。光致抗蚀剂1218中的图案开口1219是圆形开口，用于在第二硅层中形成带电粒子射束路径。光致抗蚀剂1218中的图案开口1220是环绕的微型沟槽开口图案，用于界定晶圆上芯片的边界。图案1221为圆形微型栅栏图案，用于在光致抗蚀剂层1218中形成圆形微型沟槽开口1222。

如图12I图所示，第二硅层各向异性蚀刻也通过使用掩膜层1218实施深度反应离子蚀刻(DRIE)工艺。在硅DRIE蚀刻到达微型沟槽1220和1222以及圆形空腔1219的底面处的掩埋二氧化硅层和保护层1217之后，停止硅DRIE蚀刻。然后，使用带有少量氧气的CHF3气体的反应离子蚀刻(RIE)在被蚀刻硅层开口的底部表面选择性地蚀刻二氧化硅层。或者，可以通过有时间控制的HF溶液蚀刻或HF气体蚀刻来蚀刻二氧化硅层。微型底切1224最初可以通过掩埋氧化物蚀刻工艺制成。在接下来的芯片级工艺步骤中，微型底切1224可以做得更深和更大。

接下来，侧壁保护层1223和第一侧保护层1217被完全去除。如果它们是有机材料，则可以使用各向同性氧等离子体蚀刻来去除两个保护层。随着保护层1217的完全去除，第一硅层中的芯片边界微型沟槽1216和第二硅层中的芯片边界微型沟槽1220被连接。由此，芯片1225与晶圆分离，如图12J所示。

图12K-图12N示出了芯片级制造工艺。在晶圆级工艺的分割工艺之后，微型底切1212和1224通过利用时间控制的HF溶液蚀刻或HF气体蚀刻来蚀刻二氧化硅层使底切更深。图12K示出了单极芯片在利用HF蚀刻二氧化硅工艺之后的结构。带电粒子射束路径由第一硅层中的圆形开口1210和第二硅层中的较大圆形开口1219构成。1206示出了带电粒子射束的光轴。第一硅层中的圆形开口1210由环形凹陷硅岛结构1213形成并用于制作环形电极。在第一硅层中，硅岛结构1213被接地岛结构1214包围，在它们之间有微型沟槽1215。微型底切1212位于围绕岛状结构1213和1214的微型沟槽1215的底部。岛状结构1213和1214通过掩埋二氧化硅层1202由第二硅层支撑。如图12K所示，在第二硅层中仅形成接地结构1226。如果需要，也可以使用针对第一硅层描述的制造工艺在第二硅层中形成电极岛结构。当第一硅层和第二硅层都有电极岛和接地岛结构时，两个硅层中的微型沟槽不能重叠，这样两个硅层上的岛状结构才可以相互支撑。第二硅层的接地结构包括圆形开口1219，用于为带电粒子射束路径提供光轴1206。圆形微型栅栏1227与圆形开口1219同心地形成。换言之，圆形微型栅栏1227形成圆形空腔1219的圆周。形成悬垂微型栅栏1227的目的是形成圆形微型沟槽1222和微型底切1224。悬垂的微型桥将悬垂的微型栅栏连接到其余的接地硅结构上。微型桥没有在图12K中示出，但它们示出在图2C中。微型栅栏、微型桥、微型沟槽和微型底切的组合微型结构形成了内置微型阴影掩膜，由此实施预结构化金属沉积工艺。

微型底切1212和1224可以通过重复的热氧化和HF氧化物的蚀刻的循环被进一步加大。如图12L所示，执行芯片级的热生长硅氧化工艺，以在所有暴露的硅表面上生长一层薄二氧化硅1228a。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.2微米与2微米之间。这个硅热氧化可以是常规的湿氧化工艺，其温度在介于800℃与1200℃的范围内，例如在1100℃附近。硅热氧化从原始硅表面消耗硅并将消耗的硅结合到新生长的二氧化硅层中。然后，二氧化硅层1228被使用稀释的氢氟酸(HF)溶液或使用气体HF在时间控制的蚀刻工艺中去除。如果需要，可以通过硅热氧化和氧化物去除工艺的另一个循环将微型底切1212和1224加大加深。为了图示清晰，图12L仅示出了在单个时间控制的HF蚀刻步骤之后的芯片的横剖面，以示出通过该方法形成的微型底切的内部部分。HF二氧化硅蚀刻和热氧化工艺还示出了本发明的器件的另一个优点。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的微型颗粒。因此，许多微米或纳米级的表面突起被去除。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面显著降低了在局限的微空间中放电和电性击穿的机会。

如图12M所示，进行最后一道热生长氧化工艺，以在所有暴露的硅表面上生长一层薄二氧化硅1228b。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.2微米与2微米之间。这个硅热氧化可以是常规的湿氧化工艺，其温度在介于800℃与1150℃的范围内，例如在1100℃附近。在芯片级热氧化工艺之后，所有的硅表面(包括所有微型底切的内表面和芯片边缘的侧面)都被二氧化硅层1228b完全包封。

图12N示出了单射束单极器件在其芯片级预结构化导电层沉积工艺之后的剖面。金属沉积方法包括但不限于物理气相沉积(PVD)，如溅镀和电子束蒸镀。溅镀沉积工艺通常在比蒸镀压力更高的沉积压力下进行。例如，溅镀压力可以在0.2帕斯卡到2帕斯卡的范围内，而蒸镀压力可以在10微帕斯卡到100微帕斯卡的范围内。在金属溅镀工艺中，离子的过剩能量也增加了沉积材料离子的表面迁移率。结果，除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。另一方面，因为金属蒸镀沉积的真空沉积压力低很多，金属蒸镀工艺也提供了视线沉积。

芯片级金属沉积工艺包括至少两个步骤的金属溅镀工艺。一个溅镀工艺是从顶部沉积金属层1229，该顶部是第一硅层一侧。另一种溅镀工艺是从底部沉积金属层1230，即从第二硅层面。金属蒸镀工艺可被可选择地进行，以通过把顶面或底面放置成相对于蒸镀源面对视线方向，在芯片的顶面或底面上沉积较厚的金属膜。蒸镀的厚金属膜用于进行外部电连接，例如焊线接合或直接金属探针或引脚接触。金属接触焊盘以及电极和接地布线未在图12N中示出，但在图6A和图6B中示出和描述过。沉积金属膜1229和1230可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

在从芯片顶部进行金属沉积工艺之后，如图12N所示，电极岛1231和接地岛1232的顶面和侧壁面被溅镀金属层1229完全覆盖。圆形射束路径开口1210和1219的圆柱形侧壁表面也被溅镀金属层覆盖。由于微型沟槽1215提供的内置阴影遮蔽效果，微型沟槽1215侧壁上的金属厚度朝向微型沟槽底部逐渐减小。由于微型沟槽1215和微型底切1212的内置阴影遮蔽效果，溅镀金属层1229无法到达微型底切1212的隐藏内部表面。在微型底切1212中的未涂覆的介电表面在溅镀金属层1229中产生不连续性。因此，电极岛1231和接地岛1232上的金属层1229在物理上是分离的并且未电连接。在从芯片底部进行金属溅镀沉积之后，接地结构1233的底面和侧壁表面(包括微型栅栏1227的表面)都被溅镀金属层1230完全覆盖。圆形射束路径开口1219和1210的圆柱形侧壁表面也被溅镀金属层1230覆盖。开口1210和1219的全金属化圆柱形表面防止带电粒子沿射束路径被捕获。由于微型栅栏1227、微型沟槽1222和微型底切1224提供的内置阴影遮蔽效果，微型沟槽1222侧壁上的金属厚度朝向微型沟槽的底部逐渐减小,并且金属层1230不会到达微型底切1224的隐藏内表面。结果，微型底切1224中未涂覆的介电表面在顶部电极岛1231上的溅镀金属层和底部接地金属层1230之间产生不连续性。另一方面，由于芯片边缘的微型底切1234是开放的，没有来自微型沟槽的阴影遮蔽效应，接地结构1232和1233上的金属层1229和1230可以通过芯片的边缘在物理上和电气上连接。底部接地层与顶部接地岛的电子连接，使单侧外部接地接触成为可能，并且从底部提供额外的电极接地屏蔽。金属溅镀和蒸镀工艺都是预先结构化的，不需要在金属沉积后进行金属图案化和蚀刻。因此，避免了与有高深宽比的微型结构上的金属图案化和蚀刻工艺相关的颗粒污染。

图13是另一例说明主要制造工艺步骤的流程图。相应的剖面示意图在图14中有更详细的描述。在该制造过程中，不是使用平面SOI晶圆作为图8所示的起始晶圆，而是使用两个平面单晶硅晶圆作为起始晶圆。如图13所示，工艺流程1300包括两个工艺模组：第一，晶圆级制造工艺模组；第二，芯片级制造工艺模组。制造工艺从晶圆级工艺步骤1301开始。起始晶圆是单晶硅晶圆，可以具有不同的厚度：第一硅层可以比第二硅层更厚或更薄。在步骤1302中，首先使用图案化的光致抗蚀剂作为掩膜层，将浅硅结构蚀刻到两个晶圆中的至少一个上。硅蚀刻是通过DRIE工艺完成的。蚀刻的硅微型结构可以用于制造微型底切。然后在两个硅晶圆中的至少一个(例如非结构化硅晶圆)上进行硅热氧化工艺。在清洁晶圆表面之后，在步骤1303中将两个晶圆键合在一起，蚀刻的微型结构和二氧化硅层埋在两个硅晶圆之间。键合后的第一硅片也称为第一硅层，第二晶圆也称为键合片的第二硅层。然后进行晶圆研磨和抛光工艺，以将第一硅层和第二硅层减小到它们的指定厚度。在步骤1304中，直侧壁硅DRIE蚀刻形成圆形空腔、微型沟槽和其他微型结构。硅DRIE工艺可以使用图案化的光致抗蚀剂层作为蚀刻掩膜层，并且图案与接合界面处的掩埋微型底切结构对准。然后，可选的硅蚀刻步骤1305在第一硅层中的电极结构上形成浅凹陷。该硅凹陷蚀刻步骤是因需要而选用的；当芯片的电极侧键合到另一个芯片的表面，以形成多功能芯片堆叠时，可能需要这个步骤。在这种情况下，电极的蚀刻硅凹陷在芯片上的电极顶表面与另一芯片的接合表面之间形成间隙。蚀刻凹陷形成的间隙降低了电短路和放电的可能性。本发明提供了用于蚀刻浅硅凹陷的多种掩膜方法。浅硅凹陷蚀刻的掩膜方法在图9-图12和图14中有详细描述。如图13所示，步骤1306保护在第一硅层侧面蚀刻的微型结构。构造第二硅层的制作工艺与第一硅层的制作工艺相同或相似。步骤1307通过图案化的掩膜层实施直侧壁硅DRIE蚀刻，在第二硅层中形成微型沟槽、圆形空腔和其他微型结构。当第二硅层中需要浅硅凹陷时，步骤1308是可选的。步骤1309蚀刻两个硅层之间暴露的二氧化硅层，并去除两侧的掩蔽层和保护层。晶圆上的芯片边界由蚀刻在第一和第二硅层中的对准和重叠的微型沟槽界定。去除微型沟槽底面的二氧化硅层和保护层后，同时对芯片进行单片化。避免使用机械锯切割等芯片分割方法，以防止切割碎屑被引入并被困在微型沟槽和微型底切中。

如图13所示，芯片级流程1310从步骤1311开始。在进一步清洗芯片后，使用时间控制的氢氟酸(HF)气体或稀释的HF溶液蚀刻掩埋二氧化硅层。结果，微型底切的深度可以被加大。然后在芯片级执行热氧化步骤1312，用热生长的二氧化硅层包封所有暴露的硅表面，包括芯片的边缘。可以如在步骤1311中那样，使用氢氟酸(HF)气体或稀释的HF溶液蚀刻热生长的二氧化硅层，并控制蚀刻的时间。步骤1311和步骤1312的重复可用于创建和扩大微型底切。因为热氧化工艺将硅结合到生长的二氧化硅层中，所以步骤1311和1312的重复提供了以下好处。首先，在每个重复循环中去除二氧化硅层后，微型底切的尺寸有所增加。其次，高温下的热氧化过程会烧掉表面污染物和颗粒。因此，减少了颗粒和表面污染物放电的可能性。第三，具有再生长二氧化硅的表面降低了表面粗糙度和微凸起缺陷，进一步降低了在微底切内部的二氧化硅表面处的放电和击穿的可能性。在形成微型底切之后，在1312的最后步骤中，热生长的二氧化硅层完全包封芯片的所有硅表面。在步骤1313中，从芯片的顶侧和底侧沉积薄导电膜。芯片级导电薄膜沉积工艺可以是溅镀金属沉积工艺或溅镀和蒸镀金属沉积工艺的组合。除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。蒸镀工艺可以仅在面向来自金属蒸镀源的方向的表面上沉积金属膜。导电薄膜可以具有单个金属层，该金属层可以包括但不限于钛。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏附层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的金属。薄内部黏附层材料的例子包括，但不限于钛、钛钨和铬。外部导电层材料的例子包括，但不限于金、铂和钼。内置的微阴影掩膜结构包括微型沟槽、微型底切、微型栅栏和微型桥。由于这些微型结构提供的内置微阴影遮罩效应，金属沉积过程是预先结构化的，电极和接地结构的金属层在沉积时形体分离和电隔离。不需要额外的金属层图案化和蚀刻工艺。因此，芯片表面不会受到颗粒污染，从而减少了在施加高强度电场时发生短路、放电和电性击穿的可能性。图13所示的制造工艺流程到1314这里就结束了。

为了说明形成微型底切和浅硅凹陷的另一种方法，图14是图13微制造制程的流程示例。图14A-图14L是关键制造工艺步骤的局部剖面示意图。在此制造工艺中，第一层硅岛和第二层硅层的微型底切结构在第一工艺步骤中制成，然后通过晶圆键合工艺将它们埋在两个硅层之间。浅硅凹陷蚀刻通过使用图案化干膜光致抗蚀剂层的各向异性硅蚀刻来进行。这里使用影响单个带电粒子射束的单极器件来说明微制造方法。附图和描述的制造方法也适用于影响多个带电粒子射束的多极器件和阵列器件的制造。

图14A是起始晶圆1400的局部剖视示意图。这两个晶圆是表面抛光的单晶硅晶圆。硅晶圆的厚度可以在100微米到1000微米的范围内，例如在300微米到500微米的范围内。在晶圆1401的一个抛光面上先执行光刻步骤，然后把图案化的光致抗蚀剂层用作微硅蚀刻的掩膜层实施硅DRIE工艺。硅蚀刻深度可以在1微米至20微米的范围内。然后，去除剩余的光致抗蚀剂层。蚀刻的硅凹陷1412和1424用于制造微型底切和悬垂结构。换言之，在制作微型沟槽和硅岛之前，形成微型底切结构。同样，如图14A所示，对第二硅晶圆1403进行硅热氧化工艺。硅热氧化工艺可以是标准的湿法氧化，温度在800℃至1200℃之间，例如在1100℃左右。热生长二氧化硅层1402的厚度可以在0.1微米到10微米，例如从0.5微米到5微米。二氧化硅层1402用作晶圆键合后的掩埋二氧化硅层。如果需要实施其他工艺流程，也可以在两个晶圆的表面上蚀刻不同的硅微型结构，并且可以在晶圆键合之前在或两个硅芯片上进行热氧化。

在下一步骤中，结构化晶圆通过标准和常用的晶圆预氧化清洗方法彻底清洗。清洗方法的例子包括用硫酸、过氧化氢和去离子水的混合物进行“食人鱼”清洗；使用氢氧化氨、过氧化氢和去离子水(APM)的混合物进行标准清洁1(SC1)；使用盐酸、过氧化氢和去离子水(HPM)的混合物进行标准清洁2(SC2)。如图14B所示，然后将两个清洁的晶圆对准键合。晶圆键合在具有特定对准能力的真空晶圆键合设备中启动。然后，室温键合的晶圆在高温下进行退火工艺，例如700℃至1100℃。这种晶圆键合工艺通常称为熔合键合。熔合键合后的第一硅片也称为第一硅层1401，第二硅片也称为第二硅层1403。然后进行芯片研磨和抛光工艺，以将第一硅层和第二硅层减小至它们的指定厚度。在键合之后，蚀刻的硅凹陷1412和1424被二氧化硅层1402掩埋。1412和1424的形状、尺寸和位置是根据相应的微型沟槽和硅岛的要求预先确定的。接着，如图14B所示，在第一硅层上制作图案化的掩膜层1405。图案化的掩膜层1405用于沟梁和空腔硅蚀刻。掩膜层1405的图案与掩埋微型底切结构1412和1424对准。图案化期间的对准可以通过使用具有红外(IR)对准能力的UV曝光机来完成。掩膜材料的例子包括但不限于图案化的光致抗蚀剂。如图14B所示，带电粒子射束传输路径的中心线被示为虚线1406。带电粒子射束传输路径1406的掩膜层开口为圆形开口。圆形开口的直径可以在10微米到1000微米的范围内，例如在50微米到250微米的范围内。掩膜层1405的位置1407是形成电极浅凹陷的位置。掩膜开口1408用于制作硅微型沟槽，它们的开口宽度可以在1微米到100微米的范围内，例如在3微米到30微米的范围内。

如图14C所示，首先使用图案化的掩膜层1405进行硅DRIE蚀刻，以形成微型沟槽1409和圆形空腔1410。当在所有开口的底部到达掩埋二氧化硅表面时，停止硅DRIE蚀刻。在硅DRIE蚀刻之后，形成硅微型沟槽1409和带电射束路径圆形腔1410，并且它们与微型底切1412和1424对准。结果，在第一硅层中形成具有围绕微型沟槽和微型底切的硅岛。

在第一硅层中形成微型沟槽之后，去除剩余的掩膜层1405，结构化的第一硅层的硅表面就暴露出来了。如图14D所示，使用干膜光致抗蚀剂实施光刻的步骤如下。干膜光致抗蚀剂层1404通过使用热辊层压机在大气压下层压或通过使用加热的隔膜层压机在真空中层压。然后使用与硅结构对准的光掩膜，对层压的干膜光致抗蚀剂进行紫外曝光。在接下来的步骤中，利用掩膜层1404进行可以控制时间的DRIE蚀刻，在暴露的硅表面1407上形成凹陷。浅硅凹陷蚀刻是各向异性的。换言之，在凹陷蚀刻期间，暴露的硅岛的暴露的侧壁硅表面和边缘不会受到影响，这需要在C₄F₈沉积循环中进行足够的侧壁保护层沉积。另一方面，C₄F₈沉积的量可能不会太多，以避免在蚀刻的硅顶表面和硅岛的边缘上产生硅草。凹陷的深度可以在5微米至30微米的范围内。本发明提供了多种形成浅硅凹陷的方法。其他在图9-图12中描述的浅硅凹陷方法，也可以用在图13示意的流程中以及图14示意的工艺中，这些多样的工艺流程都是本发明的一部分。

在形成浅硅凹陷之后，去除剩余的干膜光致抗蚀剂。如图14E所示，凹陷的硅岛1413用于制作电极，而硅岛1414用于制作接地。具有微型底切1412的微型沟槽1415围绕并分离电极岛和接地岛。微型沟槽1416界定了器件的边界，它们用于芯片分割；相应的微型沟槽将在第二硅层中形成。在第一硅层中，圆形开口1410形成带电粒子射束路径。如前面部分所述，电极和接地岛呈狭长形状。每个电极岛的一端为环形电极岛1413或弧形电极岛，它们形成带电粒子射束路径开口1410。狭长电极和接地岛1413和1414还用作布线线路，它们到达芯片的边缘以形成外部电接触。

如图14F所示，在完成第一硅层微型结构化工艺之后，可以通过施加临时保护层1417来保护结构化的第一硅层。1417的材料可以是溶解在溶剂中并通过加热固化后聚合的有机材料。涂覆工艺可以是喷涂、配黏、浸涂、低速旋涂覆或这些方法的组合。保护涂层1417也可以是从气相沉积的聚合物层。保护涂层1417提供第一硅层的表面保护以防止其在处理第二硅层时受到影响。涂层1417至少部分地填充深而窄的微型沟槽并且至少部分地平坦化了第一硅层的晶圆表面。通过保护层1417，处理第二硅层可以与第一硅层共享大部分处理设备和处理条件。在该工艺流程示例中，第二硅层仅作为接地层。硅凹陷制作工艺不包括在第二硅结构化工艺中。如果需要，针对第一硅层结构化描述的硅凹陷制作工艺可以应用于第二硅层结构化。

如图14F所示，第二硅层的工艺从施加和图案化光致抗蚀剂掩膜层1418开始。1418的图案与在第一硅层上制作的对准标志对准，并且对准精度可以是+/-2微米或更好。光致抗蚀剂1418中的图案开口1419是圆形开口，用于在第二硅层中形成带电粒子射束路径。光致抗蚀剂1418中的图案开口1420是环绕的微型沟槽开口图案，用于界定晶圆上芯片的边界。图案1421为圆形微型栅栏图案，用于在光致抗蚀剂层1418中形成圆形微型沟槽开口1422。

如图14G图所示，第二硅层各向异性蚀刻也通过使用掩膜层1418实施深度反应离子蚀刻(DRIE)工艺。在硅DRIE蚀刻到达蚀刻结构底面的掩埋二氧化硅层和保护层1417后，停止硅DRIE蚀刻。然后，使用带有少量氧气的CHF₃气体的反应离子蚀刻(RIE)在被蚀刻硅层开口的底部表面选择性地蚀刻二氧化硅层。或者，可以通过有时间控制的HF溶液蚀刻或HF气体蚀刻来蚀刻二氧化硅层。在工艺流程中，微型底切1424可以在芯片级工艺步骤中做得更深和更大。

接下来，第一硅层保护层1417和第二硅层掩膜层1418被完全去除。如果它们是有机材料，则可以使用各向同性氧等离子体蚀刻来去除两个保护层。随着保护层1417的完全去除，第一硅层中的芯片边界微型沟槽1416和第二硅层中的芯片边界微型沟槽1420被连接。由此，芯片1425与晶圆分离，如图14H所示。

图14I-图14L示出了芯片级制造工艺。图14I示出了单极芯片在晶圆级工艺的分割步骤之后的硅结构。带电粒子射束路径由第一硅层中的圆形开口1410和第二硅层中的较大圆形开口1419构成。1406示出了带电粒子射束的光轴。第一硅层中的圆形开口1410由环形凹陷硅岛结构1413形成并用于制作环形电极。在第一硅层中，硅岛结构1413被接地岛结构1414包围，在它们之间有微型沟槽1415。微型底切1412位于围绕岛状结构1413和1414的微型沟槽1415的底部。岛状结构1413和1414通过掩埋二氧化硅层1402由第二硅层支撑。如图14I所示，在第二硅层中仅形成接地结构1426。如果需要，也可以使用针对第一硅层描述的制造工艺在第二硅层中形成电极岛结构。当第一硅层和第二硅层都有电极岛和接地岛结构时，两个硅层中的微型沟槽不能重叠，这样两个硅层上的岛状结构才可以相互支撑。第二硅层的接地结构包括圆形开口1419，用于为带电粒子射束路径提供光轴1406。圆形微型栅栏1427与圆形开口1419同心地形成。换言之，圆形微型栅栏1427形成圆形空腔1419的圆周。形成悬垂微型栅栏1427的目的是形成圆形微型沟槽1422和其底部的微型底切1424。悬垂的微型桥将悬垂的微型栅栏连接到其余的接地硅结构上。微型桥没有在图14I中示出，但它们示出在图2C中。微型栅栏、微型桥、微型沟槽和微型底切的组合微型结构形成了内置微型阴影掩膜，由此实施预结构化金属沉积工艺。

如图14J所示，如果微型底切的大小需要被增大，掩埋二氧化硅层可以从其在微型底切1412和1424中的暴露侧壁表面上被有控制地蚀刻。该掩埋二氧化硅底切蚀刻可以使用稀释的氢氟酸(HF)溶液或使用气体HF来进行。在HF蚀刻之后，使微型底切的横向切入被加深，如图14J所示。下一步是进行热氧化工艺，在所有暴露的硅表面上生长一层薄的二氧化硅。然后将生成的二氧化硅层用所说明的去除方法以去除。由于硅热氧化从原始硅表面消耗硅并将消耗的硅结合到新生长的二氧化硅层中，因此当热生长的二氧化硅层被去除后，微型底切不仅在横向上更深，而且在垂直方向上也更高。这样，可以进行氧化和氧化物蚀刻工艺的一次或多次循环，以在掩埋二氧化硅界面处形成具有特定尺寸和形状的微型底切。为了附图清晰，图14J仅示出了在单个时间控制的HF蚀刻步骤之后的芯片的横剖面，以示出通过该方法形成的微型底切的内部部分。HF二氧化硅蚀刻和热氧化工艺还示出了本发明的器件的另一个优点。在热氧化和HF氧化物去除工艺的每个循环之后，蚀刻的硅表面变得更光滑并且具有更少的微型颗粒。因此，许多微米或纳米级的表面突起被去除。当施加强电场以影响带电粒子射束时，该工艺提供的更光滑和更清洁的表面显著降低了在局限的微空间中放电和电性击穿的机会。

如图14K所示，进行最后一道热生长氧化工艺，以在所有暴露的硅表面上生长一层薄二氧化硅1428。该生长的氧化物的厚度介于0.1微米与10微米之间，例如介于0.2微米与2微米之间。这个热氧化可以是常规的湿氧化工艺，其温度在介于800℃与1200℃的范围内，例如在1100℃附近。在芯片级热氧化工艺之后，所有的硅表面(包括所有微型底切的内表面和芯片边缘的侧面)都被二氧化硅层1428完全包封。

图14L示出了单射束单极器件在其芯片级预结构化导电层沉积工艺之后的剖面。金属沉积方法包括但不限于物理气相沉积(PVD)，如溅镀和电子束蒸镀。溅镀沉积过程通常在比蒸镀压力更高的沉积压力下进行。例如，溅镀压力可以在0.2帕斯卡到2帕斯卡的范围内，而蒸镀压力可以在10微帕斯卡到100微帕斯卡的范围内。在金属溅镀工艺中，离子的过剩能量也增加了沉积材料离子的表面迁移率。结果，除了被内置微阴影掩膜结构遮蔽的表面之外，溅镀金属沉积工艺在结构化芯片的所有暴露表面上提供金属膜覆盖。另一方面，因为金属蒸镀沉积的真空沉积压力低很多，金属蒸镀工艺也提供了视线沉积。

芯片级金属沉积工艺包括至少两个步骤的金属溅镀工艺。一个溅镀工艺是从顶部沉积金属层1429，该顶部是第一硅层一侧。另一种溅镀工艺是从底部沉积金属层1430，即从第二硅层一侧。金属蒸镀工艺被可选择地进行，以通过把顶面或底面放置成相对于蒸镀源面对视线方向，在芯片的顶面或底面上沉积较厚的金属膜。蒸镀的厚金属膜用于进行外部电连接，例如焊线接合或直接金属探针或引脚接触。金属接触焊盘以及电极和接地布线未在图14L中示出，但在图6A和图6B中示出和描述过。沉积金属膜1429和1430可以具有单个金属层，该金属层可以包括但不限于钛。单一金属膜的厚度可以在0.1微米至0.5微米的范围内。或者，薄导电膜可包括在同一沉积工艺中沉积的内部黏合层和外部导电层。外部导电层可以是抗表面氧化和腐蚀的材料。薄内部黏附层材料的示例包括但不限于钛、钛钨和铬。外部导电层材料的例子包括但不限于金、铂和钼。内部黏附层的厚度可以在0.01微米至0.05微米的范围内。外部金属层的厚度可以在0.1微米至0.5微米的范围内。

在从芯片顶部进行金属沉积工艺之后，如图14L所示，电极岛1431和接地岛1432的顶面和侧壁面被溅镀金属层1429完全覆盖。圆形射束路径开口1410和1419的圆柱形侧壁表面也被溅镀金属层覆盖。由于微型沟槽1415提供的内置阴影遮蔽效果，微型沟槽1415侧壁上的金属厚度朝向微型沟槽底部逐渐减小。由于微型沟槽1415和微型底切1412的内置阴影遮蔽效果，溅镀金属层1429无法到达微型底切1412隐藏内部表面。在微型底切1412中的未涂覆的介电表面在溅镀金属层1429中产生不连续性。因此，电极岛1431和接地岛1432上的金属层1429在物理上是分离的并且未电连接。在从芯片底部进行金属溅镀沉积之后，接地结构1433的底面和侧壁表面(包括微型栅栏1427的表面)都被溅镀金属层1430完全覆盖。圆形射束路径开口1419和1410的圆柱形侧壁表面也被溅镀金属层1430覆盖。开口1410和1419的全金属化圆柱形表面防止带电粒子沿射束路径被捕获。由于微型栅栏1427、微型沟槽1422和微型底切1424提供的内置阴影遮蔽效果，微型沟槽1422侧壁上的金属厚度朝向微型沟槽的底部逐渐减小，并且金属层1430不会到达微型底切1424的隐藏内表面。结果，微型底切1424中的未涂覆的介电表面在顶部电极岛1431上的溅镀金属层和底部接地金属层1430之间产生不连续性。另一方面，由于芯片边缘的微型底切1434是开放的，没有来自微型沟槽的阴影遮蔽效应，接地结构1432和1433上的金属层1429和1430可以通过芯片的边缘在物理上和电气上连接。底部接地层与顶部接地岛的电子连接，使单侧外部接地接触成为可能，并且从底部提供额外的电极接地屏蔽。金属溅镀和蒸镀工艺都是预先结构化的，不需要在金属沉积后进行金属图案化和蚀刻。因此，避免了与有高深宽比的微型结构上的金属图案化和蚀刻工艺相关的颗粒污染。

芯片级氧化和金属化工艺提供表面导电电极和接地微型结构。总体而言，与体积导电电极结构相比，本发明的表面导电结构设计及其制造方法显著地减少了静电器件的电短路、放电和电性击穿。因此，本发明提供了高产量、高性能和高可靠性的静电器件，特别是可以用于影响多个带电粒子射束的大型多极电极器件阵列。

考虑

尽管已经针对其特定实施方式进行了描述，但是这些特定实施方式仅仅是说明性的，而不是限制性的。该描述可以参考具体的结构实施和方法，并不旨在将技术限制于具体公开的实施和方法。可以使用其他特征、元素、方法和实施来实践本发明。描述实施是为了解说本发明，而不是限制其范围，该范围由权利要求限定。本领域普通技术人员可以认识到有同以上描述等效的多种可能实施性。

说明书中公开的所有特征，包括权利要求、摘要和附图，以及公开的任何方法或过程中的所有步骤，可以以任何方式进行组合，其中一些互斥的特征和/或步骤除外。除非另有明确说明，否则说明书中公开的每个特征，包括申请专利范围、摘要和附图，都可以被用于相同、等效、或类似目的的替代特征代替。

尽管已经针对其特定实施方式进行了描述，但是这些特定实施方式仅仅是说明性的，而不是限制性的。实施方式可以是单个芯片，也可以是多芯片模组(MCM)，将多个半导体晶粒包封在单个封装中。所有这些变化和修改都将被认为是在本发明的范围内，其性质将由前述描述确定。

用于制造电子设备的任何合适的技术都可以用于实施特定实施方式的电路。可以采用不同的半导体材料，例如硅、锗、SiGe、GaAs、InP、GaN、SiC、石墨烯等。虽然信息的物理工艺可以按特定顺序呈现，但在不同的特定实施方式中，该顺序可以改变。在一些特定实施中，在本说明书中示出为有顺序的多个器件、设备或电路，可以并行操作。

可以通过使用其他组件和机制来实施特定的实施方式。一般来说，特定实施的功能可以通过本领域已知的任何方式来实施。

还将理解，附图/图中描绘的一个或多个器件，也可能以更加分离或整合的方式实施；或者甚至在某些情况下，比如根据特定的应用程序，被移除或呈现为不可操作。

因此，虽然本文描述了特定实施，前述声明指出，任何修改、改变和替换，都在本发明的范围内；在某些情况下，即使只使用这里特定实施的某些方面，而没有使用相应的其他方面，也并不背离前述声明的范围和精神。因此，可以进行许多修改，特定情况或材料仍然适应本文的基本范围和精神。

Claims (21)

1.一种静电器件，包括：

顶部硅层；

底部硅层；

掩埋层，包括二氧化硅，设置在所述顶部硅层和底部硅层之间；

通过顶部硅层的顶部射束开口；

通过底部硅层的底部射束开口；

包封所述顶部硅层和底部硅层的绝缘层；

第一电极，包括在顶部硅层的第一部分周围的绝缘层外面的第一顶部导电层；以及

接地结构，包括在顶部硅层的第二部分周围的绝缘层外面的第二顶部电层；

其中：

顶部开口和底部开口是同心对准的；

第一电极通过在顶部硅层中的微型沟槽与接地结构物理上分离，并且通过在绝缘层附近和/或绝缘层中的微型沟槽的微型底切与接地结构电分离；以及

第一电极覆盖顶部射束开口的至少一部分。

2.如权利要求1所述的静电器件进一步包括：

围绕绝缘层的包封底部硅层的部分的底部导电层。

3.如权利要求2所述的静电器件，其中：

底部导电层通过第二微型底切与第一电极物理分离并且电分离。

4.如权利要求2所述的静电器件，其中：

第一电极相对于接地结构凹陷。

5.如权利要求1所述的静电器件进一步包括：

一个或多个附加的电极，其中所述一个或多个附加的电极中的一个：

包括位于顶部硅层的第三部分周围的绝缘层外面的第三顶部导电层；其中：

覆盖顶部射束开口的至少一部分；以及

通过在顶部硅层中的微型沟槽与接地结构物理分离，并且通过在绝缘层附近和/或绝缘层的微型底切与接地结构电分离。

6.如权利要求1所述的静电器件，其中：

第一电极具有狭长岛的形状，其中顶部射束开口在狭长岛的一端，并且电接触在静电器件的边缘附件的另一端上。

7.如权利要求6所述的静电器件，其中：

狭长岛包括悬挂在锚之间的悬垂部分。

8.如权利要求1所述的静电器件，其中：

顶部射束开口的直径小于底部射束开口的直径，并且第一电极的一端悬垂在底部开口。

9.如权利要求1所述的静电器件，其中：

底部射束开口被底部微型栅栏和微型沟槽包围，其中底部微型栅栏位于顶部硅结构的悬垂部分的下面并且通过微型底切与顶部硅结构物理分离并且电分离。

10.如权利要求9所述的静电器件，其中：

底部微型栅栏通过连接到底部硅层的悬垂微型桥支撑。

11.一种制造静电器件的方法，包括：

从包括顶部硅层、底部硅层以及掩埋在所述顶部硅层和底部硅层中间的绝缘层的芯片开始；

在顶部硅层中形成射束开口、一个或多个微型沟槽和/或微型底切；

在底部硅层中形成射束开口、一个或多个微型沟槽、微型栅栏、微型桥和/或微型底切；

用绝缘层包封表面；以及

在暴露的表面上沉积导电材料层。

12.如权利要求11所述的方法，其中：

掩埋绝缘层包括热生长的二氧化硅。

13.如权利要求11所述的方法，其中：

形成微型沟槽包括利用深层反应离子蚀刻(DRIE)工艺使用包括光刻胶、二氧化硅、铝或者沉积的聚合物的图案化的掩膜层进行蚀刻。

14.如权利要求11所述的方法，其中：

形成微型底切包括时间控制的硅蚀刻和/或时间控制的二氧化硅蚀刻。

15.如权利要求11所述的方法，其中：

用绝缘层包封表面包括热生长二氧化硅层。

16.如权利要求11所述的方法，其中：

用绝缘层包封表面包括沉积氧化铝的原子层。

17.如权利要求11所述的方法，其中：

在暴露的表面上沉积导电层包括使用由微型沟槽和微型底切提供的阴影遮罩效应。

18.如权利要求11所述的方法，其中：

在暴露的表面上沉积导电层包括使用溅镀工艺。

19.如权利要求11所述的方法，进一步包括：

使用蚀刻来分离芯片。

20.一种制造静电器件的方法，包括：

在第一硅晶圆中形成硅凹陷；

在第二硅芯片上热生长二氧化硅；

将第一硅片接合到第二硅片上以形成顶部硅层、底部硅层以及设置在顶部硅层和底部硅层之间的掩埋层；

在顶部硅层中形成顶部射束开口和微型沟槽；

在底部硅层中形成底部射束开口和微型沟槽；

分割第一硅晶圆和第二硅芯片以形成芯片；

通过对芯片进行热氧化绝缘层包封硅表面；以及

在暴露的表面上沉积导电层。

21.如权利要求20所述的用于制造静电器件的方法，进一步包括：使用蚀刻来分离芯片。