CN114031034A - 形成集成电路（ic）器件的方法和集成电路器件 - Google Patents
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Abstract
集成电路(IC)器件包括：第一衬底；介电层，设置在第一衬底上方；以及第二衬底，设置在介电层上方。第二衬底包括从介电层向上延伸的包括硅的锚定区域；并且一系列相互交叉的指状件从锚定区域的内侧壁延伸。相互交叉的指状件通常在第一方向上彼此平行延伸，并且具有通常在第一方向上延伸的相应的指状件长度。多个含硅峰设置在相应的指状件正下方的介电层上。一系列相互交叉的指状件悬在多个峰上方。第一峰设置在指状件的基底下方并且具有第一高度，并且第二峰设置在指状件的尖端下方并且具有小于第一高度的第二高度。本申请的实施例还涉及形成集成电路(IC)器件的方法。
Description
技术领域
本申请的实施例涉及形成集成电路(IC)器件的方法和集成电路器件。
背景技术
微机电系统(MEMS)器件在现代器件(例如，加速度计、陀螺仪、麦克风、智能扬声器、助听器、照相机器件)中变得越来越普遍。许多MEMS器件可以分类为传感器或致动器。一些MEMS传感器感测外部条件的存在(例如，加速度、声波、光、磁信号)，并且将该条件的存在传达为电信号(例如，电压、电流)。一些MEMS传感器(诸如加速度计或陀螺仪)可以使用梳结构，该结构利用静电原理以检测运动或压力的变化。
发明内容
本申请的一些实施例提供了一种形成集成电路(IC)器件的方法，所述方法包括：在第一晶圆上方形成介电层；在所述介电层上提供第二晶圆；在所述第二晶圆的与所述介电层相对的上表面中形成多个沟槽；沿所述多个沟槽的下部和侧壁形成介电衬垫，并且用导电材料填充所述多个沟槽的剩余部分，以建立一系列相互交叉的指状件，所述相互交叉的指状件的指状件长度通常在第一方向上彼此平行延伸；在所述第二晶圆的所述上表面上方形成掩模，其中，所述掩模包括布置在相邻的指状件的外侧壁之间的一系列开口，并且其中，靠近指状件的基底的第一开口的第一面积大于靠近指状件的尖端的第二开口的第二面积；以及在所述掩模在适当位置的情况下实施蚀刻，以在所述相互交叉的指状件的所述侧壁之间以及所述相互交叉的指状件的底面和所述介电层的上表面之间形成腔。
本申请的另一些实施例提供了一种集成电路(IC)器件，包括：第一衬底；介电层，设置在所述第一衬底上方；第二衬底，设置在所述介电层上方，其中，所述第二衬底包括从所述介电层向上延伸的包括硅的锚定区域；一系列相互交叉的指状件，从所述锚定区域的内侧壁延伸，其中，所述相互交叉的指状件通常在第一方向上彼此平行延伸，并且具有通常在第一方向上延伸的相应的指状件长度；以及多个含硅峰，分别设置在所述一系列相互交叉的指状件的正下方的所述介电层上，其中，所述一系列相互交叉的指状件悬在所述多个峰上方，并且其中，设置在指状件的基底下方的第一峰具有第一高度，并且设置在所述指状件的尖端下方的第二峰具有小于所述第一高度的第二高度。
本申请的又一些实施例提供了一种集成电路(IC)器件，包括：互补金属氧化物半导体(CMOS)衬底，包括设置在所述互补金属氧化物半导体衬底中的多个半导体器件；互连结构，设置在所述互补金属氧化物半导体衬底上方；介电层，设置在所述互连结构上方；微机电系统(MEMS)衬底，设置在所述介电层上方，其中，所述微机电系统衬底包括从所述介电层向上延伸的包括硅的锚定区域，并且多个导电指状件彼此相互交叉并且悬在所述介电层上方；覆盖衬底，设置在所述微机电系统衬底上方，并且建立其中布置有所述导电指状件的腔，其中，所述腔的下表面由所述介电层的上表面限定；以及多个含硅峰，分别设置在所述多个指状件正下方的所述介电层上，其中，所述多个峰的第一峰设置在指状件的基底下方并且具有第一高度，并且所述多个峰的第二峰设置在所述指状件的尖端下方并且具有小于所述第一高度的第二高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了对应于形成MEMS结构的方法的一些实施例的流程图。
图2A至图2D至图8A至图8F提供了示出了用于制造与图1一致的IC器件的方法的一些实施例的一系列顶视图、截面图和立体图。
图9示出了根据一些实施例的另一IC器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
微机电系统(MEMS)结构可以用在诸如手机的照相机中的器件中，诸如例如，加速度计、陀螺仪和/或光学图像稳定器系统。MEMS结构可以包括第一梳结构和第二梳结构，它们布置为使得第一梳的指状件与第二梳的指状件相互交叉，并且第一梳和第二梳的指状件都位于平面上。在操作期间，第一梳可以沿平面保持固定，而第二梳可以相对于第一梳沿平面滑动，例如，由于MEMS结构所经历的加速度，使得第一梳和第二梳的指状件之间的距离移动。第一梳和第二梳的指状件之间的距离中的该移动可以对应于MEMS结构所经历的加速度，并且可以通过电容感测技术来检测，从而允许检测加速度。声音或其它条件也可以以类似的方式检测。
在制造MEMS结构期间，形成第一梳和第二梳的指状件，以便最初附接至衬底的其它(例如，下面的)结构，并且然后通过使用释放蚀刻将其从那些其它结构释放。在一些情况下，即使在释放蚀刻之后，由于制造期间晶圆上方的蚀刻工艺中的微小变化，一些指状件仍可以仍然附接(即“粘”)至衬底。为了从衬底“撕开”或“撬开”任何这样的粘住的指状件，指状件释放工艺可以用于向单个指状件(或向整个梳结构)施加力。例如，力可以通过机械技术或静电技术来施加。不管用于施加这样的力的精确技术如何，本发明的一些方面在于意识到，如果在施加指状件释放工艺时指状件的尖端仍然附接至下面的衬底，则该力很可能会使得指状件折断。在一些情况下，这可能会使MEMS结构仍然起作用，但是灵敏度降低，而在其它情况下，这可能会使MEMS结构无法工作。
因此，本发明的各个实施例涉及形成MEMS结构的方法，其中，构造释放蚀刻，从而使得指状件的尖端比这样的指状件的基底更干净/完全地从衬底释放，从而使得如果指状件的任何部分“粘”至衬底，则它将是指状件的基底而不是尖端。因此，当指状件释放工艺施加至MEMS结构时，指状件断裂的机会比如果指状件的尖端仍然附接小得多。在一些实施例中，这通过图案化MEMS结构上方的掩模来实现。掩模通常覆盖指状件，但是具有在指状件之间的间隙上方间隔开的开口，其中，更靠近指状件的基底的开口小于更靠近指状件的尖端的开口。在该掩模在适当位置的情况下实施释放蚀刻，从而使得靠近指状件的尖端的较大开口促进靠近指状件的尖端的更多蚀刻，以帮助确保指状件的尖端更干净/完全地从衬底释放。同样，这可以帮助减少指状件折断的机会，并且为最终的MEMS结构提升更好的功能。
参考图1，其可以看到根据一些实施例的形成集成电路的方法100。现在简要描述该方法，并且然后下面将关于图2A至图2D至图8A至图8E进一步描述一些更具体的实施例，图2A至图2D至图8A至图8E的每个示出了与方法100的各个操作一致的顶视图和一系列截面图。更具体地，每个图的图A示出了每个阶段的顶视图，每个图的图B至图D示出了每个阶段的各个截面图，并且图E(在适用的情况下)示出了立体剖面图。应该理解，虽然关于图2A至图2D至图8A至图8E的实例描述了图1的方法，但是图1的方法不受这些实例限制。
现在参考图1，方法100开始于102，其中在第一晶圆上方形成介电层。在104中，第二晶圆接合至介电层。在106中，在第二晶圆的与介电层相对的表面中形成多个沟槽。在108中，沿沟槽的下部和侧壁形成介电衬垫，并且用导电材料填充沟槽的剩余部分，以建立一系列相互交叉的指状件，其指状件长度通常在第一方向上彼此平行延伸。在110中，在第二晶圆的上表面上方形成掩模，其中掩模包括布置在相邻指状件的侧壁之间的一系列掩模开口，并且其中靠近指状件的基底的掩模开口大于靠近指状件的尖端的掩模开口。在112中，在掩模在适当位置的情况下实施蚀刻以在相互交叉的指状件的侧壁之间以及相互交叉的指状件的底面和介电层的上表面之间形成腔。在114中，将指状件释放工艺施加至指状件，以从第二晶圆释放未由释放蚀刻完全释放的任何指状件。因为释放蚀刻在掩模在适当位置的情况下实施，并且掩模具有靠近指状件的尖端的较大开口，所以释放蚀刻和掩模可以促进靠近指状件的尖端的更多蚀刻，以帮助确保指状件的尖端更干净/完全地从衬底释放。同样，这可以帮助减少指状件释放工艺期间指状件断裂的机会，并且为最终的MEMS结构提升更好的功能。
参考图2A至图2D至图8A至图8E，提供了处于各个制造阶段的半导体结构的一些实施例的各个视图，以示出图1的方法。虽然相对于图1的方法100描述了图2A至图2D至图8A至图8E，但是应该理解，图2A至图2D至图8A至图8E中公开的结构不限于方法100，而是可以作为独立于方法100的结构独立存在。类似地，虽然相对于图2A至图2D至图8A至图8E描述了图1的方法100，但是应该理解，方法100不限于图2A至图2D至图8A至图8E中公开的结构，而是可以独立于图2A至图2D至图8A至图8E中公开的结构独立存在。
与图1的102的一些实施例一致的图2A至图2D示出了在第一晶圆202上方形成的介电层204。在一些实施例中，第一晶圆是第一单晶硅晶圆或绝缘体上半导体(SOI)晶圆。在一些实施例中，介电层204是二氧化硅层、氮化硅层、氮氧化硅层或另一介电层。在一些实施例中，介电层204通过热氧化工艺来形成，诸如湿热氧化工艺或干热氧化工艺。在这样的氧化工艺期间，将第一晶圆202放置在炉中并且在存在氧的情况下加热至通常在800摄氏度和1200摄氏度之间范围内的温度，以形成介电层。在其它实施例中，介电层204可以通过旋涂工艺或通过等离子体汽相沉积、化学汽相沉积、原子层沉积或其它技术来形成。
与图1的104的一些实例一致的图3A至图3D示出了已经接合至介电层204的第二晶圆302，诸如单晶硅晶圆。在一些实施例中，第二晶圆302通过熔融接合工艺而接合至介电层204的顶面。在其它实施例中，步骤102和104可以通过接收SOI晶圆来实现，而不是将第一晶圆和第二晶圆彼此接合，其中第一晶圆202对应于SOI晶圆的处理部分，介电层204对应于SOI晶圆的绝缘层，并且第二晶圆302对应于SOI晶圆的器件层。
与图1的106的一些实例一致的图4A至图4D示出了形成在第二晶圆302的与介电层204相对的表面中的多个沟槽402。为了形成沟槽402，可以在第二晶圆302的上表面上方形成第一掩模，并且在第一掩模在适当位置的情况下，可以实施蚀刻。在蚀刻之后，沟槽402在沿第二晶圆302的表面的第一方向上具有长度l，并且在垂直于第一方向的第二方向上具有宽度w。沟槽402通常在第一方向上彼此平行延伸。沟槽的中心区域408在第一方向上彼此重叠，并且每隔一个沟槽的端部从中心区域在相反方向上向外延伸，从而使得沟槽彼此相互交叉。在一些实施例中，结构在第一方向上具有约50微米至1000微米的总长度t，并且彼此重叠的中心区域408具有总长度的约5％至总长度的约99％范围内或总长度的约30％至约99％范围内或总长度的50％至99％范围内的重叠距离o。在一些实施例中，沟槽402的宽度w在约0.5微米至约10微米范围内。在一些实施例中，沟槽也可以具有约50微米至约300微米范围内的深度d。
与图1的108的一些实例一致的图5A至图5E示出了沿沟槽402的下表面和侧壁形成介电衬垫502的一些实施例。介电衬垫502留下沟槽的未填充的剩余部分，并且然后用导电材料填充沟槽的剩余部分，以建立一系列相互交叉的指状件504，其指状件长度通常在第一方向上彼此平行延伸。指状件504包括：基底区域504b，位于结构的总长度的最外端上；以及尖端区域504t，位于指状件504重叠的中心区域中。在一些实施例中，介电衬垫502在所有侧上横向围绕指状件504。通常，在形成导电材料之后，实施化学机械平坦化(CMP)工艺以从沟槽上方去除过量的介电衬垫和导电材料，并且以利用相互交叉的指状件504的导电材料的上表面以及利用第二晶圆302的上表面平坦化介电衬垫502的上表面。在一些实施例中，介电衬垫502通过等离子体汽相沉积和/或热氧化来形成，并且包括与介电层204相同的材料。在一些实施例中，介电衬垫502包括二氧化硅、氮化硅、氮氧化硅或另一介电层，并且指状件504的导电材料包括多晶硅或金属。
与图1的110的一些实例一致的图6A至图6E示出了在第二晶圆302的上表面上方形成掩模602的一些实施例。掩模602包括布置在第二晶圆302上方以及相邻指状件的外侧壁之间的一系列开口604。靠近指状件的基底的第一开口604a的第一面积大于靠近指状件的尖端的第二开口604b的第二面积。在一些实施例中，开口604的面积中的这种变化帮助确保指状件的尖端比这样的指状件的基底更干净/完全地从第二晶圆302释放，从而使得如果指状件的任何部分“粘”至第二晶圆302，它将是指状件的基底而不是尖端。这是因为靠近指状件的尖端的较大开口促进了靠近指状件的尖端和指状件的尖端下面的更多蚀刻，以帮助确保指状件的尖端更干净/完全地从第二晶圆302释放。同样，这可以帮助减少指状件折断的机会，并且为最终的MEMS结构提升更好的功能。在一些实施例中，第一开口604a的第一面积与第二开口的第二面积的比率在约0.9999至0.01的范围内。在一些实施例中，第一开口604a可以具有在0.501微米至100微米范围内的第一长度L1，第二开口604b可以具有在0.5005微米至50微米范围内的第二长度L2，并且第三开口604c可以具有在0.5微米至10微米范围内的第三长度L3。因此，在一些实施例中，L1大于L2，并且L2大于L3。此外，开口的中心之间的间隔(例如，“间距”)可以沿线B-B变化。因此，如图所示，如从器件的中心线615测量，具有长度L1的第一开口可以具有与中心线615间隔开距离d1的第一中心轴617，具有长度L2的第二开口可以具有与中心线615间隔开距离d2的第二中心轴619，并且具有长度L3的第三开口可以具有与中心线615间隔开距离d3的第三中心轴621。在一些实施例中，这些开口的中心轴随着开口变得更靠近沟槽的外边缘而变得更接近在一起。因此，例如，d1大于d2的一半(或d2-d1<d1)，并且d3-d2<d2-d1<d1。在一些实施例中，开口可以关于中心线615对称和/或彼此镜像，虽然因为指状件的相互交叉的特性，开口在中心线的相对侧上沿线D-D移动。
图6F至图6I示出了用于掩模602的可选实施例的一些实例的顶视图。图6F示出了实例，更靠近指状件的尖端的掩模开口“合并”，从而使得外部较小的开口靠近指状件的基底，并且较大的内部开口靠近指状件的尖端，并且从上方看沿指状件的外侧壁具有上扇形件和下扇形件。图6G示出了另一实例，其中具有彼此相等的尺寸和面积的多个窄掩模开口(例如，“狭缝”)布置为使得更靠近指状件的尖端的有效掩模开口面积比更靠近指状件的基底的有效掩模开口面积大。在图6G中，掩模开口垂直于指状件取向。虽然图6G的实例示出了更靠近指状件的尖端间隔紧密的四个狭缝、靠近指状件的基底的两个狭缝和靠近指状件的中间部分的三个狭缝，但是可以存在任何数量的狭缝，这仅仅是实例。图6H示出了另一实例，其中狭缝平行于指状件取向，并且其中狭缝具有彼此相等的宽度但是具有不同的长度。在图6H中，狭缝的长度越靠近指状件的尖端越长，并且越靠近指状件的基底越短。图6I示出了另一实例，其中掩模开口的阵列、具有单位面积的每个掩模开口布置为使得更靠近指状件的尖端的有效掩模开口面积比靠近指状件的基底的有效掩模开口面积大。
图7A至图7E和图8A至图8E与实施释放蚀刻的图1的112的一些实例一致。图7A至图7E示出了释放蚀刻的一些实施例中的中间阶段，并且图8A至图8E示出了完成释放蚀刻时的结构。在一些实施例中，释放蚀刻是氢氟酸(HF)蚀刻，并且可以是含水HF蚀刻或汽相HF蚀刻。释放蚀刻是选择性的，因为它优先以第一蚀刻速率蚀刻第二晶圆302，同时以小于第一蚀刻速率的第二蚀刻速率蚀刻介电层204和介电衬垫502。在图7A至图7E中，在掩模602在适当位置的情况下，释放蚀刻的早期部分去除第二晶圆302的在掩模602中的开口之下的部分，以在相互交叉的指状件504的侧壁之间形成腔702。随着蚀刻进行，蚀刻使腔延伸以在相互交叉的指状件504的底面下方继续并且暴露介电层204的上表面。如图7A至图7E所示，释放蚀刻直接在相互交叉的指状件504的底面下面留下第二晶圆的半导体材料作为一系列峰704。但是，因为靠近指状件的基底的掩模开口比靠近指状件的尖端的掩模开口小和/或靠近指状件的基底的掩模开口的间距比靠近指状件的基底的掩模开口的间距小，所以靠近基底区域的峰较大，并且可以保持附接至相互交叉的指状件的底面，而靠近指状件的尖端的峰从指状件的尖端完全释放。如图7E所示，峰704从开口偏移，并且大约位于相邻开口之间的中间，虽然由于蚀刻进行的方式，给定的开口可以稍微移近两个相邻开口中的较大开口。例如，在图7E中，峰704a在第一方向上大约位于掩模开口604’和掩模开口604”之间的中间，并且峰704b在第一方向上大约位于掩模开口604’和掩模开口604”’之间的中间。
图8A至图8E示出了释放蚀刻完成之后的结构。在这些实例中，包括硅的锚定区域808从介电层204向上延伸。彼此相互交叉的导电指状件504从锚定区域808的内侧壁向内延伸，并且悬在介电层204上方。介电衬垫502覆盖导电指状件504的侧壁和底面，并且由半导体材料制成的峰设置在介电层204上。峰彼此间隔开，但是仍然保留在导电指状件504下面。如图8B、图8C和图8E中可以看出，在第一方向(例如，x方向)上，峰组位于指状件正下方，每组的峰沿该方向具有彼此不同的高度。因此，指状件的基底下面的第一峰802具有比指状件的尖端下面的第二峰804的第二高度大的第一高度，并且指状件的中间部分下面的第三峰806具有在第一高度和第二高度之间的第三高度。从上方观看(见例如图8A)，峰可以是正方形、矩形或多边形，并且可以具有圆角(例如，圆形或椭圆形)。在一些实施例中，第一峰802可以具有0.1微米至100微米范围内的高度；并且第二峰804可以具有0.0999微米至99.9微米范围内的高度。在一些实施例中，第一峰的高度与第二峰的高度的比率可以在0.999至100的范围内。此外，如图8D中可以看出，在第二方向(例如，y方向)上，其它组的峰具有彼此相同的高度。因此，如图8D所示，位于不同指状件的基底正下方的峰每个具有基本上相同的高度。应该理解，“基本上相同的高度”考虑了由于蚀刻工艺中的小波动而导致的高度上的微小变化，但是所得高度通常仍然在彼此的1％以内。
在一些实施例中，诸如图8B和图8C所示，单个指状件504下面的峰沿该指状件的长度具有在从指状件的基底下面的第一峰(例如，802)至指状件的尖端下面的第二峰(例如，804)的单调减小的高度。此外，因为制造工艺中的变化，所以在实施释放蚀刻之后，MEMS器件中的少量指状件仍然可能附接至下面的峰。但是，当附接时，峰在指状件的基底而不是尖端处附接。因此，当指状件释放工艺施加至指状件以从下面的峰(例如，图1中的114)释放未由释放蚀刻完全释放的任何指状件时，与先前的方法相比，指状件504更有可能保持完整。因此，改善了制造良率和器件灵敏度。
在其它实施例中，诸如图8F所示，单个指状件504下面的峰沿该指状件的长度具有从指状件的基底下面的第一峰(例如，802)至指状件的中间部分下面的第三峰(例如，806)减小的高度，并且然后再次增加指状件的尖端处的第二峰804的高度。第二峰804的高度仍然小于第一峰802的高度。
应该理解，关于第一晶圆和第二晶圆描述了图2A至图8F，通常在制造的一些个阶段，沿将第一晶圆和第二晶圆上的管芯分隔开的划线切割第一晶圆和第二晶圆，从而形成单独的集成电路。因此，虽然在切割之前的制造工艺期间第一晶圆和第二晶圆称为“晶圆”，但是在切割之后，切割的部分可以称为“衬底”。这些术语在一些方面是可互换的，因为可以暗示为圆形或盘状结构的晶圆也可以表现为其它形状，并且因此也可以包括许多类型的衬底。
在一些实施例中，诸如图9所示，第三晶圆/衬底902(其可以称为覆盖晶圆/衬底)接合至第二晶圆/衬底302的与介电层204相对的面。在图9中，覆盖晶圆/衬底902包括通过一个或多个密封环904接合至第二晶圆/衬底的第三半导体衬底。在一些实施例中，一个或多个密封环904是或以其它方式包括例如铝铜和/或锗。在一些实施例中，密封环是低共熔密封环，并且可以包括：第一环，包括铝铜；以及第二环，堆叠在第一环上方或下方并且包括锗。此外，一个或多个第一接合焊盘906(诸如铜或铜铝接合焊盘)可以将第二晶圆/衬底302电和物理耦接至第三晶圆/衬底902。衬底通孔(TSV)908可以穿过第三晶圆/衬底902，并且将第一接合焊盘906耦接至第二接合焊盘910。可以包括焊料的导电凸块912可以设置在第二接合焊盘910上。可以看出，覆盖晶圆/衬底902、第二晶圆/衬底302和介电层204共同建立了导电指状件504位于其中的封闭的腔914。该腔914可以填充有诸如空气或氮的气体或真空。在一些实施例中，在一些情况下可以称为CMOS衬底的第一晶圆202可以包括设置在半导体衬底918上的晶体管器件916，互连结构包括设置在半导体衬底918上方的介电结构924中的金属线920和通孔922。半导体衬底918可以包括单晶硅，金属线920和通孔922可以包括铜和/或铝，并且介电结构924可以包括低k电介质或二氧化硅。所示的晶体管器件916可以包括布置在掺杂的源极/漏极区域932、934之间的导电栅电极930，但是诸如二极管、双极结晶体管(BJT)或其它有源或无源器件的其它器件可以设置在半导体衬底中。
一些实施例涉及形成集成电路(IC)器件的方法。在方法中，在第一晶圆上方形成介电层。在介电层上提供第二晶圆，并且在第二晶圆的与介电层相对的上表面中形成多个沟槽。沿多个沟槽的下部和侧壁形成介电衬垫，并且用导电材料填充多个沟槽的剩余部分，以建立一系列相互交叉的指状件，其指状件长度通常在第一方向上彼此平行延伸。在第二晶圆的上表面上方形成掩模。掩模包括布置在相邻的指状件的外侧壁之间的一系列开口，其中，靠近指状件的基底的第一开口的第一面积大于靠近指状件的尖端的第二开口的第二面积。在掩模在适当位置的情况下实施蚀刻，以在相互交叉的指状件的侧壁之间以及相互交叉的指状件的底面和介电层的上表面之间形成腔。
在一些实施例中，所述蚀刻在所述介电层的上表面上留下所述第一晶圆的材料作为一系列峰，其中，所述一系列峰中的峰位于所述指状件正下方。在一些实施例中，第一组峰位于所述指状件正下方，第一组峰具有彼此不同的高度，并且其中，所述指状件的所述基底下面的第一峰的第一高度大于所述指状件的所述尖端下面的第二峰的第二高度。在一些实施例中，所述第一组峰具有从所述指状件的所述基底下面的所述第一峰至所述指状件的所述尖端下面的所述第二峰的单调减小的高度。在一些实施例中，第二组峰位于相邻的指状件的基底正下方，并且通常布置在垂直于所述第一方向的第二方向上，其中，所述第二组峰的每个具有所述第一高度。在一些实施例中，所述导电材料包括多晶硅，并且所述介电衬垫和介电层包括二氧化硅。在一些实施例中，该方法还包括：将第三晶圆接合至所述第一晶圆的与所述介电层相对的面。
集成电路(IC)器件包括：第一衬底；介电层，设置在第一衬底上方；以及第二衬底，设置在介电层上方。第二衬底包括从介电层向上延伸的包括硅的锚定区域，并且一系列相互交叉的指状件从锚定区域的内侧壁延伸。相互交叉的指状件通常在第一方向上彼此平行延伸，并且具有通常在第一方向上延伸的相应的指状件长度。多个含硅峰设置在相应相互交叉的指状件正下方的介电层上。一系列相互交叉的指状件悬在多个峰上方。第一峰设置在指状件的基底下方并且具有第一高度，并且第二峰设置在指状件的尖端下方并且具有小于第一高度的第二高度。
在一些实施例中，所述一系列相互交叉的指状件包括多晶硅芯，所述多晶硅芯的侧壁和下表面由介电衬垫覆盖。在一些实施例中，沿多个指状件的基底正下方的第一线的所述多个峰具有彼此相同的高度。在一些实施例中，所有所述多个峰直接设置在所述相互交叉的指状件下面，并且在所述相互交叉的指状件之间的开口正下方不存在峰。在一些实施例中，两个以上的峰设置在所述指状件正下方，从而使得所述指状件的基底下面的第一峰具有第一高度，并且所述指状件的所述尖端下面的第二峰具有小于所述第一高度的第二高度。在一些实施例中，所述第一峰和所述第二峰之间的额外的峰具有相应的高度，从而使得所述两个以上的峰的高度从所述第一峰至所述第二峰单调减小。在一些实施例中，位于指状件的基底正下方的峰通常布置在垂直于所述第一方向的第二方向上，其中，所述指状件的所述基底正下方的所述峰的每个具有所述第一高度。
其他实施例还涉及集成电路(IC)器件。IC器件包括：互补金属氧化物半导体(CMOS)衬底，包括设置在CMOS衬底中的多个半导体器件。互连结构设置在CMOS衬底上方，并且介电层设置在互连结构上方。微机电系统(MEMS)衬底设置在介电层上方。MEMS衬底包括从介电层向上延伸的包括硅的锚定区域，并且多个导电指状件彼此相互交叉并且悬在介电层上方。覆盖衬底设置在MEMS衬底上方，并且建立其中布置有导电指状件的腔。腔的下表面由介电层的上表面限定，并且多个含硅峰分别设置在多个指状件正下方的介电层上。多个峰的第一峰设置在指状件的基底下方并且具有第一高度，并且多个峰的第二峰设置在指状件的尖端下方并且具有小于第一高度的第二高度。
在一些实施例中，集成电路器件还包括：介电衬垫，围绕所述导电指状件的侧壁和下表面，其中，所述介电衬垫具有第一组分，并且所述介电层具有第二组分，所述第二组分与所述第一组分相同。在一些实施例中，第一组峰具有从所述指状件的所述基底下面的所述第一峰至所述指状件的所述尖端下面的所述第二峰的单调减小的高度。在一些实施例中，第二组峰位于指状件的基底正下方，并且通常布置在垂直于所述第一方向的第二方向上，其中，所述第二组峰的每个具有所述第一高度。在一些实施例中，所述导电材料包括多晶硅，并且所述介电衬垫和介电层包括二氧化硅。在一些实施例中，在所述相互交叉的指状件的外侧壁之间的开口正下方的所述介电层上不存在峰。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种形成集成电路(IC)器件的方法，所述方法包括：
在第一晶圆上方形成介电层；
在所述介电层上提供第二晶圆；
在所述第二晶圆的与所述介电层相对的上表面中形成多个沟槽；
沿所述多个沟槽的下部和侧壁形成介电衬垫，并且用导电材料填充所述多个沟槽的剩余部分，以建立一系列相互交叉的指状件，所述相互交叉的指状件的指状件长度通常在第一方向上彼此平行延伸；
在所述第二晶圆的所述上表面上方形成掩模，其中，所述掩模包括布置在相邻的指状件的外侧壁之间的一系列开口，并且其中，靠近指状件的基底的第一开口的第一面积大于靠近指状件的尖端的第二开口的第二面积；以及
在所述掩模在适当位置的情况下实施蚀刻，以在所述相互交叉的指状件的所述侧壁之间以及所述相互交叉的指状件的底面和所述介电层的上表面之间形成腔。
2.根据权利要求1所述的方法，其中，所述蚀刻在所述介电层的上表面上留下所述第一晶圆的材料作为一系列峰，其中，所述一系列峰中的峰位于所述指状件正下方。
3.根据权利要求2所述的方法，其中，第一组峰位于所述指状件正下方，所述第一组峰具有彼此不同的高度，并且其中，所述指状件的所述基底下面的第一峰的第一高度大于所述指状件的所述尖端下面的第二峰的第二高度。
4.根据权利要求3所述的方法，其中，所述第一组峰具有从所述指状件的所述基底下面的所述第一峰至所述指状件的所述尖端下面的所述第二峰的单调减小的高度。
5.根据权利要求3所述的方法，其中，第二组峰位于相邻的指状件的基底正下方，并且通常布置在垂直于所述第一方向的第二方向上，其中，所述第二组峰的每个具有所述第一高度。
6.根据权利要求1所述的方法，其中，所述导电材料包括多晶硅，并且所述介电衬垫和介电层包括二氧化硅。
7.根据权利要求1所述的方法，还包括：将第三晶圆接合至所述第一晶圆的与所述介电层相对的面。
8.一种集成电路(IC)器件，包括：
第一衬底；
介电层，设置在所述第一衬底上方；
第二衬底，设置在所述介电层上方，其中，所述第二衬底包括从所述介电层向上延伸的包括硅的锚定区域；
一系列相互交叉的指状件，从所述锚定区域的内侧壁延伸，其中，所述相互交叉的指状件通常在第一方向上彼此平行延伸，并且具有通常在第一方向上延伸的相应的指状件长度；以及
多个含硅峰，分别设置在所述一系列相互交叉的指状件的正下方的所述介电层上，其中，所述一系列相互交叉的指状件悬在所述多个峰上方，并且其中，设置在指状件的基底下方的第一峰具有第一高度，并且设置在所述指状件的尖端下方的第二峰具有小于所述第一高度的第二高度。
9.根据权利要求8所述的集成电路器件，其中，所述一系列相互交叉的指状件包括多晶硅芯，所述多晶硅芯的侧壁和下表面由介电衬垫覆盖。
10.一种集成电路(IC)器件，包括：
互补金属氧化物半导体(CMOS)衬底，包括设置在所述互补金属氧化物半导体衬底中的多个半导体器件；
互连结构，设置在所述互补金属氧化物半导体衬底上方；
介电层，设置在所述互连结构上方；
微机电系统(MEMS)衬底，设置在所述介电层上方，其中，所述微机电系统衬底包括从所述介电层向上延伸的包括硅的锚定区域，并且多个导电指状件彼此相互交叉并且悬在所述介电层上方；
覆盖衬底，设置在所述微机电系统衬底上方，并且建立其中布置有所述导电指状件的腔，其中，所述腔的下表面由所述介电层的上表面限定；以及
多个含硅峰，分别设置在所述多个指状件正下方的所述介电层上，其中，所述多个峰的第一峰设置在指状件的基底下方并且具有第一高度，并且所述多个峰的第二峰设置在所述指状件的尖端下方并且具有小于所述第一高度的第二高度。
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11932531B2 (en) | 2022-01-13 | 2024-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Curved cantilever design to reduce stress in MEMS actuator |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943585A (en) * | 1997-12-19 | 1999-08-24 | Advanced Micro Devices, Inc. | Trench isolation structure having low K dielectric spacers arranged upon an oxide liner incorporated with nitrogen |
| US20040119125A1 (en) * | 2002-12-23 | 2004-06-24 | Motorola Inc. | Semiconductor structure and method of manufacture |
| US20140197502A1 (en) * | 2013-01-16 | 2014-07-17 | Infineon Technologies Ag | Comb MEMS Device and Method of Making a Comb MEMS Device |
| WO2017212160A1 (fr) * | 2016-06-08 | 2017-12-14 | Soitec | Structure pour applications radiofrequences |
| CN107871796A (zh) * | 2016-09-23 | 2018-04-03 | 台湾积体电路制造股份有限公司 | 集成电路及其形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018697A1 (en) * | 1993-02-04 | 1994-08-18 | Cornell Research Foundation, Inc. | Microstructures and single mask, single-crystal process for fabrication thereof |
| JPH1141054A (ja) * | 1997-07-16 | 1999-02-12 | Toshiba Corp | 弾性表面波素子、弾性表面波素子の製造方法および接続装置 |
| JP2001091262A (ja) * | 1999-09-21 | 2001-04-06 | Toyota Motor Corp | 半導体センサの製造方法、及び半導体センサ |
| US8973250B2 (en) * | 2011-06-20 | 2015-03-10 | International Business Machines Corporation | Methods of manufacturing a micro-electro-mechanical system (MEMS) structure |
| US8673670B2 (en) * | 2011-12-15 | 2014-03-18 | International Business Machines Corporation | Micro-electro-mechanical system (MEMS) structures and design structures |
| US9076729B2 (en) | 2013-03-13 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming interconnection structure having notches for semiconductor device |
| US9878899B2 (en) * | 2015-10-02 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for reducing in-process and in-use stiction for MEMS devices |
| US10985199B2 (en) | 2018-10-31 | 2021-04-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Image sensor having stress releasing structure and method of forming same |
| CN113169270A (zh) | 2018-11-21 | 2021-07-23 | 拉芳德利责任有限公司 | 霍尔集成电路以及使用晶片堆叠制造霍尔集成电路的对应方法 |
-
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-
2023
- 2023-04-21 US US18/304,540 patent/US20230249964A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943585A (en) * | 1997-12-19 | 1999-08-24 | Advanced Micro Devices, Inc. | Trench isolation structure having low K dielectric spacers arranged upon an oxide liner incorporated with nitrogen |
| US20040119125A1 (en) * | 2002-12-23 | 2004-06-24 | Motorola Inc. | Semiconductor structure and method of manufacture |
| US20140197502A1 (en) * | 2013-01-16 | 2014-07-17 | Infineon Technologies Ag | Comb MEMS Device and Method of Making a Comb MEMS Device |
| WO2017212160A1 (fr) * | 2016-06-08 | 2017-12-14 | Soitec | Structure pour applications radiofrequences |
| CN107871796A (zh) * | 2016-09-23 | 2018-04-03 | 台湾积体电路制造股份有限公司 | 集成电路及其形成方法 |
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