TWI760210B - 積體電路裝置及其形成方法 - Google Patents

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Abstract

一種積體電路（IC）裝置包括：第一基底；介電層，設置於第一基底之上；以及第二基底，設置於介電層之上。第二基底包括錨區及一系列交叉指狀物，錨區包括矽且自介電層向上延伸，所述一系列交叉指狀物自錨區的內側壁延伸。交叉指狀物大致在第一方向上彼此平行地延伸且具有大致在第一方向上延伸的各自的指狀物長度。包括矽的多個峰設置於位於相應的交叉指狀物正下方的介電層上。所述一系列交叉指狀物懸於所述多個峰之上。第一峰設置於指狀物的基部下方且具有第一高度，並且第二峰設置於指狀物的尖端下方且具有小於第一高度的第二高度。

Description

積體電路裝置及其形成方法
本揭露是有關於一種積體電路裝置及其形成方法。
微機電系統(microelectromechanical system，MEMS)裝置在現代裝置(例如，加速計、陀螺儀、麥克風、智慧型揚聲器、助聽器、攝影機裝置)中正變得越來越普遍。許多MEMS裝置可分為感測器或致動器。一些MEMS感測器感測外部條件(例如，加速度、聲波、光、磁訊號)的存在且將此條件的存在轉換成電性訊號(例如，電壓、電流)。一些MEMS感測器(例如，加速計或陀螺儀)可使用梳狀結構(comb structure)，所述梳狀結構利用靜電原理來偵測運動或壓力的改變。
一些實施例是有關於一種形成積體電路(IC)裝置的方法。在所述方法中，在第一晶圓之上形成介電層。在所述介電層上提供第二晶圓；且在所述第二晶圓的與所述介電層相對的上表 面中形成多個溝渠。沿著所述溝渠的下部部分及側壁形成介電襯層，且利用導電材料填充所述溝渠的剩餘部分，以建立一系列交叉指狀物，所述一系列交叉指狀物中的指狀物長度大致在第一方向上延伸且所述一系列交叉指狀物彼此平行。在所述第二晶圓的所述上表面之上形成遮罩。所述遮罩包括佈置於相鄰指狀物的側壁之間的一系列開口，其中位於所述一系列指狀物的基部附近的第一開口具有較位於所述一系列指狀物的尖端附近的第二開口的第二面積小的第一面積。在所述遮罩就位的情況下實行蝕刻，以在所述一系列交叉指狀物的所述側壁之間以及在所述交叉指狀物的底表面與所述介電層的上表面之間形成空腔。
一種積體電路(IC)裝置包括：第一基底；介電層，設置於所述第一基底之上；以及第二基底，設置於所述介電層之上。所述第二基底包括：錨區、一系列交叉指狀物以及多個峰。所述錨區包括矽且自所述介電層向上延伸。所述一系列交叉指狀物自所述錨區的內側壁延伸。所述交叉指狀物大致在第一方向上彼此平行地延伸且具有大致在所述第一方向上延伸的各自的指狀物長度。多個峰包括矽，分別設置於位於相應的交叉指狀物正下方的所述介電層上。所述一系列交叉指狀物懸於所述多個峰之上。第一峰設置於指狀物的基部下方且具有第一高度，並且第二峰設置於所述指狀物的尖端下方且具有小於所述第一高度的第二高度。
又一些其他實施例是有關於一種積體電路(IC)裝置。所述IC裝置包括：互補金屬氧化物半導體(CMOS)基底，包括 設置於所述CMOS基底中的多個半導體裝置。內連結構設置於所述CMOS基底之上，且介電層設置於所述內連結構之上。微機電系統(MEMS)基底設置於所述介電層之上。所述MEMS基底包括錨區以及多個導電指狀物，所述錨區包括矽且自所述介電層向上延伸，所述多個導電指狀物彼此交叉且懸於所述介電層之上。頂蓋基底設置於所述MEMS基底之上且建立空腔，所述導電指狀物佈置於所述空腔中。所述空腔的下表面由所述介電層的上表面界定，且包括矽的多個峰分別設置於位於所述多個導電指狀物正下方的所述介電層上。所述多個峰中的第一峰設置於導電指狀物的基部下方且具有第一高度，並且所述多個峰中的第二峰設置於所述導電指狀物的尖端下方且具有小於所述第一高度的第二高度。
100:方法
102、104、106、108、110、112、114:動作
202、302、902:晶圓
204:介電層
402、402a、402b:溝渠
408:中心區
502:介電襯層
504:指狀物
504b:基部區
504t:尖端區
602:遮罩
604、604’、604”、604'''、604a、604b、604c:開口
615:中心線
617、619、621:中心軸線
702:空腔
704、704a、704b、802、804、806:峰
808:錨區
904:密封環
906、908:結合接墊
908:基底穿孔(TSV)
912:導電凸塊
914:空腔
916:電晶體裝置
918:半導體基底
920:金屬線
922:通孔
924:介電結構
930:導電閘極電極
932、934:源極/汲極區
B-B、D-D:線
d:深度
d1、d2、d3:距離
l、L1、L2、L3:長度
o:交疊距離
t:總長度
w:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出與形成MEMS結構的方法對應的一些實施例的流程圖。
圖2A至圖2D直至圖8A至圖8F提供與圖1一致的一系列俯視圖、剖視圖及立體圖，所述一系列俯視圖、剖視圖及立體圖 示出用於製作IC裝置的方法的一些實施例。
圖9示出根據一些實施例的另一IC裝置的剖視圖。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或動作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
微機電系統(MEMS)結構可用於例如(舉例而言)以下裝置中：加速計、陀螺儀、及/或攝影機中的光學影像穩定器系統，例如用於行動電話。MEMS結構可包括：第一梳狀結構梳狀結構及第二梳狀結構梳狀結構，被佈置成使得第一梳狀結構的指狀物與第二梳狀結構的指狀物交叉，且第一梳狀結構及第二梳狀結構二者的指狀物橫向延伸於平面上。在動作期間，例如由於MEMS結構所經歷的加速度，第一梳狀結構可沿著平面保持固定而第二梳狀結構可相對於第一梳狀結構沿著平面滑動，進而引起第一梳狀結構的指狀物與第二梳狀結構的指狀物之間的距離偏移。第一梳狀結構的指狀物與第二梳狀結構的指狀物之間的距離的此種偏移可與MEMS結構所經歷的加速度對應且可藉由電容感測技術來偵測，藉此使得能夠偵測加速度。亦可以類似的方式偵測聲音或其他條件。
在MEMS結構的製造期間，第一梳狀結構的指狀物及第二梳狀結構的指狀物被形成為最初附著至基底的其他(例如，下伏的)結構，且然後藉由使用釋放蝕刻(release etch)稍後自該些其它結構脫離。在一些情形中，即使在釋放蝕刻之後，指狀物中的一些指狀物仍然可能由於在製造期間在晶圓之上的蝕刻製程的微小變化而附著(即，「黏著(stuck)」)至基底。為了自基底「撕開(rip)」或「挑開(pry)」任何此種黏著的指狀物，可使用指狀物釋放製程來對單獨的指狀物(或對整個梳狀結構)施加力。舉例而言，可藉由機械技術或靜電技術來施加力。無論用於施加該 力的精確技術如何，本揭露的一些態樣在於認識到：若在施加指狀物釋放製程時指狀物的尖端仍然附著至下伏的基底，則所述力更有可能導致指狀物折斷。在某些情形中，此可能使MEMS結構仍然可以運作，但靈敏度降低，而在其他情形中，此可能使MEMS結構無法運作(non-operational)。
因此，本揭露的各種實施例是有關於一種形成MEMS結構的方法，其中釋放蝕刻被構造成使得指狀物的尖端相較於此種指狀物的基部更乾淨/更完全地自基底釋放，進而使得若指狀物的任何部分「黏著」至基底，則所述部分將是指狀物的基部而非尖端。因此，當將指狀物釋放製程施加至MEMS結構時，指狀物折斷的可能性較在指狀物的尖端仍然附著的情況小得多。在一些實施例中，此是藉由在MEMS結構之上對遮罩進行圖案化來達成。遮罩一般而言會覆蓋指狀物，但具有在指狀物之間的間隙之上間隔開的開口，其中更接近指狀物的基部的開口小於更接近指狀物的尖端的開口。在此遮罩就位的情況下實行釋放蝕刻，進而使得位於指狀物的尖端附近的較大開口會促進指狀物的尖端附近的更多蝕刻，以有助於確保指狀物的尖端更乾淨/更完全地自基底釋放。同樣，此可有助於減少指狀物折斷的可能性且促進最終的MEMS結構的更佳的功能。
參照圖1，可見到根據一些實施例的形成積體電路的方法100。現在簡要闡述此方法，且然後以下將針對圖2A至圖2D直至圖8A至圖8E進一步闡述一些更具體的實施例，圖2A至圖 2D直至圖8A至圖8E中的每一者示出與方法100的各種動作一致的俯視圖及一系列剖視圖。更具體而言，每一圖的圖A示出每一階段處的俯視圖，每一圖的圖B至圖D示出每一階段處的各種剖視圖，且圖E(在適用情況下)示出立體剖面圖。應理解，儘管圖1的方法是針對圖2A至圖2D直至圖8A至圖8E的實例闡述的，但圖1的方法不受該些實例限制。
現參照圖1，方法100開始於動作102處，在動作102處，在第一晶圓之上形成介電層。在動作104處，將第二晶圓結合至介電層。在動作106處，在第二晶圓的與介電層相對的表面中形成多個溝渠。在動作108處，沿著溝渠的下部部分及側壁形成介電襯層，且利用導電材料填充溝渠的剩餘部分，以建立一系列交叉指狀物，所述一系列交叉指狀物的指狀物長度大致在第一方向上延伸且所述一系列交叉指狀物彼此平行。在動作110處，在第二晶圓的上表面之上形成遮罩，其中所述遮罩包括佈置於相鄰的指狀物的側壁之間的一系列遮罩開口，且其中位於指狀物的基部附近的遮罩開口小於位於指狀物的尖端附近的遮罩開口。在動作112處，在遮罩就位的情況下實行蝕刻，以在交叉指狀物的側壁之間以及在交叉指狀物的底表面與介電層的上表面之間形成空腔。在動作114處，對指狀物施加指狀物釋放製程，以自第二晶圓脫離(free)未被釋放蝕刻完全釋放的任何指狀物。由於釋放蝕刻是在遮罩就位的情況下實行的，且遮罩在指狀物的尖端附近具有較大的開口，因此釋放蝕刻及遮罩會促進指狀物的尖端附近 的更多蝕刻，以有助於確保指狀物的尖端更乾淨/更完全地自基底釋放。同樣，此可有助於減少指狀物釋放製程期間指狀物折斷的可能性且促進最終的MEMS結構的更佳的功能。
參照圖2A至圖2D直至圖8A至圖8E，提供在製造的各個階段處的半導體結構的一些實施例的各種視圖，以例示圖1所示方法。儘管圖2A至圖2D直至圖8A至圖8E是針對圖1所示方法100闡述的，但應理解，圖2A至圖2D直至圖8A至圖8E中揭露的結構並不限於方法100，而是可單獨地作為獨立於方法100的結構。類似地，儘管圖1所示方法100是針對圖2A至圖2D直至圖8A至圖8E闡述的，但應理解，方法100並不限於圖2A至圖2D直至圖8A至圖8E中揭露的結構，而是可單獨地獨立於圖2A至圖2D直至圖8A至圖8E中揭露的結構。
圖2A至圖2D(與圖1所示的動作102的一些實施例一致)示出在第一晶圓202之上形成的介電層204。在一些實施例中，第一晶圓是第一單晶矽晶圓或絕緣體上半導體(semiconductor-on-insulator，SOI)晶圓。在一些實施例中，介電層204是二氧化矽層、氮化矽層、氮氧化矽層、或另一介電層。在一些實施例中，介電層204是藉由熱氧化製程(例如濕式熱氧化製程或乾式熱氧化製程)形成。在此種氧化期間，將第一晶圓202放置於爐中且在存在氧的條件下將第一晶圓202加熱至通常介於800攝氏度與1200攝氏度之間的範圍內的溫度，以形成介電層。在其他實施例中，介電層204可藉由旋塗製程形成，或者藉 由電漿氣相沈積、化學氣相沈積、原子層沈積或其他技術形成。
圖3A至圖3D(與圖1所示的動作104的一些實例一致)示出已結合至介電層204的第二晶圓302，例如單晶矽晶圓。在一些實施例中，第二晶圓302藉由熔融結合製程結合至介電層204的頂表面。在其他實施例中，不是將第一晶圓與第二晶圓彼此結合，而可藉由接收SOI晶圓來達成動作102及動作104，其中第一晶圓202與SOI晶圓的乘載部分(handle portion)對應，介電層204與SOI晶圓的絕緣體層對應，且第二晶圓302與SOI晶圓的裝置層對應。
圖4A至圖4D(與圖1所示的動作106的一些實例一致)示出在第二晶圓302的與介電層204相對的表面中形成的多個溝渠402(例如是包括溝渠402a與溝渠402b)。為了形成溝渠402，可在第二晶圓302的上表面之上形成第一遮罩，且在第一遮罩就位的情況下，可施行蝕刻。在蝕刻之後，溝渠402沿著第二晶圓302的表面在第一方向上具有長度l，且在垂直於第一方向的第二方向上具有寬度w。溝渠402大致在第一方向上彼此平行地延伸。溝渠的中心區408在第一方向上彼此交疊，且每個其他溝渠的端部自中心區以相反的方向向外延伸，進而使得溝渠彼此交叉。在一些實施例中，結構在第一方向上具有近似50微米至1000微米的總長度t，且彼此交疊的中心區408具有交疊距離o，交疊距離o介於自總長度的近似5%至總長度的近似99%的範圍內、或者介於自總長度的近似30%至總長度的近似99%的範圍內、或者介於 自總長度的50%至總長度的99%的範圍內。在一些實施例中，溝渠402的寬度w介於自近似0.5微米至近似10微米的範圍內。在一些實施例中，溝渠亦可具有介於自近似50微米至近似300微米的深度d。
圖5A至圖5D(與圖1所示108的一些實例一致)示出其中沿著溝渠402的下表面及側壁形成介電襯層502的一些實施例。介電襯層502留下溝渠的剩餘部分未被填充，且然後利用導電材料填充溝渠的所述剩餘部分，以建立一系列交叉指狀物504，所述一系列交叉指狀物504的指狀物長度大致在第一方向上延伸且所述一系列交叉指狀物504彼此平行。指狀物504包括：基部區504b，位於結構的總長度的最外端部上；以及尖端區504t，位於其中指狀物504交疊的中心區中。在一些實施例中，介電襯層502在側向上完整地環繞指狀物504。常常，在形成導電材料之後，實行化學機械平坦化(chemical mechanical planarization，CMP)製程，以自溝渠之上移除多餘的介電襯層及導電材料，且將介電襯層502的上表面及交叉指狀物504的導電材料的上表面以及第二晶圓302的上表面平坦化。在一些實施例中，介電襯層502是藉由電漿氣相沈積及/或熱氧化形成，且包括與介電層204相同的材料。在一些實施例中，介電襯層502包括二氧化矽、氮化矽、氮氧化矽或另一介電層，且指狀物504的導電材料包括多晶矽或金屬。
圖6A至圖6E(與圖1所示的動作110的一些實例一致) 示出其中在第二晶圓302的上表面之上形成遮罩602的一些實施例。遮罩602包括一系列開口604，所述一系列開口604佈置於第二晶圓302上以及相鄰的指狀物的外側壁之間。位於指狀物的基部附近的第一開口604a具有較位於指狀物的尖端附近的第二開口604b的第二面積小的第一面積。在一些實施例中，開口604的面積的此種變化有助於確保指狀物的尖端相較於此種指狀物的基部更乾淨/更完全地自第二晶圓302釋放，進而使得若指狀物的任何部分「黏著」至第二晶圓302，則所述部分將是指狀物的基部而非尖端。此乃因位於指狀物的尖端附近的較大開口會促進位於指狀物的尖端附近及指狀物的尖端之下的更多蝕刻，以有助於確保指狀物的尖端更乾淨/更完全地自第二晶圓302釋放。同樣，此可有助於減少指狀物折斷的可能性且促進最終的MEMS結構的更佳的功能。在一些實施例中，第一開口604a的第一面積對第二開口的第二面積的比率介於自近似0.9999至0.01的範圍內。在一些實施例中，第二開口604b可具有介於自0.501微米至100微米的範圍內的長度L1，第三開口604c可具有介於自0.5005微米至50微米的範圍內的長度L2，且第一開口604a可具有介於自0.5微米至10微米的範圍內的長度L3。因此，在一些實施例中，長度L1大於長度L2，且長度L2大於長度L3。再此外，開口的中心之間的間距(例如，「節距」)可沿著線B-B改變。因此，如圖所示，如自裝置的中心線615所量測的，具有長度L1的第二開口可具有與中心線615間隔開距離d1的第一中心軸線617，具有長度L2的第 三開口可具有與中心線615間隔開距離d2的第二中心軸線619，且具有長度L3的第一開口可具有與中心線615間隔開距離d3的第三中心軸線621。在一些實施例中，隨著開口越來越接近溝渠的外邊緣，該些開口的中心軸線越來越靠近到一起。因此，例如，距離d1大於距離d2的一半(或距離d2減距離d1小於距離d1)。此外，距離d3減距離d2<距離d2減距離d1<距離d1。在一些實施例中，儘管由於指狀物的交叉性質，開口在中心線的相對側上沿著線D-D偏移，但開口可關於中心線615對稱及/或彼此鏡像。
圖6F至圖6I示出遮罩602的替代實施例的一些實例的俯視圖。圖6F示出以下實例：在所述實例中更接近指狀物的尖端的遮罩開口被「合併(merged)」，進而使得如自上方所觀察，外部的較小開口接近指狀物的基部且較大的內部開口接近指狀物的尖端，並且沿著指狀物的外側壁具有上部扇形(upper scallop)及下部扇形(lower scallop)。圖6G示出以下另一實例：在所述另一實例中，具有彼此相等的尺寸及面積的多個窄的遮罩開口(例如，「狹縫」)被佈置成使得更接近指狀物的尖端的有效遮罩開口面積大於更接近指狀物的基部的有效遮罩開口面積。在圖6G中，遮罩開口被定向為垂直於指狀物。儘管圖6G所示實例示出四個狹縫(所述四個狹縫在更接近指狀物的尖端處緊密地間隔在一起，兩個狹縫接近指狀物的基部，且三個狹縫接近指狀物的中間部分)，但可存在任意數目的狹縫且此僅為實例。圖6H示出以下另一實例：在所述另一實例中，狹縫被定向為平行於指狀物，且狹縫具 有彼此相等的寬度但不同的長度。在圖6H中，狹縫的長度越接近指狀物的尖端越長且越接近指狀物的基部越短。圖6I示出以下另一實例：在所述另一實例中，遮罩開口的陣列(每一遮罩開口具有單位面積)被佈置成使得更接近指狀物的尖端的有效遮罩開口面積大於更接近指狀物的基部的有效遮罩開口面積。
圖7A至圖7E及圖8A至圖8E與其中實行釋放蝕刻的圖1所示的動作112的一些實例一致。圖7A至圖7E示出釋放蝕刻的一些實施例中的中間階段且圖8A至圖8E示出釋放蝕刻完成時的結構。在一些實施例中，釋放蝕刻是氫氟酸(hydro-fluoric acid，HF)蝕刻，且可為水性HF蝕刻(aqueous HF etch)或蒸汽HF蝕刻。釋放蝕刻是選擇性的，此乃因其優先以第一蝕刻速率蝕刻第二晶圓302，同時以小於第一蝕刻速率的第二蝕刻速率蝕刻介電層204及介電襯層502。在圖7A至圖7E中，在遮罩602就位的情況下，釋放蝕刻的早期部分移除第二晶圓302的位於遮罩602中的開口之下的區段，以在交叉指狀物504的側壁之間形成空腔702。隨著蝕刻的進行，蝕刻使空腔在交叉指狀物504的底表面以下繼續延伸且暴露出介電層204的上表面。如圖7A至圖7E中所示，釋放蝕刻留下呈一系列峰704的形式的第二晶圓的半導體材料，所述一系列峰704位於交叉指狀物504的底表面正下方。然而，由於位於指狀物的基部附近的遮罩開口小於位於指狀物的尖端附近的遮罩開口及/或位於指狀物的基部附近的遮罩開口的節距小於位於指狀物的尖端附近的遮罩開口的節距，因此位於基部區 附近的峰較大且可保持附著至交叉指狀物的底表面，而位於指狀物的尖端附近的峰完全自指狀物的尖端釋放。如圖7E中所示，儘管由於蝕刻進行的方式，給定的開口可稍微靠近兩個相鄰的開口中的較大的開口偏移，但峰704遠離開口偏移，且近似位於所述相鄰的開口之間的中間位置(mid-way)。舉例而言，在圖7E中，峰704a在第一方向上近似位於遮罩開口604’與遮罩開口604”之間的中間位置，且峰704c在第一方向上近似位於遮罩開口604’與遮罩開口604”’之間的中間位置。此外，在第一方向上，峰704b可位於兩相鄰峰704a之間。
圖8A至圖8E示出在釋放蝕刻完成之後的結構。在該些實例中，包括矽的錨區808，自介電層204向上延伸。彼此交叉的導電指狀物504自錨區808的內側壁向內延伸且懸於介電層204之上。介電襯層502覆蓋導電指狀物504的側壁及底表面，且由半導體材料製成的峰設置於介電層204上。峰彼此間隔開，但仍然保持位於導電指狀物504之下。如在圖8B、圖8C及圖8E中可見，在第一方向(例如，x方向)上，多個群組的峰位於指狀物正下方，其中沿著此方向的每一群組的峰彼此具有不同的高度。因此，位於指狀物的基部之下的第一峰802具有較位於指狀物的尖端之下的第二峰804的第二高度大的第一高度，且位於指狀物的中間部分之下的第三峰806具有介於第一高度與第二高度之間的第三高度。如自上方所觀察(參見例如，圖8A)，峰可為正方形、矩形或多邊形，且可具有圓的隅角(例如，圓形或橢圓形)。在一 些實施例中，第一峰802可具有介於自0.1微米至100微米的範圍內的高度；且第二峰804可具有介於自0.999微米至99.9微米的範圍內的高度。在一些實施例中，第一峰的高度對第二峰的高度的比率可介於自0.999至100的範圍內。此外，如在圖8D中可見，在第二方向(例如，y方向)上，其他群組的峰具有彼此相同的高度。因此，如圖8D中所示，位於不同指狀物的基部正下方的峰各自具有實質上相同的高度。應理解，「實質上相同的高度」考慮到由於蝕刻製程中的小波動，高度可能存在小的變化，但所得到的高度通常仍然在彼此的1%之內。
在一些實施例中，例如圖8B及圖8C中所示，沿著單個指狀物504的長度位於指狀物之下的峰具有自位於指狀物的基部之下的第一峰(例如，峰802)至位於指狀物的尖端之下的第二峰(例如，峰804)單調減小(monotonically decrease)的高度。此外，由於製造製程的變化，因此在實行釋放蝕刻之後，MEMS裝置中的一些小數目的指狀物可能仍然附著至下伏的峰。然而，當附著時，峰附著於指狀物的基部處而非尖端處。因此，當對指狀物施加指狀物釋放製程以自下伏的峰脫離未被釋放蝕刻完全釋放的任何指狀物(例如，圖1所示的動作114)時，指狀物504相較於以前的方式更有可能保持完整。因此，改善製造良率及裝置靈敏度。
在其他實施例中，例如圖8F中所示，沿著單個指狀物504的長度位於指狀物之下的峰具有自位於指狀物的基部之下的 第一峰(例如，峰802)至位於指狀物的中間部分之下的第三峰(例如，峰806)減小的高度，且然後再次增加位於指狀物的尖端處的第二峰804的高度。第二峰804的高度仍然小於第一峰802的高度。
應理解，圖2至圖8是針對第一晶圓及第二晶圓闡述的，典型地，在製造的某個階段處，沿著將第一晶圓與第二晶圓上的晶粒隔開的切割道來切割第一晶圓及第二晶圓，藉此形成單獨的積體電路。因此，在切割之前的製造製程期間，第一晶圓及第二晶圓被稱為「晶圓」，在切割之後，被切割的區段可被稱為「基底」。該些用語在某些方面是可互換的，此乃因晶圓(可表示圓形或盤狀結構)亦可表現為其他形狀，且因此亦可包括許多類型的基底。
在一些實施例中，例如圖9中所示，將第三晶圓(基底)902(可被稱為頂蓋晶圓/基底)結合至第二晶圓(基底)302的與介電層204相對的面。在圖9中，頂蓋晶圓(基底)902包括藉由一或多個密封環904結合至第二晶圓(基底)的第三半導體基底。在一些實施例中，所述一或多個密封環904是或以其他方式包括例如鋁、銅、及/或鍺。在一些實施例中，密封環是共晶密封環，且可包括第一環以及第二環，第一環包括鋁銅，第二環堆疊於第一環之上或第一環下方且包括鍺。此外，一或多個第一結合接墊906(例如銅或銅鋁結合接墊)可將第二晶圓(基底)302電性耦合及實體耦合至第三晶圓(基底)902。基底穿孔(through substrate via，TSV)908可穿過第三晶圓(基底)902且將第一結合接墊906耦合至第二結合接墊910。可包括焊料的導電凸塊912可設置於第二結合接墊910上。如可見到的，頂蓋晶圓/基底902、第二晶圓/基底302及介電層204共同建立封閉的空腔914，導電指狀物504駐留於所述封閉的空腔914中。空腔914可填充有氣體，例如空氣或氮氣、或者真空。在一些實施例中，第一晶圓202(在一些情形中可被稱為CMOS基底)可包括設置於半導體基底918上的電晶體裝置916，其中內連結構包括設置於位於半導體基底918之上的介電結構924中的金屬線920及通孔922。半導體基底918可包括單晶矽，金屬線920及通孔922可包括銅及/或鋁，且介電結構924可包括低介電常數介電質或二氧化矽。所示電晶體裝置916可包括佈置於經摻雜的源極/汲極區932、934之間的導電閘極電極930，但其他裝置(例如二極體、雙極接面電晶體(bipolar junction transistor，BJT)或其他主動或被動裝置)可設置於半導體基底中。
一些實施例是有關於一種形成積體電路(IC)裝置的方法。在所述方法中，在第一晶圓之上形成介電層。在所述介電層上提供第二晶圓；且在所述第二晶圓的與所述介電層相對的上表面中形成多個溝渠。沿著所述溝渠的下部部分及側壁形成介電襯層，且利用導電材料填充所述溝渠的剩餘部分，以建立一系列交叉指狀物，所述一系列交叉指狀物中的指狀物長度大致在第一方向上延伸且所述一系列交叉指狀物彼此平行。在所述第二晶圓的 所述上表面之上形成遮罩。所述遮罩包括佈置於相鄰指狀物的側壁之間的一系列開口，其中位於所述一系列指狀物的基部附近的第一開口具有較位於所述一系列指狀物的尖端附近的第二開口的第二面積小的第一面積。在所述遮罩就位的情況下實行蝕刻，以在所述一系列交叉指狀物的所述側壁之間以及在所述交叉指狀物的底表面與所述介電層的上表面之間形成空腔。
在一些實施例中，所述蝕刻在所述介電層的所述上表面上留下呈一系列峰的形式的所述第二晶圓的材料，其中所述一系列峰位於所述一系列指狀物的正下方。
在一些實施例中，所述一系列峰的第一群組位於所述一系列指狀物中的一者正下方，所述一系列峰的所述第一群組具有彼此不同的高度，且其中位於所述一系列指狀物中的所述一者的所述基部之下的第一峰具有較位於所述一系列指狀物中的所述一者的所述尖端之下的第二峰的第二高度大的第一高度。
在一些實施例中，所述一系列峰的所述第一群組具有自位於所述指狀物中的所述一者的所述基部之下的所述第一峰至位於所述指狀物中的所述一者的所述尖端之下的所述第二峰單調減小的高度。
在一些實施例中，所述一系列峰的第二群組位於所述一系列指狀物中的相鄰指狀物的所述基部正下方且大致佈置於垂直於所述第一方向的第二方向上，其中所述一系列指狀物中的所述第二群組各自具有所述第一高度。
在一些實施例中，所述導電材料包括多晶矽且所述介電襯層及所述介電層包括二氧化矽。
在一些實施例中，形成積體電路裝置的方法更包括將第三晶圓結合至所述第二晶圓的與所述介電層相對的面。
一種積體電路(IC)裝置包括：第一基底；介電層，設置於所述第一基底之上；以及第二基底，設置於所述介電層之上。所述第二基底包括：錨區、一系列交叉指狀物以及多個峰。所述錨區包括矽且自所述介電層向上延伸。所述一系列交叉指狀物自所述錨區的內側壁延伸。所述交叉指狀物大致在第一方向上彼此平行地延伸且具有大致在所述第一方向上延伸的各自的指狀物長度。多個峰包括矽，分別設置於位於相應的交叉指狀物正下方的所述介電層上。所述一系列交叉指狀物懸於所述多個峰之上。第一峰設置於指狀物的基部下方且具有第一高度，並且第二峰設置於所述指狀物的尖端下方且具有小於所述第一高度的第二高度。
在一些實施例中，所述一系列交叉指狀物包括多晶矽芯體，所述多晶矽芯體的側壁及下表面被介電襯層覆蓋。
在一些實施例中，沿著位於所述一系列指狀物的所述基部正下方的第一條線的所述多個第一峰具有實質上彼此相同的高度。
在一些實施例中，所述多個峰實質上全部設置於所述一系列交叉指狀物正下方，且不存在位於所述一系列交叉指狀物之間的開口正下方的峰。
在一些實施例中，所述多個峰中的多於兩個峰設置於各指狀物正下方，使得位於所述各指狀物的所述基部之下的所述第一峰具有所述第一高度且位於各指狀物的所述尖端之下的所述第二峰具有小於所述第一高度的所述第二高度。
在一些實施例中，所述第一峰與所述第二峰之間的附加峰具有各自的高度，使得所述多於兩個峰的高度自所述第一峰至所述第二峰單調減小。
在一些實施例中，位於所述一系列指狀物的所述基部正下方的所述第一峰大致佈置於垂直於所述第一方向的第二方向上，其中位於所述一系列指狀物的所述基部正下方的所述第一峰中的每一者具有所述第一高度。
又一些其他實施例是有關於一種積體電路(IC)裝置。所述IC裝置包括：互補金屬氧化物半導體(CMOS)基底，包括設置於所述CMOS基底中的多個半導體裝置。內連結構設置於所述CMOS基底之上，且介電層設置於所述內連結構之上。微機電系統(MEMS)基底設置於所述介電層之上。所述MEMS基底包括錨區以及多個導電指狀物，所述錨區包括矽且自所述介電層向上延伸，所述多個導電指狀物彼此交叉且懸於所述介電層之上。頂蓋基底設置於所述MEMS基底之上且建立空腔，所述導電指狀物佈置於所述空腔中。所述空腔的下表面由所述介電層的上表面界定，且包括矽的多個峰分別設置於位於所述多個導電指狀物正下方的所述介電層上。所述多個峰中的第一峰設置於導電指狀物 的基部下方且具有第一高度，並且所述多個峰中的第二峰設置於所述導電指狀物的尖端下方且具有小於所述第一高度的第二高度。
在一些實施例中，積體電路裝置更包括：介電襯層，環繞所述多個導電指狀物的側壁及下表面，其中所述介電襯層具有第一成分且所述介電層具有第二成分，所述第二成分與所述第一成分相同。
在一些實施例中，所述多個峰的第一群組具有自位於所述多個導電指狀物中的所述一者的所述基部之下的所述第一峰至位於所述多個導電指狀物中的所述一者的所述尖端之下的所述第二峰單調減小的高度。
在一些實施例中，所述多個峰的第二群組位於所述多個導電指狀物的所述基部正下方，且大致佈置於垂直於所述第一方向的第二方向上，其中所述多個峰的所述第二群組各自具有所述第一高度。
在一些實施例中，所述導電材料包括多晶矽且所述介電襯層及所述介電層包括二氧化矽。
在一些實施例中，在位於所述多個導電指狀物的外側壁之間的開口正下方的所述介電層上不存在峰。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行 與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
202、302、902:晶圓
204:介電層
502:介電襯層
504:指狀物
904:密封環
906、910:結合接墊
908:基底穿孔(TSV)
912:導電凸塊
914:空腔
916:電晶體裝置
918:半導體基底
920:金屬線
922:通孔
924:介電結構
930:導電閘極電極
932、934:源極/汲極區

Claims (10)

  1. 一種形成積體電路裝置的方法，所述方法包括：在第一晶圓之上形成介電層；在所述介電層上提供第二晶圓；在所述第二晶圓的與所述介電層相對的上表面中形成多個溝渠；沿著所述多個溝渠的下部部分及側壁形成介電襯層，且利用導電材料填充所述多個溝渠的剩餘部分，以建立一系列交叉指狀物，所述一系列交叉指狀物中的指狀物的長度大致在第一方向上延伸且所述一系列交叉指狀物彼此平行；在所述第二晶圓的所述上表面之上形成遮罩，其中所述遮罩包括佈置於相鄰指狀物的外側壁之間的一系列開口，且其中位於所述一系列指狀物的基部附近的第一開口具有較位於所述一系列指狀物的尖端附近的第二開口的第二面積小的第一面積；以及在所述遮罩就位的情況下實行蝕刻，以在所述一系列交叉指狀物的所述側壁之間以及在所述一系列交叉指狀物的底表面與所述介電層的上表面之間形成空腔。
  2. 如請求項1所述的形成積體電路裝置的方法，其中所述蝕刻在所述介電層的所述上表面上留下呈一系列峰的形式的所述第二晶圓的材料，其中所述一系列峰位於所述一系列指狀物的正下方。
  3. 如請求項2所述的形成積體電路裝置的方法，其中 所述一系列峰的第一群組位於所述一系列指狀物中的一者正下方，所述一系列峰的所述第一群組具有彼此不同的高度，且其中位於所述一系列指狀物中的所述一者的所述基部之下的第一峰具有較位於所述一系列指狀物中的所述一者的所述尖端之下的第二峰的第二高度大的第一高度。
  4. 如請求項3所述的形成積體電路裝置的方法，其中所述一系列峰的所述第一群組具有自位於所述指狀物中的所述一者的所述基部之下的所述第一峰至位於所述指狀物中的所述一者的所述尖端之下的所述第二峰單調減小的高度。
  5. 如請求項3所述的形成積體電路裝置的方法，其中所述一系列峰的第二群組位於所述一系列指狀物中的相鄰指狀物的所述基部正下方且大致佈置於垂直於所述第一方向的第二方向上，其中所述一系列指狀物中的所述第二群組各自具有所述第一高度。
  6. 如請求項1所述的形成積體電路裝置的方法，其中所述導電材料包括多晶矽且所述介電襯層及所述介電層包括二氧化矽。
  7. 如請求項1所述的形成積體電路裝置的方法，更包括將第三晶圓結合至所述第二晶圓的與所述介電層相對的面。
  8. 一種積體電路裝置，包括：第一基底；介電層，設置於所述第一基底之上； 第二基底，設置於所述介電層之上，其中所述第二基底包括：錨區，包括矽且自所述介電層向上延伸；一系列交叉指狀物，自所述錨區的內側壁延伸，其中所述一系列交叉指狀物大致在第一方向上彼此平行地延伸且具有大致在所述第一方向上延伸的各自的指狀物長度；以及多個峰，包括矽，分別設置於位於所述一系列交叉指狀物正下方的所述介電層上，其中所述一系列交叉指狀物懸於所述多個峰之上，且其中設置於所述一系列交叉指狀物的基部下方的第一峰具有第一高度，並且設置於所述一系列指狀物的尖端下方的第二峰具有小於所述第一高度的第二高度。
  9. 如請求項8所述的積體電路裝置，其中所述一系列交叉指狀物包括多晶矽芯體，所述多晶矽芯體的側壁及下表面被介電襯層覆蓋。
  10. 一種積體電路裝置，包括：互補金屬氧化物半導體基底，包括設置於所述互補金屬氧化物半導體基底中的多個半導體裝置；內連結構，設置於所述互補金屬氧化物半導體基底之上；介電層，設置於所述內連結構之上；微機電系統基底，設置於所述介電層之上，其中所述微機電系統基底包括錨區以及多個導電指狀物，所述錨區包括矽且自所述介電層向上延伸，所述多個導電指狀物彼此交叉且懸於所述介電層之上； 頂蓋基底，設置於所述微機電系統基底之上且建立空腔，所述導電指狀物佈置於所述空腔中，其中所述空腔的下表面由所述介電層的上表面界定；以及多個峰，包括矽，分別設置於位於所述多個導電指狀物正下方的所述介電層上，其中所述多個峰中的第一峰設置於所述多個導電指狀物的基部下方且具有第一高度，並且所述多個峰中的第二峰設置於所述多個導電指狀物的尖端下方且具有小於所述第一高度的第二高度。
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