KR20240046540A - 하전 입자 빔에 영향을 미치는 정전 디바이스 - Google Patents
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Abstract
정전 디바이스는 절연 매립 층 주위에 상부 및 하부 실리콘 층을 포함한다. 빔 개구는 하전 입자 빔이 통과할 수 있게 해준다. 디바이스는 절연 층에 캡슐화되어 있다. 하나 이상의 전극과 접지면이 절연 층 위에 퇴적된다. 이들은 또한 빔 개구 내부를 덮는다. 전극과 접지면은 전도성 영역이 퇴적될 때 섀도우 영역을 제공하는 마이크로 트렌치와 마이크로 언더컷에 의해 물리적으로 그리고 전기적으로 분리된다. 전극은 세장형 아일랜드 형상일 수 있으며, 전극 앵커에 의해 지지되는 상부 실리콘 층 위에 오버행되는 부분을 포함할 수 있다. 제조는 상부, 매립 및 하부 층을 포함하는 단일 웨이퍼에서 시작되거나 2개의 별도 실리콘 웨이퍼에서 시작된다. 제조는 상부 및 하부 빔 개구와 마이크로 구조물을 형성하고, 디바이스를 절연 층에 캡슐화하고, 전극과 접지 영역을 퇴적하는 단계를 포함한다.
Description
관련 출원에 대한 상호 참조
본 출원은 "하전 입자의 빔에 영향을 미치는 정전 디바이스"라는 제목으로 2021년 8월 8일에 출원된 출원 일련번호 63/230,810의 미국 임시 특허 출원의 우선권을 주장하며, 이는 본 출원의 전문에 제시된 것처럼 모든 목적을 위한 참조로 여기에 포함된다.
본 발명은 마이크로 디바이스 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 전자 주사 현미경이나 전자 빔 리소그래피 기계와 같이, 진공 장치에서 하전 입자 빔(charged particle beam)에 영향을 미치는 정전 마이크로 디바이스에 관한 것이다.
선폭, 두께 변화, 표면 거칠기의 측정 및 결함 검사는 반도체 또는 집적 회로(IC) 제조의 모든 측면에서 필요하며, 특히 디바이스 크기가 줄어들고 웨이퍼 크기가 증가하는 경우에 필요하다. 주사 전자 현미경(SEM)은 포커싱된 전자 빔으로 웨이퍼 표면을 래스터 스캔 패턴으로 스캔해서 샘플 기판(예: 웨이퍼)의 이미지를 생성한다. 전자 빔을 조사하면, 웨이퍼 기판은 전자 빔 입사 지점(전자 프로브 지점)으로부터 후방 산란된 전자와 2차 전자를 방출한다. 전자 빔이 스캔할 때 후방 산란된 전자 또는 2차 전자는 이후 전자 검출기로 수집 및 검출되어 웨이퍼 표면의 이미지를 형성할 수 있다. SEM 이미징은 1나노미터만큼 작은 해상도를 달성할 수 있지만 웨이퍼당 스캐닝 시간이 길어 처리량이 낮게 된다. SEM 처리량을 증가시키기 위해, 각각의 개별 빔의 전자 프로브 스팟을 포함하는 넓은 샘플 표면적의 이미지를 동시에 얻기 위해 단일 전자 빔을 다중 전자 빔으로 변환하려는 노력이 있어 왔다. 전자 빔 변환 유닛은 단일 전자 빔을 다중 전자 빔으로 변환한다. 이런 변환 유닛은 다중 전자 빔의 초점, 방향, 편향 및 형상을 개별적으로 보정 및 보상하기 위한 마이크로 렌즈, 마이크로 편향기, 마이크로 보상기 및 마이크로 스티그메이터를 포함할 수 있다. 전자 빔 변환 유닛 및 관련된 마이크로 디바이스의 예는 미국 특허 6,617,587, 6,617,595, 6,943,349, 및 9,691,586에서 찾을 수 있다.
전기장은 하전 입자 빔에 직접적인 힘을 가한다. 하전 입자 빔에 영향을 미치는 일반적인 동작은 단극 또는 다중극 전기장을 인가하는 것이다. 하전 입자 빔 경로들을 따라 배열된 전극들을 갖는 정전 마이크로 디바이스들은 많은 전자 빔 변환 유닛들에서 사용되어 왔다. 이러한 정전 시스템에서, 마이크로 렌즈는 단극 환형 전극을 사용하여 전자 빔을 포커싱할 수 있는 반면, 마이크로 편향기는 2중극, 4중극 또는 8중극 전극 구성을 사용하여 전자 빔의 전파 방향을 편향 및 제어할 수 있다. 예를 들어, 5x5 어레이의 전자 빔을 처리하기 위한 정전식 마이크로 편향기 디바이스에서, 25개의 편향기 유닛 각각은 8중극 전극 구성을 가질 수 있다. 그 결과, 측면 치수로 수 밀리미터 길이의 평면 칩에 200개의 개별 제어 전극이 있을 수 있다. 전극 패킹 밀도는 측면 치수로만 볼 경우 높지 않은 것으로 보인다. 그러나 전극 두께는 하전 입자 빔 경로를 따라 수직 치수에서 10μm보다 크거나 심지어는 100μm보다 클 수도 있다. 전극과 접지 구조물의 종횡비(폭에 따른 두께의 비율)가 높아지고, 미세 가공(microfabrication) 공정이 어려워 진다. 게다가, 진공에서 하전 입자 빔에 효과적으로 영향을 주기 위해서는 종종 한정된 미세 공간에서 높은 크기의 전기장이 필요하다. 예를 들어, 두께가 100μm일 수 있고 수 마이크론 간격으로 배치된 전극과 접지 구조물 사이에는, 10V/μm보다 큰 전기장이 필요할 수 있다. 절연 층에 고전압이 인가되면, 절연 층 전체, 절연 층의 계면 또는 절연 층의 노출된 유전체 표면에서 전기 방전 및 전기적 브레이크다운(electrical breakdown)이 발생할 수 있다. 신뢰성 있는 정전 마이크로 디바이스를 만들기 위한 디바이스 구조 설계 및 미세 가공 방법에서 전기 방전 및 유전체 브레이크다운의 가능성을 줄이는 것은 어려운 과제였다. 디바이스 구조 설계 및 미세 가공의 다른 과제는 디바이스 표면에 트래핑된 전하를 줄이거나 제거하는 것이다. 전하가 디바이스 표면에 트래핑되어 축적되면 하전 입자 빔에 영향을 미치는 전기장 제어에 무작위로 영향을 미칠 수 있다.
개시된 기술은 하전 입자 빔의 조작을 위한 정전 마이크로 디바이스의 설계 및 제조 방법을 제공한다. 이 디바이스는 마이크로 렌즈, 마이크로 편향기, 마이크로 보상기 또는 마이크로 스티그메이터로 사용되며, 전자 주사 현미경 및 전자 빔 리소그래피와 같은 장치에서 하전 입자 빔을 조작하고 영향을 준다.
이 기술은 정전 디바이스에 전기 방전 및 브레이크다운과 관련하여 향상된 성능을 제공한다. 진공 환경에서 중간에 절연성 얇은 플레이트를 갖는 2개의 평행 전도성 플레이트 사이에 큰 전압이 인가되면 전기 절연성 얇은 플레이트의 사이, 매립 계면, 또는 전기 절연성 플레이트의 노출된 에지 표면에서 전기 방전 및 브레이크다운이 발생할 수 있는 것으로 알려져 있다. 이러한 전기 방전 및 브레이크다운은 많은 정전 디바이스의 일반적인 고장 메커니즘이다.
제1 측면으로는, 정전 디바이스는 상부 실리콘 층, 하부 실리콘 층, 및 그 사이에 위치한 매립 층을 포함한다. 매립 층은 이산화규소를 포함한다. 동심의 상부 및 하부 빔 개구를 포함하는 빔 개구는 하전 입자의 빔이 통과할 수 있도록 디바이스를 통과한다. 하부 빔 개구는 상부 빔 개구보다 더 큰 직경을 가질 수 있다. 디바이스는 절연 층에 캡슐화되어 있다. 하나 이상의 전극 및 접지면이 절연 층을 덮을 수 있다. 제1 전극이 탑 빔 개구의 적어도 일부를 덮는다. 접지면은 하부 빔 개구의 적어도 일부를 덮는다. 전극과 접지 구조물(접지면 및 접지 트랙)은 마이크로 트렌치 및 마이크로 언더컷에 의해 물리적으로 그리고 전기적으로 분리된다. 마이크로 펜스가 하부 빔 개구를 둘러싸고 있다.
제2 측면으로는, 정전 디바이스의 제조 방법은 상부 실리콘 층, 하부 실리콘 층 및 상부 실리콘 층과 하부 실리콘 층 사이에 배치된 매립 절연 층을 갖는 웨이퍼로 시작된다. 이 방법은 상부 실리콘 층에 상부 빔 개구 및 하나 이상의 마이크로 트렌치와 마이크로 언더컷을 형성한다. 이는 하부 실리콘 층에 하부 빔 개구 및 하나 이상의 마이크로 트렌치와 마이크로 펜스, 마이크로 브리지 및 마이크로 언더컷을 형성한다. 표면들은 절연 층으로 캡슐화되고, 전도성 층들은 선택된 표면들 상에 퇴적된다. 이 방법은 깊은 반응성 이온 에칭(deep reactive ion etching)(DRIE) 공정으로 마이크로 트렌치를 에칭하는 것을 포함할 수 있다.
제3 측면으로는, 정전 디바이스를 제조하는 방법은 2개의 실리콘 웨이퍼로 시작된다. 이산화규소는 제2 실리콘 웨이퍼 상에서 열 성장한다. 하나 이상의 홀이 제1 및 제2 실리콘 웨이퍼를 통해 에칭되고, 2개의 실리콘 웨이퍼는 함께 본딩된다. 표면들은 절연 층으로 캡슐화되고, 전도성 층들은 선택된 표면들 상에 퇴적된다. 이 방법은 깊은 반응성 이온 에칭(DRIE) 공정으로 마이크로 트렌치를 에칭하는 것을 포함할 수 있다.
진공 공간에서 전기장을 생성하기 위한 전기 전도 경로를 제공하기 위해, 전극 및 접지 구조물의 체적을 사용하는 대신, 전극 및 접지 구조물은 표면 전도성(surface-conductive)으로 만든다. 보다 구체적으로, 표면의 전기 전도성 층을 전극 및 접지 구조물의 체적으로부터 완전히 분리하기 위해, 전기 절연 층이 사용된다. 표면 전도성 전극의 한 가지 장점은 전극 및 접지 구조물 내부에서부터 매립 절연 층을 가로질러 인가되는 임의의 강력한 전기장을 방지하는 것이다. 표면 전도성 전극 설계는 매립 전기 절연 층과 전기 절연 층의 매립 계면을 가로질러 발생하는 전기 방전 및 브레이크다운이 발생할 가능성을 크게 줄인다. 표면 전도성 전극들을 제조하기 위해, 전기 전도성 층들은 캡슐화된 절연 층들을 갖는 마이크로 구조물들 상에 선택적으로 퇴적된다. 인접한 전극들의 전도성 표면 층들 및 접지 구조물들은 캡슐화 절연 층의 유전체 표면들에 의해 분리된다.
다른 측면으로는, 인접한 전기 전도성 표면 층들을 분리하는 유전체 표면들의 영역들은 마이크로 트렌치들, 마이크로 언더컷들, 마이크로 펜스들, 및 마이크로 브리지들을 포함하는 마이크로 구조물들에 의해 형성되는 한정된 숨겨진 공간들 내에 있다. 한정된 숨겨진 공간 내에서 유전체 표면 경로 길이의 증가로 인한 확대된 표면적은 전기 절연 층의 유전체 표면에서 잠재적으로 발생할 수 있는 전기 방전 및 브레이크다운의 가능성을 현저히 줄인다.
또 다른 측면으로는, 구현예는 하전 입자 빔 경로를 따라 노출된 유전체 표면 상의 트래핑된 전하를 감소시키는 것과 관련하여 향상된 성능을 갖는 정전 디바이스를 제공한다. 하전 입자 빔 경로를 따라 노출된 유전체 표면에 트래핑된 전하는 정전 디바이스에서 인가되는 전기장의 제어에 무작위로 영향을 미칠 수 있다.
추가적인 측면으로는, 하전 입자 빔 경로에 노출되고 공간 전하에 노출된 유전체 표면은 전기 전도성 재료의 얇은 층으로 완전히 덮여 있다. 인접한 전기 전도성 표면 층들을 분리하는 전술한 유전체 표면들은 작은 공간들에 완전히 한정되고 하전 입자 빔 경로들 및 공간 전하들로부터 숨겨진다. 따라서, 인접한 전기 전도성 표면 층들을 분리하는 유전체 표면들은 하전 입자 빔들에 노출되지 않고, 진공 공간 내의 다른 전하들에 노출되지 않는다. 그 결과, 개시된 기술의 정전 디바이스들은 트래핑된 표면 전하들에 의해 야기되는 전하 입자 빔들에 대한 교란들 또는 간섭들을 제거한다.
이 기술의 다른 측면은 지지 앵커가 있는 오버행 전극 브리지를 포함하는 좁은 전극 설계 및 제작 방법을 제공한다. 좁은 전극 방법은 고밀도 영역의 전극 및 접지 라우팅을 가능하게 하며, 유전체 표면 및 진공 시스템의 입자로부터의 전기 방전 가능성을 줄여준다.
보다 구체적으로, 개시된 기술의 정전 디바이스의 장점은 그 전체적인 마이크로 구조 설계 및 제조 방법에 의해 가능하게 된다. 다음은 주요 구현에 대한 간략한 설명이다.
구현예에서, 개시된 기술의 마이크로 정전 디바이스들은 다수의 실리콘 층들, 매립 얇은 이산화규소 층들, 캡슐화된 얇은 전기 절연 층들, 및 퇴적된 얇은 전기 전도성 층들을 포함한다.
구현예에서, 정전 디바이스들은 실리콘 층들 사이에 매립되는 얇은 이산화규소 층을 갖는 적어도 2개의 실리콘 층을 포함하는 기판들로부터 제조된다. 실리콘 층은 전기 전도 대신 기계적 구조를 위해 사용된다. 중간 이산화규소 층은 기계적 구조뿐만 아니라 전기 절연을 제공하기 위해 사용된다.
구현예에서, 실리콘 층 및 이산화규소 층은 관통 홀 개구, 세장형 실리콘 아일랜드, 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스 및 마이크로 브리지를 형성하도록 구조화된다.
구현예에서, 단일 또는 어레이의 관통 홀 개구는 하전 입자 빔이 그들의 전송 경로를 따라 디바이스를 통과하도록 허용한다. 관통 홀 개구는 또한 관통 홀 개구에서 생성된 전기장으로 하전 입자 빔에 영향을 주기 위한 것이다. 관통 홀 개구들은 원형일 수도 있다. 각각의 빔 경로를 따라 상이한 층들에 있는 원형 홀들은 상이한 직경들을 가질 수도 있지만, 동심으로 정렬되어 있다.
구현예에서, 세장형 평면 실리콘 아일랜드는 실리콘 층을 통과해서 매립 이산화규소 층의 표면에서 종단되는 마이크로 트렌치들을 에칭함으로써 구조화된다. 세장형 실리콘 아일랜드들은 전극과 접지 구조물의 아일랜드들을 형성한다. 단극 또는 다중극 전기장으로 하전 입자 빔에 영향을 주기 위해, 각각의 관통 홀 개구는 세장형 전극 아일랜드의 하나의 단부에 있는 환형 전극에 의해 또는 다수의 전극의 원호형 단부에 의해 형성된다. 세장형 실리콘 아일랜드는 또한 외부 전기적 콘택을 만들기 위해 그것들의 다른 단부들이 디바이스 에지 영역들로 연장되는 전기적 라우팅들을 만들기 위한 지지 구조물의 역할을 한다.
구현예에서, 세장형 전극 아일랜드와 동일한 층에 세장형 접지 아일랜드가 있으며, 인접한 세장형 전극 아일랜드들 사이에 접지 아일랜드가 배치되어 인접한 전극 사이에 전기적 차폐를 제공한다.
기술의 다른 측면에서, 관통 홀 개구에서 환형 전극 또는 환호형 전극을 형성하는 세장형 전극 아일랜드의 단부들은 오버행된다. 이러한 오버행 구조 설계는 전극 단부에서 전기 방전의 가능성을 더욱 줄여준다.
기술의 다른 측면에서, 세장형 전극 및 접지 아일랜드들의 부분들, 특히 밀집된 라우팅 공간에 있는 부분들은 앵커링 지지대들 사이에 오버행되어 있다. 이를 통해 한정된 공간에서 좁은 라우팅 라인을 달성하고, 세장형 전극 및 접지 아일랜드의 라우팅 부분을 따라 전기 방전이 발생할 가능성을 줄인다.
기술의 다른 측면에서, 세장형 전극 아일랜드들은 인접한 차폐 접지 아일랜드에 비해 리세스되어 있다. 리세스(recess)는 다수의 디바이스가 하전 입자 빔의 전송 경로를 따라 적층될 때 전기 단락 및 전기 방전을 방지한다.
구현예에서, 전극 및 접지 구조물을 만들기 위한 세장형 실리콘 아일랜드를 정의하고 둘러싸기 위해, 좁고 깊은 마이크로 트렌치를 실리콘 층에 에칭한다. 마이크로 트렌치들은 수직의 측벽들을 가지며, 마이크로 트렌치들의 에칭은 매립 이산화규소 층의 표면에서 종단된다. 마이크로 트렌치의 깊이는 실리콘 층 두께와 동일하고 마이크로 트렌치의 폭은 관통 홀 개구의 직경보다 작다.
구현예에서, 각각의 세장형 실리콘 아일랜드는 또한 세장형 실리콘 아일랜드를 둘러싼 마이크로 트렌치의 하부를 따라 마이크로 언더컷에 의해 완전히 둘러싸인다. 마이크로 언더컷은 매립 이산화규소 층과의 그 계면에서 해당하는 세장형 실리콘 아일랜드를 언더컷한다. 보다 구체적으로, 마이크로 언더컷은 실리콘 아일랜드 아래, 실리콘 아일랜드의 하부 부분에서 실리콘을 선택적으로 에칭함으로써, 또는 실리콘 아일랜드의 하부 에지에 매립 이산화규소 층의 제어된 에칭을 통해 형성될 수 있다. 보다 구체적으로, 마이크로 언더컷은 실리콘 층의 열 산화와 액상 또는 기상의 불화수소산으로 에칭하여 성장된 이산화규소 층을 제거하는 반복적인 사이클에 의해 확대될 수 있다.
구현예에서, 마이크로 트렌치들을 에칭함으로써 실리콘 층의 큰 개구의 주변을 따라 얇은 벽의 실리콘 마이크로 펜스가 형성될 수 있다. 마이크로 펜스는 오버행되게 만들어지지만 오버행 마이크로 브리지로 제자리에 고정된다. 또한 마이크로 트렌치의 하부에는 둘러싸는 마이크로 언더컷이 형성되어 있다.
구현예에서, 세장형 실리콘 아일랜드 주변의 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스 및 마이크로 브리지 구조는 마이크로 스케일에서 내장된 섀도우 마스킹 효과를 제공하여 사전 구조화된 전도성 박막 퇴적 공정을 가능하게 한다.
구현예에서, 개시된 기술은 에칭된 실리콘 마이크로 구조물의 표면을 세척하고 변경하는 방법을 제공한다. 보다 구체적으로, 실리콘 표면 변경은 마이크로 스케일 및 나노 스케일에서 실리콘 표면 거칠기, 특히 표면 돌출 결함을 감소시키는 것을 말한다. 이 방법은 실리콘 열 산화와 불화수소산(HF) 수용액 또는 그 증기를 사용하여 제어된 이산화규소 에칭의 적어도 하나의 사이클을 사용한다. 이 방법에 의해 제공되는 더 깨끗하고 매끄러운 표면은 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 한정된 미세 공간 내에서 전기 방전 및 브레이크다운의 가능성들을 현저히 줄인다.
구현예에서, 디바이스들의 에지 실리콘 표면들을 포함하는 실리콘 구조물들의 모든 표면들은 얇은 전기 절연 층, 예를 들어 열적으로 성장된 이산화규소 층에 의해 완전히 캡슐화된다. 이산화규소 층은 실리콘 표면으로부터 상승된 온도에서 열 성장되기 때문에, 마이크로 언더컷의 숨겨진 공간에 있는 실리콘 표면을 포함하여 모든 실리콘 표면에 보이드 없는(void-free) 그리고 결함 없는(defect-free) 절연 층 커버리지를 보장한다. 대안적으로, 개시된 기술의 일부로 또한 간주되는 원자 층 퇴적(atomic layer deposition)을 사용하여, 이산화규소 또는 알루미늄 산화물과 같은 얇은 전기 절연 층을 실리콘 표면 위에 퇴적하여 실리콘 표면을 캡슐화할 수 있다.
구현예에서, 전극 및 접지 구조물은 전기 절연 표면에 얇은 전기 전도성 재료를 퇴적함으로써 전기 전도성으로 만들어진다. 결과적으로, 세장형 전극과 접지 아일랜드는 실리콘 구조의 그 체적을 통하는 대신 그 표면 층을 통해 전기 전도성이 된다. 이 표면 전도 설계와 그 제작 방법은 전기 방전 없이 한정된 미세 공간에 높은 크기의 전기장을 인가할 수 있게 해준다.
구현예에서, 그 전송 경로를 따라 하전 입자 빔에 노출된 정전 디바이스의 표면은 전하 트래핑을 방지하기 위해 전기 전도성 재료의 얇은 층으로 덮여 있다.
구현예에서, 정전 디바이스의 외부 표면은 전하 트래핑을 방지하기 위해 전기 전도성 재료의 얇은 층으로 덮여 있다.
이 기술은 개시된 기술의 정전 디바이스를 형성함에 있어서, 마이크로 구조물의 노출된 표면에 전도성 재료의 얇은 층을 선택적으로 퇴적하기 위한 사전 구조화된 박막 퇴적 방법을 제공한다. 사전 구조화된 박막 퇴적 방법은 디바이스 상의 기존의 마이크로 구조물에 정렬될 필요 없이 그리고 얇은 전도성 막의 패턴을 형성하기 위한 추가적인 마스킹 및 에칭의 제작 단계를 필요로 하지 않고 박막이 퇴적됨에 따라 선택적인 박막 표면 커버리지를 달성하는 것을 말한다.
구현예에서, 사전 구조화된 박막 퇴적 공정은 스퍼터링 퇴적 또는 개시된 기술의 내장된 섀도우 마스킹 방법과 함께 조합된 스퍼터링 퇴적 및 증발 퇴적을 포함하는 물리적 기상 퇴적(PVD)을 사용한다.
보다 구체적으로, 스퍼터링 퇴적 공정은 노출된 표면, 특히 하전 입자 빔 경로를 따라 관통 홀 개구의 노출된 측벽 표면에 얇은 전도성 막을 퇴적하는 데 사용된다. 그러나, 전기 전도성 박막은 마이크로 언더컷의 숨겨진 공간에서의 유전체 표면 상에 스퍼터링 퇴적 공정으로 퇴적되지 않는다. 이러한 선택적 스퍼터링 퇴적 공정은 개시된 기술의 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스 및 마이크로 브리지를 포함한 마이크로 구조물에 의해 생성된 내장형 섀도우 마스킹 효과에 의해 가능해진다. 결과적으로, 전도성 박막의 표면 커버리지의 불연속성은 표면 전도성 전극과 접지 구조물 사이의 물리적 및 전기적 분리를 제공한다. 불연속성은 퇴적된 박막의 패터닝 및 에칭을 요구하지 않고 생성된다. 따라서 전기 전도성 층 퇴적 공정은 사전 구조화되어 있다. 예를 들어, 전도성 박막은 티타늄을 포함하나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다.
보다 구체적으로, 전도성 재료의 스퍼터링 퇴적 공정 전 또는 후에 마이크로 구조물의 상부 표면에 전기 전도성 박막을 퇴적하기 위해 증발 퇴적 공정이 이용될 수 있다. 증발 퇴적 공정은 가시선(line-of-sight) 퇴적을 제공할 수 있으므로 증발 퇴적 공정은 또한 디바이스에 형성된 마이크로 구조물에 대해 사전 구조화된다. 스퍼터링 퇴적 공정 후에 증발 퇴적 공정을 추가함으로써, 상부 표면 상에 퇴적된 전기 전도성 막을 의도적으로 더 두껍게 할 수 있다. 상부 표면의 두꺼운 전기 전도성 막은 프로빙 및 전기 연결을 하는 것을 위해 사용될 수 있다. 증발에 의한 퇴적은 마이크로 디바이스의 상부 표면에 하전 입자의 충격을 더 잘 견디도록 더 강력한 박막 층을 추가하는 데 또한 사용될 수 있다. 예를 들어, 전도성 박막은 티타늄을 포함하나 이에 제한되지 않는 단일 금속 층일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다.
구현예에서, 동일하거나 상이한 크기 및 동일하거나 상이한 극성의 전압이 전극에 인가되어 통과하는 하전 입자 빔에 영향을 주기 위해 관통 홀 개구에서 전기장을 형성한다.
구현예에서, 개시된 기술의 구조적 설계들은 하전 입자 빔들의 전송 경로들의 광축에 대해 반경 방향 및/또는 축 방향으로 단극 및 다중극 전기장들을 생성한다.
구현예에서, 다수의 정전 디바이스들은 다수의 그리고 통합된 하전 입자 빔이 기능에 영향을 미치는 것을 가능하게 하기 위해 하전 입자 빔들의 송신 경로들에 정확하게 정렬된 그 관통 홀들로 적층될 수 있다. 이러한 통합된 하전 입자 빔에 영향을 주는 기능에는 포커싱, 편향 및 보상이 포함되지만 이에 제한되지는 않는다.
구현예에서, 사전 구조화된 박막 퇴적 방법은 또한 다른 응용 분야에서 전기 전도성 또는 전기 비전도성 박막 재료를 퇴적하는 데 사용될 수 있다.
도 1은 정전 디바이스를 제조하기 위한 삼중 플레이트 빌딩 블록의 단면 뷰 개략도이다.
도 2a-2c는 단극 정전 디바이스의 단면 및 등각 뷰 개략도이다.
도 3a-3c는 8중극 정전 디바이스의 단면 및 등각 뷰 개략도이다.
도 4a-4b는 3x3 어레이의 하전 입자 빔에 영향을 미치는 3x3 어레이의 단극 전극 구성을 갖는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다.
도 5a-5b는 3x3 어레이의 하전 입자 빔에 영향을 미치는 3x3 어레이의 8중극 전극 구성을 갖는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다.
도 6a-6b는 정전 디바이스의 전극 콘택 패드를 갖는 칩 에지 영역의 등각 평면 및 단면 뷰 개략도이다.
도 7a-7c는 좁은 전극 구성을 예시한다.
도 8은 주요 제작 공정 단계들을 도시한 흐름도의 일 예이다.
도 9a-9n은 도8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계들 이후의 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 10a-10n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 11a-11n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 12a-12n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 13은 주요 제작 공정 단계를 도시하는 흐름도의 다른 예이다.
도 14a-14l은 도 13의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 2a-2c는 단극 정전 디바이스의 단면 및 등각 뷰 개략도이다.
도 3a-3c는 8중극 정전 디바이스의 단면 및 등각 뷰 개략도이다.
도 4a-4b는 3x3 어레이의 하전 입자 빔에 영향을 미치는 3x3 어레이의 단극 전극 구성을 갖는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다.
도 5a-5b는 3x3 어레이의 하전 입자 빔에 영향을 미치는 3x3 어레이의 8중극 전극 구성을 갖는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다.
도 6a-6b는 정전 디바이스의 전극 콘택 패드를 갖는 칩 에지 영역의 등각 평면 및 단면 뷰 개략도이다.
도 7a-7c는 좁은 전극 구성을 예시한다.
도 8은 주요 제작 공정 단계들을 도시한 흐름도의 일 예이다.
도 9a-9n은 도8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계들 이후의 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 10a-10n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 11a-11n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 12a-12n은 도 8의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
도 13은 주요 제작 공정 단계를 도시하는 흐름도의 다른 예이다.
도 14a-14l은 도 13의 흐름도에 대응하는 그 주요 미세 가공 공정 단계 이후의 다른 디바이스 미세 가공 공정의 단면 뷰 개략도이다.
용어
여기에 사용된 것처럼, "~ 중 하나"라는 문구는 나열된 항목 중 정확히 하나를 의미하는 것으로 해석되어야 한다. 예를 들어, "A, B, C 중 하나"라는 문구는 A만, B만 또는 C만 의미하는 것으로 해석되어야 한다.
여기에 사용된 것처럼, "~ 중 적어도 하나" 및 "~ 중 하나 이상"이라는 문구는 하나 이상의 항목을 의미하는 것으로 해석되어야 한다. 예를 들어, "A, B 와 C 중 적어도 하나"라는 문구 또는 "A, B 또는 C 중 적어도 하나"라는 문구는 A, B 및/또는 C의 임의의 조합을 의미하는 것으로 해석되어야 한다.
달리 지정하지 않는 한, 객체를 설명하기 위해 서수 형용사 "제1", "제2", "제3" 등을 사용하는 것은 객체의 상이한 인스턴스나 클래스를 나타낼 뿐이며 임의의 순위나 순서를 의미하지 않는다.
"결합된"이라는 용어는 작동적 의미로 사용되며 직접 또는 간접 결합으로 제한되지 않는다. "~에 결합된(coupled to)"는 일반적으로 직접적으로 결합된다는 의미로 사용되는 반면, "~와 결합된(coupled with)"는 일반적으로 직접 또는 간접적으로 결합된다는 의미로 사용된다. 전자 시스템에서 "결합"은 서로 결합되거나 결합된 두 요소 사이에 정보, 신호, 데이터 또는 전자와 같은 물리량의 흐름을 허용하는 구성을 의미할 수 있다. 어떤 경우에는 흐름이 단방향일 수도 있고, 다른 경우에는 흐름이 양방향 또는 다방향일 수도 있다. 결합은 갈바닉(이 문맥에서는 직접적인 전기 연결이 존재함을 의미함), 용량성, 유도성, 전자기적, 광학적, 또는 물리학에서 허용하는 임의의 기타 공정을 통해 이루어질 수 있다.
"연결"이라는 용어는 연결된 사물들 사이에 어떠한 개입하는 것이나 디바이스 없이 전기적, 광학적, 전자기적, 또는 기계적 등 직접적인 연결을 나타내는 데 사용된다.
작업 또는 작업들을 수행하도록 "구성된"이라는 용어는 일반적으로 작동 중에 작업 또는 작업들을 수행하는 "회로가 있음"을 의미하는 구조를 광범위하게 표현한 것입니다. 따라서 설명된 항목은 유닛/회로/구성요소가 현재 켜져 있지 않거나 활성 상태가 아닌 경우에도 작업을 수행하도록 구성될 수 있다. 일반적으로 "구성된"에 해당하는 구조를 형성하는 회로는 하드웨어 회로를 포함할 수 있으며, 추가적으로 스위치, 퓨즈, 본드 와이어, 금속 마스크, 펌웨어 및/또는 소프트웨어에 의해 제어될 수도 있다. 마찬가지로, 설명의 편의를 위해 다양한 항목들이 작업 또는 작업들을 수행하는 것으로 설명될 수 있다. 이러한 설명은 "구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성된 항목을 인용하는 것은 해당 유닛/회로/구성요소에 대해 35 U.S.C. 112, 단락 (f) 해석을 호출하지 않는 것으로 명백하게 의도된다. 보다 일반적으로, 어떤 요소의 인용도 "의미" 또는 "단계"라는 언어를 특별히 인용하지 않는 한 해당 요소에 대해 35 U.S.C. $ 112, 단락 (f) 해석을 호출하지 않는 것으로 명백하게 의도된다.
여기에 사용된 것처럼, "~에 기초하여"라는 용어는 결정에 영향을 미치는 하나 이상의 요인을 설명하는 데 사용된다. 이 용어는 추가 요인이 결정에 영향을 미칠 수 있는 가능성을 배제하지 않는다. 즉, 결정은 특정 요인에만 기초할 수도 있고, 특정 요인과 기타 불특정 요인을 기반으로 할 수도 있다. "B를 기반으로 A를 결정한다"라는 문구를 고려해 보자. 이 문구는 B가 A를 결정하는 데 사용되거나 A의 결정에 영향을 미치는 요인임을 지정한다. 이 문구는 A의 결정이 C와 같은 일부 다른 요인에 기초할 수도 있다는 것을 배제하지 않는다. 이 문구는 또한 A가 B에만 기초하여 결정되는 구현을 포괄하기 위한 것이다. 따라서 "에 기초하여"라는 문구는 "적어도 부분적으로 기초하여"라는 문구와 동의어이다.
"실질적으로", "가까운", "대략", "가까운" 및 "약"이라는 용어는 달리 명시적으로 명시하지 않는 한 표시된 값의 마이너스 또는 플러스 10% 내에 있음을 의미한다.
구현에서는 개별 하전 입자 빔 또는 다중 하전 입자 빔에 영향을 미치는 데 사용할 수 있는 정전 마이크로 디바이스를 설명한다. 또한 개시된 기술의 구현은 마이크로 디바이스를 제조하는데 사용되는 미세 가공 방법을 기술한다. 본 기술분야에서 통상의 기술을 가진 사람은 여기서 본 혁신이 다양한 방식으로 적용될 수 있다는 것을 쉽게 인식할 것이다. 이는 마이크로 디바이스에서 전기장을 생성하도록 구성될 수 있는 임의의 디바이스 또는 시스템에서 구현될 수 있다.
다양한 구현예에서는 도면을 참조하여 설명한다. 그러나 특정 구현은 이러한 특정 세부 사항 중 하나 이상 없이 실행되거나 다른 알려진 방법 및 구성과 결합하여 실행될 수 있다. 다음 설명에서는 제시된 기술의 철저한 이해를 제공하기 위해 특정 구성, 치수 및 공정 등과 같은 수많은 특정 세부 사항이 설명된다. 다른 경우, 개시된 기술을 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 반도체 공정 및 제조 기술은 자세히 설명되지 않는다. 본 명세서 전반에 걸쳐 "하나의 구현", "구현" 등에 대한 참조는 구현과 관련하여 설명된 특정 특징, 구조, 구성 또는 특성이 기술의 적어도 하나의 구현에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치에서 "하나의 구현에서", "구현" 등의 문구가 나타나는 것은 반드시 기술의 동일한 구현을 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 구성 또는 특성은 당업계의 통상의 기술을 가진 자에 의해 하나 이상의 구현예에서 임의의 적합한 방식으로 조합될 수 있다. 특정 구현은 이러한 특정 세부 사항 중 하나 이상 없이 실행되거나 다른 알려진 방법 및 구성과 결합하여 실행될 수 있다. 따라서, 기술의 다음 구현예는 청구된 기술에 대한 일반성을 잃지 않고 제한을 부과하지 않고 제시된다.
기술에 관한 설명에서 X, Y 및 Z 축은 직교 좌표계를 형성한다. 하전 입자가 주로 이동하는 광축은 Z축이다. "방사형", "수평" 및 "측면" 평면 또는 방향이라는 용어는 Z축에 수직인 평면 또는 방향을 나타낸다. "수직" 평면 또는 방향은 Z축과 평행하다.
본 기술의 설명에서, "최상부(top)", "최하부(bottom)", "상(on)", "위(above)", "아래(below)", "위(over)" 및 "아래(under)"와 같은 전치사들은 전하 입자 빔들의 전파 방향들에 관계없이 디바이스, 웨이퍼 또는 기판의 종래의 평면 또는 표면에 관련하여 사용된다.
본 명세서의 도면은 반드시 축척에 맞는 것은 아니다. 각각의 구성요소 및 구성요소 간의 상대적인 치수는 명확성을 위해 과장될 수 있으며, 그 대신 일반적으로 개시된 기술의 원리 및 혁신적인 특징을 설명하는 데 중점을 둔다. 명확성을 위해, 디바이스의 일부, 특히 하전 입자 빔의 큰 어레이에 영향을 미치는 디바이스의 일부만 도면에 표시된다.
구현예들
도 1에 도시된 바와 같이, 삼중 플레이트 구조물(100)은 정전 마이크로 디바이스의 형성에서 빌딩 블록으로 사용될 수 있다. 삼중 플레이트 구조물(100)은 상부 전기 전도성 플레이트(101), 중간 전기 절연성 플레이트(102) 및 하부 전기 전도성 플레이트(103)를 포함한다. 3개의 플레이트는 기계적으로 서로를 지지하고 하전 입자 빔의 통과를 위한 동심 관통 홀 개구(104)를 형성한다. 전도성 플레이트(101 및 102) 중 하나 또는 모두는 에칭된 트렌치(105)를 가져서 분리된 전극 및 접지 구조물이 플레이트 내에 만들어질 수 있다. 플레이트 두께는 1mm 미만일 수 있고 관통 홀 직경은 0.5mm 미만일 수 있다. 디바이스의 에지들로부터 전압들이 인가될 때, 전기 전도성 플레이트들(101 및 103)로부터 형성된 전극 및 접지 구조물들의 체적 및 표면들은 관통 홀 개구들(104)을 따라 하전 입자 빔 경로에서 전기장들을 생성하기 위한 전기 전도 경로들을 제공하기 위해 사용된다. 따라서, 2개의 전기 전도성 플레이트(101 및 103)로 형성된 전극 및 접지 구조물은 체적 전도성 전극 및 접지로 지칭될 수 있다.
도 1에 도시된 바와 같은 체적 전도성 전극 및 접지 구조물 설계에서, 상부 전도성 플레이트(101)에 제1 전압이 인가되고 하부 전도성 플레이트(103)에 제2 전압이 인가되면, 두 전도성 플레이트 사이에 정전기장이 발생하여 관통 홀 개구(104)를 따라 하전 입자 빔에 영향을 미치게 된다. 동시에, 전기장들은 또한 중간 절연성 플레이트(102) 전체, 관통 홀 개구들에서의 중간 절연성 플레이트의 노출된 유전체 표면들(106), 및 디바이스들의 노출된 에지 표면들(107)에 걸쳐 생성된다. 도 1에 도시된 체적 전도성 3중 플레이트 구조물은 안정적인 전기장을 제공하고 전하 트래핑(charge trapping)을 줄이며 전기 방전을 줄이며 다중극 및 다중빔 디바이스의 소형화에 제한이 거의 없다.
중간 절연성 플레이트(102)는 100μm보다 두꺼울 수 있으며, 이는 3개의 플레이트의 관통 홀 개구의 직경과 비슷할 수 있다. 예를 들어, 중간 절연 층(102)의 두께가 150μm이고 그 개구 직경이 150μm인 경우, 노출된 유전체 측벽 표면은 70,000μm2보다 크다. 그 결과, 중간 절연 층의 노출된 유전체 표면에는 통과하는 하전 입자 빔으로부터의 전하, 진공 공간으로부터의 부유 전하 및 인가된 전압에 의해 유도된 전하가 트래핑되어 축적될 수 있다. 트래핑된 전하의 수는 노출된 유전체 재료의 표면 특성, 하전 입자 빔의 강도 및 확산, 인가된 전압을 포함하는 많은 요인에 따라 달라진다. 따라서 두 전도성 플레이트 사이에 일정한 전압이 인가되는 경우에도 시간과 위치에 기반하여 트래핑된 전하의 수가 달라질 수 있다. 결과적으로, 트래핑된 전하에 의해 생성된 변화하는 전기장은 무작위로 하전 입자 빔 제어에 영향을 미칠 수 있다. 그러면, 하전 입자 빔의 경로를 따라 있는 유전체 표면적을 감소시키고, 부유 공간 전하에 노출되는 유전체 표면적을 감소시킴으로써 트래핑된 전하를 감소시키는 것이 바람직하다.
중간 절연성 플레이트(102)는 100 내지 200μm 범위와 같이 상대적으로 두꺼울 수 있다. 그리고, 중간 절연성 플레이트(102)의 관통 홀 개구 직경은 전도성 플레이트(101 및 103)의 개구 직경과 상이할 수 있다. 미세 가공 공정의 관점에서 볼 때, 절연성 플레이트에 관통 홀을 만들기 전에 3개의 플레이트를 함께 본딩하면 두꺼운 절연성 플레이트에 이러한 관통 홀 개구를 만들기가 어려워진다. 두꺼운 절연성 플레이트에 수직 측벽 관통 홀들을 형성하는데 있어서 이용 가능한 미세 가공 공정들의 한계로 인해 3개의 플레이트를 본딩하기 전에 중간 절연성 플레이트(102)의 관통 홀을 에칭하거나 드릴링할 수 있다. 이런 제작 공정을 사용하여 3개의 플레이트를 본딩하려면 정밀한 정렬이 필요할 뿐만 아니라 그 본딩 공정에서 3개의 플레이트 사이의 본딩 계면에 작은 보이드 결함과 파티클(particle) 결함이 도입될 가능성이 높다. 전도성 플레이트(101 및 103) 사이에 고전압을 인가하면, 전도성 플레이트와 절연성 플레이트의 계면에서 강한 전기장이 발생하고, 계면의 보이드 및 입자 결함에서 전기 방전 및 브레이크다운이 발생할 가능성이 높다.
수 미크론 이하와 같은 얇은 중간 절연성 플레이트는 3개의 플레이트가 본딩된 후 관통 홀의 형성을 허용할 수 있다. 얇은 절연성 플레이트는 또한 하전 입자 빔 경로에서 노출된 유전체 표면을 감소시켜 노출된 유전체 표면에 트래핑된 전하의 수를 감소시킨다. 그러나 절연성 플레이트 노출 표면의 짧은 경로는 특히 10 V/μm보다 큰 전기장이 인가될 때 노출된 유전체 표면에서 전기 방전 가능성이 더 높아질 수 있다. 얇은 중간 절연성 플레이트의 노출된 유전체 표면에서 발생하는 전기 방전에 대한 최소 전기장은 절연 층의 두께, 표면 특성 및 표면 청결도에 따라 영향을 받을 수 있다. 예를 들어, 유전체 표면의 작은 입자나 돌출 결함으로 인해 중간 절연성 플레이트의 노출된 표면이나 그 근처에서 전기 방전이 발생할 수 있다. 또한, 중간 절연 층이 10μm 이하와 같이 얇은 경우에는 2개의 전도성 플레이트가 넓은 면적에 걸쳐 얇은 절연 층에 의해 접촉 및 분리된다. 넓은 중첩 영역에서 얇은 절연 층의 임의의 결함은 결함 지점에서 얇은 절연 층의 영구적인 전기적 브레이크다운을 유발할 수 있으며, 이는 넓은 계면 영역에 걸쳐 얇은 절연 층을 사용할 때 주요 실패 모드이다. 얇은 절연 층과 그 표면의 그러한 결함의 크기와 밀도는 얇은 절연 층이 어떻게 만들어지고 층들이 제작 공정에서 어떻게 조립되는지에 크게 좌우된다.
그 노출된 큰 유전체 표면(106)을 얇은 전기 전도성 층으로 부분적으로 덮으면서 100μm 두께와 같은 두꺼운 절연성 플레이트(102)를 사용하려고 시도할 수도 있다. 스퍼터링과 같은 물리적 기상 퇴적(PVD) 방법을 사용하여 마이크로 구조물의 측벽에 얇은 금속 층을 퇴적하기 위해 사용될 수 있다. 그러나 노출된 유전체 표면(106)의 측벽에 코팅된 금속 층의 갭을 생성하여 전도성 층(101 및 102)을 전기적으로 분리할 필요가 있다. 높은 종횡비의 마이크로 구조물의 측벽에 있는 얇은 금속 층을 패터닝하고 에칭하는 것은 미세 가공에 있어 어려운 과제이다. IC 미세 가공에 사용되는 포토리소그래피 패터닝 방법은 상대적으로 평평한 상부 표면에 적용하도록 의도되는 것이므로 일반적으로 적합하지 않다. 또한, 높은 종횡비의 마이크로 구조물의 측벽 표면 상에 얇은 금속 층을 패터닝하고 에칭하려는 시도는 패터닝 및 에칭 공정에서 파티클(particle)이 유입될 가능성을 높인다. 이러한 제조 공정에서 유입된 파티클(fabrication-process-introduced particle)을 IC 미세 가공에서 일반적인 웨이퍼 세척 방법을 사용하여 높은 종횡비 마이크로 구조물 내부에서 제거하기는 어렵다. 결과적으로, 측벽 금속 패터닝 및 에칭 공정에 의한 파티클 및 표면 결함은 정전 디바이스에 강한 전기장이 인가될 때 전기 방전의 가능성이 높게 될 수 있다.
개시된 기술은 특히 대규모 어레이의 다중극 전극 디바이스에 대해 다중 하전 입자 빔에 영향을 주기 위한 고수율, 고성능 및 고신뢰성 디바이스를 제조하기 위한 표면 전도성 정전 디바이스의 설계 및 제조 방법을 제공한다. 표면-전도성 전극 및 접지 설계는 하전 입자 빔 경로에서 전기장을 생성하기 위한 전기 전도 경로를 제공하기 위해 전기 절연 표면 상에 퇴적된 전기 전도성 얇은 층의 사용을 의미한다. 표면 전도성 구조 설계에서 퇴적된 전기 전도성 얇은 층의 두께는 도 1에 도시된 전기 전도성 플레이트들(101 및 103)보다 훨씬 얇을 수 있다.
도 2a-2c는 개시된 기술의 다중빔 단극 정전 디바이스의 하나의 하전 입자 빔 경로를 따른 단면을 예시한다. 도 2a는 도 2b에 도시된 그 등각 상부 및 도 2c에 도시된 등각 저면 뷰 개략도를 갖는 디바이스의 단면 뷰 개략도이다. 도 2a에 도시된 단면도는 도 2b의 섹션 A-A와 도 2c의 섹션 A'-A'를 따른다. 디바이스(200)는 적어도 3개의 내부 구조 층을 포함한다. 이는 제1 실리콘 층(201), 제2 실리콘 층(203), 그리고 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(202)이다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 디바이스(200)는 적어도 2개의 외부 층을 추가로 포함한다. 이는 캡슐화 절연 층(228), 전도성 층(229) 및 전도성 층(230)이다. 정전 디바이스(200)는 도 2a에 표시된 바와 같이 하전 입자 빔 경로(206)를 갖는 단극 디바이스로서 도시되어 있다. 빔 경로(206)는 상부 환형 전극(231)의 원형 개구(210)와 하부 접지 층(233)의 더 큰 원형 개구(219)에 의해 형성된다. 2개의 원형 개구(210 및 219)는 동심으로 정렬되고 함께 빔 경로(206)를 위한 관통 홀 개구를 형성한다. 219의 직경은 210의 직경보다 커서 환형 전극(231)이 개구(219) 상에 오버행되게 만들어진다. 210의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 219의 직경은 10 μm 내지 1000 μm 범위일 수 있으며, 예를 들어 210의 직경보다 클 수 있다. 또한, 상부 실리콘 층에는 둘러싸는 마이크로 트렌치(215)를 사용하여 전극(231)으로부터 물리적으로 그리고 전기적으로 분리된 접지 구조물(232)이 상부 실리콘 층에 존재한다. 각 마이크로 트렌치(215)의 하부에는 각 전극 및 접지 구조물 주위에 둘러싸는 마이크로 언더컷(212)이 있다. 마이크로 언더컷(212)은 도 2a에만 도시되어 있고 도 2b 및 도 2c에서는 숨겨져 있어 도시되지 않는다. 또한, 도 2a에 도시된 그 단면 뷰 개략도 및 도 2c에 도시된 그 저면 뷰 개략도를 갖는 저면 실리콘 층 내에 마이크로 펜스 구조물(227)이 존재한다. 마이크로 펜스(227)는 하부 실리콘 층에 마이크로 트렌치(222)를 형성하고, 마이크로 트렌치(222)의 하부에는 둘러싸는 마이크로 언더컷(224)이 존재한다. 여기서, 마이크로 트렌치(222)의 하부는 마이크로 트렌치 실리콘 에칭이 끝나는 위치를 의미한다. 마이크로 언더컷(224)의 형성으로, 마이크로 펜스(227)는 이를 후면 접지 층(233)에 연결하는 오버행 마이크로 브리지(235)로 오버행되게 만들어진다. 열적으로 성장된 이산화규소 층(228)은 모든 실리콘 표면을 캡슐화(encapsulation)한다. 전도성 층(229 및 230)은 마이크로 언더컷(212 및 224)의 숨겨진 내부 표면(236)을 제외하고 디바이스의 모든 노출된 이산화규소 표면을 덮는다. 전도성 층(229)은 상부 측으로부터 퇴적되고 전도성 층(230)은 디바이스의 후면으로부터 퇴적된다.
전극(231)과 접지(232 및 233) 사이에 전압이 인가되면, 하전 입자 빔 경로(206)를 따라 관통 홀 개구(210 및 219)에 전기장이 생성된다. 인가된 전압은 전기장의 강도를 제어하여 하전 입자 빔에 영향을 준다. 따라서, 도 2a-2c에 도시된 디바이스(200)는 개별적으로 제어되는 전압으로 다중빔 하전 입자 빔을 포커싱하기 위한 정전 마이크로 렌즈 또는 마이크로 렌즈 어레이의 마이크로 렌즈 요소로 사용될 수 있다.
도 2a에 도시된 바와 같이, 정전 디바이스(200)의 각 전극 및 접지 구조물은 실리콘 층(201), 매립 이산화규소 층(202), 하부 실리콘 층(203), 캡슐화된 절연 층(228) 및 외부 전도성 층(229 및 230)을 포함한다. 정전 디바이스(200)는 적어도 2개의 두꺼운 실리콘 층과 그 사이에 매립되는 얇은 이산화규소 층을 갖는 실리콘 웨이퍼로 만들어질 수 있다. 실리콘 층(201 및 203)의 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 매립 이산화규소 층(202)의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 좁고 수직 측벽의 마이크로 트렌치(215 및 222)가 실리콘 층 내로 에칭되어 있다. 실리콘 에칭이 종료되는 마이크로 트렌치의 하부는 매립 이산화규소의 표면에 있다. 결과적으로, 상부 실리콘 층과 같은 실리콘 층은 매립 이산화규소 층의 상부에 위치하는 실리콘 아일랜드로 분할된다. 상부 실리콘 층의 마이크로 트렌치가 하부 실리콘 층의 마이크로 트렌치와 중첩되지 않으면 상부 및 하부 실리콘 층 둘 모두는 실리콘 아일랜드로 분할될 수 있다. 상부 실리콘 층의 실리콘 아일랜드와 하부 실리콘 층의 실리콘 아일랜드는 상호 지지된다. 마이크로 트렌치의 깊이는 실리콘 층의 두께와 동등하다. 마이크로 트렌치의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 마이크로 트렌치의 폭은 마이크로 트렌치의 깊이보다 작을 수도 있다. 동일한 실리콘 층의 마이크로 트렌치는 동일한 폭 또는 유사한 폭을 공유할 수 있다. 실리콘 아일랜드는 각 아일랜드의 하나의 단부가 환형 전극의 구조를 형성하고 하전 빔 경로를 위한 원형 개구를 형성하는 세장형 형상이다. 각각의 세장형 실리콘 아일랜드는 또한 전기적 콘택을 만들기 위해 다른 단부가 디바이스 에지 영역까지 확장된 전극 라우팅의 구조를 형성한다.
도 2a에 도시된 바와 같이, 상부 실리콘 층 내의 각각의 세장형 실리콘 아일랜드는 또한 세장형 실리콘 아일랜드를 둘러싸는 마이크로 트렌치의 하부를 따라 마이크로 언더컷(212)에 의해 완전히 둘러싸인다. 마이크로 언더컷은 매립 이산화규소 층과의 그 계면에서 해당하는 세장형 실리콘 아일랜드를 언더컷한다. 마이크로 언더컷은 실리콘 아일랜드들의 하부 부분에서 실리콘을 선택적으로 에칭하거나 실리콘 아일랜드들의 하부 에지로부터 매립 이산화규소 층을 제어 에칭(controlled etching)함으로써 형성될 수 있다. 마이크로 언더컷은 실리콘 층의 열 산화와 성장한 이산화규소 층을 액상 또는 기상의 불화수소산으로 에칭하여 제거하는 반복적인 사이클에 의해 확대될 수 있다. 마이크로 언더컷들(212)의 개구들은 마이크로 트렌치들(215)의 하부 측벽들에 있다. 마이크로 언더컷의 개구 크기는 마이크로 트렌치의 폭보다 작다. 각 마이크로 언더컷의 깊이는 마이크로 언더컷의 개구 크기 이상이다. 예를 들어, 마이크로 언더컷은 높이가 5μm, 깊이가 15μm일 수 있다. 그 결과, 마이크로 트렌치 하부의 한정된 공간에 마이크로 언더컷을 형성함으로써 큰 숨겨진 표면적이 생성된다. 그리고 마이크로 언더컷의 숨겨진 표면적은 사전 구조화된 얇은 전도성 층 퇴적 공정을 가능하게 하기 위해 사용된다. 마이크로 언더컷의 개구 높이는 1μm 내지 25μm 범위일 수 있다. 마이크로 언더컷의 깊이는 2 μm 내지 50 μm 범위일 수 있다.
도 2a 및 도 2c에 도시된 바와 같이, 마이크로 트렌치(222)를 에칭하여 실리콘 층의 큰 개구(219) 주변을 따라 얇은 벽의 실리콘 마이크로 펜스(227)를 형성할 수 있다. 각각의 얇은 벽의 마이크로 펜스는 주변 마이크로 트렌치(222) 위에 오버행 마이크로 브리지(235)에 의해 제자리에 오버행되어 고정되고 실리콘 구조물(233)에 연결된다. 실리콘 구조물 및 마이크로 트렌치(222)의 하부에는 또한 둘러싸는 마이크로 언더컷(224)이 형성되어 있다. 마이크로 펜스와 마이크로 브리지의 폭은 2μm 내지 20μm 범위일 수 있다. 마이크로 트렌치 하부에 형성된 둘러싸인 마이크로 언더컷(224)과 마이크로 펜스의 오버행 공간은 큰 개구(219) 하부의 한정된 공간에 큰 숨겨진 표면적을 생성한다.
도 2a에 도시된 바와 같이, 마이크로 언더컷들 내부의 숨겨진 실리콘 표면들 및 디바이스들의 에지 실리콘 표면들을 포함하는 실리콘 구조물들의 모든 표면들은 얇은 전기 절연 층(228), 예를 들어 열적으로 성장된 이산화규소 층에 의해 완전히 캡슐화된다. 실리콘 열 산화 공정은 800oC 내지 1200oC의 온도 범위, 예를 들어 약 1100oC에서 수행되며 칩 에지의 실리콘 표면도 이산화규소 층으로 캡슐화되는 것을 보장하도록 칩 레벨에서 수행될 수 있다. 절연 층(228)에 의한 실리콘 표면 커버리지는 콘포멀(conformal)이다. 다시 말하면, 열적으로 성장된 이산화규소 층(228)의 커버리지는 모든 실리콘 마이크로 구조물의 윤곽과 일치한다. 도 2a는 칩 에지를 표시하지 않고 정전 디바이스의 일부만을 나타낸다. 열적으로 성장된 얇은 이산화규소 층은 저항률이 1010 Ω- μm보다 크고 유전 강도가 103 V/μm인 우수한 전기 절연체이다. 이러한 이산화규소 캡슐화 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 이산화규소 층은 상승된 온도에서 실리콘 표면들로부터 열 성장되기 때문에, 관통 홀 개구들의 측벽 표면들, 마이크로 트렌치들의 실리콘 표면들, 및 마이크로 언더컷들의 숨겨진 공간들 내의 실리콘 표면들을 포함하는 모든 실리콘 표면들에 보이드 없는 그리고 결함 없는 커버리지를 보장한다. 실리콘 표면들을 완전히 캡슐화하는 컨포멀 유전체 층은 열보조 원자 층 퇴적(ALD) 또는 플라즈마 보조 ALD와 같은 다른 적합한 기술들에 의해 퇴적될 수 있지만, 이에 제한되지는 않는다.
도 2a에 도시된 바와 같이, 얇은 전기 전도성 층(229 및 230)은 디바이스(200)의 양쪽 측면에서 절연 층으로 캡슐화된 전극 및 접지 아일랜드의 선택된 표면을 덮는다. 절연 층(228)과 달리, 전도성 층(229 및 230)의 퇴적은 콘포멀이 아니다. 전도성 층이 코팅된 절연 층 표면은 디바이스의 상부 및 하부 표면, 상부 개구(210) 및 하부 개구(219)의 측벽 표면, 및 마이크로 트렌치(215 및 222)의 측벽 표면을 포함한다. 퇴적된 전도성 층은 두께 및 퇴적 방법에 따라 마이크로 트렌치(215 및 222)의 하부 부분에서의 표면에 도달할 수도 있고 도달하지 않을 수도 있다. 퇴적된 전기 전도성 층은 마이크로 언더컷(212 및 224)의 숨겨진 공간에 있는 표면(236)에 도달하지 않는다. 전도성 층(229 및 230)은 마이크로 언더컷(212 및 224)의 숨겨진 공간들 내의 표면(236) 상에서 불연속성을 가질 뿐만 아니라, 그들의 두께는 또한 상이한 표면들에 걸쳐 상이하다. 보다 구체적으로, 마이크로 구조물의 측벽 표면들 상의 전도성 층들(229 및 230)의 두께는 상부 및 하부 표면들 상에서 보다 얇다. 전기 전도성 층은 개시된 기술의 구현에서 적어도 2개의 기능을 제공한다. 한 가지 기능은 노출된 유전체 표면을 덮어 전하 트래핑을 방지하는 것이다. 보다 구체적으로, 진공 공간으로부터 공간 전하가 트래핑되는 것을 방지하기 위해, 디바이스의 상부 표면 및 하부 표면은 얇은 전도성 층들(229 및 230)에 의해 코팅된다. 상부 개구(210) 및 하부 개구(219)의 측벽 표면은 또한 진공 공간 및 하전 입자 빔으로부터 오는 전하의 트래핑을 방지하기 위해 얇은 전기 전도성 층(229 및 230)으로 코팅된다. 전도성 층(229 및 230)의 제2 기능은 표면 전도성 경로를 제공하여 전기장들이 관통 홀 개구들 주위에 인가되어 하전 입자 빔들에 영향을 줄 수 있도록 하는 것이다. 이를 위해, 도 2a에 도시된 바와 같이, 블랭킷 퇴적 공정들로부터 퇴적된 전도성 층들(229 및 230)은 마이크로 언더컷들(212 및 224)의 숨겨진 공간들 내의 표면들(236) 상에 물리적으로 그리고 전기적으로 불연속적으로 만들어진다. 전도성 층(229 및 230)의 불연속성은 둘러싸는 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스, 마이크로 브리지 및 개시된 기술의 다른 오버행 마이크로 구조물로부터 내장된 섀도우 마스킹 효과에 의해 가능해진다. 결과적으로 표면 전도성 전극과 접지 아일랜드는 블랭킷 전도성 층 퇴적으로 사전 구조화되어, 퇴적 후 정렬 포토리소그래피(aligned photolithography) 및 에칭 처리 단계를 피할 수 있다. 전도성 박막은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적과 증발 퇴적이 결합된 공정에 의해 상부 측 및 하부 측 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함하지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다. 개시된 기술의 이러한 사전 구조화된 전도성 층 퇴적 방법은 유리하고 신뢰할 수 있는 정전 디바이스를 제공하는 데 필수적이며 이어지는 제작 공정 설명에서 추가로 설명된다.
표면 전도성 전극 설계 및 제작 방법은 체적 전도성 전극 설계 및 제작 방법에 비해 유리하다. 체적 전도성 구조가 도 1에 도시되어 있는데, 2개의 전기 전도성 플레이트(101 및 103)는 체적 전도성을 가지며 절연성 플레이트(102)에 의해 분리되어 있다. 체적 전도성 구조는 플레이트(101 및 103)의 표면과 벌크 둘 모두가 전기 전도성인 것을 의미한다. 절연성 플레이트(102)가 50μm 내지 200μm와 같이 두꺼워지면, 하전 입자 빔 경로를 따라 넓게 노출된 유전체 표면(106)이 전하 트래핑 효과를 가질 수 있다. 절연성 플레이트(102)가 수 마이크론 이하와 같이 얇게 만들어지면, 고전압은 그 넓은 매립 계면과 작은 노출-표면 영역에서의 얇은 절연성 플레이트(102)를 가로질러 직접적으로 인가된다. 그 결과, 얇은 절연성 플레이트 및 그 노출된 표면을 통한 전기 방전 및 브레이크다운은 얇은 절연 층 내부 또는 그 표면의 결함에서 발생할 가능성이 높다. 얇은 절연 층의 결함 부위와 그 노출된 표면에서의 전기 방전 및 브레이크다운은 이러한 정전 디바이스의 주요 고장 메커니즘이다. 이에 비해, 도 2a에 도시된 바와 같은 전극(231) 및 접지 아일랜드(232 및 233)는 둘 모두 표면 전도성으로 되어 있다. 표면 전도성 구조는 전기 전도성 층(229 및 230) 아래에 얇은 캡슐화 전기 절연 층(228)을 배치하는 것을 의미한다. 인가된 전압은 하전 입자 빔에 영향을 주기 위한 전기장을 생성하기 위해 표면 전도성 층(229 및 230)을 통해 전도된다. 즉, 얇고 매립 절연 층(202)을 가로지르는 전기장은 캡슐화 절연 층(228)이 없을 때보다 캡슐화 절연 층(228)이 있을 때 훨씬 더 작다. 도 2a에서, 매립 절연 층(202)은 수 마이크론 이하와 같은 얇게 만들어진다. 마이크로 언더컷의 형성은 마이크로 언더컷(212 및 224)의 숨겨진 공간에서 유전체 표면(236)의 노출 영역을 상당히 확대한다. 예를 들어, 매립 절연 층(202)은 두께가 1μm이고 마이크로 언더컷은 높이가 5μm이고 깊이가 15μm인 경우, 인접한 두 전도성 층 사이의 유전체 표면 길이는 최소한 35μm로 증가한다. 그 결과, 유전체 표면을 따른 전기장은 35배 감소한다. 한편, 매립 절연 층(202)에 걸친 훨씬 약한 전기장으로 인해, 매립 절연 층(202)에 걸친 잠재적인 전기 방전 및 브레이크다운 또한 현저히 감소된다. 마이크로 언더컷의 한정된 숨겨진 공간에서의 유전체 표면 확대는 다음 마이크로 언더컷 제작 공정 설명에서 더욱 분명해질 것이다. 마이크로 언더컷의 유전체 표면(236)은 열적으로 성장된 이산화규소에 의해 형성될 수 있으며, 이는 많은 다른 퇴적된 유전체 표면보다 더 나은 표면 유전체 강도 및 표면 청결도를 갖는다. 더욱이, 개시된 기술은 오버행 전극 구조를 활용하여 노출된 유전체 표면에서의 전기 방전 가능성을 더욱 줄인다. 보다 구체적으로, 도 2a의 전극(231)은 하부 개구(219) 위로 오버행되게 만들어지며, 각 전극(231)과 하부 개구(219)의 하부 실리콘 층의 구조물 사이에는 갭이 있다. 또한 밀집된 영역의 전극 및 접지 라우팅도 지지 앵커로 오버행되게 만들어진다. 이러한 오버행 라우팅 구조물은 도 2a에 도시되어 있지 않지만, 다음 설명에는 도시된다. 전극 오버행 위치에서 전극과 접지 사이의 노출된 유전체 표면을 교체하기 위해 갭을 사용하면 진공 상태에서 전기 방전 및 브레이크다운 가능성이 크게 줄어든다.
도 2a 및 도 2b에 도시된 바와 같이, 동일한 실리콘 층 상의 전극 아일랜드들(231) 주위에는 주변 접지들(232)이 존재한다. 주변 접지는 다중 정전 렌즈 어레이에서 인접한 전극 사이의 크로스토크를 줄이기 위해 전기 차폐를 제공한다. 접지 구조물의 상세한 레이아웃은 3x3 어레이의 정전 렌즈에 대한 다음 설명에서 분명해질 것이다. 또한, 인접한 접지들(232)에 대한 전극들(231)의 수직 리세스가 존재한다. 리세스의 깊이는 마이크로 트렌치의 폭과 동등하며, 예를 들어 5μm 내지 30 μm 범위이다. 이 수직 전극 리세스의 목적은 2개 이상의 정전 디바이스가 서로 적층되었을 때 갭을 제공하는 것이다. 리세스에 의해, 진공 장치에 2개의 적층된 칩 사이에 진공 갭이 생성된다. 진공 갭은 전기 방전 가능성을 줄일 뿐만 아니라, 하부 칩의 전극 표면 상부에 상부 칩의 접지 표면을 적층함으로써 전기 차폐를 제공한다. 그 결과, 다중빔 정전 디바이스에서 크로스토크 제거를 위해 각 전극을 측방 및 수직으로 차폐할 수 있다.
도 3a-3c는 다중빔 및 8중극 정전 디바이스의 하나의 하전 입자 빔 경로에 따른 섹션을 나타낸다. 도 3a는 도 3b에 도시된 그 등각 상부 및 도 3c에 도시된 등각 저면뷰 개략도를 갖는 디바이스의 단면 뷰 개략도이다. 도 3a에 도시된 단면도는 도 3b의 섹션 B-B를 따르고 도 3c의 섹션 B'-B'를 따른다. 디바이스(300)는 적어도 3개의 내부 구조 층을 포함한다. 이는 제1 실리콘 층(301), 제2 실리콘 층(303), 그리고 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(302)이다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 디바이스(300)는 외부 층을 더 포함한다. 이는 캡슐화 절연 층(328), 상부로부터 퇴적된 전도성 층(329), 및 하부로부터 퇴적된 전도성 층(330)을 포함할 수 있다. 정전 디바이스(300)는 도 3a에 표시된 바와 같이 하전 입자 빔 경로(306)를 갖는 8중극 디바이스로서 도시된다. 빔 경로(306)를 위한 상부 원형 개구(310)는 8개의 동심 원호형 오버행 전극(331)에 의해 형성된다. 더 큰 하부 원형 개구(319)는 하부 접지 층(333)을 관통하여 만들어진다. 2개의 원형 개구(310 및 319)는 동심으로 정렬되고 함께 빔 경로(306)를 위한 관통 홀 개구를 형성한다. 319의 직경은 310의 직경보다 커서 원호형 전극(331)이 하부 개구(319) 상에 오버행되게 만들어진다. 310의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 319의 직경은 10 μm 내지 1000 μm 범위일 수 있으며 310의 직경보다 클 수 있다. 또한 상부 층에는 접지 구조물(332)이 존재하며, 이들은 주변의 마이크로 트렌치(315)와 함께 인접한 전극(331)을 물리적으로 그리고 전기적으로 분리한다. 각 마이크로 트렌치(315)의 하부에는 각 전극 및 접지 구조물 주위의 둘러싸는 마이크로 언더컷(312)이 있다. 도 3a에 도시된 마이크로 언더컷(312)은 후면 개구(319)와 결합되어 있다. 마이크로 언더컷(312)은 숨겨져 있고 도 3b 및 도 3c에는 도시되어 있지 않다. 도 3a에 도시된 그 단면 뷰 개략도 및 도 3c에 도시된 저면 뷰 개략도를 갖는 마이크로 펜스 구조물(327)도 있다. 마이크로 펜스(327)는 하부 실리콘 층(303)에 마이크로 트렌치(322)를 형성한다. 마이크로 트렌치(322)의 하부에는 둘러싸는 마이크로 언더컷(324)이 있다. 여기서, 마이크로 트렌치(322)의 하부는 마이크로 트렌치 실리콘 에칭이 종료되는 위치를 의미한다. 마이크로 언더컷(324)의 형성으로, 마이크로 펜스(327)는 이를 후면 접지 층(330)에 연결하는 오버행 마이크로 브리지(335)로 오버행되게 만들어진다. 열적으로 성장된 이산화규소 층(328)은 모든 실리콘 표면을 캡슐화한다. 전도성 층(329 및 330)은 마이크로 언더컷(312 및 324)의 숨겨진 내부 표면(336)을 제외하고 디바이스의 모든 노출된 이산화규소 표면을 덮는다. 전도성 층(329)은 디바이스의 상부로부터 퇴적되고, 전도성 층(330)은 디바이스의 하부로부터 퇴적된다.
개시된 기술의 다중극 정전 디바이스는 도 3a-3c에 도시된 8중극 전극 구성을 포함하지만, 이에 제한되지는 않는다. 2중극, 4중극, 또는 예시적인 구현예에서의 8중극 전극보다 더 많은 수의 극과 같은 다른 수의 극을 갖는 전극도 개시된 기술의 일부로 간주된다. 접지(332 및 333)에 대하여 모든 원호형 전극(331)에 공통 전압이 인가되면, 8중극 정전 디바이스(300)는 하전 입자 빔(306)을 포커싱하는 정전 마이크로 렌즈로 작동한다. 원호형 전극(331)에 상이하거나 독립적인 전압이 인가되도록 구성되면, 빔 경로(306)의 광축에 수직이거나 각도를 이루는 평면의 전기장이 생성될 수 있다. 이러한 전기장은 하전 입자 빔(306)을 편향시키거나 구부리는 데 사용될 수 있다. 이러한 다중극 구성에서, 정전 디바이스(300)는 다중빔 시스템의 빔 수차 보상을 위한 정전 마이크로 편향기, 마이크로 스티그메이터, 또는 마이크로 보상기로서 구성 및 사용될 수 있다.
도 3a에 도시된 바와 같이, 정전 디바이스(300)의 각 전극 및 접지 구조물은 실리콘 층(301), 매립 이산화규소 층(302), 하부 실리콘 층(303), 캡슐화된 절연 층(328) 및 외부 전도성 층(329 및 330)을 포함한다. 정전 디바이스(300)는 적어도 2개의 두꺼운 실리콘 층과 그 사이에 매립되는 얇은 이산화규소 층을 갖는 실리콘 웨이퍼로 만들어질 수 있다. 실리콘 층의 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 매립 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 좁고 수직 측벽의 마이크로 트렌치(315 및 322)가 실리콘 층 내로 에칭되어 있다. 실리콘 에칭이 끝나는 마이크로 트렌치의 하부는 매립 이산화규소 영역에 도달한다. 결과적으로, 상부 실리콘 층과 같은 실리콘 층은 매립 이산화규소 층의 상부에 위치하는 실리콘 아일랜드로 분할된다. 상부 실리콘 층의 마이크로 트렌치가 하부 실리콘 층의 마이크로 트렌치와 중첩되지 않으면 상부 및 하부 실리콘 층 둘 모두는 실리콘 아일랜드로 분할될 수 있다. 상부 실리콘 층의 실리콘 아일랜드와 하부 실리콘 층의 실리콘 아일랜드는 상호 지지된다. 마이크로 트렌치의 깊이는 실리콘 층의 두께와 동등하다. 마이크로 트렌치의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 마이크로 트렌치의 폭은 마이크로 트렌치의 깊이보다 작을 수도 있다. 동일한 실리콘 층의 마이크로 트렌치는 동일한 폭 또는 유사한 폭을 공유할 수 있다. 실리콘 아일랜드는 각 아일랜드의 하나의 단부가 하전 빔 경로를 위한 원형 개구에서 원호형 전극의 구조를 형성하는 세장형 형상으로 되어 있다. 세장형 실리콘 아일랜드는 또한 전기적 콘택을 만들기 위해 디바이스 에지 영역으로 확장된 다른 단부를 갖는 전극 라우팅의 구조를 형성한다.
도 3a에 도시된 바와 같이, 상부 실리콘 층 내의 각각의 세장형 실리콘 아일랜드는 또한 세장형 실리콘 아일랜드를 둘러싸는 마이크로 트렌치의 하부를 따라 마이크로 언더컷(312)에 의해 완전히 둘러싸인다. 마이크로 언더컷은 매립 이산화규소 층과의 그 계면에서 해당하는 세장형 실리콘 아일랜드를 언더컷한다. 마이크로 언더컷은 실리콘 아일랜드들의 하부 부분에서 실리콘을 선택적으로 에칭하거나 실리콘 아일랜드들의 하부 에지로부터 매립 이산화규소 층의 제어된 에칭에 의해 형성될 수 있다. 마이크로 언더컷은 실리콘 층의 열 산화와 성장한 이산화규소 층을 액상 또는 기상의 불화수소산으로 에칭하여 제거하는 반복적인 사이클에 의해 확대될 수 있다. 마이크로 언더컷들(312)의 개구들은 마이크로 트렌치들(315)의 하부 측벽들에 있다. 마이크로 언더컷의 개구 크기는 마이크로 트렌치의 폭보다 작다. 각 마이크로 언더컷의 깊이는 마이크로 언더컷의 개구 크기 이상이다. 예를 들어, 마이크로 언더컷은 높이가 5μm, 깊이가 15μm일 수 있다. 그 결과, 마이크로 트렌치 하부의 한정된 공간에 마이크로 언더컷을 형성함으로써 큰 숨겨진 표면적이 생성된다. 그리고 마이크로 언더컷의 숨겨진 표면적은 사전 구조화된 얇은 전도성 층 퇴적 공정을 가능하게 하기 위해 사용된다. 마이크로 언더컷의 개구 높이는 1μm 내지 25μm 범위일 수 있다. 마이크로 언더컷의 깊이는 2 μm 내지 50 μm 범위일 수 있다.
도 3a 및 도 3c에 도시된 바와 같이, 마이크로 트렌치를 에칭하여 실리콘 층의 큰 개구(319) 주변을 따라 얇은 벽의 실리콘 마이크로 펜스(327)를 형성할 수 있다. 각각의 얇은 벽의 마이크로 펜스는 주변 마이크로 트렌치 위에 오버행 마이크로 브리지(335)에 의해 제자리에 오버행되어 고정되고 실리콘 구조물(333)에 연결된다. 실리콘 구조물 및 마이크로 트렌치(322)의 하부에는 또한 둘러싸는 마이크로 언더컷(324)이 형성되어 있다. 마이크로 펜스와 마이크로 브리지의 폭은 2μm 내지 20μm 범위일 수 있다. 마이크로 트렌치 하부에 형성된 둘러싸는 마이크로 언더컷(322)과 마이크로 펜스의 오버행 공간은 큰 개구(319) 하부의 한정된 공간에 넓은 숨겨진 표면적을 생성한다.
도 3a에 도시된 바와 같이, 마이크로 언더컷들 내부의 숨겨진 실리콘 표면들 및 디바이스들의 에지 실리콘 표면들을 포함하는 실리콘 구조물들의 모든 표면들은 얇은 전기 절연 층(328), 예를 들어, 열적으로 성장된 이산화규소 층에 의해 완전히 캡슐화된다. 실리콘 열 산화 공정은 800oC 내지 1200oC의 온도 범위, 예를 들어 약 1100oC에서 수행되며 칩 에지의 실리콘 표면도 이산화규소 층으로 캡슐화되는 것을 보장하도록 칩 레벨에서 수행될 수 있다. 절연 층(328)에 의한 실리콘 표면 커버리지는 콘포멀(conformal)이다. 다시 말하면, 열적으로 성장된 이산화규소 층(328)의 커버리지는 모든 실리콘 마이크로 구조물의 윤곽과 일치한다. 도 3a는 칩 에지를 표시하지 않고 정전 디바이스의 일부만을 나타낸다. 열적으로 성장된 얇은 이산화규소 층은 저항률이 1010 Ω- μm보다 크고 유전 강도가 103 V/μm인 우수한 전기 절연체이다. 이러한 이산화규소 캡슐화 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 이산화규소 층은 상승된 온도에서 실리콘 표면들로부터 열 성장되기 때문에, 관통 홀 개구들의 측벽 표면들, 마이크로 트렌치들의 실리콘 표면들, 및 마이크로 언더컷들의 숨겨진 공간들 내의 실리콘 표면들을 포함하는 모든 실리콘 표면들에 보이드 없는 그리고 결함 없는 커버리지를 보장한다. 실리콘 표면들을 완전히 캡슐화하는 컨포멀 유전체 층은 열보조 원자 층 퇴적(ALD) 또는 플라즈마 보조 ALD와 같은 다른 적합한 기술들에 의해 퇴적될 수 있지만, 이에 제한되지는 않는다.
도 3a에 도시된 바와 같이, 얇은 전기 전도성 층(329 및 330)은 디바이스(300)의 양쪽 측면에서 절연 층으로 캡슐화된 전극 및 접지 아일랜드의 선택된 표면을 덮는다. 절연 층(328)과 달리, 전도성 층(329 및 330)의 퇴적은 콘포멀이 아니다. 전도성 층이 코팅된 절연 층 표면은 디바이스의 상부 및 하부 표면, 상부 개구(310) 및 하부 개구(319)의 측벽 표면, 마이크로 트렌치(315 및 322)의 측벽 표면을 포함한다. 퇴적된 전도성 층은 두께 및 퇴적 방법에 따라 마이크로 트렌치(315 및 322)의 하부 부분에서의 표면에 도달할 수도 있고 도달하지 않을 수도 있다. 퇴적된 전기 전도성 층은 마이크로 언더컷(312 및 324)의 숨겨진 공간에 있는 표면(336)에 도달하지 않는다. 전도성 층(329 및 330)은 마이크로 언더컷(312 및 324)의 숨겨진 공간들 내의 표면(336) 상에서 불연속성을 가질 뿐만 아니라, 그들의 두께 또한 상이한 표면들에 걸쳐 상이하다. 보다 구체적으로, 마이크로 구조물의 측벽 표면들 상의 전도성 층들(329 및 330)의 두께는 상부 및 하부 표면들 상에서 보다 얇다. 전기 전도성 층은 적어도 2개의 기능을 제공한다. 한 가지 기능은 노출된 유전체 표면을 덮어 전하 트래핑을 방지하는 것이다. 보다 구체적으로, 진공 공간으로부터 공간 전하가 트래핑되는 것을 방지하기 위해, 디바이스의 상부 표면 및 하부 표면은 얇은 전도성 층들(329 및 330)에 의해 코팅된다. 상부 개구(310) 및 하부 개구(319)의 측벽 표면은 또한 진공 공간 및 하전 입자 빔으로부터 오는 전하의 트래핑을 방지하기 위해 얇은 전기 전도성 층(329 및 330)으로 코팅된다. 전도성 층(329 및 330)의 제2 기능은 표면 전도성 경로를 제공하여 전기장들이 관통 홀 개구들 주위에 인가되어 하전 입자 빔들에 영향을 줄 수 있도록 하는 것이다. 이를 위해, 도 3a에 도시된 바와 같이, 블랭킷 퇴적 공정들로부터 퇴적된 전도성 층들(329 및 330)은 마이크로 언더컷들(312 및 324)의 숨겨진 공간들 내의 표면들(336) 상에 물리적으로 그리고 전기적으로 불연속적으로 만들어진다. 전도성 층(329 및 330)의 불연속성은 주변의 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스, 마이크로 브리지 및 다른 오버행 마이크로 구조물로부터 내장된 섀도우 마스킹 효과에 의해 가능해진다. 결과적으로 표면 전도성 전극과 접지 아일랜드는 블랭킷 전도성 층 퇴적으로 사전 구조화되어, 퇴적 후 정렬 포토리소그래피(aligned photolithography) 및 에칭 처리 단계를 피할 수 있다. 전도성 박막은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적과 증발 퇴적이 결합된 공정에 의해 상부 및 하부 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다. 이러한 사전 구조화된 전도성 층 퇴적 방법은 유리하고 신뢰할 수 있는 정전 디바이스를 제공하는 데 필수적이며 이어지는 제작 공정 설명에서 추가로 설명된다.
표면 전도성 전극 설계 및 제작 방법은 체적 전도성 전극 설계 및 제작 방법에 비해 유리하다. 체적 전도성 구조가 도 1에 도시되어 있는데, 2개의 전기 전도성 플레이트(101 및 103)는 체적 전도성을 가지며 절연성 플레이트(102)에 의해 분리되어 있다. 체적 전도성 구조는 플레이트(101 및 103)의 표면과 벌크 둘 모두가 전기 전도성인 것을 의미한다. 절연성 플레이트(102)가 50μm 내지 200μm와 같이 두꺼워지면, 하전 입자 빔 경로를 따라 넓게 노출된 유전체 표면(106)이 전하 트래핑 효과를 가질 수 있다. 절연성 플레이트(102)가 수 마이크론 이하와 같이 얇게 만들어지면, 고전압은 그 넓은 매립 계면과 작은 노출-표면 영역에서의 얇은 절연성 플레이트(102)를 가로질러 직접적으로 인가된다. 그 결과, 얇은 절연성 플레이트 및 그 노출된 표면을 통한 전기 방전 및 브레이크다운은 얇은 절연 층 내부 또는 그 표면의 결함에서 발생할 가능성이 높다. 얇은 절연 층의 결함 부위와 그 노출된 표면에서의 전기 방전 및 브레이크다운은 이러한 정전 디바이스의 주요 고장 메커니즘이다. 이와 비교하여, 도 3a에 도시된 바와 같은 전극(331) 및 접지 아일랜드(332 및 333)는 둘 모두 표면 전도성으로 되어 있다. 표면 전도성 구조는 전기 전도성 층(329 및 330) 아래에 얇은 캡슐화 전기 절연 층(328)을 배치하는 것을 의미한다. 인가된 전압은 하전 입자 빔에 영향을 주기 위한 전기장을 생성하기 위해 표면 전도성 층(329 및 330)을 통해 전도된다. 즉, 얇고 매립 절연 층(302)을 가로지르는 전기장은 캡슐화 절연 층(328)이 없을 때보다 캡슐화 절연 층(328)이 있을 때 훨씬 더 작다. 도 3a에 도시된 바와 같이, 매립 절연 층(302)은 예컨대 수 마이크론 이하로 얇게 만들어진다. 마이크로 언더컷의 형성은 마이크로 언더컷(312 및 324)의 숨겨진 공간에서 유전체 표면(336)의 노출 영역을 상당히 확대한다. 예를 들어, 매립 절연 층(302)의 두께가 1μm이고 마이크로 언더컷의 높이가 5μm, 깊이가 15μm인 경우, 인접한 두 전도성 층 사이의 유전체 표면 길이는 최소한 35μm로 증가한다. 그 결과, 유전체 표면을 따른 전기장은 35배 감소한다. 한편, 매립 절연 층(302)에 걸친 훨씬 약한 전기장으로 인해, 매립 절연 층(302)에 걸친 잠재적인 전기 방전 및 브레이크다운 또한 현저히 감소된다. 마이크로 언더컷의 한정된 숨겨진 공간에서의 유전체 표면 확대는 다음 마이크로 언더컷 제작 공정 설명에서 더욱 분명해질 것이다. 마이크로 언더컷의 유전체 표면(336)은 열적으로 성장된 이산화규소에 의해 형성될 수 있으며, 이는 많은 다른 퇴적된 유전체 표면보다 더 나은 표면 유전체 강도 및 표면 청결도를 갖는다. 더욱이, 오버행 전극 구조는 노출된 유전체 표면 상에서의 전기 방전 가능성을 더욱 줄인다. 보다 구체적으로, 도 3a의 전극(331)은 하부 개구(319) 위로 오버행되어 만들어지며, 각 전극(331)과 하부 개구(319)의 하부 실리콘 층 구조 사이에는 갭이 있다. 또한 밀집된 영역의 전극 및 접지 라우팅도 지지 앵커로 오버행되게 만들어진다. 이러한 오버행 라우팅 구조적 피처는 도 3a에 도시되어 있지 않지만, 다음 설명에는 표시된다. 전극 오버행 위치에서, 전극과 접지 사이의 노출된 유전체 표면을 교체하기 위해 갭을 사용하면 디바이스가 진공 상태에 있는 경우 전기 방전 및 브레이크다운 가능성이 크게 줄어든다.
도 3b 및 도 3c에 도시된 바와 같이, 인접한 2개의 세장형 전극 아일랜드(331) 사이에 세장형 접지 아일랜드들(332)이 존재한다. 다시 말해, 각각의 세장형 전극 아일랜드는 세장형 접지 아일랜드들로 둘러싸여 있다. 주변 접지는 인접한 전극 사이의 크로스토크를 줄이기 위한 전기 차폐를 제공한다. 접지 구조의 상세한 레이아웃은 3x3 어레이의 다중극과 다중빔의 정전 디바이스에 대한 다음 설명에서 분명해질 것이다. 또한, 인접한 접지(332)에 대한 전극(331)의 수직 리세스가 존재한다. 리세스의 깊이는 마이크로 트렌치의 폭과 동등하며, 예를 들어 5μm 내지 30 μm 범위이다. 이 수직 전극 리세스의 목적은 2개 이상의 정전 디바이스가 서로 적층되었을 때 갭을 제공하는 것이다. 리세스에 의해, 2개의 적층된 칩 사이에 진공 갭이 생성된다. 진공 갭은 전기 방전 가능성을 줄일 뿐만 아니라, 하부 칩의 전극 표면 상부에 상부 칩의 접지 표면을 적층함으로써 전기 차폐를 제공한다. 그 결과, 다중빔 정전 디바이스의 크로스토크 제거를 위해 각 전극을 측방 및 수직으로 차폐할 수 있다.
본 문서에서는 3x3 어레이의 하전 입자 빔에 영향을 주는 3x3 어레이의 마이크로 정전 디바이스를 추가로 설명한다. 3x3 어레이는 3개의 행과 3개의 열의 정규 어레이를 말한다. 개시된 기술의 구조 설계를 설명하기 위한 목적으로, 3x3 어레이의 디바이스가 예시로 선택된다. 5x5 어레이 디바이스와 같은 다른 다중빔 어레이 디바이스는 동일한 설계 원리 및 미세 가공 방법으로 구현될 수 있으므로 이들도 개시된 기술의 일부로 간주된다.
도 4a 및 4b는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다. 이 디바이스는 하전 입자 빔의 3x3 어레이에 영향을 주기 위해 단극 전극의 3x3 어레이 구성을 갖는다. 이는 개시된 기술의 구조적 설계 및 제작 방법을 설명하기 위한 예로서 사용된다. 다른 어레이 수를 갖는 구성도 개시된 기술의 일부로 간주된다. 정전 디바이스는 3x3 어레이의 하전 입자 빔을 포커싱하기 위한 정전 마이크로 렌즈로 사용될 수 있다. 도 2a-2c의 설명에서는 환형 전극 구성 및 그 관통 홀 개구 섹션을 설명했다.
마이크로 렌즈 디바이스(400)는 구조화된 제1 전극 및 접지 층(401), 중간의 얇은 이산화규소 절연 층(402) 및 구조화된 제2 접지 층(403)으로 구성된 평면 칩이다. 제1 층(401)은 상부 층이라고도 하며, 제2 층(403)은 하부 층이라고도 한다. 구조화된 전극 및 접지 층(401)은 세장형 실리콘 아일랜드, 이산화규소 층을 캡슐화하는 실리콘 표면, 및 노출된 이산화규소 표면에 퇴적된 외부 얇은 금속 층을 포함한다. 도 4a 및 4b는 구조적 설계를 설명하기 위해 사용되었으며 도면들은 축척에 맞지 않을 수 있다. 정전 디바이스(400)는 정사각형, 직사각형, 원형, 또는 다른 형상을 가질 수 있다. 마이크로 렌즈 디바이스(400)의 측면 치수는 다중빔 어레이의 수에 따라 1mm x 1mm 내지 50mm x 50mm 범위일 수 있다. 상부 층(401) 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 중간 절연 층(402) 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 하부 층(403) 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 캡슐화 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
마이크로 렌즈 디바이스(400)는 또한 하전 입자 빔을 통과시키기 위한 관통 개구의 3x3 어레이를 포함한다. 각각의 원형 관통 개구는 평면 층(401, 402 및 403)을 가로질러 연장된다. 상부 층의 원형 개구(410)는 하부 층의 원형 개구(419)보다 작을 수 있지만 동심으로 정렬된다. 상부 원형 개구(410)는 환형 전극(431)이 오버행되어 형성된다. 410의 직경은 약 10μm 내지 1000μm 범위, 예를 들어 약 50μm 내지 250μm 범위일 수 있다. 419의 직경은 약 10μm 내지 1000μm 범위일 수 있으며, 410의 직경보다 클 수 있다. 3x3 관통 홀 개구의 피치는 100μm 내지 1000μm 범위일 수 있으며, 예를 들어 300μm 내지 700μm 범위일 수 있다.
도 4a에 도시된 바와 같이, 상부 층(401)은 좁은 수직 측벽 마이크로 트렌치(415)에 의해 분리된 세장형 전극 아일랜드(437) 및 접지 아일랜드(432)를 형성하도록 구조화된다. 마이크로 트렌치(415)의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 마이크로 트렌치(415)의 하부 표면은 매립 중간 이산화규소 절연 층(402)에 도달한다. 둘러싸는 마이크로 언더컷이 각각의 세장형 아일랜드의 베이스에 에칭되어 있다. 마이크로 언더컷들은 마이크로 트렌치들의 하부에 숨겨져 있기 때문에, 도 4a에 도시되어 있지 않다. 세장형 아일랜드(437 및 432)는 이산화규소 층(402)을 통해 하부 실리콘 층(403)에 의해 지지된다. 각 세장형 전극 아일랜드(437)의 하나의 단부는 빔 경로 원형 개구(410)를 형성하는 오버행 환형 전극(431)을 갖는다. 각 전극 아일랜드(437)는 또한 그 자체 전기 라우팅 역할을 하며, 다른 단부는 칩 에지 영역에 도달하여 전기적 콘택(438)을 만든다. 접지 콘택 패드(439)는 상부 층(401)의 모서리 또는 에지에 배치될 수 있다. 전극 라우팅의 특정 부분은 또한 영역 440과 같은 고밀도 라우팅 영역의 앵커 사이에 오버행되게 만들어진다. 전극 및 라우팅의 좁은 부분에서, 좁은 전극 라우팅의 양쪽 측면의 마이크로 언더컷이 만날 때 전극 라우팅의 좁은 부분은 오버행되게 만들어진다. 이 오버행 전극 설계는 콤팩트한 공간에서 전극 라우팅을 가능하게 할 뿐만 아니라 진공에서 전기 방전 가능성을 줄여준다. 도 4a에 도시된 바와 같이, 각각의 세장형 전극(437) 아일랜드는 접지 아일랜드(432)에 의해 완전히 둘러싸인다. 접지 아일랜드(432)는 인접한 전극 사이의 크로스토크를 줄이기 위한 전기 차폐를 제공한다. 전극 아일랜드들(437)은 또한 접지 아일랜드들(432)에 대하여 선택적으로 리세스되고, 리세스의 깊이는 마이크로 트렌치들의 폭과 동등하다. 전극 리세스는 다수의 칩이 적층될 때 그 상부 상에 접지 차폐를 허용한다. 상부 층(401) 상의 접지 아일랜드(432)와 하부 층(403) 상의 접지 아일랜드(433)는 전기적으로 연결되어 칩 에지이다. 이는 모든 전극이 칩 에지 상에서 완전히 차폐되는 것을 보장한다. 또한 외부 접지 연결이 용이하도록 하부 층(403)의 접지에 전기적 연결을 허용할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 하부 층(403)은 빔 경로들을 위한 상부 측면 개구들에 동심으로 정렬된 원형 개구들의 3x3 어레이를 갖는 단일 접지 층으로 만들어진다. 419의 직경은 410의 직경보다 커서 환형 전극들(431)의 적어도 일부가 후면 개구들(419) 상에 오버행되게 만들어진다. 하부 층 관통 홀 개구(419)의 직경은 상부 층 관통 홀 개구(410)의 직경보다 적어도 10μm 더 클 수 있다. 얇은 벽 마이크로 펜스(427)는 하부 원형 개구(419)의 둘레를 형성한다. 얇은 벽 마이크로 펜스(427)는 전면 전극 위에 매달려 있으며, 짧은 오버행 마이크로 브리지(435)에 의해 제자리에 고정된다. 얇은 벽 마이크로 펜스(427)와 그 오버행 마이크로 브리지(435)는 2μm 내지 20μm 범위의 벽 두께를 갖는다. 마이크로 펜스 옆의 마이크로 트렌치(422)의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 또한 후면 원형 캐비티의 433층과 402층의 계면에 둘러싸는 마이크로 언더컷이 있다. 마이크로 언더컷은 숨겨져 있으며 도 4b에 도시되어 있지 않다.
도 2a-2c에 도시된 바와 같이, 도 4a에 도시된 상부 측 및 하부 측 둘 다의 각각의 전극 및 접지 아일랜드는 실리콘 아일랜드, 캡슐화된 이산화규소 절연 층 및 마이크로 언더컷 내부의 표면을 제외한 그 노출된 유전체 표면 상에서의 얇은 전기 전도성 외부 층으로 구성되어 있다. 캡슐화 절연 층은 열적으로 성장된 이산화규소 층일 수 있다. 전도성 박막은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적과 증발 퇴적이 결합된 공정에 의해 상부 측 및 하부 측 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다. 설명된 바와 같이, 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스, 마이크로 브리지 및 기타 오버행 마이크로 구조물의 마이크로 구조물들은 사전 구조화된 전도성 퇴적 공정에 내장된 섀도우 효과를 제공한다. 각각의 세장형 아일랜드의 표면 전도성 층은 마이크로 언더컷의 숨겨진 이산화규소 표면에서 다른 세장형 아일랜드의 표면 전도성 층으로부터 분리된다. 결과적으로, 각각의 세장형 아일랜드(437)는 표면 전도성의 세장형 전극이 되고, 그 이웃하는 전극으로부터 전기적으로 격리된다. 디바이스 중심 영역에 더 가까운 각각의 세장형 아일랜드의 단부에는 환형 전극(431)에 의해 형성된 기판 관통 원형 개구(410)가 있다. 디바이스 에지 영역에 더 가까운 각각의 세장형 아일랜드의 다른 단부에는 외부 전기 연결부에 전기적 콘택을 만들기 위한 패드 영역(438)이 있다. 400의 하부 실리콘 표면은 또한 열적으로 성장된 이산화규소 층과 같은 절연 층으로 완전히 캡슐화된다. 층(403)의 노출된 이산화규소 표면은 얇은 귀금속 층으로 덮이고 접지 전극에 연결된다. 이산화규소 층과 얇은 금속 층은 도 4b에 도시되어 있지 않다. 숨겨진 마이크로 언더컷과 오버행 마이크로 펜스로 인해, 퇴적된 하부 금속 층이 마이크로 언더컷의 내부 섹션에 도달하지 않는다. 그 결과, 후면 금속 층은 전극(431) 표면 상의 금속 층으로부터 전기적으로 격리된다. 후면 상의 금속 층은 디바이스 에지 표면에서의 금속 층으로부터 접지로 또는 후면 상의 직접적인 접지 콘택을 통해 접지로 전기적으로 연결된다. 개별적으로 조정 가능한 전압은 디바이스 에지의 그 콘택 패드로부터 그리고 그 표면 전도성 라우팅 구조물을 통해 환형 전극(431)에 인가된다. 각 환형 전극 주위에는, 그 하전 입자 빔 경로를 따라 전기장이 생성된다. 전기장은 각 전하 입자 빔을 독립적으로 포커싱하는데 사용된다. 따라서, 3x3 어레이의 환형 전극을 갖는 단극 정전 디바이스는 하전 입자 빔의 3x3 어레이를 포커싱하기 위한 마이크로 렌즈 어레이로 사용될 수 있다.
도 5a 및 5b는 정전 디바이스의 등각 평면 및 저면 뷰 개략도이다. 이 디바이스는 3x3 어레이의 하전 입자 빔에 영향을 주기 위해 3x3 어레이의 8중극 전극 구성을 갖는다. 이는 개시된 기술의 구조적 설계 및 제작 방법을 설명하기 위한 예로서 사용된다. 다른 어레이 및 전극 수들을 갖는 다중빔 및 다중극 전극 디바이스들이 또한 개시된 기술의 일부로 간주된다. 정전 디바이스는 하전 입자 빔의 3x3 어레이에 영향을 주는 정전 마이크로 렌즈, 마이크로 편향기, 마이크로 보상기 또는 마이크로 스티그메이터로 사용될 수 있다. 8중 전극 구성 및 그 관통 홀 개구 섹션은 도 3a-3c에 대한 설명에 설명되어 있다.
마이크로 디바이스(500)는 구조화된 제1 전극 및 접지 층(501), 중간의 얇은 이산화규소 절연 층(502) 및 구조화된 제2 접지 층(503)으로 구성된 평면 칩이다. 제1 층(501)은 상부 층이라고도 하며, 제2 층(503)은 하부 층이라고도 한다. 구조화된 전극 및 접지 층(501)은 세장형 실리콘 아일랜드, 이산화규소 층을 캡슐화하는 실리콘 표면, 및 노출된 이산화규소 표면에 퇴적된 외부 얇은 금속 층을 포함한다. 도 5a 및 5b는 구조적 설계를 설명하기 위해 사용되었으며 도면들은 축척에 맞지 않을 수 있다. 정전 디바이스(500)는 정사각형, 직사각형, 원형, 또는 다른 형상을 가질 수 있다. 다중극 디바이스(500)의 측면 치수는 다중빔 어레이의 수에 따라 1mm x 1mm 내지 50mm x 50mm 범위일 수 있다. 상부 층(501) 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 중간 절연 층(502)의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 하부 층(503) 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 캡슐화 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
다중극 정전 디바이스(500)는 또한 하전 입자 빔을 통과시키기 위한 3x3 어레이의 관통 개구를 포함한다. 각각의 원형 관통 개구는 평면 층(501, 502 및 503)을 가로질러 연장된다. 상부 층의 원형 개구(510)는 하부 층의 원형 개구(519)보다 작을 수 있지만 동심으로 정렬된다. 상부 원형 개구(510)는 8개의 동심 원호형 오버행 전극(531)에 의해 형성된다. 510의 직경은 약 10μm 내지 1000μm 범위, 예를 들어 약 50μm 내지 250μm 범위일 수 있다. 519의 직경은 약 10μm 내지 1000μm 범위일 수 있으며, 510의 직경보다 클 수 있다. 3x3 관통 홀 개구의 피치는 100μm 내지 1000μm 범위일 수 있으며, 예를 들어 300μm 내지 700μm 범위일 수 있다.
도 5a에 도시된 바와 같이, 상부 층(501)은 좁은 수직 측벽 마이크로 트렌치(515)에 의해 분리된 세장형 전극 아일랜드(537) 및 접지 아일랜드(532)를 형성하도록 구조화된다. 마이크로 트렌치(515)의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 마이크로 트렌치(515)의 하부 표면은 매립 중간 이산화규소 절연 층(502)에 도달한다. 둘러싸는 마이크로 언더컷이 각각의 세장형 아일랜드의 베이스에 에칭되어 있다. 마이크로 언더컷들은 마이크로 트렌치들의 하부에 숨겨져 있기 때문에, 도 5a에 도시되어 있지 않다. 세장형 아일랜드(537 및 532)는 이산화규소 층(502)을 통해 하부 실리콘 층(503)에 의해 지지된다. 각각의 세장형 전극 아일랜드의 하나의 단부는 빔 경로 원형 개구(510)의 부분을 형성하는 오버행 원호형 전극(531)을 갖는다. 도 5a에 도시된 바와 같이, 호들은 동일한 길이를 가질 수 있고 인접한 호들 사이에 동일한 방사상 갭으로 배열될 수 있다. 적용 분야에 따라 원호도 상이한 길이를 가질 수 있으며 상이한 반경 방향 이동으로 배열될 수도 있다. 각 전극은 또한 그 자체 전기 라우팅 역할을 하며, 다른 단부는 칩 에지 영역에 도달하여 전기적 콘택(538)을 만든다. 접지 콘택 패드(539)는 상부 층(501)의 모서리 또는 에지에 배치될 수 있다. 전극 라우팅의 특정 부분은 또한 540 영역과 같은 고밀도 라우팅 영역의 앵커 사이에 오버행되게 만들어진다. 전극 및 라우팅의 좁은 부분에서, 좁은 라우팅의 양쪽 측면으로부터 마이크로 언더컷이 만날 때, 전극 또는 접지 라우팅의 좁은 부분은 오버행되게 만들어진다. 이 오버행 전극 설계는 콤팩트한 공간에서 전극 및 접지 라우팅을 가능하게 할 뿐만 아니라 진공에서 전기 방전 가능성을 줄여준다. 도 5a에 도시된 바와 같이, 각각의 세장형 전극(537) 아일랜드는 접지 아일랜드(532)에 의해 둘러싸인다. 접지 아일랜드(532)는 인접한 전극 사이의 크로스토크를 줄이기 위한 전기 차폐를 제공한다. 전극 아일랜드들(537)은 또한 접지 아일랜드들(532)에 대하여 선택적으로 리세스되고, 리세스의 깊이는 마이크로 트렌치들의 폭과 동등하다. 전극 리세스는 다수의 칩이 적층될 때 그 상부 상에 접지 차폐를 허용한다. 상부 층(501) 상의 접지 아일랜드(532)와 하부 층(503) 상의 접지 아일랜드(533)는 전기적으로 연결되어 칩 에지이다. 이는 모든 전극이 칩 에지 상에서 완전히 차폐되는 것을 보장한다. 이는 또한 외부 접지 연결이 용이하도록 하부 층(503)의 접지에 전기적으로 연결할 수 있게 한다.
도 5a 및 도 5b에 도시된 바와 같이, 하부 층(503)은 빔 경로들을 위한 상부 측면 개구들에 동심으로 정렬된 원형 개구들의 3x3 어레이를 갖는 단일 접지 층으로 만들어진다. 특정 적용 분야에서는 전극 및 접지 아일랜드 구조물 둘 다가 모두 상부 층(501)과 하부 층(503) 둘 다에 형성될 수 있다. 그러나 상부 층 및 하부 층의 아일랜드와 트렌치는 겹치지 않는다. 따라서 상부 층과 하부 층의 아일랜드는 상호 지지될 수 있다. 상부 층 및 하부 층 둘 모두에 전극 및 접지 아일랜드를 갖는 이러한 구조적 설계가 도면에 도시되어 있지 않더라도 이는 개시된 기술의 일부이다. 도 5a 및 도 5b에 나타낸 바와 같이, 519의 직경은 510의 직경보다 커서 전극(531)의 원호부가 하부 개구(519) 상에 오버행되게 만들어진다. 하부 층 관통 홀 개구(519)의 직경은 상부 층 관통 홀 개구(510)의 직경보다 적어도 10μm 더 클 수 있다. 얇은 벽의 마이크로 펜스(527)는 하부 원형 개구(519)의 둘레를 형성한다. 얇은 벽 마이크로 펜스(527)는 전면 전극 위에 매달려 있으며, 4개의 짧은 오버행 마이크로 브리지(535)에 의해 제자리에 고정된다. 얇은 벽 마이크로 펜스(527)와 그 오버행 마이크로 브리지(535)는 2μm 내지 20μm 범위의 벽 두께를 갖는다. 마이크로 펜스 옆의 마이크로 트렌치(522)의 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 또한 후면 원형 캐비티의 533층과 502층의 계면에 둘러싸는 마이크로 언더컷이 있다. 마이크로 언더컷은 숨겨져 있으며 도 5b에 도시되어 있지 않다.
도 3a-3c에 도시된 바와 같이, 도 5a에 도시된 상부 층 및 하부 층 둘 모두 상에서의 각각의 전극 및 접지 아일랜드는 실리콘 아일랜드, 캡슐화된 이산화규소 절연 층 및 마이크로 언더컷 내부의 표면을 제외한 그 노출된 유전체 표면 상의 얇은 전기 전도성 외부 층으로 구성되어 있다. 캡슐화 절연 층은 열적으로 성장된 이산화규소 층일 수 있다. 전도성 박막은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적과 증발 퇴적이 결합된 공정에 의해 상부 측 및 하부 측 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다. 설명된 바와 같이, 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스, 마이크로 브리지 및 기타 오버행 마이크로 구조물의 마이크로 구조물들은 사전 구조화된 전도성 퇴적 공정에 내장된 섀도우 효과를 제공한다. 각각의 세장형 아일랜드의 표면 전도성 층은 마이크로 언더컷의 숨겨진 이산화규소 표면에서 다른 세장형 아일랜드의 표면 전도성 층으로부터 분리된다. 그 결과, 각각의 세장형 아일랜드(537)는 표면 전도성의 세장형 전극이 되고, 그 이웃하는 전극으로부터 전기적으로 격리된다. 디바이스 중심 영역에 더 가까운 각각의 세장형 아일랜드의 단부에는 원호형이 형성되고 8개의 원호형 전극(531)이 기판 관통 원형 개구(510)를 형성한다. 디바이스 에지 영역에 더 가까운 각각의 세장형 아일랜드의 다른 단부에는 외부 전기 연결부에 전기적 콘택을 만들기 위한 패드 영역(538)이 있다. 500의 후면 실리콘 표면은 또한 열적으로 성장된 이산화규소 층과 같은 절연 층으로 완전히 캡슐화된다. 층(503)의 노출된 이산화규소 표면은 얇은 금속 층으로 덮이고 접지 전극에 연결된다. 이산화규소 층과 얇은 금속 층은 도 5b에 도시되어 있지 않다. 숨겨진 마이크로 언더컷과 오버행 마이크로 펜스로 인해, 후면 금속 층이 마이크로 언더컷의 내부 섹션에 도달하지 않는다. 따라서, 후면 금속 층은 전극(531) 표면 상의 금속 층으로부터 전기적으로 격리된다. 후면 상의 금속 층은 디바이스 에지 표면에서의 금속 층으로부터 접지로 또는 후면 상의 직접적인 접지 콘택을 통해 접지로 전기적으로 연결된다. 개별적으로 조정 가능한 전압은 디바이스 에지의 콘택 패드로부터 원호형 전극(531)에 인가된다. 개별적으로 조정 가능한 전압은 디바이스 에지의 그 콘택 패드로부터 그리고 그 표면 전도성 라우팅 구조물을 통해 원호형 전극(531)에 인가된다. 각 빔 경로 개구(510)에서 모든 원호형 전극(531)에 공통 전압이 인가될 때, 8중극 정전 디바이스(500)는 3x3 정전 마이크로 렌즈 어레이로 작동하여 하전 입자 빔을 포커싱시킨다. 원호형 전극(531)이 각각의 빔 경로 개구에서 각각의 원호형 전극(531)에 인가되는 상이하고 독립적인 전압을 갖도록 구성되는 경우, 빔 경로의 광축에 수직이거나 각도를 이루는 전기장이 생성될 수 있다. 이러한 전기장은 하전 입자 빔을 편향시키거나 구부리는 데 사용될 수 있다. 이러한 다중극 구성에서, 정전 디바이스(500)는 멀티빔 시스템에서 3x3 어레이의 마이크로 편향기, 마이크로 스티그메이터 또는 마이크로 보상기로 구성되고 사용될 수 있다.
도 6a는 정전 디바이스의 칩 에지 패드 콘택 부분(600)의 등각 평면 뷰 개략도이다. 전극 및 접지 콘택 패드는 외부 전기적 콘택을 만들기 위해 칩 에지 영역에 배열된다. 각각의 전극 콘택 패드(638)는 세장형 전극 아일랜드(637)의 단부에 있다. 각각의 세장형 전극 아일랜드는 그 패드 단부를 포함하여 마이크로 트렌치(615)로 완전히 둘러싸여 있다. 또한 각각의 전극과 접지 아일랜드의 하부에는 둘러싸는 마이크로 언더컷이 있다. 마이크로 언더컷은 마이크로 트렌치의 하부에 숨겨져 있기 때문에, 도 6a에는 도시되어 있지 않다. 전기 차폐를 제공하기 위해 인접한 전극 아일랜드 사이에 세장형 접지 아일랜드(632)가 있다. 세장형 접지 아일랜드는 칩 에지와 모서리에서 전기적으로 연결된다. 즉, 칩 에지는 접지 구조물에 의해 형성되는 반면 전극 구조물은 칩 에지에서 떨어져 있다. 또한, 상부 측 및 하부 측 상의 접지도 칩 에지에서 전기적으로 연결된다. 주변 접지 구조물을 갖춘 이러한 칩 에지 설계는 칩 에지 결함이나 칩 홀더 콘택으로 인한 방전 또는 단락의 임의의 가능성을 완전히 제거한다. 모든 접지 구조물은 전기적으로 연결되어 있으므로, 접지용 콘택 패드는 접지 구조물 상부 표면의 어느 위치에서나 사용할 수 있다. 예를 들어, 접지 콘택 위치(639)는 칩 코너에 표시되어 있다. 칩의 상부 표면을 금과 같은 금속으로 코팅하면, 패드 표면에 와이어 본딩을 쉽게 적용할 수 있다.
도 6b는 도 6a의 C-C 단면에 따른 칩 에지 패드 콘택 영역의 단면 뷰 개략도이다. 디바이스는 제1 실리콘 층(601), 매립 이산화규소 층(602), 및 제2 실리콘 층(603)을 포함한다. 제1 실리콘 층(601)은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층(603)은 하부 실리콘 층으로도 지칭된다. 상부 층에서, 인접한 세장형 전극 아일랜드(637)는 접지 아일랜드(632)에 의해 분리되어서, 전극 아일랜드는 측방향에서 개별적으로 차폐된다. 세장형 전극 아일랜드(637)는 또한 접지 아일랜드에 비해 상대적으로 리세스되어서, 다른 칩의 접지 구조물이 상부에 적층될 수 있고 전극 리세스에 의해 형성된 작은 갭을 남길 수 있다. 이에 따라, 전극 아일랜드가 수직 방향으로 차폐될 수 있다. 이전 섹션에서 설명한 대로, 상부 층의 전극 아일랜드(637)와 접지 아일랜드(632)는 표면 전도성으로 만들어지며, 이들 각각은 실리콘 아일랜드(601), 열적으로 성장된 이산화규소 캡슐화 층(628) 및 외부 전기 전도성 층(629)을 포함한다. 전극과 접지 아일랜드는 마이크로 트렌치(615)와 마이크로 언더컷(622)으로 분리되어 둘러싸여 있다. 하부 실리콘 층(603)에서, 접지(633)는 캡슐화 이산화규소 층(628) 상에 전도성 층(630)을 퇴적함으로써 형성된다. 전기 전도성 층(629 및 630)은 각각 상부 및 하부로부터 퇴적된다. 전도성 층(629 및 630)은 칩의 상부 표면, 하부 표면, 에지 표면과, 마이크로 트렌치(615)의 측벽 표면을 덮는다. 내장된 섀도우 효과로 인해, 마이크로 언더컷들(622) 내부의 절연 층의 표면들(636)은 전도성 층에 의해 덮이지 않고, 따라서 전도성 층(629)에 불연속부가 형성되고, 전기적으로 격리된 전극들 및 접지 구조물들을 형성한다. 전기 전도성 금속 층들(629 및 630)은 칩 에지에서 마이크로 언더컷들(634)의 내부 표면들을 포함하는 칩 에지들의 측벽들을 덮는다. 결과적으로, 칩의 상부 층의 접지 구조물(632)과 하부 층의 접지 구조물(633)은 칩 에지 금속 커버리지를 통해 전기적으로 연결된다. 전도성 층(629 및 630)은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적과 증발 퇴적이 결합된 공정에 의해 상부 측 및 하부 측 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 7a는 좁은 전극 설계의 전극 및 접지 라우팅 영역(700)의 등각 평면 뷰 개략도이다. 도 7b는 전극 및 접지 라우팅 영역(700)의 D - D 섹션에 따른 단면 뷰 개략도를 도시한다. 도 7c는 전극 및 접지 라우팅 영역(700)의 E - E 섹션에 따른 단면 뷰 개략도를 도시한다.
도 7a에 도시된 바와 같이, 전극 라우팅(737) 및 접지 라우팅(732)은 고밀도 라우팅 영역에서 좁은 폭을 가지며 마이크로 트렌치(715)에 의해 분리되어 있다. 세장형 전극 아일랜드들(737)은 지지 전극 앵커들(741) 사이에 오버행 부분(740)을 갖는다. 오버행 전극 섹션(740)은 좁은 전극 브리지라고도 지칭될 수 있다. 전극 브리지(740)의 오버행 길이는 전극 브리지의 폭과 그 실리콘 아일랜드의 두께에 따라 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 500μm 범위일 수 있다. 접지 라우팅(732)은 또한 그 좁은 부분에서 부분적으로 오버행될 수 있다. 도 7b에 도시된 바와 같이, 오버행 전극 브리지(740) 아래에 갭(742)이 있다. 전극 앵커(741)는 원형 또는 다른 형상을 가질 수 있다. 도 7c에 도시된 바와 같이, 각 전극 앵커(741)는 그 하부에 숨겨진 마이크로 언더컷(722)을 갖는다. 마이크로 언더컷(722)은 또한 접지 아일랜드(732)를 둘러싸고 있다. 이전 섹션에서 설명된 바와 같이, 상부 층의 전극 및 접지 아일랜드는 표면 전도성으로 만들어지며, 각각은 실리콘 아일랜드(701), 열적으로 성장된 이산화규소 캡슐화 층(728) 및 외부 전기 전도성 층(729)을 포함한다. 전극과 접지 아일랜드는 마이크로 트렌치(715)와 마이크로 언더컷(722)으로 분리되어 둘러싸여 있다. 하부 실리콘 층(703)에서, 접지(733)는 캡슐화 이산화규소 층(728) 상에 전도성 층(730)을 퇴적함으로써 형성된다. 전기 전도성 층(729 및 730)은 각각 상부 및 하부로부터 퇴적된다. 전도성 층(729 및 730)은 칩의 상부 표면, 하부 표면, 에지 표면과, 마이크로 트렌치(715)의 측벽 표면을 덮는다. 내장된 섀도우 효과로 인해, 마이크로 언더컷들(722) 내부의 절연 층의 표면들(736)은 전도성 층에 의해 덮이지 않고, 따라서 전도성 층(729)에 불연속부가 생성되고, 전기적으로 격리된 전극들 및 접지 구조물들을 형성한다. 전기 전도성 금속 층(729 및 730)은 칩 에지 금속 커버리지를 통해 전기적으로 연결된다. 전도성 층(729 및 730)은 스퍼터링 퇴적 공정 또는 스퍼터링 퇴적 및 증발 퇴적이 결합된 공정에 의해 상부 및 하부 둘 모두로부터 퇴적될 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
좁은 전극 설계는 도 4a 및 도 5a에 각각 도시된 440 및 540 영역과 같이 전극 라우팅 라인 및 접지 라우팅 라인 둘 모두 칩 상의 다른 영역보다 좁게 만들어야 하는 고밀도 영역에서의 라우팅을 가능하게 한다. 또한, 멀티빔 어레이의 크기와 전극 극의 개수가 증가하면 전극 밀도와 접지 라우팅 밀도가 증가한다. 또한, 전기 방전 및 브레이크다운을 줄이기 위해 전극 라우팅 라인을 좁고 오버행되게 만들 수 있다. 전극 라우팅이 접지 라우팅에 비해 좁게 만들어지면, 칩의 전체 표면적에 대한 전체 노출된 전극 표면적의 비율이 줄어든다. 따라서, 좁은 전극 설계는 진공 시스템에서 칩 제작, 조립 및 작동 중에 주어진 수의 파티클이 무작위로 칩 표면에 도달하여 발생하는 방전 확률을 감소시킨다. 특히, 다수의 정전 칩이 수직으로 적층되어 다기능 하전 입자 빔 조작 시스템을 형성하는 경우, 칩 스택의 각 칩에 노출된 전극의 전체 표면적이 작은 것이 바람직하다. 차폐할 전체 전극 표면적을 줄이면 전극 표면과 그 접지 차폐 사이에서 수직 방향으로 방전될 확률이 더욱 줄어든다. 또한, 좁은 전극의 일부가 오버행되게 만들어지면, 마이크로 언더컷 내부의 숨겨진 유전체 표면이 줄어들어, 결국 전기 방전 및 브레이크다운 가능성이 줄어든다.
도 8은 주요 제작 공정 단계들을 도시한 흐름도의 일 예이다. 도 8에서, 여기서 웨이퍼로 지칭되는 시작 기판은 제1 실리콘 층, 제2 실리콘 층, 및 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층을 포함한다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 이러한 평면형 시작 웨이퍼는 특정된 층 두께를 갖는 상업적으로 이용 가능한 SOI(silicon-on-insulator) 웨이퍼일 수 있다. 도 8에 도시된 바와 같이, 시작 웨이퍼에는 만들어지고 매립 마이크로 구조물은 없다. 본딩된 웨이퍼에 매립 마이크로 구조물을 갖는 제작 공정 흐름도의 예가 도 13에 대하여 설명된다. 도 8의 예는 마이크로 언더컷, 오버행 마이크로 구조물, 및 얕은 실리콘 리세스를 형성하는 복수의 방법을 포함한다. 도 8의 주요 처리 단계에 대한 이러한 해당 단면 뷰는 도 9-12에 더 자세히 설명되어 있다.
도 8에 있어서, 공정 흐름(800)은 2개의 공정 모듈: 첫째, 웨이퍼 레벨 제작 공정 모듈 및 둘째, 칩 레벨 제작 공정 모듈을 포함한다. 제작 공정은 웨이퍼 레벨 공정 단계 801에서 시작된다. 시작 웨이퍼의 형상과 크기에는 원형 웨이퍼가 포함되지만 이에 제한되지는 않으며 표준 원형 웨이퍼의 직경은 100mm, 150mm, 및 200mm일 수 있다. 시작 웨이퍼의 2개의 실리콘 층은 상이한 두께를 가질 수 있다: 제1 실리콘 층은 제2 실리콘 층보다 두껍거나 얇을 수 있다. 2개의 실리콘 층 각각을 구조화하는 제작 공정은 다음의 주요 실리콘 에칭 단계를 포함할 수 있다. 먼저, 수직 측벽 실리콘 에칭 공정은 단계 802에서와 같이 하전 입자 빔 경로, 마이크로 트렌치 및 기타 마이크로 구조물을 위한 원형 캐비티를 형성하고, 둘째, 단계 803에서와 같이 마이크로 언더컷을 형성한다. 개시된 기술은 제1 실리콘 층의 실리콘 언더컷 에칭, 매립 이산화규소 에칭, 제2 실리콘 층의 실리콘 에칭, 또는 실리콘과 매립 이산화규소 층의 결합 에칭을 포함하여 마이크로 언더컷을 형성하기 위한 다수의 방법을 제공한다. 마이크로 언더컷 형성 방법에 대한 세부사항은 도 9-12에 대한 설명에 제공된다. 셋째, 실리콘 에칭 단계(804)는 제1 실리콘 층에 얕은 실리콘 리세스를 형성한다. 이 실리콘 리세스 에칭 단계는 선택 사항이며 칩의 전극 면이 다른 칩의 표면에 본딩되어 다기능 칩 스택을 형성할 때 필요할 수 있다. 이러한 경우, 전극의 에칭된 실리콘 리세스는 하나의 칩의 전극 상부 표면과 다른 칩의 본딩 표면 사이에 갭을 형성한다. 에칭된 리세스에 의해 형성된 갭은 전기 단락 및 방전 가능성을 줄인다. 개시된 기술은 얕은 실리콘 리세스를 에칭하기 위한 다중 마스킹 방법을 제공한다. 얕은 실리콘 리세스 에칭을 위한 마스킹 방법의 세부사항은 도 9-12에 대한 설명에 제공되어 있다. 도 8에 도시된 바와 같이, 단계 805는 제1 실리콘 층의 측면으로부터 에칭된 마이크로 구조물을 보호한다. 제2 실리콘 층을 구조화하는 제작 공정은 제1 실리콘 층의 제작 공정과 동일 또는 유사하다. 단계 806은 패터닝된 마스킹 층을 사용한 수직 측벽 실리콘 에칭으로 제2 실리콘 층에 마이크로 트렌치, 원형 캐비티 및 기타 마이크로 구조물을 형성한다. 단계 807은 마이크로 트렌치의 하부에 마이크로 언더컷을 형성한다. 선택적일 수 있는 단계 808은 단계 804에서와 같이 짧은 실리콘 에칭에 의해 제2 실리콘 층에 얕은 실리콘 리세스를 형성한다. 단계 809에서는 2개의 실리콘 층 사이에 노출된 이산화규소 층을 에칭하고 양 측의 마스킹 층과 보호 층을 제거한다. 웨이퍼 상의 칩 경계는 제1 실리콘 층 및 제2 실리콘 층에 에칭된 정렬되고 중첩된 마이크로 트렌치에 의해 정의된다. 마이크로 트렌치 하부 표면의 이산화규소 층과 보호 층을 제거한 후, 칩은 동시에 싱귤레이션(singulation)된다. 다이싱 파편이 마이크로 트렌치 및 마이크로 언더컷에 유입되어 트래핑되는 것을 방지하기 위해 기계식 톱 다이싱과 같은 칩 싱귤레이션 방법은 피한다.
도 8에 도시된 바와 같이, 칩 레벨 공정(810)은 단계 811부터 시작된다. 마이크로 언더컷의 치수를 생성하거나 증가시키는 방법 중 하나는 시간 제어 공정으로 매립 이산화규소 층을 에칭하는 것이다. 단계 811에서, 불화수소산(HF) 증기 또는 희석된 불화수소산 용액은 매립 이산화규소의 시간 제어 에칭을 위해 사용된다. 그런 다음 열 산화 단계(812)가 칩 레벨에서 수행되어 칩의 에지를 포함하여 노출된 모든 실리콘 표면을 열적으로 성장된 이산화규소 층으로 캡슐화 한다. 이어서, 열적으로 성장된 이산화규소 층은 811 단계와 같이 에칭 시간이 제어된 HF 증기 또는 HF 용액에 의해 에칭될 수 있다. 단계 811과 단계 812를 반복하여 마이크로 언더컷을 생성하고 확대하기 위해 사용될 수 있다. 열 산화 공정은 실리콘을 성장된 이산화규소 층에 통합시키기 때문에, 단계 811 및 단계 812의 반복은 다음의 이점을 제공한다. 첫째, 각 반복 사이클마다 이산화규소 층을 제거한 후 마이크로 언더컷의 크기가 증가한다. 둘째, 상승된 온도에서의 열 산화 공정은 표면 오염물과 파티클을 태워 없애 준다. 그 결과, 파티클 및 표면 오염재료로 인한 전기 방전 가능성이 줄어든다. 셋째, HF 이산화규소 에칭 및 열 산화 공정은 또한 개시된 기술에서의 디바이스들의 다른 이점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다. 마이크로 언더컷을 형성한 후, 812의 마지막 단계에서, 다른 열 산화 공정이 수행되고 열적으로 성장된 이산화규소 층이 칩의 모든 실리콘 표면을 완전히 캡슐화한다. 단계 813에서, 얇은 전도성 막이 칩의 상부 측 및 하부 측으로부터 퇴적된다. 칩 레벨 전도성 막 퇴적 공정은 스퍼터링 금속 퇴적 공정 또는 스퍼터링과 증발 금속 퇴적이 결합된 공정일 수 있다. 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고, 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 증발 공정은 금속 증발원으로부터 가시선 방향이 향하는 표면에만 금속 막을 퇴적할 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 금속일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내장된 마이크로 섀도우 마스킹 구조물에는 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스 및 마이크로 브리지가 포함된다. 이러한 마이크로 구조물에 의해 제공되는 내장된 마이크로 섀도잉 효과로 인해, 금속 퇴적 공정은 사전 구조화되고, 전극 및 접지 구조물을 위한 금속 층은 퇴적됨에 따라 물리적으로 분리되고 전기적으로 격리된다. 추가적인 금속 층 패터닝 및 에칭 공정이 필요하지 않다. 그 결과, 칩 표면은 파티클 오염으로부터 깨끗하게 유지되어 높은 크기의 전기장이 인가될 때 전기 단락, 방전 및 브레이크다운 가능성을 줄인다. 이로써 도 8의 제작 공정 흐름이 종료된다.
개시된 기술은 마이크로 언더컷과 얕은 실리콘 리세스를 만들기 위한 몇 가지 공정 방법을 제공한다. 도 9-12에는 주요 제작 단계 이후의 부분 단면 뷰 개략도를 통해 이러한 제작 방법이 포함되어 있다. 마이크로 언더컷과 얕은 실리콘 리세스를 만드는 방법은 도 9-12에 설명된 것과 다르게 결합될 수 있다. 다시 말하면, 마이크로 언더컷들을 만드는 방법들 중 임의의 하나는 얕은 실리콘 리세스들을 만드는 방법들 중 임의의 하나와 결합되어 미세 가공 공정 흐름 변화를 형성할 수 있다. 그리고 이러한 미세 가공 공정 흐름 변화는 여전히 개시된 기술의 일부이다.
도 9는 도 8에 도시된 흐름도에 대응하는 미세 가공 공정의 일 예를 나타낸다. 도 9a-9n은 주요 제작 공정 단계 이후의 부분 단면 뷰 개략도이다. 도 9의 제작 공정 흐름에서, 마이크로 언더컷들은, 측벽 보호 및 실리콘 에칭 단계가 추가되어 종종 보쉬 공정(US 5,501,893)으로 지칭되는, 깊은 반응성 이온 에칭(DRIE) 공정의 종횡비 의존적 에칭 래그(aspect-ratio-dependent etching lag)를 이용하여 형성된다. 얕은 실리콘 리세스 에칭은 이중 마스킹 층 실리콘 DRIE 공정을 이용한 이방성 실리콘 에칭에 의해 수행된다. 미세 가공 방법을 설명하기 위해, 단일 하전 입자 빔에 영향을 주는 단극 디바이스가 사용된다. 예시되고 설명된 제작 방법은 다중 하전 입자 빔에 영향을 주기 위한 다중극 디바이스 및 배열된 디바이스를 만들기 위한 제작 공정에도 적용 가능하다.
도 9a는 개시된 기술의 시작 웨이퍼(900)의 부분 단면 뷰 개략도를 도시한다. 웨이퍼는 제1 실리콘 층(901), 제2 실리콘 층(903), 및 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(902)을 포함한다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 특정 층 두께를 갖는 상업적으로 이용 가능한 SOI(silicon-on-insulator) 웨이퍼가 사용되는 경우, 제1 실리콘 층은 종종 디바이스 층으로 지칭되고, 제2 실리콘 층은 종종 핸들 층으로 지칭된다. 전극 및 접지 구조물을 포함하는 마이크로 구조물은 실리콘 층 중 하나 또는 둘 다에 형성될 수 있다. 처리할 제1 실리콘 층의 선택은 구조 복잡성에 따라 달라진다. 제2 실리콘 층의 일부 처리 단계는 구조화된 제1 실리콘 층이 보호되고 캐리어 웨이퍼 상에 아래를 향하게 하여 캐리어 웨이퍼 상에 웨이퍼를 위치시킴으로써 수행될 필요가 있을 수 있다. 따라서, 더 많은 처리 단계와 더 엄격한 기하형상 및 공정 제어 요구 사항을 갖는 실리콘 층을 제1 실리콘 층으로 선택하는 것이 종종 더 편리하다. 그 결과, 캐리어 웨이퍼로 수행할 필요가 있는 처리 단계의 수가 줄어든다. 시작 웨이퍼를 형성하는 한 가지 방법은 실리콘 융합 본딩(fusion bonding)이라고 한다. 2개의 양면 연마 단결정 실리콘 웨이퍼는 반도체 IC 제작 및 MEMS(미소 전자 기계 시스템) 제작 공정에서 표준 및 일반적으로 사용되는 웨이퍼 사전 산화 세척 방법을 사용하여 본딩하기 전에 철저하게 세척된다. 열 산화 공정에서 2개의 웨이퍼 중 하나에 특정 두께의 이산화규소 층을 성장시킨 후, 제2 양면 연마 단결정 실리콘 웨이퍼를 제1 웨이퍼의 산화물 표면에 본딩시킨다. 웨이퍼 본딩은 실온에서 시작된 후 700oC 내지 1100oC 사이의 온도에서 어닐링된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다. 실리콘 층의 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 매립 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 정전 디바이스의 측면 크기는 1mm x 1mm 내지 50mm x 50mm 범위일 수 있다. 웨이퍼 형상과 크기에는 직경 100mm, 150mm, 및 200mm의 원형 웨이퍼가 포함되지만 이에 제한되지는 않는다.
도 9b는 그 제1 실리콘 층 상의 2개의 마스킹 층을 패터닝한 후의 웨이퍼의 부분 단면 뷰 개략도를 도시한다. 이러한 이중 마스킹 공정은 실리콘 에칭 단계 이전에 마스킹 층을 준비하여 얕은 실리콘 리세스를 만드는 방법 중 하나이다. 이 방법을 사용하면, 깊은 트렌치와 캐비티 피처가 있는 에칭된 실리콘 표면 상의 포토리소그래피 패터닝이 회피된다. 패터닝된 제1 마스킹 층(904)은 얕은 리세스 실리콘 에칭을 위해 사용되고 패터닝된 제2 마스킹 층(905)은 트렌치 및 캐비티 실리콘 에칭을 위해 사용된다. 905의 패턴은 웨이퍼 상의 904의 패턴에 정렬된다. 제2 마스킹 층(905)은 패터닝된 제1 마스킹 층(904)의 상부에 퇴적 및 패터닝되고, 제2 마스킹 층(905)은 패터닝된 제1 마스킹 층(904)에 영향을 주지 않고 그 사용 후 선택적으로 제거될 필요가 있기 때문에, 2개의 마스킹 층(904 및 905) 은 마스킹 재료의 종류가 달라야 한다. 제1 마스킹 재료의 예는 알루미늄 및 이산화규소를 포함하지만 이에 제한되지는 않는다. 제2 마스킹 재료의 예는 패터닝된 포지티브 또는 네거티브 포토레지스트 재료를 포함하지만 이에 제한되지는 않는다. 알루미늄, 이산화규소 및 포토레지스트의 패터닝된 얇은 층은 실리콘 에칭을 위한 에칭 마스크 층으로 사용될 수 있다. 하전 입자 빔 전송 경로의 중심선은 도 9b에 파선(906)으로 표시되어 있다. 하전 입자 빔 전송 경로(906)를 위한 제2 마스킹 층 개구는 직경이 약 10μm 내지 1000μm 범위, 예를 들어 약 50μm 내지 250μm 범위일 수 있는 원형 개구이다. 실리콘 표면 상에 제2 마스킹 층 패턴만 있는 위치(907)는 전극 얕은 리세스 형성 위치이다. 위치(908)와 같이 제2 마스킹 층(905)의 개구에는 부분적으로 또는 완전히 노출된 제1 마스킹 층(904) 표면이 있다. 마스크 개구(908)는 실리콘 마이크로 트렌치를 만드는 데 사용되며 그 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다.
다음 처리 단계에서, 제2 마스킹 층 개구(908)에서 노출된 제1 마스킹 층(904)은 실리콘 에칭 전에 에칭된다. 제2 마스킹 개구(908)에서 노출된 제1 마스킹 층을 제거하기 위한 에칭은 실리콘을 에칭해서는 안 된다. 예를 들어, 제1 마스킹 층(904)이 얇은 이산화규소의 층인 경우, 제2 마스킹 층을 에칭 마스크로 사용하여 작은 부분의 산소를 갖는 CHF3 가스를 사용한 반응성 이온 에칭(RIE)이 이산화규소 층을 선택적으로 에칭하기 위해 사용될 수 있다. 선택적 제1 마스킹 층 에칭 후, 제1 마스킹 층 패턴은 패턴 개구(908)에서 제2 마스킹 층 패턴에 완벽하게 정렬된다. 그 다음, 도 9c에 도시된 바와 같이, 실리콘 DRIE 공정에 의해 제1 실리콘 이방성 에칭이 수행된다. 그리고 제2 마스킹 층(905)은 실리콘 DRIE 공정에 사용된다. 실리콘 DRIE 공정에는 SF6 플라즈마를 사용한 실리콘 에칭과 C4F8 플라즈마를 사용한 얇은 보호 막 퇴적의 반복적이고 최적화된 사이클을 포함하여, 상대적으로 수직형 측벽을 가진 실리콘 마이크로 구조물을 형성한다. 실리콘 DRIE 공정의 특성 중 하나는 높은 종횡비 마이크로 구조물 에칭 공정에서 작은 개구 에칭의 실리콘 에칭 속도가 큰 개구 에칭보다 낮다는 점이다. 높은 종횡비는 마스크 개구 크기에 대한 실리콘 에칭 깊이 비율의 비율을 나타낸다. 이 경우, 좁은 트렌치(909)의 실리콘 에칭 속도는 하전 입자 빔 경로의 원형 개구(910)의 에칭 속도보다 낮다. 909 트렌치 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다. 원형 개구(910)의 직경은 약 10μm 내지 1000μm 범위, 예를 들어 약 50μm 내지 250μm 범위일 수 있다. 이러한 종횡비 의존적 에칭 지연을 이용하여, 실리콘 에칭은 시간으로 제어되고 큰 개구(910)에서의 실리콘 에칭이 완료되고 매립 이산화규소 표면이 노출될 때 중지된다. 좁은 개구의 에칭 지연으로 인해, 2μm 내지 20μm 두께의 얇은 실리콘 층이 마이크로 트렌치(909)의 하부에 남는다.
마이크로 언더컷 및 마이크로 오버행 구조물을 형성하는 방법이 개시된 기술에 제공된다. 오버행 마이크로 구조물은 얇은 마이크로 구조물의 두 측면으로부터의 마이크로 언더컷이 만날 때 형성될 수 있다. 도 9d는 마이크로 언더컷을 형성하는 방법 중 하나를 도시한다. 얇은 표면 보호 층(911)은 도 9d에 도시된 노출된 표면에 플라즈마 퇴적 또는 기상 퇴적에 의해 퇴적된다. 얇은 표면 보호 층의 예는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 이산화규소와 C4F8 플라즈마로부터 퇴적된 플루오로카본 막을 포함한다. 막 두께는 그 실리콘 에칭 선택비에 따라 0.1μm 내지 1μm 범위일 수 있다. 그런 다음, 얇은 보호 층(911)의 RIE 에칭을 수행하여 마이크로 트렌치(909) 및 원형 캐비티(910)의 상부 표면 및 하부 표면으로부터 보호 층을 선택적으로 제거한다. 그 결과, 보호 층(911)은 측벽 표면에만 남게 된다. 마이크로 트렌치 하부의 실리콘 표면이 노출된다. 이어서, 마이크로 트렌치의 하부에서 실리콘을 에칭 제거하고 또한 마이크로 트렌치의 하부에서 실리콘에 마이크로 언더컷(912)을 생성하기 위해 시간 제어 짧은 실리콘 에칭 단계가 수행된다. 마이크로 언더컷 실리콘 에칭은 에칭일 수 있다. 예를 들어, 마이크로 언더컷은 높이가 5μm이고, 깊이가 15μm일 수 있다. 에칭된 마이크로 언더컷(912)과 남은 측벽 보호 층(911)이 도 9d에 도시되어 있다. 마이크로 언더컷을 형성하는 이 방법은 오버행 마이크로 브리지 및 기타 부분적으로 오버행 마이크로 구조물을 형성하는 데에도 사용될 수 있다. 마이크로 언더컷이 좁고 긴 실리콘 구조물을 측면으로부터 에칭될 때, 언더컷 에칭의 에칭 전면은 가장 좁은 부분에서 먼저 만나 실리콘 구조물의 오버행 부분을 생성할 수 있다. 오버행 부분의 길이는 제어된 에칭 시간 및 구조 설계에 의해 결정될 수 있다. 실리콘 구조의 더 넓은 부분은 도 7에 도시된 것처럼 오버행 부분을 지지한다.
마이크로 트렌치 하부에 마이크로 언더컷과 오버행 마이크로 구조물을 형성한 후, 제2 마스킹 층(905)과 측벽 보호 층(911)을 제거하여 907 영역의 실리콘 표면과 제1 마스킹 층(904)의 표면을 노출시킨다. 다음 단계에서, 제1 마스킹 층(904)이 있는 노출된 실리콘 표면(907)에 시간 제어 DRIE 에칭이 수행되어 리세스를 형성한다. 얕은 실리콘 리세스 에칭은 이방성이다. 즉, 노출된 측벽 실리콘 표면과 노출된 실리콘 아일랜드의 에지는 리세스 에칭 중에 공격을 받아서는 안 되며, 이는 C4F8 퇴적 사이클에서 충분한 측벽 보호 층 퇴적을 필요로 한다. 반면, C4F8 퇴적량은 에칭된 실리콘 상부 표면과 실리콘 아일랜드의 에지에 실리콘 그라스가 생성되는 것을 방지하기 위해 너무 많지 않을 수 있다. 리세스의 깊이는 5μm 내지 30μm 범위일 수 있다. 나머지 마스킹 층(904)을 제거한 후, 제1 실리콘 층 실리콘 구조화 공정이 완료된다. 도 9e에 도시된 바와 같이, 리세스된 실리콘 아일랜드(913)는 전극을 위한 아일랜드를 형성하고, 제1 마스킹 층으로 덮인 실리콘 아일랜드(914)는 접지의 아일랜드를 위한 것이다. 마이크로 언더컷(912)을 갖는 마이크로 트렌치(915)는 전극 아일랜드와 접지 아일랜드를 둘러싸고 분리한다. 마이크로 트렌치(916)는 디바이스의 경계를 정의하고 제2 실리콘 층에 만들어지는 해당 마이크로 트렌치와의 칩 싱귤레이션에 사용된다. 원형 개구(910)는 제1 실리콘 층에 하전 입자 빔 경로를 형성한다. 이전 섹션에서 설명한 것처럼 전극과 접지 아일랜드는 세장형 형상이다. 각 전극 아일랜드의 하나의 단부는 환형 형상 전극 아일랜드(913) 또는 원호형 전극 아일랜드이며, 하전 입자 빔 경로 개구(910)를 형성한다. 세장형 전극 및 접지 아일랜드(913 및 914)는 또한 라우팅 라인의 역할을 하며 외부 전기적 콘택을 만들기 위한 디바이스의 에지에 도달한다.
도 9f에 도시된 바와 같이, 제1 실리콘 층의 마이크로 구조화 공정을 완료한 후, 임시 보호 층(917)을 도포하여 구조화된 제1 실리콘 층을 보호할 수 있다. 917의 재료는 용매에 용해시키고 열을 가하여 경화시킨 후 중합시킬 수 있는 유기 재료일 수 있다. 코팅 공정은 스프레이 코팅, 디스펜싱, 딥 코팅(dip coating), 저속 스핀 코팅 또는 이들 방법의 조합일 수 있다. 층(917)은 또한 기상으로부터 퇴적되는 폴리머 층일 수 있다. 코팅 층(917)은 제2 실리콘 층이 처리되고 있을 때 제1 실리콘 층이 영향을 받는 것을 방지하도록 제1 실리콘 층의 표면 보호를 제공한다. 코팅 층(917)은 깊고 좁은 마이크로 트렌치를 적어도 부분적으로 채우고, 제1 실리콘 층의 웨이퍼 표면을 적어도 부분적으로 평탄화한다. 보호 층(917)을 사용하여, 제1 실리콘 층에 사용된 대부분의 처리 장비 및 처리 조건을 제2 실리콘 층을 처리하는 것에 공유할 수 있다. 이 공정 흐름 예에서, 제2 실리콘 층은 접지 층으로만 만들어진다. 실리콘 리세스 형성 공정은 제2 실리콘 구조화 공정에 포함되지 않는다. 필요한 경우, 제1 실리콘 층 구조화에 대해 설명한 실리콘 리세스 형성 공정이 제2 실리콘 층 구조화에도 적용될 수 있다. 또한 도 9f에 도시된 바와 같이, 제2 실리콘 층의 처리는 포토레지스트 마스킹 층(918)을 도포하고 패터닝하는 것에서부터 시작된다. 918의 패턴은 제1 실리콘 층에 만들어진 정렬 피처에 정렬되며 정렬 정확도는 +/- 2μm 이상일 수 있다. 포토레지스트 층(918)의 패턴 개구(919)는 제2 실리콘 층에 하전 입자 빔 경로를 만들기 위한 원형 개구이다. 포토레지스트 층(918)의 패턴 개구(920)는 웨이퍼 상의 칩 경계를 정의하기 위한 둘러싸는 마이크로 트렌치의 개구 패턴이다. 패턴(921)은 포토레지스트 층(918)에 원형 마이크로 트렌치 개구(922)를 형성하기 위한 원형 마이크로 펜스 패턴이다.
도 9g에 도시된 바와 같이, 제2 층 실리콘 이방성 에칭도 깊은 반응성 이온 에칭(deep reactive ion etching) 공정에 의해 수행된다. 더 큰 원형 빔 경로 개구에 비해 마이크로 트렌치의 에칭 깊이 지연으로 인해, 큰 원형 개구에서 실리콘 에칭이 매립 산화물 표면에 도달하면 에칭이 중지되고, 마이크로 트렌치(920 및 922)의 하부 표면에 소량의 실리콘이 남아 있게 된다.
도 9h는 제2 실리콘 층에 마이크로 언더컷을 형성하는 방법 중 하나를 도시한다. 얇은 층의 표면 보호 층(923)은 도 9h에 도시된 노출된 표면에 플라즈마 퇴적 또는 기상 퇴적에 의해 퇴적된다. 얇은 표면 보호 층의 예는 PECVD 이산화규소 및 C4F8 플라즈마로부터 퇴적된 플루오로카본 막을 포함한다. 막 두께는 그 실리콘 에칭 선택비에 따라 0.1μm 내지 1μm 범위일 수 있다. 그런 다음, 얇은 보호 층(923)의 RIE 에칭을 수행하여 원형 캐비티(919)와 마이크로 트렌치(920 및 922)의 상부 표면과 하부 표면의 보호 층을 선택적으로 제거한다. 그 결과, 보호 층은 측벽 표면에만 남게 된다. 마이크로 트렌치 하부의 실리콘 표면은 도 9h에 도시된 바와 같이 노출된다. 이어서, 시간 제어 짧은 실리콘 에칭 단계가 수행되어 마이크로 트렌치의 하부에서 실리콘을 에칭 제거하고 추가로 마이크로 트렌치의 하부에서 실리콘에 마이크로 언더컷(924)을 생성한다. 실리콘 언더커팅 에칭은 에칭일 수 있다. 예를 들어, 마이크로 언더컷은 높이가 5μm이고, 깊이가 15μm일 수 있다. 에칭된 마이크로 언더컷(924)과 남은 측벽 보호 층(923)이 도 9i에 도시되어 있다.
제2 실리콘 층에 마이크로 언더컷을 형성한 후, 마이크로 트렌치, 마이크로 언더컷 및 원형 캐비티의 하부 표면에 매립 이산화규소 층(902)이 노출된다. 이산화규소 층을 에칭하기 위해 CHF3 가스와 작은 백분율의 산소를 혼합한 RIE 에칭이 수행된다. 대안적으로, 시간 제어 희석 HF 에칭 또는 증기 HF 에칭을 사용하여 노출된 이산화규소 층을 제거할 수도 있다. 다음으로, 측벽 보호 층(923) 및 제1 측면 보호 층(917)을 완전히 제거한다. 2개의 보호 층이 유기 재료인 경우 등방성 산소 플라즈마 에칭이 이들을 제거하는 데 사용될 수 있다. 보호 층(917)이 완전히 제거되면, 제1 실리콘 층의 칩 경계 마이크로 트렌치(916)와 제2 실리콘 층의 920이 연결된다. 그 결과, 도 9j에 도시된 바와 같이 칩(925)이 웨이퍼로부터 분리된다.
도 9k-9n은 칩 레벨 제작 공정을 도시한다. 도 9k는 웨이퍼 레벨 공정으로부터의 그 싱귤레이션 단계 이후의 단극 칩의 실리콘 구조를 보여준다. 하전 입자 빔 경로는 제1 실리콘 층의 원형 개구(910)와 제2 실리콘 층의 더 큰 원형 개구(919)에 의해 제공된다. 906은 하전 입자 빔의 광축을 도시한다. 제1 실리콘 층의 원형 개구(910)는 환형 전극을 만드는 데 사용되는 링 형상의 리세스된 실리콘 아일랜드 구조물(913)에 의해 형성된다. 제1 실리콘 층에서, 실리콘 아일랜드 구조물(913)은 그 사이에 마이크로 트렌치(915)를 갖는 접지 아일랜드 구조물(914)로 둘러싸여 있다. 마이크로 언더컷(912)은 아일랜드 구조물(913 및 914)을 둘러싸는 마이크로 트렌치(915)의 하부에 있다. 아일랜드 구조물(913 및 914)은 매립 이산화규소 층(902)을 통해 제2 실리콘 층에 의해 지지된다. 도 9k에 도시된 바와 같이, 접지 구조물(926)만이 제2 실리콘 층에 형성된다. 대안적으로, 전극 아일랜드 구조물은 제1 실리콘 층에 대해 기술된 제작 공정을 사용하여, 제2 실리콘 층에 또한 형성될 수 있다. 제1 실리콘 층과 제2 실리콘 층 둘 모두에 전극 및 접지 아일랜드 구조물을 둘 모두 만드는 경우, 두 실리콘 층의 마이크로 트렌치가 중첩되지 않을 수 있어, 둘 모두의 실리콘 층의 아일랜드 구조물이 상호 지지될 수 있다. 제2 실리콘 층의 접지 구조물은 광축(906)에 하전 입자 빔 경로를 제공하기 위한 원형 개구(919)를 포함한다. 원형 개구(919)에는 원형 마이크로 펜스(927)가 동심으로 형성된다. 즉, 원형 마이크로 펜스(927)는 원형 캐비티(919)의 둘레를 형성한다. 오버행 마이크로 펜스(927)를 형성하는 목적은 원형 마이크로 트렌치(922)와 그 아래에 마이크로 언더컷(924)을 형성하는 것이다. 오버행 마이크로 브리지는 오버행 마이크로 펜스를 나머지 접지 실리콘 구조에 연결한다. 마이크로 브리지는 도 9k에는 표시되지 않았지만 도 2c에는 표시되어 있다. 마이크로 펜스, 마이크로 브리지, 마이크로 트렌치, 및 마이크로 언더컷의 결합된 마이크로 구조물은 내장된 마이크로 섀도우 마스크를 형성하여 사전 구조화된 금속 퇴적 공정을 가능하게 한다.
도 9l은 칩 레벨에서 마이크로 언더컷과 오버행 마이크로 구조물을 형성하는 다른 방법을 보여준다. 매립 이산화규소 층(922)은 마이크로 언더컷(912 및 924)의 그 노출된 측벽 표면으로부터 제어된 양으로 에칭된다. 매립 이산화규소 언더커팅 에칭은 희석된 불화수소(HF) 용액을 사용하거나 증기 HF를 사용하여 수행될 수 있다. HF 에칭 후에, 마이크로 언더컷은 도 9l에 도시된 바와 같이 측방향으로 더 깊게 만들어진다. 다음 단계는 노출된 모든 실리콘 표면에 얇은 이산화규소 층을 성장시키기 위해 열 산화 공정을 수행하는 것이다. 실리콘 열 산화는 원래 실리콘 표면으로부터의 실리콘을 소비하고 소비된 실리콘을 새로 성장된 이산화규소 층에 통합한다. 예를 들어, 두 실리콘 층 사이에 2μm 높이의 마이크로 언더컷(갭)을 갖는 칩에서 1μm 두께의 이산화규소가 성장한다. 열 산화 공정 후, 산화물 두께의 약 46%는 원래 실리콘 표면 내부에 있고 54%는 원래 실리콘 표면 외부에 있다. 따라서 1μm 두께의 이산화규소 성장 후, 매립 이산화규소 에칭으로부터 형성된 원래 2μm 높이의 마이크로 언더컷(갭)은 0.92μm가 된다. 새로 성장한 1μm 두께의 이산화규소 층을 다른 시간 제어 HF 에칭으로 제거하면, 마이크로 언더컷(갭)의 높이가 2.92μm로 증가하고, 또한 측방향으로 최소한 1μm 더 깊어진다. 결과적으로, 열 산화 및 시간 제어 HF 에칭 공정의 사이클을 통해, 마이크로 언더컷이 측방향으로 더 깊어질 뿐만 아니라 수직 방향으로도 더 높게 만들어진다. 따라서, 매립 이산화규소 계면에 특정 크기와 형상을 갖는 마이크로 언더컷을 형성하기 위해 산화 및 산화물 에칭 공정의 단일 사이클 또는 다중 사이클이 수행될 수 있다. 도면의 단순화를 위해, 도 9l은 이 방법에 의한 마이크로 언더컷의 내부 부분의 형성을 보여주기 위해 단일 시간 제어 HF 에칭 단계 후 칩의 단면만을 도시한다. 또한 HF 이산화규소 에칭 및 열 산화 공정은 개시된 기술의 디바이스에 다른 이점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다.
도 9m에 도시된 바와 같이, 노출된 모든 실리콘 표면 상에 이산화규소(928)의 얇은 층을 성장시키기 위해 최종 열 산화 공정이 수행된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 열 산화는 800oC에서 1200oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 칩 레벨 열 산화 공정 후에, 모든 마이크로 언더컷의 내부 표면과 칩 에지의 측벽 표면을 포함한 모든 실리콘 표면은 이산화규소 층(928)에 의해 완전히 캡슐화된다.
도 9n은 그 칩 레벨의 사전 구조화된 전도성 층 퇴적 공정 이후의 단일 빔 단극 디바이스의 단면 뷰 개략도를 보여준다. 금속 퇴적 방법에는 스퍼터링 및 e-빔 증발과 같은 물리적 기상 퇴적(PVD)이 포함되지만 이에 제한되지는 않는다. 스퍼터링 퇴적 공정은 일반적으로 증발 압력보다 높은 퇴적 압력에서 수행된다. 예를 들어, 스퍼터링 압력은 0.2 파스칼 내지 2파스칼 범위일 수 있고, 증발 압력은 10 마이크로파스칼 내지 100 마이크로파스칼 범위일 수 있다. 금속 스퍼터링 공정에서, 이온의 초과 에너지는 퇴적 재료의 이온의 표면 이동성을 또한 증가시킨다. 그 결과, 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 반면, 금속 증발 퇴적 공정은 그 훨씬 낮은 진공 퇴적 압력으로 인해 가시선 퇴적을 제공한다.
칩 레벨 금속 퇴적 공정은 적어도 두 단계의 금속 스퍼터링 공정을 포함한다. 하나의 스퍼터링 공정은 제1 실리콘 층 측인 상부로부터 금속 층(929)을 퇴적하는 것이다. 다른 스퍼터링 공정은 제2 실리콘 층 측으로부터인 하부로부터 금속 층(930)을 퇴적하는 것이다. 증발 소스에 대한 가시선 방향을 향하도록 상부 또는 하부 표면을 배치함으로써 칩의 상부 또는 하부 표면에 더 두꺼운 금속 막을 퇴적하기 위해, 금속 증발 공정은 선택적으로 수행될 수 있다. 증발된 두꺼운 금속 막은 와이어 본딩이나 직접 금속 프로브 또는 핀 콘택과 같은 외부 전기 연결을 만드는 데 사용된다. 금속 콘택 패드, 및 전극 및 접지 라우팅은 도 9n에 도시되어 있지 않지만, 도 6a 및 도 6b에 예시 및 설명되어 있다. 퇴적된 금속 막(929 및 930)은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 9n에 도시된 바와 같이, 칩의 상부로부터 금속 퇴적 공정을 수행한 후, 전극 아일랜드(931) 및 접지 아일랜드(932)의 상부 표면 및 측벽 표면은 스퍼터링된 금속 층(929)에 의해 완전히 덮인다. 원형 빔 경로 개구(910 및 919)의 원통형 측벽 표면도 스퍼터링된 금속 층으로 덮여 있다. 마이크로 트렌치(915)에 의해 제공되는 내장형 섀도우 마스킹 효과로 인해, 마이크로 트렌치(915)의 측벽의 금속 두께는 마이크로 트렌치 하부를 향해 가면서 점진적으로 감소된다. 마이크로 트렌치(915)와 마이크로 언더컷(912)의 내장된 섀도우 마스킹 효과로 인해 금속 층(929)은 마이크로 언더컷(912)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(912)의 코팅되지 않은 유전체 표면은 스퍼터링된 금속 층(929)에 불연속성을 생성한다. 따라서, 전극 아일랜드(931)와 접지 아일랜드(932)의 금속 층(929)은 물리적으로 분리되며 전기적으로 연결되지 않는다. 칩 하부로부터 금속 스퍼터링 퇴적 후, 마이크로 펜스(927)의 표면을 포함하는 접지 구조물(933)의 하부 표면 및 측벽 표면은 스퍼터링된 금속 층(930)에 의해 완전히 덮인다. 원형 빔 경로 개구(910 및 919)의 원통형 측벽 표면도 스퍼터링된 금속 층(930)으로 덮여 있다. 910과 919의 완전히 금속화된 원통형 표면은 빔 경로를 따라 하전 입자가 트래핑되는 것을 방지한다. 마이크로 펜스(927), 마이크로 트렌치(922) 및 마이크로 언더컷(924)에 의해 제공되는 내장된 섀도우 마스킹 효과로 인해, 마이크로 트렌치(922) 측벽의 금속 두께는 마이크로 트렌치의 하부를 향해 가면서 점진적으로 감소되고, 금속 층(930)은 마이크로 언더컷(924)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(924)의 코팅되지 않은 유전체 표면은 상부 전극 아일랜드(931)의 스퍼터링된 금속 층과 하부 접지 금속 층(930) 사이에 불연속성을 생성한다. 반면, 칩 에지의 마이크로 언더컷(934)은 마이크로 트렌치에 의한 섀도잉 효과 없이 개방되므로, 접지 구조물(932 및 933) 상의 금속 층(929 및 930)은 칩 에지를 통해 물리적으로 그리고 전기적으로 연결될 수 있다. 하부 접지 층에 대한 상부 접지 아일랜드 전기 연결은 단일 측면 외부 접지 콘택을 허용하고 그 하부에서 추가 전극 접지 차폐를 제공한다. 금속 스퍼터링 및 증발 공정은 둘 모두 금속 퇴적 후 금속 패터닝 및 에칭을 수행할 필요 없이 사전 구조화되어 있다. 그 결과, 종횡비가 높은 마이크로 구조물의 금속 패터닝 및 에칭 공정과 관련된 파티클 오염이 방지된다.
마이크로 언더컷과 얕은 실리콘 리세스를 형성하는 다른 방법을 설명하기 위해, 도 10은 도 8의 흐름도에 대응하는 미세 가공 공정의 다른 예를 보여준다. 도 10a-10n은 주요 제작 공정 단계 이후의 부분 단면 뷰 개략도이다. 도 10의 제작 공정 흐름에서, 마이크로 언더컷은 실리콘 DRIE 공정의 노칭 효과를 이용하여 형성된다. 얕은 실리콘 리세스 에칭은 실리콘 구조물의 측벽들을 보호하는 패터닝된 드라이 막 포토레지스트 층을 사용하는 등방성 실리콘 에칭에 의해 수행된다. 단일 하전 입자 빔에 영향을 주는 단극 디바이스가 제작 공정 예를 설명하기 위해 사용된다. 예시되고 설명된 제작 방법은 다중 하전 입자 빔에 영향을 주기 위한 다중극 디바이스 및 배열된 디바이스를 만들기 위한 제작 공정에도 적용 가능하다.
도 10a는 시작 웨이퍼(1000)의 부분 단면 뷰 개략도를 도시한다. 웨이퍼는 제1 실리콘 층(1001), 제2 실리콘 층(1003), 및 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(1002)을 포함한다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 특정 층 두께를 갖는 상업적으로 이용 가능한 SOI(silicon-on-insulator) 웨이퍼가 사용되는 경우, 제1 실리콘 층은 종종 디바이스 층으로 지칭되고, 제2 실리콘 층은 종종 핸들 층으로 지칭된다. 전극 및 접지 구조물을 포함하는 마이크로 구조물은 실리콘 층 중 하나 또는 둘 다에 형성될 수 있다. 처리할 제1 실리콘 층의 선택은 구조 복잡성에 따라 달라진다. 제2 실리콘 층의 일부 처리 단계는 구조화된 제1 실리콘 층이 보호되고 캐리어 웨이퍼 상에 아래를 향하게 하여 캐리어 웨이퍼 상에 웨이퍼를 위치시킴으로써 수행될 필요가 있을 수 있다. 따라서, 더 많은 처리 단계와 더 엄격한 기하형상 및 공정 제어 요구 사항을 갖는 실리콘 층을 제1 실리콘 층으로 선택하는 것이 종종 더 편리하다. 그 결과, 캐리어 웨이퍼로 수행할 필요가 있는 처리 단계의 수가 줄어든다. 시작 웨이퍼를 형성하는 한 가지 방법은 실리콘 융합 본딩(fusion bonding)이라고 한다. 2개의 양면 연마 단결정 실리콘 웨이퍼는 반도체 IC 제작 및 MEMS(미소 전자 기계 시스템) 제작 공정에서 표준 및 일반적으로 사용되는 웨이퍼 사전 산화 세척 방법을 사용하여 본딩하기 전에 철저하게 세척된다. 열 산화 공정에서 2개의 웨이퍼 중 하나에 특정 두께의 이산화규소 층을 성장시킨 후, 제2 양면 연마 단결정 실리콘 웨이퍼를 제1 웨이퍼의 산화물 표면에 본딩시킨다. 웨이퍼 본딩은 실온에서 시작된 후 700oC 내지 1100oC 사이의 온도에서 어닐링된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다. 실리콘 층의 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 매립 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 정전 디바이스의 측면 크기는 1mm x 1mm 내지 50mm x 50mm 범위일 수 있다. 웨이퍼 형상과 크기에는 직경 100mm, 150mm, 및 200mm의 원형 웨이퍼가 포함되지만 이에 제한되지는 않는다.
도 10b는 그 제1 실리콘 층 상의 마스킹 층을 패터닝한 후의 웨이퍼의 부분 단면 뷰 개략도를 도시한다. 패터닝된 마스킹 층(1005)은 마이크로 언더컷 실리콘 에칭뿐만 아니라 트렌치 및 캐비티 실리콘 에칭에도 사용된다. 마스킹 재료의 예는 패터닝된 포토레지스트를 포함하지만 이에 제한되지는 않는다. 도 10b에 도시된 바와 같이, 하전 입자 빔 전송 경로의 중심선은 파선(1006)으로 표시된다. 하전 입자 빔 전송 경로(1006)를 위한 마스킹 층 개구는 제1 실리콘 층의 원형 홀 수직 측벽 실리콘 에칭을 위한 원형 개구이다. 원형 개구의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 위치(1007)는 전극 얕은 리세스 형성 위치이다. 마스크 개구(1008)는 실리콘 마이크로 트렌치를 만드는 데 사용되며 그 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다.
실리콘 DRIE 에칭 공정의 다른 특성은 그 노칭(notching) 또는 푸팅(footing) 효과이다. 도 10의 공정 흐름에서 마이크로 언더컷을 형성하는 방법은 이러한 노칭 효과를 활용한다. 실리콘 DRIE 공정은 매립 이산화규소 층을 갖는 좁은 실리콘 마이크로 트렌치를 에칭할 때, 마이크로 트렌치의 하부에 있는 매립 이산화규소 표면에 도달한 후에도 에칭이 계속되면, 실리콘 오버 에칭은 실리콘과 실리콘 이산화규소 계면을 따라 측방향으로 향한다. 그 결과, 계면에 측방향 노치 또는 푸팅이 형성된다. 실리콘 DRIE 에칭의 특성으로, 계면에 생성된 노칭이나 푸팅은 종종 바람직하지 않으며 이를 줄이거나 제거하기 위한 방법이 개발된다. 여기에서는 노칭 효과는 마이크로 언더컷을 생성하는 데 의도적으로 사용된다. 이러한 마이크로 언더컷 형성의 효과를 강화하기 위해, 실리콘 DRIE 공정에서 연속적인 고 라디오 주파수(13.56MHz)의 바이어스 전원을 사용할 수 있다. 이 방법으로 형성된 마이크로 언더컷의 크기는 개구 폭과 마이크로 트렌치의 종횡비에 따라 달라진다. 도 10c는 실리콘 마이크로 트렌치 및 마이크로 언더컷 DRIE 에칭 후의 단면 뷰 개략도를 보여준다. 주어진 오버 에칭 시간 동안 작은 개구에 생성된 마이크로 언더컷의 크기는 큰 개구의 크기보다 크다. 마이크로 트렌치 개구(1009)의 폭은 3μm 내지 30μm 범위일 수 있고, 원형 빔 경로 개구(1010)의 직경은 50μm 내지 250μm 또는 이상의 범위일 수 있으므로, 오버 에칭은 더 큰 원형 개구들의 하부에 언더컷이 없거나 최소이면서 트렌치 하부에 충분히 큰 마이크로 언더컷(1012)을 형성하도록 시간 제어될 수 있다. 예를 들어, 마이크로 언더컷은 측방향으로 높이 5μm이고 깊이 15μm일 수 있다. 상대적으로 큰 캐비티 개구 또는 넓은 트렌치 개구의 하부에 마이크로 언더컷이 필요한 경우, 제2 실리콘 층 구조화 공정에서 설명한 대로 마이크로 펜스를 사용하여 마이크로 언더컷을 생성할 수 있다. 마이크로 언더컷을 형성하는 이 방법은 오버행 마이크로 브리지 및 기타 부분적으로 오버행 마이크로 구조물을 형성하는 데에도 사용될 수 있다. 마이크로 언더컷이 좁고 긴 실리콘 구조물을 측면으로부터 에칭될 때, 언더컷 에칭의 에칭 전면은 가장 좁은 부분에서 먼저 만나 실리콘 구조물의 오버행 부분을 생성할 수 있다. 오버행 부분의 길이는 제어된 에칭 시간 및 구조 설계에 의해 결정될 수 있다. 실리콘 구조의 더 넓은 부분은 도 7에 도시된 것처럼 오버행 부분을 지지한다.
마이크로 트렌치의 하부에 그리고 오버행 마이크로 구조물에 마이크로 언더컷을 형성한 후, 마스킹 층(1005)을 제거하여 실리콘 표면을 노출시킨다. 다음으로, 접지된 실리콘 아일랜드들 상에 얕은 리세스들을 형성하기 위한 패터닝 및 실리콘 에칭 방법이 제공된다. 도 10d에 도시된 바와 같이, 표면 보호 층(1011)은 플라즈마 퇴적 또는 기상 퇴적에 의해 노출된 표면에 퇴적된다. 층(1011)의 목적은 노출된 실리콘 측벽 표면을 보호하여 등방성 실리콘 에칭이 얕은 리세스 실리콘 에칭에 사용될 수 있도록 하는 것이다. 얇은 표면 보호 층의 예에는 PECVD 이산화규소 및 기상 퇴적된 폴리머가 포함된다. 층(1011)의 두께는 1μm 내지 10μm 범위일 수 있다. 보호 층(1011)의 응력은 낮을 수 있으므로 실리콘 에칭 동안 실리콘 아일랜드의 에지에 그대로 유지된다.
다음으로, 도 10e에 도시된 바와 같이, 적층된 드라이 막 포토레지스트 층(1004)을 사용한 포토리소그래피를 사용하여 상부 표면 영역을 패터닝한다. 드라이 막 포토레지스트 층(1004)은 핫롤 라미네이터를 사용하여 대기압에서 적층되거나 가열된 다이어프램 라미네이터를 사용하여 진공에서 적층된다. 적층된 드라이 막 포토레지스트는 그 후 정렬된 포토마스크를 사용하여 UV에 노출시킨다. 대안적으로, 스프레이 코팅된 포토레지스트가 드라이 막 포토레지스트 대신 사용될 수 있다. 드라이 막 현상 후, 패터닝된 드라이 막을 에칭 마스킹 층으로 사용하여 보호 층(1011)을 선택적으로 에칭하기 위해 방향성 RIE 에칭 공정이 수행된다. RIE 공정은 아일랜드(1013)의 상부 표면과 트렌치 및 캐비티 하부 표면의 보호 층(1011)만을 에칭 제거한다. RIE 에칭 후에, 실리콘 아일랜드(1013)의 실리콘 상부 표면은 노출되고 마이크로 트렌치 및 마이크로 캐비티의 측벽 표면은 여전히 보호 층(1011)에 의해 보호된다. 다음으로, 도 10f에 도시된 바와 같이, 얕은 리세스 실리콘 에칭을 위해 등방성 실리콘 에칭이 사용된다. 그 결과, 위치 1013에 실리콘 아일랜드의 얕은 리세스가 형성된다. 리세스 실리콘 에칭 동안, 보호 층(1011)의 돌출부(1101a)는 에칭되는 실리콘 아일랜드의 에지를 보호하는 데 사용된다. 돌출부(1011a)는 견고해야 하며 실리콘 에칭 공정을 견뎌야 한다.
얕은 리세스 실리콘 에칭 후에, 드라이 막 층(1004) 및 표면 보호 층(1011)은 제거된다. 이로써 제1 실리콘 층의 실리콘 구조화가 완료된다. 도 10g에 도시된 바와 같이, 리세스된 실리콘 아일랜드(1013)는 전극 아일랜드이고, 실리콘 아일랜드(1014)는 접지 아일랜드이다. 마이크로 언더컷(1012)을 갖는 마이크로 트렌치(1015)는 전극 아일랜드와 접지 아일랜드를 둘러싸고 분리한다. 마이크로 트렌치(1016)는 디바이스의 경계를 정의하고, 제2 실리콘 층에 만들어지는 상응하는 마이크로 트렌치와 칩 싱귤레이션에 사용된다. 원형 개구(1010)는 제1 실리콘 층에 하전 입자 빔 경로를 형성한다. 이전 섹션에서 설명한 것처럼 전극과 접지 아일랜드는 세장형 형상이다. 각 전극 아일랜드의 하나의 단부는 환형 형상 전극 아일랜드(1013) 또는 원호형 전극 아일랜드이며, 하전 입자 빔 경로 개구(1010)를 형성한다. 세장형 전극 및 접지 아일랜드(1013 및 1014)는 또한 라우팅 라인의 역할을 하며 외부 전기적 콘택을 만들기 위해 디바이스의 에지에 도달한다.
도 10h에 도시된 바와 같이, 제1 실리콘 층 마이크로 구조화 공정이 완료된 후, 임시 보호 층(1017)을 도포하여 구조화된 제1 실리콘 층을 보호할 수 있다. 1017의 재료는 용매에 용해시키고 열을 가하여 경화시킨 후 중합시킬 수 있는 유기 재료일 수 있다. 코팅 공정은 스프레이 코팅, 디스펜싱, 딥 코팅, 저속 스핀 코팅 또는 이들 방법의 조합일 수 있다. 층(1017)은 또한 기상으로 퇴적되는 폴리머 층일 수 있다. 코팅 층(1017)은 제2 실리콘 층이 처리되고 있을 때 제1 실리콘 층이 영향을 받는 것을 방지하도록 제1 실리콘 층의 표면 보호를 제공한다. 코팅 층(1017)은 깊고 좁은 마이크로 트렌치를 적어도 부분적으로 채우고, 제1 실리콘 층의 웨이퍼 표면을 적어도 부분적으로 평탄화한다. 보호 층(1017)을 사용하여, 제1 실리콘 층에 사용된 대부분의 처리 장비 및 처리 조건을 제2 실리콘 층을 처리하는 것에 공유할 수 있다. 이 공정 흐름 예에서, 제2 실리콘 층은 접지 층으로만 만들어진다. 실리콘 리세스 형성 공정은 제2 실리콘 구조화 공정에 포함되지 않는다. 그러나, 필요한 경우, 제1 실리콘 층 구조화에 대해 설명한 실리콘 리세스 형성 공정이 제2 실리콘 층 구조화에도 적용될 수 있다. 또한 도 10h에 도시된 바와 같이, 제2 실리콘 층의 처리는 포토레지스트 마스킹 층(1018)을 도포하고 패터닝하는 것에서부터 시작된다. 1018의 패턴은 제1 실리콘 층에 만들어진 정렬 피처에 정렬되며 정렬 정확도는 +/- 2μm 이상일 수 있다. 포토레지스트 층(1018)의 패턴 개구(1019)는 제2 실리콘 층에 하전 입자 빔 경로를 만들기 위한 원형 개구이다. 포토레지스트 층(1018)의 패턴 개구(1020)는 웨이퍼 상의 칩 경계를 정의하기 위한 둘러싸는 마이크로 트렌치의 개구 패턴이다. 패턴(1021)은 포토레지스트 층(1018)에 원형 마이크로 트렌치 개구(1022)를 형성하기 위한 원형 마이크로 펜스 패턴이다.
도 10i에 도시된 바와 같이, 제2 층 실리콘 이방성 에칭도 마스킹 층(1018)을 사용하여 깊은 반응성 이온 에칭(DRIE)에 의해 수행된다. 실리콘 DRIE 에칭이 마이크로 트렌치(1020 및 1022)의 하부 표면에 있는 매립 이산화규소 층에 도달한 후, 마이크로 언더컷(1024)을 생성하기 위해 오버 에칭이 수행되고 시간 제어된다. 제1 실리콘 층과 마찬가지로, 제2 실리콘 층의 마이크로 언더컷은 좁은 트렌치 개구에서 매립 이산화규소 표면에 도달할 때 실리콘 DRIE 에칭의 노칭 효과를 이용하여 생성된다. 큰 원형 개구(1019)의 하부에 마이크로 언더컷(1024)을 생성하기 위해 개구(1019) 주변에 마이크로 펜스(1021)를 형성한다. 그 결과, 의도적으로 마이크로 트렌치(1022)가 형성되고, 오버 에칭에 의해 마이크로 트렌치(1022) 및 마이크로 펜스(1021) 하부에 마이크로 언더컷(1024)이 생성된다. 마이크로 펜스(1021)는 마이크로 언더컷 형성 후에 오버행되어 있지만 도 10i에 도시되지 않은 오버행 마이크로 브리지로 나머지 제2 실리콘 층에 연결된다.
제2 실리콘 층에 마이크로 언더컷을 형성한 후, 매립 이산화규소 층(1002)은 마이크로 트렌치 및 원형 캐비티의 하부 표면에 노출된다. 이산화규소 층을 에칭 제거하기 위해 CHF3 가스와 작은 백분율의 산소로 RIE 에칭을 수행한다. 대안적으로, 시간 제어 희석 HF 에칭, 또는 증기 HF 에칭을 사용하여 노출된 이산화규소 층을 제거할 수 있다. 다음으로, 제1 실리콘 층 보호 층(1017) 및 나머지 마스킹 층(1018)이 완전히 제거된다. 등방성 산소 플라즈마 에칭을 사용하여 유기 보호 층을 제거할 수 있다. 보호 층(1017)이 완전히 제거되면, 제1 실리콘 층의 칩 경계 마이크로 트렌치(1016)와 제2 실리콘 층의 1020이 연결된다. 그 결과, 도 10j에 도시된 바와 같이 칩(1025)이 웨이퍼로부터 분리된다.
도 10k-10n은 칩 레벨 제작 공정을 도시한다. 도 10k는 웨이퍼 레벨 공정으로부터의 그 싱귤레이션 이후의 단극 칩의 실리콘 구조를 보여준다. 하전 입자 빔 경로는 제1 실리콘 층의 원형 개구(1010)와 제2 실리콘 층의 더 큰 원형 개구(1019)에 의해 제공된다. 1006은 하전 입자 빔의 광축을 도시한다. 제1 실리콘 층의 원형 개구(1010)는 환형 전극을 만드는 데 사용되는 링 형상의 리세스된 실리콘 아일랜드 구조물(1013)에 의해 형성된다. 제1 실리콘 층에서, 실리콘 아일랜드 구조물(1013)은 그 사이에 마이크로 트렌치(1015)를 갖는 접지 아일랜드 구조물(1014)로 둘러싸여 있다. 마이크로 언더컷(1012)은 아일랜드 구조물(1013 및 1014)을 둘러싸는 마이크로 트렌치(1015)의 하부에 있다. 아일랜드 구조물(1013 및 1014)은 매립 이산화규소 층(1002)을 통해 제2 실리콘 층에 의해 지지된다. 도 10k에 도시된 바와 같이, 접지 구조물(1026)만이 제2 실리콘 층에 형성된다. 대안적으로, 전극 아일랜드 구조물은, 제1 실리콘 층에 대해 기술된 공정을 사용하여, 제2 실리콘 층에 또한 형성될 수 있다. 제1 실리콘 층과 제2 실리콘 층 둘 모두에 전극 및 접지 아일랜드 구조물을 둘 모두 형성하는 경우, 두 실리콘 층의 마이크로 트렌치가 중첩되지 않아 둘 모두의 실리콘 층의 아일랜드 구조물이 상호 지지될 수 있다. 제2 실리콘 층의 접지 구조물은 광축(1006)에 하전 입자 빔 경로를 제공하기 위한 원형 개구(1019)를 포함한다. 원형 개구(1019)에는 원형 마이크로 펜스(1027)가 동심으로 형성된다. 즉, 원형 마이크로 펜스(1027)는 원형 캐비티(1019)의 둘레를 형성한다. 오버행 마이크로 펜스(1027)를 형성하는 목적은 원형 마이크로 트렌치(1022)와 마이크로 언더컷(1024)을 형성하는 것이다. 오버행 마이크로 브리지는 오버행 마이크로 펜스를 나머지 접지 실리콘 구조에 연결한다. 마이크로 브리지는 도 10k에는 표시되지 않았지만 도 2c에는 표시되어 있다. 마이크로 펜스, 마이크로 브리지, 마이크로 트렌치, 및 마이크로 언더컷의 결합된 마이크로 구조물은 내장된 마이크로 섀도우 마스크를 형성하여 사전 구조화된 금속 퇴적 공정을 가능하게 한다.
도 10l에 도시된 바와 같이, 마이크로 언더컷의 크기를 증가시켜야 하는 경우, 매립 이산화규소 층은 먼저 마이크로 언더컷(1012 및 1024)의 그 노출된 측벽 표면으로부터 제어된 양으로 에칭된다. 매립 이산화규소 언더커팅 에칭은 희석된 불화수소(HF) 용액을 사용하거나 증기 HF를 사용하여 수행될 수 있다. HF 에칭 후에, 마이크로 언더컷은 도 10l에 도시된 바와 같이 측방향으로 더 깊게 만들어진다. 다음 단계는 노출된 모든 실리콘 표면에 얇은 이산화규소 층을 성장시키기 위해 열 산화 공정을 수행하는 것이다. 성장된 이산화규소 층은 그 후 제1 단계와 동일한 방법으로 에칭 제거된다. 실리콘 열 산화는 원래 실리콘 표면으로부터의 실리콘을 소비하고 소비된 실리콘을 새로 성장된 이산화규소 층에 통합한다. 열 산화 및 산화물 에칭 공정 후, 마이크로 언더컷은 측방향으로 더 깊게 만들어질 뿐만 아니라 수직 방향으로도 더 높게 만들어진다. 따라서, 매립 이산화규소 계면에 특정 크기와 형상을 갖는 마이크로 언더컷을 형성하기 위해 산화 및 산화물 에칭 공정의 단일 사이클 또는 다중 사이클이 수행될 수 있다. 도면의 단순화를 위해, 도 10l은 이 방법에 의한 마이크로 언더컷의 내부 부분의 형성을 보여주기 위해 단일 시간 제어 HF 에칭 단계 후 칩의 단면만을 도시한다. 또한, HF 이산화규소 에칭 및 열 산화 공정은 이러한 기술의 디바이스에 다른 이점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다.
도 10m에 도시된 바와 같이, 노출된 모든 실리콘 표면 상에 얇은 이산화규소 층(1028)을 성장시키기 위해 최종 실리콘 열 산화 공정이 수행된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.1μm 내지 2μm 범위일 수 있다. 실리콘 열 산화는 800oC에서 1200oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 칩 레벨 실리콘 열 산화 공정 후에, 모든 마이크로 언더컷의 내부 표면과 칩 에지의 측벽 표면을 포함한 모든 실리콘 표면은 이산화규소 층(1028)에 의해 완전히 캡슐화된다.
도 10n은 그 칩 레벨의 사전 구조화된 전도성 층 퇴적 공정 후의 단일 빔 단극 디바이스의 단면 뷰 개략도를 도시한다. 금속 퇴적 방법에는 스퍼터링 및 e-빔 증발과 같은 물리적 기상 퇴적(PVD)이 포함되지만 이에 제한되지는 않는다. 스퍼터링 퇴적 공정은 일반적으로 증발 압력보다 높은 퇴적 압력에서 수행된다. 예를 들어, 스퍼터링 압력은 0.2 파스칼 내지 2파스칼 범위일 수 있고, 증발 압력은 10 마이크로파스칼 내지 100 마이크로파스칼 범위일 수 있다. 금속 스퍼터링 공정에서, 이온의 초과 에너지는 퇴적 재료의 이온의 표면 이동성을 또한 증가시킨다. 그 결과 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 반면, 금속 증발 퇴적 공정은 그 훨씬 낮은 진공 퇴적 압력으로 인해 가시선 퇴적을 제공한다.
칩 레벨 금속 퇴적 공정은 적어도 두 단계의 금속 스퍼터링 공정을 포함한다. 하나의 스퍼터링 공정은 제1 실리콘 층 측인 상부로부터 금속 층(1029)을 퇴적하는 것이다. 다른 스퍼터링 공정은 제2 실리콘 층 측으로부터인 하부로부터 금속 층(1030)을 퇴적하는 것이다. 증발 소스에 대한 가시선 방향을 향하도록 상부 또는 하부 표면을 배치함으로써 칩의 상부 또는 하부 표면에 더 두꺼운 금속 막을 퇴적하기 위해, 금속 증발 공정은 선택적으로 수행될 수 있다. 증발된 두꺼운 금속 막은 와이어 본딩이나 직접 금속 프로브 또는 핀 콘택과 같은 외부 전기 연결을 만드는 데 사용된다. 금속 콘택 패드, 전극 및 접지 라우팅은 도 10n에 도시되어 있지 않지만, 도 6a 및 도 6b에 예시 및 설명되어 있다. 퇴적된 금속 막(1029 및 1030)은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 10n에 도시된 바와 같이, 칩의 상부로부터 금속 퇴적 공정을 수행한 후, 전극 아일랜드(1031) 및 접지 아일랜드(1032)의 상부 표면 및 측벽 표면은 스퍼터링된 금속 층(1029)에 의해 완전히 덮인다. 원형 빔 경로 개구(1010 및 1019)의 원통형 측벽 표면도 스퍼터링된 금속 층으로 덮여 있다. 마이크로 트렌치(1015)에 의해 제공되는 내장형 섀도우 마스킹 효과로 인해, 마이크로 트렌치(1015) 측벽의 금속 두께는 마이크로 트렌치 하부를 향해 가면서 점진적으로 감소된다. 마이크로 트렌치(1015)와 마이크로 언더컷(1012)의 내장된 섀도우 마스킹 효과로 인해 금속 층(1029)은 마이크로 언더컷(1012)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1012)의 코팅되지 않은 유전체 표면은 스퍼터링된 금속 층(1029)에 불연속성을 생성한다. 따라서 전극 아일랜드(1031)와 접지 아일랜드(1032)의 금속 층(1029)은 물리적으로 분리되며 전기적으로 연결되지 않는다. 칩 하부로부터 금속 스퍼터링 퇴적 후, 마이크로 펜스(1027)의 표면을 포함하는 접지 구조물(1033)의 하부 표면 및 측벽 표면은 스퍼터링된 금속 층(1030)에 의해 완전히 덮인다. 또한 원형 빔 경로 개구(1019 및 1010)의 원통형 측벽 표면은 스퍼터링된 금속 층(1030)에 의해 덮인다. 1010과 1019의 완전히 금속화된 원통형 표면은 빔 경로를 따라 하전 입자가 트래핑되는 것을 방지한다. 마이크로 펜스(1027), 마이크로 트렌치(1022) 및 마이크로 언더컷(1024)에 의해 제공되는 내장된 섀도우 마스킹 효과로 인해 마이크로 트렌치(1022) 측벽 상의 금속 두께는 마이크로 트렌치의 하부를 향해 가면서 점진적으로 감소되고, 금속 층(1030)은 마이크로 언더컷(1024)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1024)의 코팅되지 않은 유전체 표면은 상부 전극 아일랜드(1031)의 스퍼터링된 금속 층과 하부 접지 금속 층(1030) 사이에 불연속성을 생성한다. 반면, 칩 에지의 마이크로 언더컷(1034)은 마이크로 트렌치로부터의 섀도잉 효과 없이 개방되므로, 접지 구조물(1032 및 1033) 상의 금속 층(1029 및 1030)은 칩 에지를 통해 물리적으로 그리고 전기적으로 연결될 수 있다. 하부 접지 층에 대한 상부 접지 아일랜드 전기 연결은 단일 측면 외부 접지 콘택을 허용하고 그 하부에서 추가 전극 접지 차폐를 제공한다. 금속 스퍼터링 및 증발 공정은 둘 모두 금속 퇴적 후 금속 패터닝 및 에칭을 수행할 필요 없이 사전 구조화되어 있다. 그 결과, 종횡비가 높은 마이크로 구조물의 금속 패터닝 및 에칭 공정과 관련된 파티클 오염이 방지된다.
마이크로 언더컷과 얕은 실리콘 리세스를 형성하는 다른 방법을 설명하기 위해, 도 11은 도 8의 흐름도에 대응하는 미세 가공 공정의 다른 예를 보여준다. 도 11a-11n은 주요 제작 공정 단계 이후의 부분 단면 뷰 개략도이다. 도 11의 제작 공정 흐름에서, 제1 층 실리콘 아일랜드에 대한 마이크로 언더컷은 제2 실리콘 층에서 등방성으로 에칭된다. 그 반대로, 제2 층 실리콘 아일랜드에 대한 마이크로 언더컷은 제1 실리콘 층에서 등방성으로 에칭된다. 또한, 얕은 실리콘 리세스 에칭은 마이크로 언더컷의 동일한 등방성 실리콘 에칭 단계에서 동시에 수행된다. 제작 공정의 예를 설명하기 위해 단일 하전 입자 빔에 영향을 미치는 단극 디바이스가 사용된다. 예시되고 설명된 제작 방법은 다중 하전 입자 빔에 영향을 주기 위한 다중극 디바이스 및 배열된 디바이스를 만들기 위한 제작 공정에도 적용 가능하다.
도 11a는 시작 웨이퍼(1100)의 부분 단면 뷰 개략도를 도시한다. 웨이퍼는 제1 실리콘 층(1101), 제2 실리콘 층(1103), 및 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(1102)을 포함한다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 특정 층 두께를 갖는 상업적으로 이용 가능한 SOI(silicon-on-insulator) 웨이퍼가 사용되는 경우, 제1 실리콘 층은 종종 디바이스 층으로 지칭되고, 제2 실리콘 층은 종종 핸들 층으로 지칭된다. 전극 및 접지 구조물을 포함하는 마이크로 구조물은 실리콘 층 중 하나 또는 둘 다에 형성될 수 있다. 처리할 제1 실리콘 층의 선택은 구조 복잡성에 따라 달라진다. 제2 실리콘 층의 일부 처리 단계는 구조화된 제1 실리콘 층이 보호되고 캐리어 웨이퍼 상에 아래를 향하게 하여 캐리어 웨이퍼 상에 웨이퍼를 위치시킴으로써 수행될 필요가 있을 수 있다. 따라서, 더 많은 처리 단계와 더 엄격한 기하형상 및 공정 제어 요구 사항을 갖는 실리콘 층을 제1 실리콘 층으로 선택하는 것이 종종 더 편리하다. 그 결과, 캐리어 웨이퍼로 수행할 필요가 있는 처리 단계의 수가 줄어든다. 시작 웨이퍼를 형성하는 한 가지 방법은 실리콘 융합 본딩(fusion bonding)이라고 한다. 2개의 양면 연마 단결정 실리콘 웨이퍼는 반도체 IC 제작 및 MEMS(미소 전자 기계 시스템) 제작 공정에서 표준 및 일반적으로 사용되는 웨이퍼 사전 산화 세척 방법을 사용하여 본딩하기 전에 철저하게 세척된다. 열 산화 공정에서 2개의 웨이퍼 중 하나에 특정 두께의 이산화규소 층을 성장시킨 후, 제2 양면 연마 단결정 실리콘 웨이퍼를 제1 웨이퍼의 산화물 표면에 본딩시킨다. 웨이퍼 본딩은 실온에서 시작된 후 700oC 내지 1100oC 사이의 온도에서 어닐링된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다.
도 11b는 그 제1 실리콘 층 상의 마스킹 층을 패터닝한 후의 웨이퍼의 부분 단면 뷰 개략도를 도시한다. 패터닝된 마스킹 층(1105)은 마이크로 언더컷 실리콘 에칭뿐만 아니라 트렌치 및 캐비티 실리콘 에칭에도 사용된다. 마스킹 재료의 예는 패터닝된 포토레지스트를 포함하지만 이에 제한되지는 않는다. 도 11b에 도시된 바와 같이, 하전 입자 빔 전송 경로의 중심선은 파선(1106)으로 표시된다. 하전 입자 빔 전송 경로(1106)를 위한 마스킹 층 개구는 원형 개구이다. 원형 개구의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 위치(1107)는 전극 얕은 리세스 형성 위치이다. 마스크 개구(1108)는 실리콘 마이크로 트렌치를 만드는 데 사용되며 그 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다.
도 11c에 도시된 바와 같이, 마이크로 트렌치(1109) 및 원형 캐비티(1110)를 형성하기 위해 패터닝된 마스킹 층(1105)을 이용하여 실리콘 DRIE 에칭이 먼저 수행된다. 실리콘 DRIE 에칭은 모든 개구 하부 상에서 매립 이산화규소 표면에 도달하면 중지된다. 그런 다음 작은 부분의 산소를 갖는 CHF3 가스를 사용한 반응성 이온 에칭(RIE)을 사용하여 에칭된 실리콘 개구의 하부 표면에서 이산화규소 층을 선택적으로 에칭할 수 있다. 대안적으로, 이산화규소 층은 시간 제어 HF 용액 에칭 또는 HF 증기 에칭에 의해 에칭될 수 있다.
도 11d에 도시된 바와 같이, 이산화규소 에칭 후, 마스킹 층(1105)이 제거되어 실리콘 표면이 노출된다. 제1 실리콘 층에 마이크로 언더컷과 얕은 실리콘 리세스를 형성하기 위해, 표면 보호 층(1111)이 플라즈마 퇴적 또는 기상 퇴적에 의해 퇴적되어 노출된 표면을 덮는다. 층(1111)의 목적은 노출된 실리콘 측벽 표면을 보호하여 등방성 실리콘 에칭이 마이크로 언더컷 및 얕은 리세스 실리콘 에칭에 사용될 수 있도록 하는 것이다. 얇은 표면 보호 층의 예에는 PECVD 이산화규소 및 기상 퇴적된 폴리머가 포함된다. 층(1111)의 두께는 1μm 내지 10μm 범위일 수 있다. 보호 층(1111)의 응력은 낮을 수 있으므로 실리콘 에칭 동안 실리콘 아일랜드의 에지에 그대로일 수 있다.
다음으로, 도 11e에 도시된 바와 같이, 적층된 드라이 막 포토레지스트 층(1104)을 사용한 포토리소그래피를 사용하여 제1 실리콘 층의 상부 표면 영역을 패턴한다. 드라이 막 포토레지스트 층(1104)은 핫롤 라미네이터를 사용하여 대기압에서 적층되거나 가열된 다이어프램 라미네이터를 사용하여 진공에서 적층된다. 적층된 드라이 막 포토레지스트는 그 후 정렬된 포토마스크를 사용하여 UV에 노출시킨다. 대안적으로, 스프레이 코팅된 포토레지스트가 드라이 막 포토레지스트 대신 사용될 수 있다. 드라이 막 현상 후, 패터닝된 드라이 막을 에칭 마스킹 층으로 사용하여 보호 층(1111)을 선택적으로 에칭하기 위해 방향성 RIE 에칭 공정이 수행된다. RIE 공정은 아일랜드(1113)의 상부 표면과 트렌치(1109) 및 캐비티(1110)의 하부 표면 상의 보호 층(1111)만을 에칭 제거한다. RIE 에칭 후에, 실리콘 아일랜드(1113)의 상부 및 트렌치(1109) 및 캐비티(1110)의 하부의 실리콘 표면이 노출된다. 보호 층(1111)은 실리콘 개구의 측벽 표면 및 드라이 막으로 보호된 실리콘 아일랜드(1114)의 상부 표면 상에 남겨진다.
다음으로, 도 11f에 도시된 바와 같이, 동일한 에칭 공정 단계에서 마이크로 언더컷 실리콘 에칭과 얕은 리세스 실리콘 에칭을 위해 등방성 실리콘 에칭이 사용된다. 제1 실리콘 층의 실리콘 아일랜드의 마이크로 언더컷(1112)은 캐비티(1110)와 1109의 하부 표면에서 제2 실리콘 층을 에칭함으로써 형성된다. 에칭된 마이크로 언더컷은 측방향으로 높이 5μm이고 깊이 15μm일 수 있다. 마이크로 언더컷을 형성하는 이 방법은 오버행 마이크로 브리지 및 기타 부분적으로 오버행 마이크로 구조물을 형성하는 데에도 사용될 수 있다. 마이크로 언더컷이 좁고 긴 실리콘 구조물을 측면으로부터 에칭될 때, 언더컷 에칭의 에칭 전면은 가장 좁은 부분에서 먼저 만나 실리콘 구조물의 오버행 부분을 생성할 수 있다. 오버행 부분의 길이는 제어된 에칭 시간 및 구조 설계에 의해 결정될 수 있다. 실리콘 구조의 더 넓은 부분은 도 7에 도시된 것처럼 오버행 부분을 지지한다. 동일한 마이크로 언더컷 실리콘 에칭 공정에서 얕은 실리콘 리세스도 위치(1113)에 형성된다. 리세스 실리콘 에칭 동안, 보호 층(1111)의 돌출부(1111a)는 에칭되는 실리콘 아일랜드의 에지를 보호하기 위해 사용된다.
나머지 드라이 막 마스킹 층(1104) 및 측벽 보호 층(1111)을 제거한 후, 제1 실리콘 층 마이크로 구조화 공정이 완료된다. 도 11g에 도시된 바와 같이, 임시 보호 층(1117)을 도포하여, 구조화된 제1 실리콘 층을 보호할 수 있다. 제1 실리콘 층에 형성된 마이크로 구조물은 전극 아일랜드를 위한 리세스된 실리콘 아일랜드(1113)와 접지 아일랜드를 위한 실리콘 아일랜드(1114)를 포함한다. 마이크로 언더컷들(1112)을 갖는 마이크로 트렌치들(1115)은 전극 아일랜드들 및 접지 아일랜드들을 둘러싸서 분리한다. 마이크로 트렌치(1116)는 디바이스의 경계를 정의하며, 제2 실리콘 층에 만들어지는 해당 마이크로 트렌치와의 칩 싱귤레이션에 사용된다. 원형 개구(1110)는 제1 실리콘 층에 하전 입자 빔 경로를 형성한다. 이전 섹션에서 설명한 것처럼 전극과 접지 아일랜드는 세장형 형상이다. 각 전극 아일랜드의 하나의 단부는 환형 형상 전극 아일랜드(1113) 또는 원호형 전극 아일랜드이며, 하전 입자 빔 경로 개구(1110)를 형성한다. 또한 세장형 전극 및 접지 아일랜드(1113 및 1114)는 라우팅 라인의 역할을 하며 외부 전기적 콘택을 만들기 위해 디바이스의 에지에 도달한다. 코팅된 보호 층(1117)의 재료는 용매에 용해되어 열을 가하여 고체화되는 유기 재료일 수 있다. 코팅 공정은 스프레이 코팅, 디스펜싱, 딥 코팅, 저속 스핀 코팅 또는 이들 방법의 조합일 수 있다. 층(1117)은 또한 기상으로 퇴적되는 폴리머 층일 수 있다. 코팅 층(1117)은 제2 실리콘 층이 처리될 때 제1 실리콘 층이 영향을 받는 것을 방지하도록 제1 실리콘 층의 표면 보호를 제공한다. 코팅 층(1117)은 깊고 좁은 마이크로 트렌치를 적어도 부분적으로 채우고, 제1 실리콘 층의 웨이퍼 표면을 적어도 부분적으로 평탄화한다. 보호 층(1117)을 사용하여, 제1 실리콘 층에 사용된 대부분의 공정 장비 및 공정 조건을 제2 실리콘 층을 처리하는 것에 공유할 수 있다. 이 공정 흐름 예에서, 제2 실리콘 층은 접지 층으로만 만들어진다. 실리콘 리세스 형성 공정은 제2 실리콘 구조화 공정에 포함되지 않는다. 그러나, 필요한 경우, 제1 실리콘 층 구조화에 대해 설명한 실리콘 리세스 형성 공정이 제2 실리콘 층 구조화에도 적용될 수 있다.
또한 도 11g에 도시된 바와 같이, 제2 실리콘 층의 처리는 포토레지스트 마스킹 층(1118)을 도포하고 패터닝하는 것에서부터 시작된다. 1118의 패턴은 제1 실리콘 층에 만들어진 정렬 피처에 정렬되며 정렬 정확도는 +/- 2μm 이상일 수 있다. 포토레지스트 층(1118)의 패턴 개구(1119)는 제2 실리콘 층에 하전 입자 빔 경로를 만들기 위한 원형 개구이다. 포토레지스트 층(1118)의 패턴 개구(1120)는 웨이퍼 상의 칩 경계를 정의하기 위한 둘러싸는 마이크로 트렌치의 개구 패턴이다. 패턴(1121)은 포토레지스트 층(1118)에 원형 마이크로 트렌치 개구(1122)를 형성하기 위한 원형 마이크로 펜스 패턴이다.
도 11h에 도시된 바와 같이, 제2 층 실리콘 이방성 에칭도 마스킹 층(1118)을 사용하여 깊은 반응성 이온 에칭(DRIE) 공정에 의해 수행된다. DRIE 실리콘 에칭 공정은 실리콘 DRIE 에칭이 마이크로 트렌치(1120 및 1122)의 하부 표면과 원형 캐비티(1119)의 매립 이산화규소 층과 보호 층(1117)에 도달한 후에 중지된다. 그런 다음 작은 부분의 산소를 갖는 CHF3 가스를 사용한 반응성 이온 에칭(RIE)을 사용하여 에칭된 실리콘 개구의 하부 표면에서 이산화규소 층을 선택적으로 에칭할 수 있다. 대안적으로, 이산화규소 층은 시간 제어 HF 용액 에칭 또는 HF 증기 에칭에 의해 에칭될 수 있다.
도 11i에 도시된 바와 같이, 이산화규소 에칭 후 및 마스킹 층(1118)을 제거하기 전에, 표면 보호 층(1123)의 얇은 층이 플라즈마 퇴적 또는 기상 퇴적에 의해 노출된 표면에 퇴적된다. 얇은 표면 보호 층의 예는 PECVD 이산화규소 및 C4F8 플라즈마로부터 퇴적된 플루오로카본 막을 포함한다. 막 두께는 그 실리콘 에칭 선택비에 따라 0.1μm 내지 1μm 범위일 수 있다. 그런 다음, 얇은 보호 층(1123)의 RIE 에칭을 수행하여 원형 캐비티(1119)와 마이크로 트렌치(1120 및 1122)의 하부 표면으로부터의 보호 층을 선택적으로 제거한다. 동시에, 마스킹 층(1118) 상부의 보호 층(1123)도 마스킹 층(1118)의 작은 부분을 포함하여 에칭 제거된다. RIE 공정 후, 보호 층(1123)은 측벽 표면에만 남게 된다. 실리콘 표면을 보호하기 위해 하부 표면에는 남겨진 잔여 마스킹 층(1118)이 존재한다. 다음으로, 도 11i에 도시된 바와 같이, 마이크로 언더컷 실리콘 에칭을 위해 등방성 실리콘 에칭이 사용된다. 제2 실리콘 층의 실리콘 아일랜드의 마이크로 언더컷(1124)은 캐비티(1119)와 1122의 하부 표면에서 제1 실리콘 층을 에칭함으로써 형성된다. 에칭된 마이크로 언더컷은 측방향으로 높이 5μm이고 깊이 15μm일 수 있다. 마이크로 언더컷을 형성하는 이 방법은 오버행 마이크로 브리지 및 기타 부분적 오버행 마이크로 구조물을 형성하는 데 사용된다. 마이크로 언더컷이 좁고 긴 실리콘 구조물을 측면으로부터 에칭될 때, 언더컷 에칭의 에칭 전면은 가장 좁은 부분에서 먼저 만나 실리콘 구조물의 오버행 부분을 생성할 수 있다. 오버행 부분의 길이는 제어된 에칭 시간 및 구조 설계에 의해 결정될 수 있다. 실리콘 구조의 더 넓은 부분은 도 7에 도시된 것처럼 오버행 부분을 지지한다.
다음으로, 제1 실리콘 층의 보호 층(1117) 및 측벽 보호 층(1123), 그리고, 제2 실리콘 층의 마스킹 층(1118)을 완전히 제거한다. 등방성 산소 플라즈마 에칭을 사용하여 유기 보호 층을 제거할 수 있다. 보호 층(1117)이 완전히 제거되면, 제1 실리콘 층의 칩 경계 마이크로 트렌치(1116)와 제2 실리콘 층의 1120이 연결된다. 그 결과, 도 11j에 도시된 바와 같이 칩(1125)이 웨이퍼로부터 분리된다.
도 11k-11n은 칩 레벨 제작 공정을 도시한다. 도 11k는 웨이퍼 레벨 공정의 그 싱귤레이션 단계 이후의 단극 칩의 실리콘 구조를 보여준다. 하전 입자 빔 경로는 제1 실리콘 층의 원형 개구(1110)와 제2 실리콘 층의 더 큰 원형 개구(1119)에 의해 제공된다. 1106은 하전 입자 빔의 광축을 도시한다. 제1 실리콘 층의 원형 개구(1110)는 환형 전극을 만드는 데 사용되는 링 형상의 리세스된 실리콘 아일랜드 구조물(1113)에 의해 형성된다. 제1 실리콘 층에서, 실리콘 아일랜드 구조물(1113)은 그 사이에 마이크로 트렌치(1115)를 갖는 접지 아일랜드 구조물(1114)로 둘러싸여 있다. 마이크로 언더컷(1112)은 아일랜드 구조물(1113 및 1114)을 둘러싸는 마이크로 트렌치(1115)의 하부에 있다. 아일랜드 구조물(1113 및 1114)은 매립 이산화규소 층(1102)을 통해 제2 실리콘 층에 의해 지지된다. 도 11k에 도시된 바와 같이, 접지 구조물(1126)만이 제2 실리콘 층에 형성된다. 대안적으로, 전극 아일랜드 구조물은, 제1 실리콘 층에 대해 기술된 공정을 사용하여, 제2 실리콘 층에 또한 형성될 수 있다. 제1 실리콘 층과 제2 실리콘 층 둘 모두에 전극 및 접지 아일랜드 구조물을 둘 모두 형성하는 경우, 두 실리콘 층의 마이크로 트렌치가 중첩되지 않아 둘 모두의 실리콘 층의 아일랜드 구조물이 상호 지지될 수 있다. 제2 실리콘 층의 접지 구조물은 광축(1106)에 하전 입자 빔 경로를 제공하기 위한 원형 개구(1119)를 포함한다. 원형 개구(1119)에는 원형 마이크로 펜스(1127)가 동심으로 형성된다. 즉, 원형 마이크로 펜스(1127)는 원형 캐비티(1119)의 둘레를 형성한다. 오버행 마이크로 펜스(1127)를 형성하는 목적은 원형 마이크로 트렌치(1122)와 마이크로 언더컷(1124)을 형성하는 것이다. 오버행 마이크로 브리지는 오버행 마이크로 펜스를 나머지 접지 실리콘 구조에 연결한다. 마이크로 브리지는 도 11k에는 표시되지 않았지만 도 2c에는 표시되어 있다. 마이크로 펜스, 마이크로 브리지, 마이크로 트렌치, 및 마이크로 언더컷의 결합된 마이크로 구조물은 내장된 마이크로 섀도우 마스크를 형성하여 사전 구조화된 금속 퇴적 공정을 가능하게 한다.
도 11l에 도시된 바와 같이, 마이크로 언더컷의 크기를 증가시켜야 하는 경우, 매립 이산화규소 층은 먼저 마이크로 언더컷(1112 및 1124)의 그 노출된 측벽 표면으로부터 제어된 양으로 에칭된다. 매립 이산화규소 언더커팅 에칭은 희석된 불화수소(HF) 용액을 사용하거나 증기 HF를 사용하여 수행될 수 있다. HF 에칭 후에, 마이크로 언더컷은 도 11l에 도시된 바와 같이 측방향으로 더 깊게 만들어진다. 다음 단계는 노출된 모든 실리콘 표면에 얇은 이산화규소 층을 성장시키기 위해 실리콘 열 산화 공정을 수행하는 것이다. 성장된 이산화규소 층은 그 후 제1 단계와 동일한 방법으로 에칭 제거된다. 실리콘 열 산화는 원래 실리콘 표면의 실리콘을 소비하고 소비된 실리콘을 새로 성장된 이산화규소 층에 통합하기 때문에, 열 산화 및 산화물 에칭 공정 후, 마이크로 언더컷은 측방향으로 더 깊게 만들어질 뿐만 아니라 수직 방향으로도 더 높게 만들어진다. 따라서, 매립 이산화규소 계면에 특정 크기와 형상을 갖는 마이크로 언더컷을 형성하기 위해 산화 및 산화물 에칭 공정의 단일 사이클 또는 다중 사이클이 수행될 수 있다. 도면의 단순화를 위해, 도 11l은 이 방법에 의한 마이크로 언더컷의 내부 부분의 형성을 보여주기 위해 단일 시간 제어 HF 에칭 단계 후 칩의 단면만을 도시한다. 또한 HF 이산화규소 에칭 및 실리콘 열 산화 공정은 이러한 기술의 디바이스에 다른 이점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다.
도 11m에 도시된 바와 같이, 노출된 모든 실리콘 표면 상에 얇은 이산화규소 층(1128)을 성장시키기 위해 최종 실리콘 열 산화 공정이 수행된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.2μm 내지 2μm 범위일 수 있다. 열 산화는 800oC에서 1200oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 칩 레벨 열 산화 공정 후에, 모든 마이크로 언더컷의 내부 표면과 칩 에지의 측벽 표면을 포함한 모든 실리콘 표면은 이산화규소 층(1128)에 의해 완전히 캡슐화된다.
도 11n은 칩 레벨의 사전 구조화된 전도성 층 퇴적 공정 이후의 단일 빔 단극 디바이스의 단면 뷰 개략도를 보여준다. 금속 퇴적 방법에는 스퍼터링 및 e-빔 증발과 같은 물리적 기상 퇴적(PVD)이 포함되지만 이에 제한되지는 않는다. 스퍼터링 퇴적 공정은 일반적으로 증발 압력보다 높은 퇴적 압력에서 수행된다. 예를 들어, 스퍼터링 압력은 0.2 파스칼 내지 2파스칼 범위일 수 있고, 증발 압력은 10 마이크로파스칼 내지 100 마이크로파스칼 범위일 수 있다. 금속 스퍼터링 공정에서, 이온의 초과 에너지는 퇴적 재료의 이온의 표면 이동성을 또한 증가시킨다. 그 결과 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 반면, 금속 증발 퇴적 공정은 그 훨씬 낮은 진공 퇴적 압력으로 인해 가시선 퇴적을 제공한다.
칩 레벨 금속 퇴적 공정은 적어도 두 단계의 금속 스퍼터링 공정을 포함한다. 하나의 스퍼터링 공정은 제1 실리콘 층 측인 상부로부터 금속 층(1129)을 퇴적하는 것이다. 다른 스퍼터링 공정은 제2 실리콘 층 측으로부터인 하부로부터 금속 층(1130)을 퇴적하는 것이다. 증발 소스에 대한 가시선 방향을 향하도록 상부 또는 하부 표면을 배치함으로써 칩의 상부 또는 하부 표면에 더 두꺼운 금속 막을 퇴적하기 위해, 금속 증발 공정은 선택적으로 수행될 수 있다. 증발된 두꺼운 금속 막은 와이어 본딩이나 직접 금속 프로브 또는 핀 콘택과 같은 외부 전기 연결을 만드는 데 사용된다. 금속 콘택 패드, 전극 및 접지 라우팅은 도 11n에 도시되어 있지 않지만, 도 6a 및 도 6b에 예시 및 설명되어 있다. 퇴적된 금속 막(1129 및 1130)은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 11n에 도시된 바와 같이, 칩의 상부로부터 금속 퇴적 공정을 수행한 후, 전극 아일랜드(1131) 및 접지 아일랜드(1132)의 상부 표면 및 측벽 표면은 스퍼터링된 금속 층(1129)에 의해 완전히 덮인다. 원형 빔 경로 개구(1110 및 1119)의 원통형 측벽 표면도 스퍼터링된 금속 층으로 덮여 있다. 마이크로 트렌치(1115)에 의해 제공되는 내장형 섀도우 마스킹 효과로 인해, 마이크로 트렌치(1115) 측벽의 금속 두께는 마이크로 트렌치 하부를 향해 가면서 점진적으로 감소된다. 마이크로 트렌치(1115)와 마이크로 언더컷(1112)의 내장된 섀도우 마스킹 효과로 인해 금속 층(1129)은 마이크로 언더컷(1112)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1112)의 코팅되지 않은 유전체 표면은 스퍼터링된 금속 층(1129)에 불연속성을 생성한다. 따라서 전극 아일랜드(1131)와 접지 아일랜드(1132)의 금속 층(1129)은 물리적으로 분리되며 전기적으로 연결되지 않는다. 칩 하부 측으로부터 금속 스퍼터링 퇴적 후, 마이크로 펜스(1127)의 표면을 포함하는 접지 구조물(1133)의 하부 표면 및 측벽 표면은 스퍼터링된 금속 층(1130)에 의해 완전히 덮인다. 또한 원형 빔 경로 개구(1119 및 1110)의 원통형 측벽 표면은 스퍼터링된 금속 층(1130)에 의해 덮인다. 1110과 1119의 완전히 금속화된 원통형 표면은 빔 경로를 따라 하전 입자가 트래핑되는 것을 방지한다. 마이크로 펜스(1127), 마이크로 트렌치(1122) 및 마이크로 언더컷(1124)에 의해 제공되는 내장된 섀도우 마스킹 효과로 인해 마이크로 트렌치(1122) 측벽의 금속 두께는 마이크로 트렌치의 하부를 향해 가면서 점진적으로 감소되고, 금속 층(1130)은 마이크로 언더컷(1124)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1124)의 코팅되지 않은 유전체 표면은 상부 전극 아일랜드(1131)의 스퍼터링된 금속 층과 하부 접지 금속 층(1130) 사이에 불연속성을 생성한다. 반면, 칩 에지의 마이크로 언더컷(1134)은 마이크로 트렌치로부터의 섀도잉 효과 없이 개방되므로, 접지 구조물(1132 및 1133) 상의 금속 층(1129 및 1130)은 칩 에지를 통해 물리적으로 그리고 전기적으로 연결될 수 있다. 하부 접지 층에 대한 상부 접지 아일랜드 전기 연결은 단일 측면 외부 접지 콘택을 허용하고 그 하부에서 추가 전극 접지 차폐를 제공한다. 금속 스퍼터링 및 증발 공정은 둘 모두 금속 퇴적 후 금속 패터닝 및 에칭을 수행할 필요 없이 사전 구조화되어 있다. 그 결과, 종횡비가 높은 마이크로 구조물의 금속 패터닝 및 에칭 공정과 관련된 파티클 오염이 방지된다.
마이크로 언더컷과 얕은 실리콘 리세스를 형성하는 다른 방법을 설명하기 위해, 도 12는 도 8의 흐름도에 대응하는 미세 가공 공정의 다른 예를 보여준다. 도 12a-12n은 주요 제작 공정 단계 이후의 부분 단면 뷰 개략도이다. 도 12의 제작 공정 흐름에서, 제2 실리콘 층 및 제1 층 실리콘 아일랜드들에 대한 마이크로 언더컷은 시간 제어 매립 이산화규소 에칭에 의해 만들어지고, 실리콘 열 산화 및 이산화규소 제거의 반복적인 사이클에 의해 확대된다. 얕은 실리콘 리세스 에칭은 패터닝된 드라이 막 포토레지스트 층을 마스크로 사용하여 이방성 실리콘 에칭에 의해 수행된다. 제작 공정의 예를 설명하기 위해 단일 하전 입자 빔에 영향을 미치는 단극 디바이스가 사용된다. 예시되고 설명된 제작 방법은 다중 하전 입자 빔에 영향을 주기 위한 다중극 디바이스 및 배열된 디바이스를 만들기 위한 제작 공정에도 적용 가능하다.
도 12a는 시작 웨이퍼(1200)의 부분 단면 뷰 개략도를 도시한다. 웨이퍼는 제1 실리콘 층(1201), 제2 실리콘 층(1203), 및 제1 실리콘 층과 제2 실리콘 층 사이에 배치된 매립 이산화규소 층(1202)을 포함한다. 제1 실리콘 층은 상부 실리콘 층으로도 지칭되고, 제2 실리콘 층은 하부 실리콘 층으로도 지칭된다. 특정 층 두께를 갖는 상업적으로 이용 가능한 SOI(silicon-on-insulator) 웨이퍼가 사용되는 경우, 제1 실리콘 층은 종종 디바이스 층으로 지칭되고, 제2 실리콘 층은 종종 핸들 층으로 지칭된다. 전극 및 접지 구조물을 포함하는 마이크로 구조물은 실리콘 층 중 하나 또는 둘 다에 형성될 수 있다. 처리할 제1 실리콘 층의 선택은 구조 복잡성에 따라 달라진다. 제2 실리콘 층의 일부 처리 단계는 구조화된 제1 실리콘 층이 보호되고 캐리어 웨이퍼 상에 아래를 향하게 하여 캐리어 웨이퍼 상에 웨이퍼를 위치시킴으로써 수행될 필요가 있을 수 있다. 따라서, 더 많은 처리 단계와 더 엄격한 기하형상 및 공정 제어 요구 사항을 갖는 실리콘 층을 제1 실리콘 층으로 선택하는 것이 종종 더 편리하다. 그 결과, 캐리어 웨이퍼로 수행할 필요가 있는 처리 단계의 수가 줄어든다. 시작 웨이퍼를 형성하는 한 가지 방법은 실리콘 융합 본딩(fusion bonding)이라고 한다. 2개의 양면 연마 단결정 실리콘 웨이퍼는 반도체 IC 제작 및 MEMS(미소 전자 기계 시스템) 제작 공정에서 표준 및 일반적으로 사용되는 웨이퍼 사전 산화 세척 방법을 사용하여 본딩하기 전에 철저하게 세척된다. 실리콘 열 산화 공정에서 2개의 웨이퍼 중 하나에 특정 두께의 이산화규소 층을 성장시킨 후, 제2 양면 연마 단결정 실리콘 웨이퍼를 제1 웨이퍼의 산화물 표면에 본딩시킨다. 웨이퍼 본딩은 실온에서 시작된 후 700oC 내지 1100oC 사이의 온도에서 어닐링된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다. 실리콘 층의 두께는 10μm 내지 1000μm 범위, 예를 들어 100μm 내지 500μm 범위일 수 있다. 매립 이산화규소 층의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 정전 디바이스의 측면 크기는 1mm x 1mm 내지 50mm x 50mm 범위일 수 있다. 웨이퍼 형상과 크기에는 직경 100mm, 150mm, 및 200mm의 원형 웨이퍼가 포함되지만 이에 제한되지는 않는다.
도 12b는 그 제1 실리콘 층 상의 마스킹 층을 패터닝한 후의 웨이퍼의 부분 단면 뷰 개략도를 도시한다. 패터닝된 마스킹 층(1205)은 마이크로 언더컷 실리콘 에칭뿐만 아니라 트렌치 및 캐비티 실리콘 에칭에도 사용된다. 마스킹 재료의 예는 패터닝된 포토레지스트를 포함하지만 이에 제한되지는 않는다. 도 12b에 도시된 바와 같이, 하전 입자 빔 전송 경로의 중심선은 파선(1206)으로 표시된다. 하전 입자 빔 전송 경로(1206)를 위한 마스킹 층 개구는 원형 개구이다. 원형 개구의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 위치(1207)는 전극 얕은 리세스 형성 위치이다. 마스크 개구(1208)는 실리콘 마이크로 트렌치를 만드는 데 사용되며 그 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다.
도 12c에 도시된 바와 같이, 마이크로 트렌치(1209) 및 원형 캐비티(1210)를 형성하기 위해 패터닝된 마스킹 층(1205)을 이용하여 실리콘 DRIE 에칭이 먼저 수행된다. 실리콘 DRIE 에칭은 모든 개구 하부 상에서 매립 이산화규소 표면에 도달하면 중지된다. 실리콘 DRIE 에칭 후에 실리콘 아일랜드가 형성된다.
제1 실리콘 층에 마이크로 트렌치를 형성한 후, 나머지 마스킹 층(1205)이 제거되고 구조화된 제1 실리콘 층의 실리콘 표면이 노출된다. 다음으로, 도 12d에 도시된 바와 같이, 드라이 막 포토레지스트를 사용한 포토리소그래피 단계가 수행된다. 드라이 막 포토레지스트 층(1204)은 핫롤 라미네이터를 사용하여 대기압에서 적층되거나 가열된 다이어프램 라미네이터를 사용하여 진공에서 적층된다. 적층된 드라이 막 포토레지스트는 그 후 실리콘 구조물에 정렬된 포토마스크를 사용하여 UV 노출된다. 다음 단계에서는 시간 제어 DRIE 에칭이 수행되어 노출된 실리콘 표면(1207) 상에 마스킹 층(1204)을 이용하여 리세스를 형성한다. 얕은 실리콘 리세스 에칭은 이방성이다. 즉, 노출된 측벽 실리콘 표면과 노출된 실리콘 아일랜드의 에지는 리세스 에칭 중에 공격을 받아서는 안 되며, 이는 C4F8 퇴적 사이클에서 충분한 측벽 벽 보호 층 퇴적을 요구한다. 반면, C4F8 퇴적량은 에칭된 실리콘 상부 표면과 실리콘 아일랜드의 에지에 실리콘 그라스가 생성되는 것을 방지하기 위해 너무 많지 않을 수 있다. 리세스의 깊이는 5μm 내지 30μm 범위일 수 있다.
얕은 실리콘 리세스를 형성한 후 남은 드라이 막 포토레지스트를 제거한다. 그 다음, 매립 이산화규소 층은 희석된 불화수소(HF) 용액을 사용하거나 증기 HF를 사용하여 그 노출된 측벽 표면으로부터 제어된 양으로 먼저 에칭되어, 도 12e에 도시된 바와 같은 초기 마이크로 언더컷(1212)을 형성한다. 초기 마이크로 언더컷(1212)의 크기를 증가시키기 위해, 웨이퍼 레벨 실리콘 열 산화 공정이 수행되고, 도 12f에 도시된 바와 같이 이산화규소(1211)의 얇은 층이 모든 노출된 실리콘 표면에 열적으로 성장된다. 성장된 산화물의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 2μm 범위일 수 있다. 실리콘 열 산화는 800oC에서 1200oC 사이, 예를 들어 약 1100oC의 온도에서 일반적으로 사용되는 습식 산화 공정일 수 있으며, 열 산화 공정은 실리콘을 성장된 이산화규소 층에 통합한다. 그런 다음, 이산화규소(1211)는 HF 용액 또는 HF 증기에 의해 시간 제어 에칭 공정으로 제거된다. 그 후, 열 산화 및 산화물 제거 공정의 다른 사이클이 선택적으로 반복될 수 있다.
도 12g에 도시된 바와 같이, 실리콘 열 산화 및 산화물 제거 공정의 사이클 후, 실리콘 산화 공정이 실리콘을 소비함에 따라 마이크로 언더컷들(1212)은 점점 더 깊고 크게 형성된다. 마이크로 언더컷을 형성하는 이 방법은 오버행 마이크로 브리지 및 기타 부분적 오버행 마이크로 구조물을 형성하는 데 사용될 수 있다. 마이크로 언더컷이 좁고 긴 실리콘 구조물을 측면으로부터 에칭될 때, 언더컷 에칭의 에칭 전면은 가장 좁은 부분에서 먼저 만나 실리콘 구조물의 오버행 부분을 생성할 수 있다. 오버행 부분의 길이는 제어된 에칭 시간 및 구조 설계에 의해 결정될 수 있다. 실리콘 구조의 더 넓은 부분은 도 7에 도시된 것처럼 오버행 부분을 지지한다. 도 12g에 도시된 바와 같이, 리세스된 실리콘 아일랜드(1213)는 전극을 만들기 위한 것이고, 실리콘 아일랜드(1214)는 접지를 만들기 위한 것이다. 마이크로 언더컷들(1212)을 갖는 마이크로 트렌치들(1215)은 전극 아일랜드들 및 접지 아일랜드들을 둘러싸서 분리한다. 마이크로 트렌치(1216)는 디바이스의 경계를 정의하며, 제2 실리콘 층에 만들어지는 해당 마이크로 트렌치와의 칩 싱귤레이션에 사용된다. 원형 개구(1210)는 제1 실리콘 층에 하전 입자 빔 경로를 형성한다. 이전 섹션에서 설명한 것처럼 전극과 접지 아일랜드는 세장형 형상이다. 각 전극 아일랜드의 하나의 단부는 환형 형상 전극 아일랜드(1213) 또는 원호형 전극 아일랜드이며, 하전 입자 빔 경로 개구(1210)를 형성한다. 또한 세장형 전극 및 접지 아일랜드(1213 및 1214)는 라우팅 라인의 역할을 하며 외부 전기적 콘택을 만들기 위해 디바이스의 에지에 도달한다.
제1 실리콘 층 마이크로 구조화 공정을 완료한 후, 구조화된 제1 실리콘 층은 도 12h에 도시된 바와 같이 임시 보호 층(1217)을 적용하여 보호될 수 있다. 코팅된 보호 층(1217)의 재료는 용매에 용해되어 열을 가하여 고체화되는 유기 재료일 수 있다. 코팅 공정은 스프레이 코팅, 디스펜싱, 딥 코팅, 저속 스핀 코팅 또는 이들 방법의 조합일 수 있다. 층(1217)은 또한 기상으로 퇴적되는 폴리머 층일 수 있다. 코팅 층(1217)은 제2 실리콘 층이 처리되고 있을 때 제1 실리콘 층이 영향을 받는 것을 방지하도록 제1 실리콘 층의 표면 보호를 제공한다. 코팅 층(1217)은 깊고 좁은 마이크로 트렌치를 적어도 부분적으로 채우고, 제1 실리콘 층의 웨이퍼 표면을 적어도 부분적으로 평탄화한다. 보호 층(1217)을 사용하여, 제1 실리콘 층에 사용된 대부분의 공정 장비 및 공정 조건을 제2 실리콘 층을 처리하는 것에 공유할 수 있다. 이 공정 흐름 예에서, 제2 실리콘 층은 접지 층으로만 만들어진다. 실리콘 리세스 형성 공정은 제2 실리콘 구조화 공정에 포함되지 않는다. 그러나, 필요한 경우, 제1 실리콘 층 구조화에 대해 설명한 실리콘 리세스 형성 공정이 제2 실리콘 층 구조화에도 적용될 수 있다.
또한 도 12h에 도시된 바와 같이, 제2 실리콘 층의 처리는 포토레지스트 마스킹 층(1218)을 도포하고 패터닝하는 것에서부터 시작된다. 1218의 패턴은 제1 실리콘 층에 만들어진 정렬 피처에 정렬되며 정렬 정확도는 +/- 2μm 이상일 수 있다. 포토레지스트 층(1218)의 패턴 개구(1219)는 제2 실리콘 층에 하전 입자 빔 경로를 만들기 위한 원형 개구이다. 포토레지스트 층(1218)의 패턴 개구(1220)는 웨이퍼 상의 칩 경계를 정의하기 위한 둘러싸는 마이크로 트렌치의 개구 패턴이다. 패턴(1221)은 포토레지스트 층(1218)에 원형 마이크로 트렌치 개구(1222)를 형성하기 위한 원형 마이크로 펜스 패턴이다.
도 12i에 도시된 바와 같이, 제2 층 실리콘 이방성 에칭도 마스킹 층(1218)을 사용하여 깊은 반응성 이온 에칭(DRIE) 공정에 의해 수행된다. DRIE 실리콘 에칭 공정은 실리콘 DRIE 에칭이 마이크로 트렌치(1220 및 1222)의 하부 표면과 원형 캐비티(1219)에서의 매립 이산화규소 층과 보호 층(1217)에 도달한 후에 중지된다. 그런 다음 작은 부분의 산소를 갖는 CHF3 가스를 사용한 반응성 이온 에칭(RIE)을 사용하여 에칭된 실리콘 개구의 하부 표면에서 이산화규소 층을 선택적으로 에칭할 수 있다. 대안적으로, 이산화규소 층은 시간 제어 HF 용액 에칭 또는 HF 증기 에칭에 의해 에칭될 수 있다. 마이크로 언더컷(1224)은 최초에 매립 산화물 에칭 공정에 의해 만들어질 수 있다. 다음의 칩 레벨 공정 단계에서, 마이크로 언더컷(1224)은 더 깊고 크게 만들어질 수 있다.
다음으로, 제1 실리콘 층 보호 층(1217)과 제2 실리콘 층 마스킹 층(1218)을 완전히 제거한다. 등방성 산소 플라즈마 에칭을 사용하여 유기 보호 층을 제거할 수 있다. 보호 층(1217)이 완전히 제거되면, 제1 실리콘 층의 칩 경계 마이크로 트렌치(1216)와 제2 실리콘 층의 1220이 연결된다. 그 결과, 칩(1225)은 도 12j에 도시된 바와 같이 웨이퍼로부터 분리된다.
도 12k-12n은 칩 레벨 제작 공정을 도시한다. 웨이퍼 레벨 공정으로부터 싱귤레이션 단계 후에, 마이크로 언더컷(1212 및 1224)은 HF 용액 또는 HF 증기를 사용한 시간 제어 매립 산화물 에칭에 의해 더 깊게 만들어진다. 도 12k는 HF 산화물 에칭 후 단극 칩의 실리콘 구조를 도시한다. 하전 입자 빔 경로는 제1 실리콘 층의 원형 개구(1210)와 제2 실리콘 층의 더 큰 원형 개구(1219)에 의해 제공된다. 1206은 하전 입자 빔의 광축을 도시한다. 제1 실리콘 층에서의 원형 개구(1210)는 환형 전극을 만들기 위해 사용되는 링 형상의 리세스된 실리콘 아일랜드 구조물(1213)에 의해 형성된다. 제1 실리콘 층에서, 실리콘 아일랜드 구조물(1213)은 마이크로 트렌치(1215)를 사이에 두고 접지 아일랜드 구조물(1214)에 의해 둘러싸인다. 마이크로 언더컷들(1212)은 아일랜드 구조물들(1213 및 1214)을 둘러싸는 마이크로 트렌치(1215)의 하부에 위치한다. 아일랜드 구조물(1213 및 1214)은 매립 이산화규소 층(1202)을 통해 제2 실리콘 층에 의해 지지된다. 도 12k에 도시된 바와 같이, 접지 구조물(1226)만이 제2 실리콘 층에 형성된다. 대안적으로, 전극 아일랜드 구조물은, 제1 실리콘 층에 대해 기술된 공정을 사용하여, 제2 실리콘 층에 또한 형성될 수 있다. 제1 실리콘 층과 제2 실리콘 층 둘 모두에 전극 및 접지 아일랜드 구조물을 둘 모두 형성하는 경우, 두 실리콘 층의 마이크로 트렌치가 중첩되지 않아 둘 모두의 실리콘 층의 아일랜드 구조물이 상호 지지될 수 있다. 제2 실리콘 층의 접지 구조물은 하전 입자 빔 경로에 광축(1206)을 제공하기 위한 원형 개구(1219)를 포함한다. 원형 개구(1219)와 동심을 이루는 원형 마이크로 펜스(1227)가 형성된다. 즉, 원형 마이크로 펜스(1227)는 원형 캐비티(1219)의 둘레를 형성한다. 오버행 마이크로 펜스(1227)를 형성하는 목적은 원형 마이크로 트렌치(1222)와 마이크로 언더컷(1224)을 형성하기 위함이다. 오버행 마이크로 브리지는 오버행 마이크로 펜스를 나머지 접지 실리콘 구조에 연결한다. 마이크로 브리지는 도 12k에 표시되지 않았지만 도 2c에 표시되어 있다. 마이크로 펜스, 마이크로 브리지, 마이크로 트렌치, 및 마이크로 언더컷의 결합된 마이크로 구조물은 내장된 마이크로 섀도우 마스크를 형성하여 사전 구조화된 금속 퇴적 공정을 가능하게 한다.
마이크로 언더컷(1212 및 1224)은 실리콘 열 산화 및 HF 산화물 에칭의 반복적인 사이클에 의해 더욱 확대될 수 있다. 도 12l에 도시된 바와 같이, 칩 레벨 실리콘 열 산화 공정이 수행되고, 노출된 모든 실리콘 표면 상에 이산화규소의 얇은 층(1228a)이 열적으로 성장된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.2μm 내지 2μm 범위일 수 있다. 실리콘 열 산화는 800oC에서 1200oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 실리콘 열 산화 공정은 원래의 실리콘 표면으로부터의 실리콘을 소비하고 새로 성장한 이산화규소 층에 소비된 실리콘을 통합한다. 그 다음 이산화규소(1228a)는 HF 용액 또는 HF 증기에 의해 시간 제어 에칭 공정에서 제거된다. 선택적으로, 마이크로 언더컷들(1212 및 1224)을 더 확장시키기 위해 실리콘 열 산화 및 산화물 제거 공정의 다른 사이클이 반복될 수 있다. 도면의 단순화를 위해, 도 12l은 이 방법에 의한 마이크로 언더컷의 내부 부분의 형성을 보여주기 위해 단일 시간 제어 HF 에칭 단계 후 칩의 단면만을 도시한다. HF 이산화규소 에칭 및 실리콘 열 산화 공정은 또한 이 기술에서 디바이스들의 다른 장점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다.
도 12m에 도시된 바와 같이, 노출된 모든 실리콘 표면 상에 얇은 이산화규소 층(1228b)을 성장시키기 위해 최종 실리콘 열 산화 공정이 수행된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.2μm 내지 2μm 범위일 수 있다. 실리콘 열 산화는 800oC에서 1150oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 칩 레벨 실리콘 열 산화 공정 후에, 모든 마이크로 언더컷의 내부 표면과 칩 에지의 측벽 표면을 포함한 모든 실리콘 표면은 이산화규소 층(1228b)에 의해 완전히 캡슐화 된다.
도 12n은 그 칩 레벨의 사전 구조화된 전도성 층 퇴적 공정 후의 개시된 기술의 단일 빔 단극 디바이스의 단면 뷰 개략도를 도시한다. 금속 퇴적 방법에는 스퍼터링 및 e-빔 증발과 같은 물리적 기상 퇴적(PVD)이 포함되지만 이에 제한되지는 않는다. 스퍼터링 퇴적 공정은 일반적으로 증발 압력보다 높은 퇴적 압력에서 수행된다. 예를 들어, 스퍼터링 압력은 0.2 파스칼 내지 2파스칼 범위일 수 있고, 증발 압력은 10 마이크로파스칼 내지 100 마이크로파스칼 범위일 수 있다. 금속 스퍼터링 공정에서, 이온의 초과 에너지는 퇴적 재료의 이온의 표면 이동성을 또한 증가시킨다. 그 결과, 스퍼터링 금속 퇴적 공정은 개시된 기술의 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 반면, 금속 증발 퇴적 공정은 그 훨씬 낮은 진공 퇴적 압력으로 인해 가시선 퇴적을 제공한다.
칩 레벨 금속 퇴적 공정은 적어도 두 단계의 금속 스퍼터링 공정을 포함한다. 하나의 스퍼터링 공정은 제1 실리콘 층 측인 상부로부터 금속 층(1229)을 퇴적하는 것이다. 다른 스퍼터링 공정은 제2 실리콘 층 측으로부터인 하부로부터 금속 층(1230)을 퇴적하는 것이다. 증발 소스에 대한 가시선 방향을 향하도록 상부 또는 하부 표면을 배치함으로써 칩의 상부 또는 하부 표면에 더 두꺼운 금속 막을 퇴적하기 위해, 금속 증발 공정은 선택적으로 수행될 수 있다. 증발된 두꺼운 금속 막은 와이어 본딩이나 직접 금속 프로브 또는 핀 콘택과 같은 외부 전기 연결을 만드는 데 사용된다. 금속 콘택 패드, 전극 및 접지 라우팅은 도 12n에 도시되어 있지 않지만, 도 6a 및 도 6b에 예시 및 설명되어 있다. 퇴적된 금속 막(1229 및 1230)은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 12n에 도시된 바와 같이, 칩의 상부로부터 금속 퇴적 공정을 수행한 후, 전극 아일랜드(1231) 및 접지 아일랜드(1232)의 상부 표면 및 측벽 표면은 스퍼터링된 금속 층(1229)에 의해 완전히 덮인다. 원형 빔 경로 개구(1210 및 1219)의 원통형 측벽 표면도 스퍼터링된 금속 층으로 덮여 있다. 마이크로 트렌치(1215)에 의해 제공되는 내장형 섀도우 마스킹 효과로 인해, 마이크로 트렌치(1215) 측벽의 금속 두께는 마이크로 트렌치 하부를 향해 가면서 점진적으로 감소된다. 마이크로 트렌치(1215)와 마이크로 언더컷(1212)의 내장된 섀도우 마스킹 효과로 인해 금속 층(1229)은 마이크로 언더컷(1212)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1212)의 코팅되지 않은 유전체 표면은 스퍼터링된 금속 층(1229)에 불연속성을 생성한다. 따라서 전극 아일랜드(1231)와 접지 아일랜드(1232)의 금속 층(1229)은 물리적으로 분리되며 전기적으로 연결되지 않는다. 칩 하부로부터 금속 스퍼터링 퇴적 후, 마이크로 펜스(1227)의 표면을 포함하는 접지 구조물(1233)의 하부 표면 및 측벽 표면은 스퍼터링된 금속 층(1230)에 의해 완전히 덮인다. 또한 원형 빔 경로 개구(1219 및 1210)의 원통형 측벽 표면은 스퍼터링된 금속 층(1230)에 의해 덮인다. 1210과 1219의 완전히 금속화된 원통형 표면은 빔 경로를 따라 하전 입자가 트래핑되는 것을 방지한다. 마이크로 펜스(1227), 마이크로 트렌치(1222) 및 마이크로 언더컷(1224)에 의해 제공되는 내장된 섀도우 마스킹 효과로 인해 마이크로 트렌치(1222) 측벽의 금속 두께는 마이크로 트렌치의 하부를 향해 가면서 점진적으로 감소되고, 금속 층(1230)은 마이크로 언더컷(1224)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1224)의 코팅되지 않은 유전체 표면은 상부 전극 아일랜드(1231)의 스퍼터링된 금속 층과 하부 접지 금속 층(1230) 사이에 불연속성을 생성한다. 반면, 칩 에지의 마이크로 언더컷(1234)은 마이크로 트렌치로부터의 섀도잉 효과 없이 개방되므로, 접지 구조물(1232 및 1233) 상의 금속 층(1229 및 1230)은 칩 에지를 통해 물리적으로 그리고 전기적으로 연결될 수 있다. 하부 접지 층에 대한 상부 접지 아일랜드 전기 연결은 단일 측면 외부 접지 콘택을 허용하고 그 하부에서 추가 전극 접지 차폐를 제공한다. 금속 스퍼터링 및 증발 공정은 둘 모두 금속 퇴적 후 금속 패터닝 및 에칭을 수행할 필요 없이 사전 구조화되어 있다. 그 결과, 종횡비가 높은 마이크로 구조물의 금속 패터닝 및 에칭 공정과 관련된 파티클 오염이 방지된다.
도 13은 주요 제작 공정 단계를 도시하는 흐름도의 다른 예이다. 해당 단면 뷰 개략도는 도 14에 더 자세히 설명되어 있다. 이 제작 공정에서는, 도 8에 도시된 바와 같이 평면형 SOI 웨이퍼를 시작 웨이퍼로 사용하는 대신, 2개의 평면 단결정 실리콘 웨이퍼를 시작 웨이퍼로 사용한다. 도 13에서, 공정 흐름(1300)은 2개의 공정 모듈을 포함한다: 첫째는 웨이퍼 레벨 제작 공정 모듈이고, 둘째는 칩 레벨 제작 공정 모듈이다. 제작 공정은 웨이퍼 레벨 공정 단계 1301에서 시작된다. 시작 웨이퍼는 단결정 실리콘 웨이퍼이며 상이한 두께를 가질 수 있다: 제1 실리콘 웨이퍼는 제2 실리콘 웨이퍼보다 두꺼울 수도 있고 얇을 수도 있다. 단계 1302에서, 얕은 실리콘 구조물은 패터닝된 포토레지스트를 마스킹 층으로 사용하여 2개의 웨이퍼 중 적어도 하나에 먼저 에칭된다. 실리콘 에칭은 DRIE 공정으로 수행된다. 에칭된 실리콘 마이크로 구조물은 마이크로 언더컷을 만들기 위한 것일 수 있다. 이어서, 2개의 실리콘 웨이퍼 중 적어도 하나, 예를 들어 비구조화 실리콘 웨이퍼에 대해 실리콘 열 산화 공정이 수행된다. 웨이퍼 표면을 세척한 후, 단계 1303에서, 에칭된 마이크로 구조물과 두 실리콘 웨이퍼 사이에 매립되는 이산화규소 층이 있도록 두 웨이퍼를 함께 본딩한다. 본딩 후, 제1 실리콘 웨이퍼는 본딩된 웨이퍼의 제1 실리콘 층으로도 지칭되고, 제2 실리콘 웨이퍼는 본딩된 웨이퍼의 제2 실리콘 층으로도 지칭된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다. 단계 1304에서, 수직 측벽 실리콘 DRIE 에칭은 원형 캐비티, 마이크로 트렌치 및 기타 마이크로 구조물을 형성한다. 실리콘 DRIE 공정은 패터닝된 포토레지스트 층을 에칭 마스킹 층으로 사용할 수 있으며, 패턴은 본딩된 계면에 있는 매립 마이크로 언더컷 구조물에 정렬된다. 그 다음, 선택적 실리콘 에칭 단계(1305)는 제1 실리콘 층의 전극 구조물 상에 얕은 리세스를 형성한다. 이 실리콘 리세스 에칭 단계는 선택 사항이며 칩의 전극 면이 다른 칩의 표면에 본딩되어 다기능 칩 스택을 형성할 때 필요할 수 있다. 이러한 경우, 전극의 에칭된 실리콘 리세스는 하나의 칩의 전극 상부 표면과 다른 칩의 본딩 표면 사이에 갭을 형성한다. 에칭된 리세스에 의해 형성된 갭은 전기 단락 및 방전 가능성을 줄인다. 이 기술은 얕은 실리콘 리세스들을 에칭하기 위한 다수의 마스킹 방법을 제공한다. 얕은 실리콘 리세스 에칭을 위한 마스킹 방법의 세부사항은 도 9-12 및 도 14에 대한 설명에 제공된다. 도 13에 도시된 바와 같이, 단계 1306은 제1 실리콘 층의 측면으로부터 에칭된 마이크로 구조물을 보호한다. 제2 실리콘 층을 구조화하는 제작 공정은 제1 실리콘 층을 구조화하는 것과 동일하거나 유사하다. 단계 1307에서는 패터닝된 마스킹 층을 사용한 수직 측벽 실리콘 DRIE 에칭에 의해, 제2 실리콘 층에 마이크로 트렌치, 원형 캐비티 및 기타 마이크로 구조물을 형성한다. 단계 1308은 제2 실리콘 층에 얕은 실리콘 리세스가 필요한 경우 선택적으로 행한다. 단계 1309에서는 2개의 실리콘 층 사이에 노출된 이산화규소 층을 에칭하고 양면의 마스킹 및 보호 층을 제거한다. 웨이퍼 상에서 칩의 경계는 제1및 제2 실리콘 층에 에칭된 정렬되고 중첩된 마이크로 트렌치에 의해 정의된다. 마이크로 트렌치 하부 표면의 중간 이산화규소 층과 보호 층을 제거한 후, 칩은 동시에 싱귤레이션된다. 따라서, 다이싱 파편이 마이크로 트렌치 및 마이크로 언더컷에 유입되어 트래핑되는 것을 방지하기 위해 기계식 톱 다이싱과 같은 칩 싱귤레이션 방법은 피한다.
도 13에 도시된 바와 같이, 칩 레벨 공정(1310)는 단계 1311부터 시작된다. 칩을 추가로 세척한 후, 시간 제어 매립 이산화규소 에칭을 위해 불화수소산(HF) 증기 또는 희석된 HF 용액을 사용한다. 그 결과, 마이크로 언더컷의 깊이가 증가한다. 그런 다음 실리콘 열 산화 단계(1312)가 칩 레벨에서 수행되어 칩의 에지를 포함하여 노출된 모든 실리콘 표면을 열적으로 성장된 이산화규소 층으로 캡슐화한다. 열적으로 성장된 이산화규소 층은 단계 1311과 같이 에칭 시간이 제어된 HF 증기 또는 HF 용액에 의해 선택적으로 에칭될 수 있다. 단계 1311와 단계 1312의 반복은 마이크로 언더컷을 생성하고 확대하기 위해 사용될 수 있다. 실리콘 열 산화 공정은 실리콘을 성장된 이산화규소 층에 통합시키기 때문에, 단계 1311 및 단계 1312의 반복은 다음의 이점을 제공한다. 첫째, 각 반복 사이클마다 이산화규소 층을 제거한 후 마이크로 언더컷의 크기가 증가한다. 둘째, 상승된 온도에서의 실리콘 열 산화 공정은 표면 오염물과 파티클을 태워 없애 준다. 그 결과, 파티클 및 표면 오염재료로 인한 전기 방전 가능성이 줄어든다. 셋째, 이산화규소를 재성장한 표면은 표면 거칠기와 미세돌출 결함을 줄여, 마이크로 언더컷 내부의 이산화규소 표면에서 전기 방전 및 브레이크다운의 가능성을 더욱 줄인다. 마이크로 언더컷을 형성한 후 1312의 마지막 단계에서, 열적으로 성장된 이산화규소 층이 칩의 모든 실리콘 표면을 완전히 캡슐화한다. 단계 1313에서, 얇은 전도성 막이 칩의 상부 및 하부로부터 퇴적된다. 칩 레벨 전도성 막 퇴적 공정은 스퍼터링 금속 퇴적 공정 또는 스퍼터링과 증발 금속 퇴적이 결합된 공정일 수 있다. 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고, 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 증발 공정은 금속 증발원으로부터 가시선 방향이 향하는 표면에만 금속 막을 퇴적할 수 있다. 전도성 박막은 티타늄을 포함할 수 있으나 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 금속일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내장된 마이크로 섀도우 마스킹 구조물에는 마이크로 트렌치, 마이크로 언더컷, 마이크로 펜스 및 마이크로 브리지가 포함된다. 이러한 마이크로 구조물에 의해 제공되는 내장된 마이크로 섀도잉 효과로 인해, 금속 퇴적 공정은 사전 구조화되고, 전극 및 접지 구조물을 위한 금속 층은 퇴적됨에 따라 물리적으로 분리되고 전기적으로 격리된다. 추가적인 금속 층 패터닝 및 에칭 공정이 필요하지 않다. 그 결과, 칩 표면은 파티클 오염으로부터 깨끗하게 유지되어, 높은 크기의 전기장이 인가될 때 전기 단락, 방전 및 브레이크다운 가능성을 줄인다. 이로써 도 13의 단계 1314에서 제작 공정 흐름이 종료된다.
마이크로 언더컷과 얕은 실리콘 리세스를 형성하는 다른 방법을 설명하기 위해, 도 14는 도 13의 흐름도에 대응하는 미세 가공 공정의 예를 보여준다. 도 14a-14l은 주요 제작 공정 단계 이후의 부분 단면 뷰 개략도이다. 본 제작 공정에서는 제1 공정 단계에서 제2 실리콘 층 및 제1 층 실리콘 아일랜드들에 대한 마이크로 언더컷을 위한 구조물들이 제작되고 그 후 웨이퍼 본딩 공정을 통해 2개의 실리콘 층 사이에 매립된다. 얕은 실리콘 리세스 에칭은 패터닝된 드라이 막 포토레지스트 층을 마스크로 사용하여 이방성 실리콘 에칭에 의해 수행된다. 제작 공정의 예를 설명하기 위해 단일 하전 입자 빔에 영향을 미치는 단극 디바이스가 사용된다. 예시되고 설명된 제작 방법은 다중 하전 입자 빔에 영향을 주기 위한 다중극 디바이스 및 배열된 디바이스를 만들기 위한 제작 공정에도 적용 가능하다.
도 14a는 시작 웨이퍼(1400)의 부분 단면 뷰 개략도를 도시한다. 2개의 웨이퍼는 표면 연마된 단결정 실리콘 웨이퍼이다. 실리콘 웨이퍼의 두께는 100μm 내지 1000μm 범위, 예를 들어 300μm 내지 500μm 범위일 수 있다. 웨이퍼(1401)의 연마된 한쪽 면에서, 포토리소그래피 단계가 수행되고, 이어서 패터닝된 포토레지스트 층을 실리콘 에칭 마스크로 사용하는 실리콘 DRIE 공정이 수행된다. 실리콘 에칭 깊이는 1μm 내지 20μm 범위일 수 있다. 그 후 남은 포토레지스트 층이 제거된다. 에칭된 실리콘 리세스(1412 및 1424)는 마이크로 언더컷 및 오버행 구조물을 만들기 위한 것이다. 즉, 마이크로 언더컷 구조물은 마이크로 트렌치와 실리콘 아일랜드를 만들기 전에 형성된다. 또한 도 14a에 도시된 바와 같이, 실리콘 열 산화 공정이 제2 실리콘 웨이퍼(1403)에 대해 수행된다. 실리콘 열 산화 공정은 800oC에서 1200oC 사이, 예를 들어 약 1100oC의 온도를 갖는 표준 습식 산화일 수 있다. 열적으로 성장된 이산화규소 층(1402)의 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.5μm 내지 5μm 범위일 수 있다. 이산화규소 층(1402)은 웨이퍼 본딩 후에 매립 이산화규소 층으로 사용된다. 대안적인 공정 흐름에서는, 상이한 실리콘 마이크로 구조물을 두 웨이퍼의 표면 상에 에칭할 수 있으며 웨이퍼 본딩 전에 실리콘 웨이퍼 중 하나 또는 둘 다에 열 산화를 수행할 수 있다.
다음 단계에서는 구조화된 웨이퍼를 표준적이고 일반적으로 사용되는 웨이퍼 산화 전 세척 방법에 의해 철저하게 세척한다. 세척 방법의 예로는 황산, 과산화수소수 및 탈이온수를 혼합한 피라냐 세척; 수산화암모늄, 과산화수소수 및 탈이온수(APM)를 혼합한 Standard Clean 1(SC1); 염산, 과산화수소수, 탈이온수(HPM)를 혼합한 Standard Clean 2(SC2)가 포함된다. 도 14b에 도시된 바와 같이, 2개의 세척된 웨이퍼는 그 후 정렬을 통해 본딩된다. 웨이퍼 본딩은 피처 정렬 능력을 갖는 진공 웨이퍼 본딩 장치에서 시작된다. 실온에서 본딩된 웨이퍼는 그 후 700oC~1100oC와 같은 상승된 온도에서 어닐링 공정을 거친다. 이러한 웨이퍼 본딩 공정은 종종 융합 본딩이라고 한다. 융합 본딩 후, 제1 실리콘 웨이퍼는 제1 실리콘 층(1401)이라고도 지칭되고, 제2 실리콘 웨이퍼는 제2 실리콘 층(1403)으로도 지칭된다. 이후 웨이퍼 랩핑(lapping)과 연마(polishing) 공정을 수행하여 제1 실리콘 층과 제2 실리콘 층을 그 특정된 두께로 감소시킨다. 본딩 후에, 에칭된 실리콘 리세스(1412 및 1424)는 이산화규소 층(1402)과 함께 매립된다. 1412 및 1424의 형상, 크기 및 위치는 해당 마이크로 트렌치 및 실리콘 아일랜드의 요구 사항에 따라 사전에 결정된다. 도 14b에 도시된 바와 같이, 패터닝된 마스킹 층(1405)이 제1 실리콘 층 상에 만들어진다. 패터닝된 마스킹 층(1405)은 트렌치 및 캐비티 실리콘 에칭을 위해 사용된다. 마스킹 층(1405)의 패턴은 매립 마이크로 언더컷 구조물(1412 및 1424)에 정렬된다. 패터닝 중 정렬은 적외선(IR) 정렬 기능을 갖춘 UV 노광기를 사용하여 수행할 수 있다. 마스킹 재료의 예는 패터닝된 포토레지스트를 포함하지만 이에 제한되지는 않는다. 도 14b에 도시된 바와 같이, 하전 입자 빔 전송 경로의 중심선은 파선(1406)으로 표시된다. 하전 입자 빔 전송 경로(1406)를 위한 마스킹 층 개구는 원형 개구이다. 원형 개구의 직경은 10μm 내지 1000μm 범위, 예를 들어 50μm 내지 250μm 범위일 수 있다. 마스킹 층(1405)의 위치(1407)는 전극 얕은 리세스를 형성하기 위한 위치이다. 마스크 개구(1408)는 실리콘 마이크로 트렌치를 만드는 데 사용되며, 그 개구 폭은 1μm 내지 100μm 범위, 예를 들어 3μm 내지 30μm 범위일 수 있다.
도 14c에 도시된 바와 같이, 마이크로 트렌치(1409) 및 원형 캐비티(1410)를 형성하기 위해 패터닝된 마스킹 층(1405)을 이용하여 실리콘 DRIE 에칭이 먼저 수행된다. 실리콘 DRIE 에칭은 모든 개구 하부 상에서 매립 이산화규소 표면에 도달하면 중지된다. 실리콘 DRIE 에칭 후에, 실리콘 마이크로 트렌치(1409)와 하전 빔 경로 원형 캐비티(1410)가 형성되고, 이들은 마이크로 언더컷(1412 및 1424)에 정렬된다. 그 결과, 제1 실리콘 층에는 마이크로 트렌치와 마이크로 언더컷을 둘러싸는 실리콘 아일랜드가 형성된다.
제1 실리콘 층에 마이크로 트렌치를 형성한 후, 나머지 마스킹 층(1405)이 제거되고 구조화된 제1 실리콘 층의 실리콘 표면이 노출된다. 도 14d에 도시된 바와 같이, 드라이 막 포토레지스트를 사용하는 포토리소그래피 단계가 수행된다. 드라이 막 포토레지스트 층(1404)은 핫롤 라미네이터를 사용하여 대기압에서 적층되거나 가열된 다이어프램 라미네이터를 사용하여 진공에서 적층된다. 적층된 드라이 막 포토레지스트는 그 후 실리콘 구조물에 정렬된 포토마스크를 사용하여 UV 노출된다. 다음 단계에서, 시간 제어 DRIE 에칭을 수행하여, 각각의 노출된 실리콘 표면(1407) 상에 마스킹 층(1404)으로 리세스를 형성한다. 얕은 실리콘 리세스 에칭은 이방성이다. 즉, 노출된 측벽 실리콘 표면과 노출된 실리콘 아일랜드의 에지는 리세스 에칭 중에 공격을 받아서는 안 되며, 이는 C4F8 퇴적 사이클에서 충분한 측벽 벽 보호 층 퇴적을 요구한다. 반면, C4F8 퇴적량은 에칭된 실리콘 상부 표면과 실리콘 아일랜드의 에지에 실리콘 그라스가 생성되는 것을 방지하기 위해 너무 많지 않을 수 있다. 리세스의 깊이는 5μm 내지 30μm 범위일 수 있다. 이 기술은 얕은 실리콘 리세스를 형성하는 다수의 방법을 제공한다. 도 9-12에 설명된 다른 얕은 실리콘 리세스 방법은 도 13의 흐름도와 도 14의 공정 흐름에서도 사용될 수 있으며, 이러한 공정 흐름 변형은 개시된 기술의 일부이다.
얕은 실리콘 리세스를 형성한 후 잔여 드라이 막 포토레지스트를 제거한다. 도 14e에 도시된 바와 같이, 리세스된 실리콘 아일랜드(1413)는 전극을 만들기 위한 것이고, 실리콘 아일랜드(1414)는 접지를 만들기 위한 것이다. 마이크로 언더컷들(1412)을 갖는 마이크로 트렌치들(1415)은 전극 아일랜드들 및 접지 아일랜드들을 둘러싸서 분리한다. 마이크로 트렌치(1416)는 디바이스의 경계를 정의하며, 제2 실리콘 층에 만들어지는 해당 마이크로 트렌치와의 칩 싱귤레이션에 사용된다. 원형 개구(1410)는 제1 실리콘 층에 하전 입자 빔 경로를 형성한다. 이전 섹션에서 설명한 것처럼 전극과 접지 아일랜드는 세장형 형상이다. 각 전극 아일랜드의 하나의 단부는 환형 형상 전극 아일랜드(1413) 또는 원호형 전극 아일랜드이며, 하전 입자 빔 경로 개구(1410)를 형성한다. 또한 세장형 전극 및 접지 아일랜드(1413 및 1414)는 라우팅 라인의 역할을 하며 외부 전기적 콘택을 만들기 위해 디바이스의 에지에 도달한다.
제1 실리콘 층 마이크로 구조화 공정을 완료한 후, 구조화된 제1 실리콘 층은 도 14f에 도시된 바와 같이 임시 보호 층(1417)을 도포하여 보호될 수 있다. 보호 층(1417)의 재료는 용매에 용해되어 코팅 후에 열을 가하여 고체화되는 유기 재료일 수 있다. 코팅 공정은 스프레이 코팅, 디스펜싱, 딥 코팅, 저속 스핀 코팅 또는 이들 방법의 조합일 수 있다. 층(1417)은 또한 기상으로부터 퇴적되는 폴리머 층일 수 있다. 코팅 층(1417)은 제2 실리콘 층이 처리되고 있을 때 제1 실리콘 층이 영향을 받는 것을 방지하도록 제1 실리콘 층의 표면 보호를 제공한다. 코팅 층(1417)은 깊고 좁은 마이크로 트렌치를 적어도 부분적으로 채우고, 구조화된 제1 실리콘 층의 웨이퍼 표면을 적어도 부분적으로 평탄화한다. 보호 층(1417)을 사용하여, 제1 실리콘 층에 사용된 대부분의 공정 장비 및 공정 조건을 제2 실리콘 층을 처리하는 것에 공유할 수 있다. 이 공정 흐름 예에서, 제2 실리콘 층은 접지 층으로만 만들어진다. 실리콘 리세스 형성 공정은 제2 실리콘 구조화 공정에 포함되지 않는다. 그러나, 필요한 경우, 제1 실리콘 층 구조화에 대해 설명한 실리콘 리세스 형성 공정이 제2 실리콘 층 구조화에도 적용될 수 있다.
또한 도 14f에 도시된 바와 같이, 제2 실리콘 층의 처리는 포토레지스트 마스킹 층(1418)을 도포하고 패터닝하는 것에서부터 시작된다. 1418의 패턴은 제1 실리콘 층에 만들어진 정렬 피처나 마이크로 언더컷 구조물에 정렬되며 정렬 정확도는 +/- 2μm 이상일 수 있다. 포토레지스트 층(1418)의 패턴 개구(1419)는 제2 실리콘 층에 하전 입자 빔 경로를 만들기 위한 원형 개구이다. 포토레지스트 층(1418)의 패턴 개구(1420)는 웨이퍼 상의 칩 경계를 정의하기 위한 둘러싸는 마이크로 트렌치의 개구 패턴이다. 패턴(1421)은 포토레지스트 층(1418)에 원형 마이크로 트렌치 개구(1422)를 형성하기 위한 원형 마이크로 펜스 패턴이다.
도 14g에 도시된 바와 같이, 제2 층 실리콘 이방성 에칭도 마스킹 층(1418)을 사용하여 깊은 반응성 이온 에칭(DRIE) 공정에 의해 수행된다. DRIE 실리콘 에칭 공정은 실리콘 DRIE 에칭이 에칭된 구조물의 하부 표면에 있는 매립 이산화규소 층과 보호 층(1417)에 도달한 후에 중지된다. 그런 다음 작은 부분의 산소를 갖는 CHF3 가스를 사용한 반응성 이온 에칭(RIE)을 사용하여 에칭된 실리콘 구조물의 하부 표면에서 이산화규소 층을 선택적으로 에칭할 수 있다. 대안적으로, 이산화규소 층은 시간 제어 HF 용액 에칭 또는 HF 증기 에칭에 의해 에칭될 수 있다. 공정 흐름에서, 마이크로 언더컷(1424)은 칩 레벨 공정 단계에서 더 깊고 크게 만들어질 수 있다.
다음으로, 제1 실리콘 층 보호 층(1417) 및 제2 실리콘 층 마스킹 층(1418)이 완전히 제거된다. 등방성 산소 플라즈마 에칭을 사용하여 유기 보호 층을 제거할 수 있다. 보호 층(1417)이 완전히 제거되면, 제1 실리콘 층의 칩 경계 마이크로 트렌치(1416)와 제2 실리콘 층의 마이크로 트렌치(1420)가 연결된다. 그 결과, 도 14h에 도시된 바와 같이 칩(1425)이 웨이퍼로부터 분리된다.
도 14i-14l은 칩 레벨 제작 공정을 도시한다. 도 14i는 웨이퍼 레벨 공정으로부터의 그 싱귤레이션 단계 이후의 단극 칩의 실리콘 구조를 보여준다. 하전 입자 빔 경로는 제1 실리콘 층의 원형 개구(1410)와 제2 실리콘 층의 더 큰 원형 개구(1419)에 의해 제공된다. 1406은 하전 입자 빔의 광축을 도시한다. 제1 실리콘 층의 원형 개구(1410)는 환형 전극을 만드는 데 사용되는 링 형상의 리세스된 실리콘 아일랜드 구조물(1413)에 의해 형성된다. 제1 실리콘 층에서, 실리콘 아일랜드 구조물(1413)은 그 사이에 마이크로 트렌치(1415)를 갖는 접지 아일랜드 구조물(1414)로 둘러싸여 있다. 마이크로 언더컷(1412)은 아일랜드 구조물(1413 및 1414)을 둘러싸는 마이크로 트렌치(1415)의 하부에 있다. 아일랜드 구조물(1413 및 1414)은 매립 이산화규소 층(1402)을 통해 제2 실리콘 층에 의해 지지된다. 도 14i에 도시된 바와 같이, 접지 구조물(1426)만이 제2 실리콘 층에 형성된다. 대안적으로, 전극 아일랜드 구조물은, 제1 실리콘 층에 대해 기술된 공정을 사용하여, 제2 실리콘 층에 또한 형성될 수 있다. 제1 실리콘 층과 제2 실리콘 층 둘 모두에 전극 및 접지 아일랜드 구조물을 둘 모두 형성하는 경우, 두 실리콘 층의 마이크로 트렌치가 중첩되지 않아 둘 모두의 실리콘 층의 아일랜드 구조물이 상호 지지될 수 있다. 제2 실리콘 층의 접지 구조물은 광축(1406)에 하전 입자 빔 경로를 제공하기 위한 원형 개구(1419)를 포함한다. 원형 개구(1419)에는 원형 마이크로 펜스(1427)가 동심으로 형성된다. 즉, 원형 마이크로 펜스(1427)는 원형 캐비티(1419)의 둘레를 형성한다. 오버행 마이크로 펜스(1427)를 형성하는 목적은 원형 마이크로 트렌치(1422)와 마이크로 언더컷(1424)을 형성하는 것이다. 오버행 마이크로 브리지는 오버행 마이크로 펜스를 나머지 접지 실리콘 구조에 연결한다. 마이크로 브리지는 도 14i에는 표시되지 않았지만 도 2c에는 표시되어 있다. 마이크로 펜스, 마이크로 브리지, 마이크로 트렌치, 및 마이크로 언더컷의 결합된 마이크로 구조물은 내장된 마이크로 섀도우 마스크를 형성하여 사전 구조화된 금속 퇴적 공정을 가능하게 한다.
도 14j에 도시된 바와 같이, 마이크로 언더컷의 크기를 증가시켜야 하는 경우, 매립 이산화규소 층은 먼저 마이크로 언더컷(1412 및 1424)의 그 노출된 측벽 표면으로부터 제어된 양으로 에칭된다. 매립 이산화규소 언더커팅 에칭은 희석된 불화수소(HF) 용액을 사용하거나 증기 HF를 사용하여 수행될 수 있다. HF 에칭 후에, 마이크로 언더컷은 도 14j에 도시된 바와 같이 측방향으로 더 깊게 만들어진다. 다음 단계는 노출된 모든 실리콘 표면에 얇은 이산화규소 층을 성장시키기 위해 실리콘 열 산화 공정을 수행하는 것이다. 성장된 이산화규소 층은 그 후 설명된 산화물 에칭 방법에 의해 에칭 제거된다. 실리콘 열 산화는 원래 실리콘 표면으로부터의 실리콘을 소비하고 소비된 실리콘을 새로 성장된 이산화규소 층에 통합하기 때문에, 열적으로 성장된 산화 이산화규소가 제거된 후, 마이크로 언더컷은 측방향으로 더 깊게 만들어질 뿐만 아니라 수직 방향으로도 더 높게 만들어진다. 따라서, 매립 이산화규소 계면에 특정 크기와 형상을 갖는 마이크로 언더컷을 형성하기 위해 산화 및 산화물 에칭 공정의 단일 사이클 또는 다중 사이클이 수행될 수 있다. 도면의 단순화를 위해, 도 14j는 이 방법에 의한 마이크로 언더컷의 내부 부분의 형성을 보여주기 위해 단일 시간 제어 HF 에칭 단계 후 칩의 단면만을 도시한다. 또한, HF 이산화규소 에칭 및 열 산화 공정은 이러한 기술의 디바이스에 다른 이점을 제공한다. 열 산화 및 HF 산화물 제거 공정의 각 사이클 후에 에칭된 실리콘 표면은 더욱 매끄러워지고 파티클 수가 줄어든다. 그 결과, 마이크로 또는 나노 스케일의 많은 표면 돌출부가 제거될 수 있다. 이 공정에 의해 제공되는 더 매끄럽고 깨끗한 표면은 한정된 미세 공간에 하전 입자 빔에 영향을 미치기 위해 강한 전기장이 인가될 때 전기 방전 및 브레이크다운 가능성을 크게 줄인다.
도 14k에 도시된 바와 같이, 노출된 모든 실리콘 표면 상에 얇은 이산화규소 층(1428)을 성장시키기 위해 최종 실리콘 열 산화 공정이 수행된다. 성장된 산화물 두께는 0.1μm 내지 10μm 범위, 예를 들어 0.2μm 내지 2μm 범위일 수 있다. 실리콘 열 산화는 800oC에서 1200oC 사이의 온도, 예를 들어 약 1100oC에서 일반적으로 사용되는 습식 산화 공정일 수 있다. 칩 레벨 실리콘 열 산화 공정 후에, 모든 마이크로 언더컷의 내부 표면과 칩 에지의 측벽 표면을 포함한 모든 실리콘 표면은 이산화규소 층(1428)에 의해 완전히 캡슐화 된다.
도 14l은 그 칩 레벨의 사전 구조화된 전도성 층 퇴적 공정 이후의 단일 빔 단극 디바이스의 단면 뷰 개략도를 보여준다. 금속 퇴적 방법에는 스퍼터링 및 e-빔 증발과 같은 물리적 기상 퇴적(PVD)이 포함되지만 이에 제한되지는 않는다. 스퍼터링 퇴적 공정은 일반적으로 증발 압력보다 높은 퇴적 압력에서 수행된다. 예를 들어, 스퍼터링 압력은 0.2 파스칼 내지 2파스칼 범위일 수 있고, 증발 압력은 10 마이크로파스칼 내지 100 마이크로파스칼 범위일 수 있다. 금속 스퍼터링 공정에서, 이온의 초과 에너지는 퇴적 재료의 이온의 표면 이동성을 또한 증가시킨다. 그 결과 스퍼터링 금속 퇴적 공정은 내장된 마이크로 섀도우 마스킹 구조물에 의해 가려진 표면을 제외하고 구조화된 칩의 모든 노출된 표면에 금속 막 커버리지를 제공한다. 반면, 금속 증발 퇴적 공정은 그 훨씬 낮은 진공 퇴적 압력으로 인해 가시선 퇴적을 제공한다.
칩 레벨 금속 퇴적 공정은 적어도 두 단계의 금속 스퍼터링 공정을 포함한다. 하나의 스퍼터링 공정은 제1 실리콘 층 측인 상부로부터 금속 층(1429)을 퇴적하는 것이다. 다른 스퍼터링 공정은 제2 실리콘 층 측으로부터인 하부로부터 금속 층(1430)을 퇴적하는 것이다. 증발 소스에 대한 가시선 방향을 향하도록 상부 또는 하부 표면을 배치함으로써 칩의 상부 또는 하부 표면 중 어느 하나 또는 둘 다에 더 두꺼운 금속 막을 퇴적하기 위해, 금속 증발 공정은 선택적으로 수행될 수 있다. 증발된 두꺼운 금속 막은 와이어 본딩이나 직접 금속 프로브 또는 핀 콘택과 같은 외부 전기 연결을 만드는 데 사용된다. 금속 콘택 패드, 전극 및 접지 라우팅은 도 14l에 도시되어 있지 않지만, 도 6a 및 도 6b에 예시 및 설명되어 있다. 퇴적된 금속 막(1429 및 1430)은 티타늄을 포함할 수 있지만 이에 제한되지 않는 단일 금속 층을 가질 수 있다. 단일 금속 막의 두께는 0.1 μm 내지 0.5 μm 범위일 수 있다. 대안적으로, 얇은 전도성 막은 동일한 퇴적 공정으로 퇴적되는 내부 접착 층 및 외부 전도성 층을 포함할 수 있다. 외부 전도성 층은 표면 산화 및 부식에 저항하는 재료일 수 있다. 얇은 내부 접착 층 재료의 예는 티타늄, 티타늄 텅스텐 및 크롬을 포함하지만 이에 제한되지는 않는다. 외부 전도성 층 재료의 예는 금, 백금 및 몰리브덴을 포함하지만 이에 제한되지는 않는다. 내부 접착 층의 두께는 0.01μm 내지 0.05μm 범위일 수 있다. 외부 금속 층의 두께는 0.1μm 내지 0.5μm 범위일 수 있다.
도 14l에 도시된 바와 같이, 칩의 상부 측으로부터 금속 퇴적 공정을 수행한 후, 전극 아일랜드(1431) 및 접지 아일랜드(1432)의 상부 표면 및 측벽 표면은 스퍼터링된 금속 층(1429)에 의해 완전히 덮인다. 원형 빔 경로 개구(1410 및 1419)의 원통형 측벽 표면도 스퍼터링된 금속 층으로 덮여 있다. 마이크로 트렌치(1415)에 의해 제공되는 내장형 섀도우 마스킹 효과로 인해, 마이크로 트렌치(1415) 측벽의 금속 두께는 마이크로 트렌치 하부를 향해 가면서 점진적으로 감소된다. 마이크로 트렌치(1415)와 마이크로 언더컷(1412)의 내장된 섀도우 마스킹 효과로 인해 금속 층(1429)은 마이크로 언더컷(1412)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1412)의 코팅되지 않은 유전체 표면은 스퍼터링된 금속 층(1429)에 불연속성을 생성한다. 따라서 전극 아일랜드(1431)와 접지 아일랜드(1432)의 금속 층(1429)은 물리적으로 분리되며 전기적으로 연결되지 않는다. 칩 하부로부터 금속 스퍼터링 퇴적 후, 마이크로 펜스(1427)의 표면을 포함하는 접지 구조물(1433)의 하부 표면 및 측벽 표면은 스퍼터링된 금속 층(1430)에 의해 완전히 덮인다. 또한 원형 빔 경로 개구(1419 및 1410)의 원통형 측벽 표면은 스퍼터링된 금속 층(1430)에 의해 덮인다. 1410과 1419의 완전히 금속화된 원통형 표면은 빔 경로를 따라 하전 입자가 트래핑되는 것을 방지한다. 마이크로 펜스(1427), 마이크로 트렌치(1422) 및 마이크로 언더컷(1424)에 의해 제공되는 내장된 섀도우 마스킹 효과로 인해 마이크로 트렌치(1422) 측벽 상의 금속 두께는 마이크로 트렌치의 하부를 향해 가면서 점진적으로 감소되고, 금속 층(1430)은 마이크로 언더컷(1424)의 숨겨진 내부 표면에 도달하지 않는다. 그 결과, 마이크로 언더컷(1424)의 코팅되지 않은 유전체 표면은 상부 전극 아일랜드(1431) 상의 스퍼터링된 금속 층과 하부 접지 금속 층(1430) 사이에 불연속성을 생성한다. 반면, 칩 에지의 마이크로 언더컷(1434)은 마이크로 트렌치에 의한 섀도잉 효과 없이 개방되므로, 접지 구조물(1432 및 1433) 상의 금속 층(1429 및 1430)은 칩 에지를 통해 물리적으로 그리고 전기적으로 연결될 수 있다. 하부 접지 층에 대한 상부 접지 아일랜드 전기 연결은 단일 측면 외부 접지 콘택을 허용하고 그 하부 측에서 추가 전극 접지 차폐를 제공한다. 금속 스퍼터링 및 증발 공정은 둘 모두 금속 퇴적 후 금속 패터닝 및 에칭을 수행할 필요 없이 사전 구조화되어 있다. 그 결과, 종횡비가 높은 마이크로 구조물의 금속 패터닝 및 에칭 공정과 관련된 파티클 오염이 방지된다.
칩 레벨에서의 산화 및 금속화 공정은 표면 전도성 전극과 접지된 마이크로 구조물을 제공한다. 전반적으로, 이 기술의 표면 전도성 구조 설계 및 그 제작 방법은 체적 전도성 전극 구조에 비해 정전 디바이스의 전기 단락, 방전 및 브레이크다운을 크게 줄인다. 그 결과, 이 기술은 특히 다중 하전 입자 빔에 영향을 미치는 대규모 어레이의 다중극 전극 디바이스에 대해 고수율, 고성능 및 고신뢰성의 정전 디바이스를 제공한다.
고려사항
이에 대한 설명이 특정 구현과 관련하여 설명되었지만, 이러한 특정 구현은 단지 예시적인 것일 뿐이며 제한적인 것은 아니다. 본 설명은 특정한 구조적 구현 및 방법을 참조할 수 있으며, 기술을 구체적으로 개시된 구현 및 방법으로 제한하려는 의도는 아니다. 이 기술은 다른 특징, 요소, 방법 및 구현을 사용하여 실행될 수 있다. 구현은, 청구항들에 의해 정의되는 그 범위로 제한하기 위함이 아니라, 본 기술을 묘사하기 위해 설명된다. 본 기술분야의 통상의 지식을 가진 자는 위의 설명에 대하여 다양한 종류의 동등한 변형을 인식한다.
청구항, 요약 및 도면을 포함하여 본 명세서에 개시된 모든 특징 및 개시된 임의의 방법 또는 공정의 모든 단계는, 그러한 특징 및/또는 단계 중 적어도 일부가 상호 배타적인 조합들을 제외하고, 임의의 조합으로 조합될 수 있다. 청구항, 요약 및 도면을 포함하여 본 명세서에 개시된 각 특징은 달리 명시적으로 언급되지 않는 한, 동일하거나 동등한 또는 유사한 목적에 부합하는 대체 특징으로 대체될 수 있다.
이에 대한 설명이 특정 구현과 관련하여 설명되었지만, 이러한 특정 구현은 단지 예시적인 것일 뿐이며 제한적인 것은 아니다. 구현은 단일 칩으로 이루어질 수도 있거나, 다수의 반도체 다이를 단일 패키지로 패키징하는 다중 칩 모듈(MCM)로 이루어질 수도 있다. 이러한 모든 변형 및 변경은 개시된 기술의 범위 내에서 고려되어야 하며, 그 성격은 전술한 설명으로부터 결정되어야 한다.
전자 디바이스를 제조하기 위한 임의의 적합한 기술은 특정 구현의 회로를 구현하는 데 사용될 수 있다. 실리콘, 게르마늄, SiGe, GaAs, InP, GaN, SiC, 그래핀 등의 상이한 반도체 재료가 사용될 수 있다. 신호의 물리적 처리가 특정 순서로 제시될 수 있지만, 이 순서는 상이한 특정 구현에서 변경될 수 있다. 일부 특정 구현에서는 본 명세서에서 순차적으로 표시된 다수의 요소, 디바이스 또는 회로가 병렬로 작동할 수 있다.
특정 구현은 다른 구성요소 및 메커니즘을 사용하여 구현될 수 있다. 일반적으로, 특정 구현의 기능은 당업계에 공지된 임의의 수단에 의해 달성될 수 있다.
또한, 도면/그림에 묘사된 요소 중 하나 이상은 더 분리되거나 통합된 방식으로 구현될 수도 있거나, 특정 애플리케이션에 따라 유용한 것처럼 특정 경우에 심지어 제거되거나 작동 불가능한 것으로 렌더링될 수도 있다는 것이 이해될 것이다.
따라서, 특정 구현이 본 명세서에 설명되어 있지만, 전술한 개시내용에서 변경 범위들, 다양한 변화 및 대체가 의도되었으며, 일부 경우에 특정 구현의 일부 특징은 제시된 범위와 정신에서 벗어나지 않으면서, 대응하는 다른 특징의 사용 없이, 채용될 것임이 이해될 것이다. 따라서, 특정 상황이나 자료를 본질적인 범위와 정신에 적합하게 하기 위해 많은 변경이 이루어질 수 있다.
Claims (21)
- 정전 디바이스로서,
상부 실리콘 층;
하부 실리콘 층;
상기 상부 실리콘 층과 상기 하부 실리콘 층 사이에 배치된, 이산화규소를 포함하는 매립 층;
상기 상부 실리콘 층을 관통하는 상부 빔 개구;
상기 하부 실리콘 층을 관통하는 하부 빔 개구;
상기 상부 실리콘 층과 상기 하부 실리콘 층을 캡슐화하는 절연 층;
상기 상부 실리콘 층의 제1 부분 주위의 상기 절연 층 외부의 제1 상부 전도성 층을 포함하는 제1 전극; 및
상기 상부 실리콘 층의 제2 부분 주위의 상기 절연 층 외부의 제2 상부 전도성 층을 포함하는 접지 구조물을 포함하고,
상기 상부 빔 개구와 상기 하부 빔 개구는 동심으로 정렬되고;
상기 제1 전극은 상기 상부 실리콘 층의 상부 마이크로 트렌치에 의해 상기 접지 구조물로부터 물리적으로 분리되고, 상기 절연 층 근처에서 및/또는 상기 절연 층에서 제1 마이크로 언더컷에 의해 상기 접지 구조물로부터 전기적으로 분리되고;
상기 제1 전극은 상기 상부 빔 개구의 적어도 일부를 덮은, 정전 디바이스. - 제1항에 있어서,
상기 하부 실리콘 층을 캡슐화하는 절연 층의 부분들 주위의 하부 전도성 층을 추가로 포함하는, 정전 디바이스. - 제2항에 있어서,
상기 하부 전도성 층은 제2 마이크로 언더컷에 의해 상기 제1 전극으로부터 물리적으로 그리고 전기적으로 분리되는, 정전 디바이스. - 제2항에 있어서,
상기 제1 전극은 상기 접지 구조물로부터 리세스되는, 정전 디바이스. - 제1항에 있어서,
하나 이상의 추가 전극을 추가로 포함하고, 상기 하나 이상의 추가 전극 중 하나는:
상기 상부 실리콘 층의 제3 부분 주위의 상기 절연 층 외부의 제3 상부 전도성 층을 포함하고,
상기 상부 빔 개구의 적어도 일부를 덮고;
상기 상부 실리콘 층의 상부 마이크로 트렌치에 의해 상기 접지 구조물과 물리적으로 분리되고, 상기 절연 층 근처에서 및/또는 상기 절연 층에서 마이크로 언더컷에 의해 상기 접지 구조물로부터 전기적으로 분리되는, 정전 디바이스. - 제1항에 있어서,
상기 제1 전극은 상기 정전 디바이스의 에지 근처에서 하나의 단부 상에 상기 상부 빔 개구 및 다른 단부 상에 전기적 콘택 패드를 갖는 세장형 아일랜드의 형상을 갖는, 정전 디바이스. - 제6항에 있어서,
상기 세장형 아일랜드는 지지 앵커 사이에 매달린 오버행 부분을 포함하는, 정전 디바이스. - 제1항에 있어서,
상기 상부 빔 개구의 직경은 상기 하부 빔 개구의 직경보다 작고, 상기 제1 전극은 상기 하부 빔 개구 위에 오버행되는, 정전 디바이스. - 제1항에 있어서,
상기 하부 빔 개구는 하부 마이크로 펜스 및 하부 마이크로 트렌치에 의해 둘러싸이고, 상기 하부 마이크로 펜스는 상기 상부 실리콘 층의 오버행 부분 아래에 위치하고 마이크로 언더컷에 의해 상기 상부 실리콘 층과 물리적으로 그리고 전기적으로 분리되는, 정전 디바이스. - 제9항에 있어서,
상기 하부 마이크로 펜스는 상기 하부 실리콘 층에 연결된 마이크로 브리지 위에 오버행됨으로써 지지되는, 정전 디바이스. - 정전 디바이스의 제조 방법으로서,
상부 실리콘 층, 하부 실리콘 층, 및 상기 상부 실리콘 층과 상기 하부 실리콘 층 사이에 배치된 매립 절연 층을 포함하는 웨이퍼로 시작하는 단계;
상기 상부 실리콘 층에 상부 빔 개구 및 하나 이상의 마이크로 트렌치 및/또는 마이크로 언더컷을 형성하는 단계;
상기 하부 실리콘 층에 하부 빔 개구 및 하나 이상의 마이크로 트렌치, 마이크로 펜스, 마이크로 브리지 및/또는 마이크로 언더컷을 형성하는 단계;
절연 층으로 표면들을 캡슐화하는 단계; 및
노출된 표면들 상에 전도성 층들을 퇴적하는 단계를 포함하는, 방법. - 제11항에 있어서,
상기 매립 절연 층은 열적으로 성장된 이산화규소를 포함하는, 방법. - 제11항에 있어서,
마이크로 트렌치를 형성하는 단계는 포토레지스트, 이산화규소, 알루미늄 또는 퇴적된 폴리머 중 적어도 하나를 포함하는 패터닝된 마스킹 층을 사용하는 깊은 반응성 이온 에칭(DRIE) 공정으로 에칭하는 것을 포함하는, 방법. - 제11항에 있어서,
마이크로 언더컷을 형성하는 단계는 시간 제어 실리콘 에칭 및/또는 시간 제어 이산화규소 에칭을 포함하는, 방법. - 제11항에 있어서,
상기 절연 층으로 표면들을 캡슐화하는 단계는 이산화규소 층을 열적으로 성장시키는 것을 포함하는, 방법. - 제11항에 있어서,
상기 절연 층으로 표면들을 캡슐화하는 단계는 알루미늄 산화물의 원자 층을 퇴적시키는 것을 포함하는, 방법. - 제11항에 있어서,
노출된 표면들에 전도성 층을 퇴적하는 단계는 마이크로 트렌치 및 마이크로 언더컷에 의해 제공되는 섀도우 마스킹 효과를 사용하는 것을 포함하는, 방법. - 제11항에 있어서,
노출된 표면들에 전도성 층을 퇴적하는 단계는 스퍼터링 공정을 사용하는 것을 포함하는, 방법. - 제11항에 있어서,
에칭을 사용하여 칩을 분리하는 단계를 추가로 포함하는, 방법. - 정전 디바이스의 제조 방법으로서,
제1 실리콘 웨이퍼에 실리콘 리세스를 형성하는 단계;
제2 실리콘 웨이퍼 상에 이산화규소를 열적으로 성장시키는 단계;
상기 제1 실리콘 웨이퍼를 상기 제2 실리콘 웨이퍼 상에 본딩하여 상부 실리콘 층, 하부 실리콘 층, 및 상기 상부 실리콘 층과 상기 하부 실리콘 층 사이에 배치된 매립 층을 형성하는 단계;
상기 상부 실리콘 층에 상부 빔 개구 및 제1 마이크로 트렌치를 형성하는 단계;
상기 하부 실리콘 층에 하부 빔 개구 및 제2 마이크로 트렌치를 형성하는 단계;
칩을 얻기 위해 상기 제1 실리콘 웨이퍼 및 상기 제2 실리콘 웨이퍼를 싱귤레이팅하는 단계;
절연 층으로 실리콘 표면들을 캡슐화하기 위해 상기 칩을 열적으로 산화시키는 단계; 및
노출된 표면들 상에 전도성 층들을 퇴적하는 단계를 포함하는, 정전 디바이스의 제조 방법. - 제20항에 있어서,
상기 싱귤레이팅하는 단계는,
에칭을 사용하여 칩을 분리하는 단계를 추가로 포함하는, 정전 디바이스의 제조 방법.
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| US6479920B1 (en) * | 2001-04-09 | 2002-11-12 | Wisconsin Alumni Research Foundation | Direct charge radioisotope activation and power generation |
| US8093144B2 (en) * | 2002-05-24 | 2012-01-10 | Massachusetts Institute Of Technology | Patterning of nanostructures |
| JP4459568B2 (ja) * | 2003-08-06 | 2010-04-28 | キヤノン株式会社 | マルチ荷電ビームレンズおよびそれを用いた荷電ビーム露光装置 |
| DE102008010123A1 (de) * | 2007-02-28 | 2008-09-04 | Ims Nanofabrication Ag | Vielstrahl-Ablenkarray-Einrichtung für maskenlose Teilchenstrahl-Bearbeitung |
| KR101649106B1 (ko) * | 2008-10-01 | 2016-08-19 | 마퍼 리쏘그라피 아이피 비.브이. | 정전기 렌즈 구조 |
| EP2664058B1 (de) * | 2011-01-14 | 2017-05-03 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mikromechanisches bauelement |
| JP2013004680A (ja) * | 2011-06-15 | 2013-01-07 | Canon Inc | 荷電粒子線レンズ |
| DE112013003408T5 (de) * | 2012-07-06 | 2015-04-09 | Luxvue Technoly Corporation | Konformer bipolarer Mikrovorrichtungsübertragungskopf mitSiliziumelektroden |
| US10522472B2 (en) * | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
| IT201800002364A1 (it) * | 2018-02-02 | 2019-08-02 | St Microelectronics Srl | Dispositivo micro-manipolatore micro-elettro-meccanico con comando piezoelettrico, mobile nel piano |
| EP4374398A1 (en) * | 2021-08-08 | 2024-05-29 | Viamems Technologies, Inc. | Electrostatic devices to influence beams of charged particles |
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