KR101482440B1 - 이온 트랩 장치 및 그 제작 방법 - Google Patents

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윤종건
최병두
홍석준
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Abstract

본 발명의 실시예는 반도체 기판 상에 DC 연결패드, 및 상기 DC 연결패드에 연결된 DC 레일을 포함하는 하나 이상의 중앙 DC전극; 상기 DC 레일에 인접하여 위치하는 하나 이상의 RF 레일, 및 상기 하나 이상의 RF 레일에 연결된 RF 패드를 포함하는 RF 전극; 및 상기 RF 전극을 기준으로 상기 DC전극 반대측에 위치하는 하나 이상의 측방 전극 패드를 포함하는 하나 이상의 측방 전극을 포함하고, 각 전극은 상호 대면하고 있는 부분의 모서리가 둥근(Round) 형태를 하는 이온 트랩 장치 및 그 제작 방법을 제공한다.

Description

이온 트랩 장치 및 그 제작 방법{Apparatus for Trapping Ion and Method for Fabricating the Same}
본 발명의 실시예는 이온 트랩 장치 및 그 제작 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
현재 상업적으로 구현되고 있는 양자키분배(QKD: Quantum Key Distribution) 시스템의 가장 큰 한계점은 단일 광자가 광섬유를 통과하는 동안의 감쇠로 인해 통신시 한번에 보낼 수 있는 거리의 한계가 존재한다는 점이다. 이 단점을 극복하기 위하여 양자 중계기(Quantum Repeater)를 이용하여 신호를 증폭할 필요가 있으며, 이온 트랩은 양자 중계기의 제작에 필수적인 양자 메모리의 구현 방법 중 가장 각광받고 있는 방식이다.
도 1은 3차원 트랩의 원리를 설명하기 위한 도면이다.
이온트랩은 전극의 배치에 따라 여러 가지 모양이 가능하나 가장 기본적으로는 도 1과 같이 4개의 전극봉(e1, e2, e3, e4)으로 인해 생성되는 필드의 모양으로 설명이 가능하다. 도 1의 (a)에서 e1과 e4를 접지하고 e2와 e3에 고전압의 RF신호를 인가하게 되면 도 1의 (b)와 같은 전기장이 형성되고, 인가되는 신호의 RF주파수로 전기장(E)의 방향이 지속적으로 바뀌게 된다. 이때 전기를 띈 입자의 전하량, 질량, 전기장의 세기, RF주파수가 특정한 수학적 조건을 만족하면 전기를 띈 입자는 평균적으로 도 1의 (b)에서 전극봉(e1, e2, e3, e4) 사이의 가운데 지점으로 힘을 받게 되고, 이러한 평균적인 힘에 의해 생긴 포텐셜(Potential)을 판더로모티브 포텐셜(Ponderomotive Potential)이라고 부른다.
도 1의 (c)는 전극봉(e1, e2, e3, e4) 사이에 형성되는 판더로모티브 포텐셜의 모양을 나타낸 도면이다. 여기서 판더로모티브 포텐셜은 전극봉(e1, e2, e3, e4) 사이에 트랩되는 전하의 부호에는 무관하다. 이렇게 형성된 포텐셜은 z축에서 멀어지려는 전하를 지속적으로 가운데로 끌어당겨 주지만, z축을 따라 어느 위치에 전하 입자가 포획될지는 정해주지 않는다. 따라서, 전하를 띈 입자를 도 1의 (a)와 같은 위치에 포획하기 위해서는 e1과 e4를 접지하는 대신 V1 > V2의 관계가 성립하도록 전압을 가해준다.
도 2의 (a)는 2차원 트랩의 원리를 설명하기 위한 도면이고, 도 2의 (b)는 발생하는 전기장의 방향과 이에 해당되는 판더로모티브 포텐셜을 나타낸 도면이다.
도 1과 같은 3차원 구조를 가진 이온 트랩 장치는 정밀한 제작이 어렵고 여러 개의 트랩을 집적하기 어려워서 양자 정보의 응용을 위해서는 MEMS공정을 이용하여 2차원의 웨이퍼 상에 제작할 수 있는 설계로 변형을 한다. 도 2의 (a)는 2차원 구조의 전극을 1차원에 컨포멀 매핑(conformal mapping)을 하는 방법을 보여준다. 도 2의 (a)는 원주의 빨간 부분에 RF 전압을 가하고 원주의 나머지 부분을 접지시킬 경우 도 1의 (b)와 유사한 형태의 전기장이 원 내부에 형성된다. 이 경우 도 2의 (a)와 같이 원주상에 있는 RF전극들의 접선을 연장시켜서 밑에 있는 선과 교차되는 부분을 찾고 이 부분들에 RF전압을 가하고 나머지 선 부분을 접지시키면 원의 중심이 있던 위치에 원 내부에 발생했던 전기장과 유사한 형태의 전기장이 형성되고 도 2의 (b)에는 이와 같이 1차원으로 전극을 배치했을 때 발생하는 전기장의 방향과 이에 해당되는 판더로모티브 포텐셜을 보여준다(두 개의 빨간 전극에 RF를 가하고, 가운데와 RF의 양쪽 바깥을 접지시킴).
위와 같은 원리를 이용하여 전극 구조를 제작하면 도 2의 (b)의 세모 표시 위치에 전하를 띈 입자가 포획되게 된다.
이온 트랩 장치의 제작에 관한 다른 방법으로 대표적인 것이 MEMS 기반 평면형 이온 트랩이다.
MEMS 기반 평면형 이온 트랩 칩은 UHV(Ultra High Vacuum)에서 고전압 RF 와 DC 전압에 의해 형성되는 전기장을 이용하여 이온을 포획하게 되는데, 이때, RF 전극에는 수백 볼트에 이르는 고전압을 인가한다. 인가된 RF 전압이 고전압이 아닌 경우에는 문제없이 인가되었더라도 UHV에서는 RF 전극과 주변 전극들 사이에 브레이크다운(Breakdown)이 발생할 가능성이 높아진다. 예컨대, RF 전극과 DC 전극 사이에서 브레이크다운이 발생하게 되면 RF 전극과 DC 전극이 손상을 입어 이온 트랩 칩을 사용할 수 없게 된다. 이를 해결하는 방법으로 간단하게는 RF 전극과 DC 전극 사이의 간격을 넓히는 것으로 브레이크다운 문제를 해결할 수 있으나, 이는 이온 트랩 칩의 성능 저하를 야기한다. 따라서, 이온 트랩 칩의 성능에 영향을 주지 않는 범위에서 브레이크다운 문제를 해결하고 한정된 이온 트랩 칩의 크기에서 이온을 정밀하고 다양하게 제어하기 위해 전극 개수를 증가시키거나 이온 트랩 칩의 소형화를 위해 전극간격을 최소화할 때 발생할 수 있는 브레이크다운을 최소화할 필요가 있다.
이러한 문제점을 해결하기 위해 본 발명의 실시예는, 이온과 같은 하전입자의 트랩 시의 성능 향상을 위하여 전극의 전기적 특성을 개선되도록 전극의 형상을 디자인함으로써 하전입자의 트랩의 성능과 안전성을 높이고자 하는 데에 주된 목적이 있다.
전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 반도체 기판 상에 DC 연결패드, 및 상기 DC 연결패드에 연결된 DC 레일을 포함하는 하나 이상의 중앙 DC전극; 상기 DC 레일에 인접하여 위치하는 하나 이상의 RF 레일, 및 상기 하나 이상의 RF 레일에 연결된 RF 패드를 포함하는 RF 전극; 및 상기 RF 전극을 기준으로 상기 DC전극 반대측에 위치하는 하나 이상의 측방 전극 패드를 포함하는 하나 이상의 측방 전극을 포함하고, 각 전극은 상호 대면하고 있는 부분의 모서리가 둥근(Round) 형태를 하는 것을 특징으로 하는 이온 트랩 장치를 제공한다.
상기 중앙 DC전극은 제1 중앙 DC전극 및 제2 중앙 DC전극을 포함하고, 상기 제1 중앙 DC전극의 DC 레일인 제1 DC레일 및 상기 제2 중앙 DC전극의 DC 레일인 제2 DC레일은 서로 이격되어 상기 제1 DC레일 및 상기 제2 DC레일 사이에 트랩 영역을 갖고, 상기 트랩영역에 대응되는 상기 반도체 기판 부분이 관통된 형태를 할 수 있다.
상기 트랩 영역에 대응되는 상기 RF 전극의 내측면과 외측측면의 모서리는 둥근 형상을 할 수 있다.
상기 복수의 하나 이상의 측방 전극은 각각 상기 RF 전극의 길이 방향으로 소정의 간격으로 배열될 수 있다.
상기 반도체 기판과 제1 도전막 사이에는 제1 절연물이 위치한다. 제1 도전막과 상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극과, 상기 반도체 기판 사이에는 제2절연물이 위치하고, 상기 RF 전극의 폭, 상기 중앙 DC 전극의 폭 및 상기 측방 전극의 폭은, 그에 대응되는 위치의 상기 제2절연물의 폭보다 크도록 할 수 있다.
전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 반도체 기판을 준비하는 과정; 상기 반도체 기판에 절연물을 증착하는 과정; 및 상기 반도체 기판에 도전막을 증착하여 RF 전극, 중앙 DC 전극 및 측방 전극을 포함하는 전극패턴을 형성하는 과정을 포함하고, 상기 전극패턴을 형성하는 과정은, 상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극의 형상을 갖는 소정의 마스크를 이용하되, 상기 마스크는 상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극 패턴의 모서리가 둥근 것을 특징으로 하는 이온 트랩 장치 제조방법을 제공한다.
이상에서 설명한 바와 같이 본 발명의 실시예에 의하면, 이온과 같은 하전입자의 트랩 시의 성능 및 안전성 향상을 위하여 전극의 전기적 특성을 개선되도록 전극의 형상을 디자인함으로써 하전입자의 트랩의 성능과 안전성을 높이는 효과가 있다.
도 1은 3차원 트랩의 원리를 설명하기 위한 도면이다.
도 2의 (a)는 2차원 트랩의 원리를 설명하기 위한 도면이고, 도 2의 (b)는 발생하는 전기장의 방향과 이에 해당되는 판더로모티브 포텐셜을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 이온 트랩 장치(10)를 나타낸 도면이다.
도 4는 도 3에서 "A"로 표시한 점선 영역을 확대한 도면이다.
도 5는 도 3에서 "B"로 표시한 점선 영역을 확대한 도면이다.
도 6은 도 3에서 "C"로 표시한 점선 영역을 확대한 도면이다.
도 7은 도 3에서 Y-Y'을 따라 자른 단면을 X 방향에서 본 형상을 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 9는 제1절연물 증착과정(S810)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 10은 제1도전막 증착 및 패터닝 과정(S820)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 11은 제2절연물 증착 및 패터닝 과정(S830)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 12는 전극 패터닝 과정(S840)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 13은 제2 절연물 식각 및 배면 Si 식각 과정(S850)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 14는 상면에 대한 습식 식각 및 상면 Si 식각 과정(S860)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 15는 제1 측방 전극(141)과 본딩패드(1510)의 연결관계를 도시한 도면이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 이온 트랩 장치(10)를 나타낸 도면이다.
도 3에 도시하듯이, 본 발명의 일 실시예에 따른 이온 트랩 장치(10)는 반도체 기판(101)과, 반도체 기판(101) 상에 형성된 하나 이상의 중앙 DC전극(100), RF 전극(130) 및 하나 이상의 측방 DC전극(141, 142)을 포함한다.
본 실시예에서 하나 이상의 중앙 DC전극(100)은 제1 중앙 DC전극(110) 및 제2 중앙 DC전극(120)을 포함한다.
본 실시예에서, 반도체 기판(101)은 실리콘(Si)을 재료로 하여 제작된다. 또한, 중앙 DC전극(100), RF 전극(130) 및 하나 이상의 측방 DC전극(141, 142)은 실리콘(Si) 상에 형성된 도전막으로서 텅스텐, 알루미늄, 구리 등과 같은 금속으로 형성할 수가 있으며, 본 발명이 이에 한정되지는 않는다.
제1 중앙 DC전극(110)은 반도체 기판(101) 상에 형성된 제1 DC 연결패드(111), 및 제1 DC 연결패드(111)에 연결된 제1 DC 레일(112)을 포함한다.
제2 중앙 DC전극(120)은 반도체 기판(101) 상에 형성된 제2 DC 연결패드(121), 및 제2 DC 연결패드(121)에 연결된 제2 DC 레일(122)을 포함한다.
제1 DC 레일(112) 및 제2 DC 레일(122)은 각각 가늘고 길게 뻗은 형상을 하며, 제1 DC 레일(112) 및 제2 DC 레일(122) 사이는 소정거리 이격되어 이격된 공간부분에 이온 트랩영역(150)을 갖는다. 한편, 트랩영역(150)에 트랩되는 입자에는 이온이 포함될 수 있으며, 본 발명이 이에 한정되지는 않고 모든 하전입자(Charged Particle)에 적용될 수 있다.
RF 전극(130)은 반도체 기판(101) 상에 하나 이상의 RF레일 및 RF 패드(133)를 포함한다. 예컨대, RF레일은 제1 RF 레일(131) 및 제2 RF 레일(132)을 포함하며, 제1 RF 레일(131) 및 제2 RF 레일(132)은 RF 패드(133)에 각각 연결된다.
제1 RF 레일(131) 및 제2 RF 레일(132)은 각각 가늘고 길게 뻗은 형상을 하며, 제1 DC 레일(112) 및 제2 DC 레일(122)에 비해 폭이 넓게 형성된다.
하나 이상의 측방 DC전극(141, 142)은 제1 RF 레일(131)을 기준으로 트랩 영역(150)의 반대측에 복수의 제1 측방 전극(141)과, 제2 RF 레일(132)을 기준으로 트랩 영역(150)의 반대측에 복수의 제2 측방 전극(142)을 포함한다.
여기서, 측방 전극(141, 142)은 각각 RF 전극(130)의 길이 방향으로 기설정된 소정의 간격으로 배열된다. 예컨대, 복수의 제1 측방 전극(141) 및 복수의 제2 측방 전극(142)은 각각 제1 DC 레일(112) 및 제2 DC 레일(122)의 길이 방향으로 소정의 간격으로 배열된다.
도 4는 도 3에서 "A"로 표시한 점선 영역을 확대한 도면이고, 도 5은 도 3에서 "B"로 표시한 점선 영역을 확대한 도면이고, 도 6은 도 3에서 "C"로 표시한 점선 영역을 확대한 도면이다.
각 전극은 상호 대면하고 있는 부분의 모서리가 둥근 형상을 한다.
도 4를 참조하면, 제1 DC 레일(112) 및 제2 DC 레일(122)의 일단부의 모서리 부분(201, 202, 203, 204)이 둥근 형태임을 알 수 있다. 또한, 트랩 영역(150)에 대응되는 RF 전극(130)의 내측면의 모서리(211, 212, 213) 및 외측면의 모서리(411, 412)는 둥근 형상을 한다.
또한, 도 5를 참조하면, 제1 RF 레일(131) 및 제2 RF 레일(132)의 일단부의 모서리 부분(301, 302, 303, 304)이 둥근 형태임을 알 수 있다. 또한, 제1 RF 레일(131) 및 제2 RF 레일(132)에 인접한 제1 중앙 DC전극(110) 및 제2 중앙 DC전극(120)의 모서리(311, 312) 부분은 둥그런 형상을 한다.
한편, 도 6을 참조하면, 복수의 제1 측방 전극(141)과 복수의 제2 측방 전극(142)은 트랩 영역(150) 방향의 일단부의 모서리(401, 402)는 둥근 형태를 한다. 도 6에 제1 측방 전극(141) 만을 도시하였으나 제2 측방 전극(142)에 대해서도 모서리 부분이 동일한 형상을 함을 알 수 있을 것이다.
도 7은 도 3에서 Y-Y'을 따라 자른 단면을 X 방향에서 본 형상을 도시한 도면이다.
도 7에 도시하듯이, 도 3에서는 보이지 않으나, 도 7에는 제1절연물(501) 및 제2절연물(502) 등에 의해 반도체 기판(101)과 전극패턴(112, 122, 131, 132, 141, 142) 들이 전기적으로 분리된다.
또한, 제1절연물(501) 및 제2절연물(502) 사이에 형성된 도전막(503)의 일부는 이온 트랩 장치(10)에 존재하는 측방 전극 연결용 본딩패드 부분과 연결되어 비아홀(504)을 통하여 하나의 제1 측방 전극(141) 및 제2 측방 전극(142)과 각각 연결되며, 도전막(503)은 측방 전극 연결용 본딩패드와 연결된 부분을 제외한 나머지 부분(503_1)은 GND와 연결된다. 도 15는 제1 측방 전극(141)과 본딩패드(1510)의 연결관계를 도시한 도면이다. 도 15에는 도시되지 않았지만, 다른 본딩패드도 구비되어 제2 측방 전극(142)과 연결될 수 있음을 알 수 있다.
도 3 내지 도 7에 도시된 바와 같은 이온 트랩 장치에서 제1 중앙 DC전극(110) 및 제2 중앙 DC전극(120)에 DC를 연결하고, RF 전극(130)에 고전압의 RF 전원을 인가하고, 도전막(503)에 GND를 연결하여, 트랩하고자 하는 이온의 갯수에 해당하는 복수의 제1 측방 전극(141) 및 복수의 제2 측방 전극(142)에 적절한 크기의 전압을 인가하면 해당 갯수의 이온을 트랩할 수 있게 된다. 또한, 전극 패턴의 모서리 부분의 형상을 둥그렇게 형성함으로써 RF 전극(130)에 고전압 RF를 인가함에도 불구하고 전극들 사이에 브레이크다운 발생을 최소화할 수 있게 된다.
또한, 트랩영역(150)에 대응되는 반도체 기판(101) 부분이 관통된 형태를 하여 이온의 주입이 용이하도록 한다.
도 8은 본 발명의 일 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 8에 도시한 바와 같이 본 발명의 일 실시예에 따른 이온 트랩 칩 제조방법은 제1절연물 증착과정(S810), 제1 도전막 증착 및 패터닝 과정(S820), 제2절연물 증착 및 패터닝 과정(S830), 전극 패터닝 과정(S840), 제2 절연물 식각 및 배면 Si 식각 과정(S850), 상면에 대한 습식 식각 및 상면 Si 식각 과정(S860)을 포함한다.
도 9는 제1절연물 증착과정(S810)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 10은 제1 도전막 증착 및 패터닝 과정(S820)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 11은 제2절연물 증착 및 패터닝 과정(S830)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 12은 전극 패터닝 과정(S840)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 13은 제2 절연물 식각 및 배면 Si 식각 과정(S850)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 14는 상면에 대한 습식 식각 및 상면 Si 식각 과정(S860)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 9에 도시하듯이, 제1절연물 증착과정(S810)에서 반도체 기판(101)의 상면 및 배면에 제1절연물(501)을 각각 증착한다. 여기서 제1절연물(501)로는 이산화규소(SiO2)를 사용할 수 있으며, 제1절연물(501)로 1차로 이산화규소(701, 703)를 증착한 후에 그 위에 질화규소(Si3N4: 702, 704)와 같은 질화물을 추가로 증착할 수도 있으나, 제1절연물(501)이 이에 한정되지 않고 다양한 재료를 사용할 수 있다. 한편, 증착 방법으로는 CVD(Chemical Vapor Deposition)를 사용할 수 있다.
도 10에 도시하듯이, 제1 도전막 증착 및 패터닝 과정(S820)에서는 상면에 제1 도전막으로서 도전막(503)을 증착하고, 상면에 제작하고자 하는 이온 트랩 장치의 트랩 영역에 대응되는 위치(801)를 패터닝하여 해당 부분의 제1 도전막(503) 및 제1절연물(701, 702)을 제거하고, 제1도전막(503) 중에서 본딩패드에 연결하는 부분(803_2)과 GND에 연결하는 부분(803_1) 사이의 제1도전막을 제거한다. 여기서 트랩 영역에 대응되는 위치(801)의 제1 도전막(503) 및 제1절연물(701, 702)을 제거하는 방법으로는 플라즈마를 이용한 건식 식각이 사용될 수 있으나 본 발명이 이에 한정되지는 않는다.
또한, 제1 도전막(503)으로서 텅스텐, 알루미늄, 구리 등과 같은 금속으로 형성할 수가 있으며, 본 발명이 이에 한정되지는 않는다.
도 11에 도시하듯이, 제2절연물 증착 및 패터닝 과정(S830)에서는 반도체 기판(101)의 상면 및 배면에 제2절연물(901, 902)을 각각 증착하고, 상면의 제2절연물(901)에는 본딩패드 부분의 제1도전막(803_2)과 연결하기 위한 비아홀(903)을 패터닝하여 비아홀 영역(903)의 제2 절연물(901)을 제거하고, 배면은 트랩 영역에 대응되는 영역(904)을 패터닝하여 해당 영역의 제1 절연물(902) 및 제1절연물(703, 704)을 제거한다.
여기서 제2절연물(901, 902)을 증착하는 방법으로는 CVD를 사용할 수 있으며, 제1 절연물(902) 및 제1절연물(703, 704)을 제거하는 방법으로는 플라즈마를 이용한 건식 식각을 사용할 수 있으나 본 발명이 이에 한정되지는 않는다.
도 12에 도시하듯이, 전극 패터닝 과정(S840)에서는 제2 도전막을 증착하여 RF 전극(130), 중앙 DC전극(100) 및 측방 DC전극(140)을 포함하는 전극패턴을 형성한다.
도 10에는 RF 전극(130)의 일부로서 제1 RF 레일(131) 및 제2 RF 레일(132)만을 도시하고, 중앙 DC전극(100)의 일부로서 제1 DC 레일(112) 및 제2 DC 레일(122)만을 도시하고, 측방 DC전극(140)의 일부로서 제2 측방 전극(142)만을 도시한 것이다. 여기서, 제2 측방 전극(142)과 제1 도전막(501) 사이는 비아 홀(903)을 통하여 제2 도전막이 증착되어 전기적으로 연결된다.
여기서 반도체 기판(101)의 상면에 전극패턴을 형성하기 위하여 소정의 마스크를 사용할 수 있으며, 여기서 사용되는 마스크는 도 2 내지 도 4에서 진하게 색이 칠해진 부분에 전극패턴이 형성되도록 해당 부분을 제외한 나머지 부분을 매스킹하는 형태로 제작된다. 또한 도 2 내지 도 4에 도시하듯이, 전극 패턴 사이의 모서리는 둥근 형태가 되도록 함으로써 전극 사이에 고전압 RF가 인가되는 경우 발생할 수 있는 브레이크다운을 최소화한다.
한편, 전극패턴을 형성하는 방법으로 CVD를 사용할 수 있으나, 본 발명이 이에 한정되지는 않는다. 또한, 제2 도전막으로서 텅스텐, 알루미늄, 구리 등과 같은 금속으로 형성할 수가 있으나, 본 발명이 이에 한정되지는 않는다.
도 13에 도시한 바와 같이, 제2 절연물 식각 및 배면 Si 식각 과정(S850)은 상면에서 제2 도전막을 증착한 영역 이외의 영역(1101)에서 제2절연물(901)을 제거한다. 여기서 제2절연물(901)을 제거하는 방법으로 플라즈마를 사용할 수 있으나 본 발명이 이에 한정되지는 않는다.
또한, 반도체 기판(101)의 배면에서 트랩 영역에 대응되는 영역(1104)을 식각하여 소정 깊이의 반도체 기판(101)을 제거한다. 여기서 식각하는 방법으로 플라즈마를 이용한 식각 방법을 사용할 수 있으나 본 발명이 이에 한정되지는 않고 다양한 방법으로 식각을 할 수 있다.
도 14에 도시하듯이, 반도체 기판(101)의 상면에 대한 습식 식각 및 상면 Si 식각 과정(S860)은, 상면을 습식 식각(Wet Etching)을 하여 전극패턴에 인접하여 노출된 제2절연물의 일부분을 제거하여 전극패턴의 폭보다 해당 전극패턴의 하부에 위치한 제2절연물(1201)의 폭이 더 작도록 만든다. 여기서 습식 식각은 강산 또는 강염기의 액체성의 화학약품을 이용할 수 있으며, 이는 실시예에 따라 다양한 화학약품을 사용할 수 있다. 한편, 전극패턴의 폭보다 해당 전극패턴의 하부에 위치한 제2절연물(1201)의 폭이 더 작도록 만드는 이유는, 제2절연물(1201) 안에 전하가 존재하는 경우가 존재하게 되면 트랩영역(150)에 주입된 전하의 트랩에 영향을 미칠 수도 있으므로 제2절연물(1201)에 의한 영향을 최소화하기 위한 것이다.
또한, 반도체 기판(101)의 상면에서 트랩 영역을 식각하여 트랩 영역(150)에 대응되는 반도체 기판(101)의 영역을 제거한다. 여기서도 식각의 방법으로는 플라즈마를 이용한 건식식각을 사용할 수 있으나 본 발명이 이에 한정되지는 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 이온과 같은 하전입자의 트랩 시의 성능 및 안전성 향상을 위하여 전극의 전기적 특성을 개선되도록 전극의 형상을 디자인함으로써 하전입자의 트랩의 성능과 안전성을 높이는 효과가 있어 유용한 발명이다.

Claims (6)

  1. 반도체 기판 상에 DC 연결패드, 및 상기 DC 연결패드에 연결된 DC 레일을 포함하는 하나 이상의 중앙 DC전극;
    상기 DC 레일에 인접하여 위치하는 하나 이상의 RF 레일, 및 상기 하나 이상의 RF 레일에 연결된 RF 패드를 포함하는 RF 전극; 및
    상기 RF 전극을 기준으로 상기 DC전극 반대측에 위치하는 하나 이상의 측방 전극 패드를 포함하는 하나 이상의 측방 전극을 포함하고,
    상기 반도체 기판을 상면에서 바라본 형상에서, 각 전극의 상호 대면하고 있는 부분의 모서리 중에서 적어도 한 쌍의 모서리가 둥근(Round) 형태를 하는 것을 특징으로 하는 이온 트랩 장치.
  2. 제 1항에 있어서,
    상기 중앙 DC전극은 제1 중앙 DC전극 및 제2 중앙 DC전극을 포함하고,
    상기 제1 중앙 DC전극의 DC 레일인 제1 DC레일 및 상기 제2 중앙 DC전극의 DC 레일인 제2 DC레일은 서로 이격되어 상기 제1 DC레일 및 상기 제2 DC레일 사이에 트랩 영역을 갖고,
    상기 트랩영역에 대응되는 상기 반도체 기판 부분이 관통된 형태를 하는 것을 특징으로 하는 이온 트랩 장치.
  3. 제 2항에 있어서,
    상기 트랩 영역에 대응되는 상기 RF 전극의 내측면의 모서리는 둥근 형상을 하는 것을 특징으로 하는 이온 트랩 장치.
  4. 제 1항에 있어서,
    상기 하나 이상의 측방 전극은 각각 상기 RF 전극의 길이 방향으로 소정의 간격으로 배열되는 것을 특징으로 하는 이온 트랩 장치.
  5. 제 1항에 있어서,
    상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극과, 상기 반도체 기판 사이에는 절연물이 위치하고,
    상기 RF 전극의 폭, 상기 중앙 DC 전극의 폭 및 상기 측방 전극의 폭은, 그에 대응되는 위치의 상기 절연물의 폭보다 큰 것을 특징으로 하는 이온 트랩 장치.
  6. 반도체 기판을 준비하는 과정;
    상기 반도체 기판에 절연물을 증착하는 과정; 및
    상기 반도체 기판에 도전막을 증착하여 RF 전극, 중앙 DC 전극 및 측방 전극을 포함하는 전극패턴을 형성하는 과정;
    을 포함하고,
    상기 전극패턴을 형성하는 과정은, 상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극의 형상을 갖는 소정의 마스크를 이용하되,
    상기 마스크는 상기 RF 전극, 상기 중앙 DC 전극 및 상기 측방 전극 패턴의 모서리 중에서 적어도 한 쌍의 상호 대면하고 있는 모서리가 둥글고,
    상기 전극패턴을 형성하는 과정에서 형성된 상기 전극패턴을 상기 반도체 기판을 상면에서 바라본 형상에서, 상기 적어도 한 쌍의 상호 대면하고 있는 모서리에 대응되는 전극의 모서리가 둥근 형태를 갖는 것을 특징으로 하는 이온 트랩 장치 제조방법.
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