JPS59113669A - 半導体素子 - Google Patents
半導体素子Info
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- JPS59113669A JPS59113669A JP58232214A JP23221483A JPS59113669A JP S59113669 A JPS59113669 A JP S59113669A JP 58232214 A JP58232214 A JP 58232214A JP 23221483 A JP23221483 A JP 23221483A JP S59113669 A JPS59113669 A JP S59113669A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
- H01L21/28531—Making of side-wall contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は次の特徴をもつ半導体素子に関する。
a)半導体基板が第−導電形の第一帯域を含み、b)第
一帯域の上に第二導電形の第二帯域が存在し・ C)第二帯域は開口部を備え、 d)笛−帯域はその開口部の下に凹部合有し、e)第一
および第二帯域は導電層によって互に電気的1こ接続さ
れ、 f)導電層はりルー帯域に凹部中で、抛二帯域に開口部
の壁において接触する。
一帯域の上に第二導電形の第二帯域が存在し・ C)第二帯域は開口部を備え、 d)笛−帯域はその開口部の下に凹部合有し、e)第一
および第二帯域は導電層によって互に電気的1こ接続さ
れ、 f)導電層はりルー帯域に凹部中で、抛二帯域に開口部
の壁において接触する。
そのような半導体素子は、例えば西ドイツ国特許出願公
開第3015782号公報中に、とくに第9図を引用し
て記載されている。この半導体素子は、基板の表面上に
存在するソース帯域に開口部中において、またこのソー
ス帯域の下に存在するエピタキシャル層に凹部中で接触
するソース電極を持つ。ソース帯域の開口部およびその
下にあるエビクキシャ9層中の凹部は方向性エツチング
により一緒に形成され、それによりV形の溝が生ずる。
開第3015782号公報中に、とくに第9図を引用し
て記載されている。この半導体素子は、基板の表面上に
存在するソース帯域に開口部中において、またこのソー
ス帯域の下に存在するエピタキシャル層に凹部中で接触
するソース電極を持つ。ソース帯域の開口部およびその
下にあるエビクキシャ9層中の凹部は方向性エツチング
により一緒に形成され、それによりV形の溝が生ずる。
溝の緑はエピタキシャル層の(111)面に沿って延在
している。比紋的低くドーピングされたエピタキシャル
層とソース帯域の間に良好な接続を形成するためには、
エピタキシャル層は比較的大きな面において、すなわち
大きな深さまで接触されなければならない。ぞれと共に
方向性エツチングの規則性のために、半導体素子の表面
における比較的大・きな面積摂失がもたらされる。
している。比紋的低くドーピングされたエピタキシャル
層とソース帯域の間に良好な接続を形成するためには、
エピタキシャル層は比較的大きな面において、すなわち
大きな深さまで接触されなければならない。ぞれと共に
方向性エツチングの規則性のために、半導体素子の表面
における比較的大・きな面積摂失がもたらされる。
本発明は、上述の種類の半導体素子をそのような接続か
場所を節約して形成され得るように改良することを目的
とする。
場所を節約して形成され得るように改良することを目的
とする。
本発明は次の諸点を特徴とする。
g)凹部が平らで半導体基板の表面に対して平行な底を
有し、 h)第一帯域は基板表面に対する垂直方向にドーピング
物質、最高濃度部を有し、 i)凹部の底は少なくともほぼ最高濃度部の深さに存在
し、 j)第二帯域は10 c+n 以上のドーピング濃
度を持つ。
有し、 h)第一帯域は基板表面に対する垂直方向にドーピング
物質、最高濃度部を有し、 i)凹部の底は少なくともほぼ最高濃度部の深さに存在
し、 j)第二帯域は10 c+n 以上のドーピング濃
度を持つ。
本発明を第1図および第2図に関して一実施例を引用し
て詳しく説明する。
て詳しく説明する。
半導体素子は半導体基板1を有し、それは第−導電形の
第一帯域2を含む。その帯域は例えば強いp型である。
第一帯域2を含む。その帯域は例えば強いp型である。
篤−帯域2の上に逆導電形の第二帯域3が存在し、それ
は実施例では強いn型である。第一帯域2は凹部4を有
し、一方第二帯域3は凹部と実質的に同じ横断面を有す
る開口部5を備えている。凹部4は基板の表面に平行な
底6と側壁7によって区切られている。開口部5は側壁
8によって区切られている。第二帯域3の上には、例え
ば二酸化シリコンからなる絶縁層9が存在する。この絶
縁層は開口部10を備えている。この開口部10は第二
帯域3に向けて漏斗状にすぼまっている。
は実施例では強いn型である。第一帯域2は凹部4を有
し、一方第二帯域3は凹部と実質的に同じ横断面を有す
る開口部5を備えている。凹部4は基板の表面に平行な
底6と側壁7によって区切られている。開口部5は側壁
8によって区切られている。第二帯域3の上には、例え
ば二酸化シリコンからなる絶縁層9が存在する。この絶
縁層は開口部10を備えている。この開口部10は第二
帯域3に向けて漏斗状にすぼまっている。
第一帯域2は例えば続いて拡散を伴なうイオン注入によ
り形成されたものであることができる。
り形成されたものであることができる。
イオン注入は拡散と同様に基板の表面近傍にドーピング
濃度の最高を形成する。開口部4の基板の表面から測っ
た底6の深さは、ぞこで少なくとも概略i&冒ドーピン
グの深さにある。概略というのはこの場合最高ドーピン
グ物質温度の±20%の最大偏差の、を昧である。最高
ドーピングおよびそれと共に深さdは、イオン注入の場
合、注入されたイオンのエイ、ルギーに依存し通常1
pm以下1例えば0.5μm付近にある。この最高値は
約101g原子crILCあるのがよい。
濃度の最高を形成する。開口部4の基板の表面から測っ
た底6の深さは、ぞこで少なくとも概略i&冒ドーピン
グの深さにある。概略というのはこの場合最高ドーピン
グ物質温度の±20%の最大偏差の、を昧である。最高
ドーピングおよびそれと共に深さdは、イオン注入の場
合、注入されたイオンのエイ、ルギーに依存し通常1
pm以下1例えば0.5μm付近にある。この最高値は
約101g原子crILCあるのがよい。
誦二帯域3は同体にイオン注入によって形成するのが有
効である。この帯域の厚さは0.5μm以下2例えば0
,2μm付近であるのがよい。帯域2および3の間の良
好な接触および良好な電気的接続を得るためには、帯域
3のドーピングは少なくとも10191例えば2X10
”原子cIIL−3付近ニアル。帯域3の接触面積の
拡大のために、その側壁8は基板に向けて漏斗状を呈す
るようにすぼまるとよい。
効である。この帯域の厚さは0.5μm以下2例えば0
,2μm付近であるのがよい。帯域2および3の間の良
好な接触および良好な電気的接続を得るためには、帯域
3のドーピングは少なくとも10191例えば2X10
”原子cIIL−3付近ニアル。帯域3の接触面積の
拡大のために、その側壁8は基板に向けて漏斗状を呈す
るようにすぼまるとよい。
第1図に示された構造は次の方法で製造することができ
る。
る。
帯域2.3および絶縁層9の上にフォトレジスト層11
を設け、その中に公知の方法で開口部11を生成する。
を設け、その中に公知の方法で開口部11を生成する。
この開口部12は電極の所期の幅aより小さい。それか
ら最初に絶縁層9の中にプラズマエツチングあるいは湿
式エツチングにより開口部10を作成する。帯域3中の
開口部5と帯域2中の凹部4は公昶の方、去でプラズマ
エツチングにより生成する。両エツチング処理の際レジ
ストマスク11の突出がエツチングされた層の壁を斜め
に延ばすのに役宜ぢ、帯域2および3のアンダーエツチ
ングを阻止する。
ら最初に絶縁層9の中にプラズマエツチングあるいは湿
式エツチングにより開口部10を作成する。帯域3中の
開口部5と帯域2中の凹部4は公昶の方、去でプラズマ
エツチングにより生成する。両エツチング処理の際レジ
ストマスク11の突出がエツチングされた層の壁を斜め
に延ばすのに役宜ぢ、帯域2および3のアンダーエツチ
ングを阻止する。
フォトレジスト11の除去ののち、半導体素子の表面に
ν・lえはアルミニウムからなる導電層13を付着させ
る(第2図)。この層は帯域3にその側壁8で、帯域2
に底6および側壁7で接触する。これによって両帯域は
電気的に接続され、相互に電気的に結合される。第二の
帯域2の中の凹部の側壁7の傾斜によって、導電層13
の小さい曲率半径が避けられる。上述の電極は非常に場
所を節約して形成することができる。
ν・lえはアルミニウムからなる導電層13を付着させ
る(第2図)。この層は帯域3にその側壁8で、帯域2
に底6および側壁7で接触する。これによって両帯域は
電気的に接続され、相互に電気的に結合される。第二の
帯域2の中の凹部の側壁7の傾斜によって、導電層13
の小さい曲率半径が避けられる。上述の電極は非常に場
所を節約して形成することができる。
本発明は異なる導頃形の二つの層を有し・下側の層が上
側のノーの開口部に露出し、両層に接触する電極により
両層が互に電気的に接続される半導体素子においで、上
側のJijが10 cut 以上のドーピング製置
を持し、電極は開口部の鷺で上側の層に接触し、下側の
層は深さ方間においてドーピング物置の最高濃度部を有
し、電極はほぼその最高濃度部の深さにある底で下側の
層に接触するものである。これによって電極の占める面
積が節約されるので、■溝をもつM(JSFETのソー
ス電極に適用されて、MO8栴造の小形化に極めて有効
である。
側のノーの開口部に露出し、両層に接触する電極により
両層が互に電気的に接続される半導体素子においで、上
側のJijが10 cut 以上のドーピング製置
を持し、電極は開口部の鷺で上側の層に接触し、下側の
層は深さ方間においてドーピング物置の最高濃度部を有
し、電極はほぼその最高濃度部の深さにある底で下側の
層に接触するものである。これによって電極の占める面
積が節約されるので、■溝をもつM(JSFETのソー
ス電極に適用されて、MO8栴造の小形化に極めて有効
である。
第1図は本発明の一実施例の製造工程中における要部断
面図、第2図はでき上った状態での第1図と同じ部分の
断面図である、 l・・・半導体基板、2・・・第一帯域、3・・・第二
帯域、4・・・凹部、5.10・・・開口部、6・・・
第−帯域の紙、8・・・壁、9・・・絶縁層、13・・
・導電層。
面図、第2図はでき上った状態での第1図と同じ部分の
断面図である、 l・・・半導体基板、2・・・第一帯域、3・・・第二
帯域、4・・・凹部、5.10・・・開口部、6・・・
第−帯域の紙、8・・・壁、9・・・絶縁層、13・・
・導電層。
Claims (1)
- 【特許請求の範囲】 1)a)半導体基板が第−導電形の第一帯域を含み・ b)該第−帯域上に第二導電形の第二帯域が存在し・ C)該第二帯域は開口部を有し、 d)前記用−帯域は該開口部の下に凹部を有し・ e)前記第一および再二帯域は導電層によって互に電気
的に接続され、 f)該導電層は前記第一帯域と前記凹部中で、前記第二
帯域と前記開口部の壁において:要触する ものにおいて、 g)前記凹部が平らで前記半導体基板に対して平行な底
を有し、 h)前記第一帯域は前記基板表面に対する垂直方向にド
ーピング物質の濃度最高部を有し、 i)前記凹部の底は少なくともほぼ該濃度最高部の深さ
に存在し、 j)前記第二帯域は10clIL 以上のドーピング
濃度を持つこと を特徴とする半導体素子。 2、特許請求の範囲第1項記載の素子において、第二帯
域の開口部が基板への方向に漏斗状にすぼまることを特
徴とする半導体素子。 3)特許請求の範囲第1項または第2項記載の素子にお
いて、第二帯域が表面上で絶縁1−によって横われたこ
とを特徴とする半導体素子。 4)特許請求の範囲第3項記載の素子において、第二帯
域の開口部の上の絶縁層がそれ自体開口部を有し、該絶
縁層の開口部は第二帯域に向けて漏斗状にすぼまること
を特徴とする半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19823245457 DE3245457A1 (de) | 1982-12-08 | 1982-12-08 | Halbleiterelement mit kontaktloch |
DE3245457.0 | 1982-12-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59113669A true JPS59113669A (ja) | 1984-06-30 |
JPH0458704B2 JPH0458704B2 (ja) | 1992-09-18 |
Family
ID=6180152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58232214A Granted JPS59113669A (ja) | 1982-12-08 | 1983-12-08 | 半導体素子 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4903112A (ja) |
EP (1) | EP0111181B1 (ja) |
JP (1) | JPS59113669A (ja) |
DE (2) | DE3245457A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2729309B2 (ja) * | 1988-12-05 | 1998-03-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
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DE2929682A1 (de) * | 1979-07-04 | 1981-01-15 | Bbc Brown Boveri & Cie | Verfahren zum aetzen von silizium- substraten und substrat zur durchfuehrung des verfahrens |
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-
1982
- 1982-12-08 DE DE19823245457 patent/DE3245457A1/de not_active Withdrawn
-
1983
- 1983-11-14 DE DE8383111368T patent/DE3381695D1/de not_active Expired - Lifetime
- 1983-11-14 EP EP83111368A patent/EP0111181B1/de not_active Expired - Lifetime
- 1983-12-08 JP JP58232214A patent/JPS59113669A/ja active Granted
-
1988
- 1988-06-22 US US07/212,365 patent/US4903112A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP0111181B1 (de) | 1990-06-27 |
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