JP2017092469A5 - 半導体装置 - Google Patents

Claims (4)

1. 第１のトランジスタ、第２のトランジスタ、第１の容量素子、第１の配線、第２の配線、バッファ回路、およびセンスアンプ回路を有し、
   前記第１のトランジスタは、第１の酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜とを有し、
   前記第２のトランジスタは、第２の酸化物半導体膜と、第３のゲート電極と、第３のゲート絶縁膜と、を有し、
   前記第１の酸化物半導体膜は、前記第１のゲート電極と前記第２のゲート電極に挟まれる領域を有し、
   前記第１のゲート絶縁膜は、前記第１の酸化物半導体膜と、前記第１のゲート電極と、に挟まれる領域を有し、
   前記第２のゲート絶縁膜は、前記第１の酸化物半導体膜と、前記第２のゲート電極と、に挟まれる領域を有し、
   前記第２のゲート絶縁膜は、酸化ハフニウム、酸化アルミニウム、および窒化シリコンのうち、少なくとも一を有し、
   前記第１の配線は、前記バッファ回路に電気的に接続され、
   前記第２のゲート電極は、前記第１の配線に電気的に接続され、
   前記第２の配線は、前記センスアンプ回路に電気的に接続され、
   前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第１の容量素子の一方の電極に電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線に電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第１の容量素子の一方の電極に電気的に接続される半導体装置。
2. 第１のトランジスタ、第１の配線、第２の配線、バッファ回路、およびセンスアンプ回路を有し、
   前記第１のトランジスタは、酸化物半導体膜と、第１のゲート電極と、第２のゲート電極と、第１のゲート絶縁膜と、第２のゲート絶縁膜とを有し、
   前記酸化物半導体膜は、前記第１のゲート電極と前記第２のゲート電極に挟まれる領域を有し、
   前記第１のゲート絶縁膜は、前記酸化物半導体膜と、前記第１のゲート電極と、に挟まれる領域を有し、
   前記第２のゲート絶縁膜は、前記酸化物半導体膜と、前記第２のゲート電極と、に挟まれる領域を有し、
   前記第２のゲート絶縁膜は、酸化ハフニウム、酸化アルミニウム、および窒化シリコンのうち、少なくとも一を有し、
   前記第１の配線は、前記バッファ回路に電気的に接続され、
   前記第２のゲート電極は、前記第１の配線に電気的に接続され、
   前記第２の配線は、前記センスアンプ回路に電気的に接続され、
   前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線に電気的に接続される半導体装置。
3. 請求項１または請求項２において、
   前記半導体装置は、デコーダと、レベルシフタと、昇圧回路と、を有し、
   前記レベルシフタは、前記昇圧回路に電気的に接続され、
   前記バッファ回路は、前記レベルシフタに電気的に接続され、
   前記レベルシフタは、前記バッファ回路を介して第１の電位、第２の電位および第３の電位を出力する機能を有し、
   前記第２のゲート電極には、前記第１の電位、前記第２の電位および前記第３の電位より選択されるいずれか一が与えられ、
   前記第２のゲート電極に、前記第１の電位または前記第２の電位を与えて、前記第２のゲート絶縁膜に電荷を捕獲させ、
   前記第２のゲート電極に、前記第３の電位を与えて、前記第２のトランジスタをオフ状態とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２のゲート絶縁膜は、第１の層と、第１の層上の第２の層と、を有し、
   前記第１の層および前記第２の層はそれぞれ、酸化ハフニウム、酸化アルミニウム、または窒化シリコンのうち少なくとも一から選ばれる材料を有する半導体装置。