JP2016529720A - 縦型パワートランジスタデバイス - Google Patents

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Abstract

パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、基板と、基板上方のドリフト層と、ドリフト層上方の拡散層とを備える。拡散層は、接合ゲート電界効果（ＪＦＥＴ）領域によって分離された一対の接合インプラントを含む。ゲート酸化物層は拡散層の上面にある。ゲートコンタクトはゲート酸化物層の上面にある。各ソースコンタクトは、ゲート酸化物層及びゲートコンタクトから離れた拡散層の一部上にある。ドレインコンタクトはドリフト層とは反対側の基板の表面上にある。

Description

発明の詳細な説明
［技術分野］
本開示は、パワートランジスタデバイスに関し、詳細には、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
［背景技術］
パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高出力用途において使用するのに適合するタイプのトランジスタである。一般に、パワーＭＯＳＦＥＴデバイスは縦型構造を有し、ソース及びゲートコンタクトは、基板上に形成されたドリフト層によってドレインコンタクトから分離されるＭＯＳＦＥＴデバイスの第１の表面上に位置する。縦型ＭＯＳＦＥＴは、縦型拡散ＭＯＳＦＥＴ（ＶＤＭＯＳＦＥＴ）又は二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）と呼ばれることがある。その縦型構造に起因して、パワーＭＯＳＦＥＴの定格電圧は、ドーピングとドリフト層の厚さの関数である。したがって、高電圧パワーＭＯＳＦＥＴは、比較的小さな設置面積で達成することができる。
図１は従来のパワーＭＯＳＦＥＴデバイス１０を示す。従来のパワーＭＯＳＦＥＴデバイス１０は、基板１２と、基板１２の上方に形成されたドリフト層１４と、基板とは反対側のドリフト層１４の表面の１つ又は複数の接合インプラント１６と、各接合インプラント１６の間の接合ゲート電界効果トランジスタ（ＪＦＥＴ）領域１８とを備える。各接合インプラント１６は、イオン注入プロセスによって形成され、深ウェル領域２０、ベース領域２２、及びソース領域２４を備える。各深ウェル領域２０は、基板１２とは反対側のドリフト層１４の角から、基板１２に向かって下方に、かつ、ドリフト層１４の中央に向かって内方に延在する。深ウェル領域２０は、均一に形成してもよく、あるいは図１に示すように１つ又は複数の突出領域を含んでいてもよい。各ベース領域２２は、基板１２とは反対側のドリフト層１４の表面から垂直方向に、各深ウェル領域２０の内縁の一部分に沿って基板１２に向かって下方に形成される。各ソース領域２４は、基板１２とは反対側のドリフト層１４の表面上の浅い部分に形成され、かつ、横方向に延在して、深ウェル領域２０及びベース領域２２の全体にわたって延在しない状態で、深ウェル領域２０及びベース領域２２の一部分と重なり合う。ＪＦＥＴ領域１８は、各接合インプラント１６の間にチャネル幅２６を画定する。
ゲート酸化物層２８は、基板１２とは反対側のドリフト層１４の表面上に位置し、各ソース領域２４の表面の一部分の間で横方向に延在し、それにより、ゲート酸化物層２８は、接合インプラント１６内の各ソース領域２４の表面と部分的と重なり合い、該表面の間を延びる。ゲートコンタクト３０は、ゲート酸化物層２８の上面に位置する。２つのソースコンタクト３２はそれぞれ、基板１２とは反対側のドリフト層１４の表面上に位置し、それにより、各ソースコンタクト３２は、接合インプラント１６の一つのソース領域２４及び深ウェル領域２０の両方とそれぞれ部分的に重なり合い、ゲート酸化物層２８又はゲートコンタクト３０には接触しない。ドレインコンタクト３４は、ドリフト層１４とは反対側の基板１２の表面上に位置する。
動作時、バイアス電圧がゲートコンタクト３０に印加されずに、ドレインコンタクト３４が正にバイアスされるときに、各深ウェル領域２０とドリフト層１４との間の接合部が逆バイアスされ、それにより、従来のパワーＭＯＳＦＥＴ１０をＯＦＦ状態にする。従来のパワーＭＯＳＦＥＴ１０のＯＦＦ状態においては、ソースコンタクトとドレインコンタクトとの間の電圧はドリフト層１４によって支持される。従来のパワーＭＯＳＦＥＴ１０の縦型構造に起因して、デバイスに損傷を与えることなく、ソースコンタクト３２とドレインコンタクト３４との間に大きな電圧をかけることができる。
図２は、デバイスがＯＮ状態にあるときの従来のパワーＭＯＳＦＥＴ１０の動作を示す。従来のパワーＭＯＳＦＥＴ１０のゲートコンタクト３０に正バイアスが印加されると、反転層チャネル３６がゲートコンタクト３０の真下のドリフト層１４の表面に形成され、それにより、従来のパワーＭＯＳＦＥＴ１０をＯＮ状態にする。従来のパワーＭＯＳＦＥＴ１０のＯＮ状態において、電流（図２の影付き領域で示す）は、各ソースコンタクト３２から反転層チャネル３６を通ってドリフト層１４のＪＦＥＴ領域１８内に流れることを許容される。ＪＦＥＴ領域１８内に入ると、電流は、ドリフト層１４を通って下方に、ドレインコンタクト３４に向かって流れる。深ウェル領域２０と、ベース領域２２と、ドリフト層１４との間に形成される接合部によって生じる電界は、ＪＦＥＴ領域１８内の電流を、ＪＦＥＴチャネル幅４０を有するＪＦＥＴチャネル３８に入るよう制限する。反転層チャネル３６からのある拡散距離４２において、接合インプラント１６によって生じる電界が減少すると、電流は、図２に示すように、ドリフト層１４内で横方向に分布するか又は分散する。ＪＦＥＴチャネル幅４０及び拡散距離４２は、パワーＭＯＳＦＥＴ１０の内部抵抗を決定し、それにより、デバイスの性能を左右する。従来のパワーＭＯＳＦＥＴ１０は、デバイスの適切な動作のために適切なＪＦＥＴチャネル幅４０及び拡散距離４２を持続させるため３ミクロン以上のチャネル幅２６を一般に必要とする。
深ウェル領域２０と、ベース領域２２と、ドリフト層１４との間の接合部によって形成される電界は、ゲート酸化物層２８を通して放出され、それにより、ゲート酸化物層２８を経時的に物理的に劣化させる。最終的に、電界は、ゲート酸化物層２８を絶縁破壊させることになり、従来のパワーＭＯＳＦＥＴ１０が機能しなくなることになる。
したがって、低いＯＮ状態抵抗を維持し、改善された寿命を持ちながら、ＯＦＦ状態において高電圧を扱うことが可能であるパワーＭＯＳＦＥＴが必要とされている。
［発明の概要］
本開示は、基板と、基板上方のドリフト層と、ドリフト層上方の拡散層（ｓｐｒｅａｄｉｎｇ ｌａｙｅｒ）とを含むトランジスタデバイスに関する。拡散層は、接合ゲート電界効果（ＪＦＥＴ）領域によって分離された一対の接合インプラントを含む。各接合インプラントは、深ウェル領域と、ベース領域と、ソース領域とを含むことができる。トランジスタデバイスは、ゲート酸化物層、ゲートコンタクト、一対のソースコンタクト、及びドレインコンタクトを更に備えることができる。ゲート酸化物層は拡散層の一部上にあり、ゲート酸化物層は、各接合インプラントの各ソース領域と部分的に重なり合い、各ソース領域の間を延びる。ゲートコンタクトは、ゲート酸化物層の上面に位置する。各ソースコンタクトは、拡散層の一部上にあり、それにより、各ソースコンタクトは、各接合インプラントのソース領域と深ウェル領域の両方とそれぞれ部分的に重なり合う。ドレインコンタクトは、ドリフト層とは反対側の基板の表面上にある。
一実施形態によれば、拡散層は、拡散層内の地点のＪＦＥＴ領域からの距離に比例して拡散層のドーピング濃度が減少するように、漸変ドーピングプロファイルを有する。
更なる実施形態によれば、拡散層は複数の層を含み、複数の層はそれぞれ、層のＪＦＥＴ領域からの距離に比例して徐々に減少する、異なるドーピング濃度を有する。
拡散層をドリフト層の上方に配置することによって、各接合インプラントの間の空間又はＪＦＥＴ領域の長さが減少し得るが、その一方で同時に、デバイスのＯＮ抵抗を維持するか、又は減少させることができる。各接合インプラントの間の空間を減少させることによって、トランジスタデバイスの逆バイアス中に生成される電界の大部分は、各接合インプラントによって打切られ、それにより、ゲート酸化物層が出会う電界を減少させ、デバイスの寿命を増加させる。
当業者であれば、添付図面に関連して好ましい実施形態の以下の詳細な説明を読んだ後に、本開示の範囲を理解し、本開示の更なる態様を理解するであろう。
本明細書に組込まれ、かつ本明細書の一部を構成する添付図面は、本開示の幾つかの態様を示し、説明と共に、本開示の原理を説明するのに役立つ。
従来のパワーＭＯＳＦＥＴデバイスの概略図である。 図１に示す従来のパワーＭＯＳＦＥＴデバイスの動作の詳細を示す図である。 本開示の一実施形態によるパワーＭＯＳＦＥＴデバイスを示す図である。 本開示の一実施形態による図３に示すパワーＭＯＳＦＥＴデバイスの動作の詳細を示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスの代替の実施形態を示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスを製造するためのプロセスを示す図である。 図３に示すパワーＭＯＳＦＥＴデバイスによって達成される性能改善を示すグラフである。 図３に示すパワーＭＯＳＦＥＴデバイスによって達成される寿命改善を示すグラフである。
［詳細な説明］
以下で述べる実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を示し、実施形態を実施する上でのベストモードを示す。添付図面を考慮して以下の説明を読むと、当業者は、本開示の概念を理解することになり、また、本明細書で具体的に記載されていないこれらの概念の応用を認識することになる。これらの概念及び応用が本開示及び添付の特許請求の範囲の範囲内に入ることが理解されるべきである。
種々の要素を説明するために、第１、第２等の用語を本明細書で使用している場合があるが、これらの要素はこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、ある要素を別の要素と区別するために使用されるにすぎない。例えば、本開示の範囲から逸脱することなく、第１の要素は第２の要素と呼ばれる可能性があり、同様に、第２の要素は第１の要素と呼ばれる可能性がある。本明細書で使用する場合、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する記載項目の１つ又は複数の記載項目のうちのいずれか又は全ての組み合わせを含む。
層、領域、又は基板等の要素が、別の要素「の上に（ｏｎ）」位置する又は「の上に（ｏｎｔｏ）」延在するとして言及される場合、当該要素は、他の要素の上に直接位置していてもよく、又は上に直接延在していてもよく、あるいは、介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が、別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」位置しているか、又は「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在するとして言及される場合には、介在要素が存在しない。同様に、層、領域、又は基板等の要素が、別の要素「上方に（ｏｖｅｒ）」位置しているか又は「の全体にわたって（ｏｖｅｒ）」延在するとして言及される場合、当該要素は、他の要素の上に直接位置しているか又は上に直接延在していてもよく、あるいは、介在する要素が存在していてもよいことが理解されるであろう。対照的に、要素が、別の要素「の上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」位置しているか又は「の上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延在するとして言及される場合には、介在要素が存在しない。要素が、別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」として言及される場合、要素は、他の要素に直接接続又は結合されていてもよく、あるいは、介在要素が存在していてもよいことも理解されるであろう。対照的に、要素が、別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」として言及される場合には、介在要素が存在しない。
「下方の（ｂｅｌｌｏｗ）」又は「上方の（ａｂｏｖｅ）」及び「上の（ｕｐｐｅｒ）」又は「下の（ｌｏｗｅｒ）」又は「水平の（ｈｏｒｉｚｏｎｔａｌ）」又は「垂直の（ｖｅｒｔｉｃａｌ）」等の相対的用語は、ある要素、層、又は基板の別の要素、層、又は基板に対する図面に示すような位置関係を述べるために、本明細書で使用する場合がある。これらの用語及び先に論じたものが、図面に示す向きに加えて、デバイスの異なる向きを包含することを意図されることが理解されるであろう。
本明細書で使用する用語は特定の実施形態を説明する目的で使用されるにすぎず、本開示を制限することを意図するものではない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別途明確に示さない限り、複数形も含むことを意図される。用語「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用する場合、述べた特徴、整数、ステップ、動作、要素、及び／又は部品の存在を記述するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、部品、及び／又はそれらのグループの存在を排除しないことが更に理解されるであろう。
別途定義されない限り、本明細書で使用する全ての用語（技術的及び科学的用語を含む）は、本開示の技術分野における当業者によって一般的に理解される意味と同じ意味を有する。本明細書で使用する用語は、本明細書及び関連する技術分野の文脈における意味と一貫性がある意味を有するものと解釈されるべきであり、本明細書で明示的に定義されない限り、理想的な又は過度に形式的な意味で解釈されないことが更に理解されるであろう。
ここで図３を参照すると、本開示の一実施形態によるパワーＭＯＳＦＥＴデバイス４４が示されている。パワーＭＯＳＦＥＴデバイス４４は、基板４６と、基板４６の上方に形成されたドリフト層４８と、ドリフト層４８の上方に形成された拡散層５０と、ドリフト層４８とは反対側の拡散層５０の表面にある１つ又は複数の接合インプラント５２と、各接合インプラント５２の間の接合ゲート電界効果トランジスタ（ＪＦＥＴ）領域５４とを備える。各接合インプラント５２は、イオン注入プロセスによって形成することができ、深ウェル領域５６、ベース領域５８、及びソース領域６０を含むことができる。各深ウェル領域５６は、ドリフト層４８とは反対側の拡散層５０の角から、ドリフト層４８に向かって下方に、かつ、拡散層５０の中央に向かって内方に延在する。深ウェル領域５６は、均一に形成されてもよく、あるいは１つ又は複数の突出領域を含んでいてもよい。各ベース領域５８は、ドリフト層４８とは反対側の拡散層５０の表面から垂直に、それぞれの深ウェル領域５６の内縁の一部分に沿ってドリフト層４８に向かって下方に形成される。各ソース領域６０は、ドリフト層４８とは反対側の拡散層５０の表面上の浅い部分に形成され、かつ、横方向に延在して、深ウェル領域５６及びベース領域５８の全体にわたって延在しない状態で、深ウェル領域５６及びベース領域５８の一部分と重なり合う。ＪＦＥＴ領域５４は、各接合インプラント５２の間にチャネル幅６２を画定する。
ゲート酸化物層６４は、ドリフト層４８とは反対側の拡散層５０の表面上に位置し、各ソース領域６０の表面の一部分の間で横方向に延在しており、ゲート酸化物層６４は、接合インプラント５２の各ソース領域６０の表面と部分的に重なり合い、該表面の間を延びる。ゲートコンタクト６６は、ゲート酸化物層６４の上面に配置される。２つのソースコンタクト６８はそれぞれ、ドリフト層４８とは反対側の拡散層５０の表面上に配置され、それにより、各ソースコンタクト６８は、接合インプラント５２のソース領域６０及び深ウェル領域５６の両方とそれぞれ部分的に重なり合い、ゲート酸化物層６４又はゲートコンタクト６６に接触しない。ドレインコンタクト７０は、ドリフト層４８とは反対側の基板４６の表面上に配置される。
動作時、バイアス電圧がゲートコンタクト６６に印加されず、ドレインコンタクト７０が正にバイアスされるときに、各深ウェル領域５６と拡散層５０との間の接合部が逆バイアスされ、それにより、パワーＭＯＳＦＥＴ４４をＯＦＦ状態にする。パワーＭＯＳＦＥＴ４４のＯＦＦ状態において、ソースコンタクトとドレインコンタクトとの間の電圧はドリフト層４８及び拡散層５０によって支持される。パワーＭＯＳＦＥＴ４４の縦型構造に起因して、デバイスに損傷を与えることなく、ソースコンタクト６８とドレインコンタクト７０との間に大きな電圧をかけることができる。
図４は、デバイスがＯＮ状態にあるときのパワーＭＯＳＦＥＴ４４の動作を示す。パワーＭＯＳＦＥＴ４４のゲートコンタクト６６に正バイアスが印加されると、反転層チャネル７２がゲートコンタクト６６の真下の拡散層５０の表面に形成され、それにより、パワーＭＯＳＦＥＴ４４をＯＮ状態にする。パワーＭＯＳＦＥＴ４４のＯＮ状態において、電流（図４において影付き領域で示す）は、各ソースコンタクト６８から反転層チャネル７２を通ってＪＦＥＴ領域５４内に流れることを許容される。ＪＦＥＴ領域５４内に入ると、電流は、拡散層５０を通って下方に、ドレインコンタクト７０に向かって流れる。深ウェル領域５６と、ベース領域５８と、拡散層５０との間に形成される接合部によって生じる電界は、ＪＦＥＴ領域５４内の電流を、ＪＦＥＴチャネル幅７６を有するＪＦＥＴチャネル７４に入るよう制限する。
反転層チャネル７２からのある拡散距離７８において、接合インプラント５２によって生じる電界が減少すると、電流は、図４に示すように、拡散層５０内で横方向に分布するか又は拡散する。拡散層５０は、拡散層５０内の抵抗を減少させるようにドープされ、それにより、ＪＦＥＴチャネル幅７６を増加させ、拡散距離７８を減少させることによって、電界の作用を軽減する。ＪＦＥＴチャネル幅７６を増加させ、拡散距離７８を減少させることによって、拡散層５０は、パワーＭＯＳＦＥＴ４４のＯＮ抵抗を著しく減少させる。例えば、パワーＭＯＳＦＥＴ４４のＯＮ抵抗は、デバイスが１２００Ｖを扱うように定格付けされるときに約２．２ｍΩ／ｃｍ２、デバイスが６００Ｖを扱うように定格付けされるときに約１．８ｍΩ／ｃｍ２とすることができる。
パワーＭＯＳＦＥＴ４４のＯＮ抵抗を減少させることによって、拡散層５０は、各接合インプラント５２の間のチャネル幅６２の減少を可能にする。パワーＭＯＳＦＥＴ４４のチャネル幅６２を減少させることは、デバイスの設置面積だけでなく寿命も改善する。各接合インプラント５２が互いに近づくにつれて、深ウェル領域５６と、ベース領域５８と、拡散層５０との間の接合部によって生成される電界の大部分は、反対側の接合インプラント５２によって打切られる。したがって、ゲート酸化物層６４が出会う電界が著しく減少し、それにより、パワーＭＯＳＦＥＴ４４の寿命が改善されることになる。一実施形態によれば、パワーＭＯＳＦＥＴ４４のチャネル幅６２は３ミクロン未満である。
パワーＭＯＳＦＥＴ４４は、例えば、炭化ケイ素（ＳｉＣ）デバイス、ヒ化ガリウム（ＧａＡｓ）デバイス、又は窒化ガリウム（ＧＡＮ）デバイスとすることができる。当業者であれば、本開示の概念が任意の材料系に適用可能であることを理解するであろう。パワーＭＯＳＦＥＴ４４の基板４６は約１８０〜３５０ミクロン厚とすることができる。ドリフト層４８は、パワーＭＯＳＦＥＴ４４の電圧定格に応じて、約３．５〜１２ミクロン厚とすることができる。拡散層５０は約１．０〜２．５ミクロン厚とすることができる。各接合インプラント５２は約１．０〜２．０ミクロン厚とすることができる。ＪＦＥＴ領域５４は約０．７５〜１．５ミクロン厚とすることができる。
一実施形態によれば、拡散層５０は、約２×１０１７ｃｍ−３〜５×１０１６ｃｍ−３のドーピング濃度を有するＮドープ層である。拡散層５０は、ドリフト層４８に最も近い拡散層５０の部分が、約５×１０１６ｃｍ−３のドーピング濃度を有し、拡散層５０が上方に延在するにつれてその濃度が約２×１０１７ｃｍ−３のドーピング濃度まで徐々に変化するように、漸変する。更なる実施形態によれば、拡散層５０は複数の層を備えることができる。ドリフト層４８に最も近い拡散層５０の層は約５×１０１６ｃｍ−３のドーピング濃度を有することができる。拡散層の各付加的な層のドーピング濃度は、ＪＦＥＴ領域５４からのその層の距離に比例して減少してもよい。ドリフト層４８に最も近い拡散層５０の層は２×１０１７ｃｍ−３のドーピング濃度を有することができる。
ＪＦＥＴ領域５４は、約１×１０１６ｃｍ−３〜２×１０１７ｃｍ−３のドーピング濃度を有するＮドープ層とすることができる。ドリフト層４８は、約６×１０１５ｃｍ−３〜１．５×１０１６ｃｍ−３のドーピング濃度を有するＮドープ層とすることができる。深ウェル領域５６は、約５×１０１７ｃｍ−３〜１×１０２０ｃｍ−３のドーピング濃度を有する高濃度Ｐドープ領域とすることができる。ベース領域５８は、約５×１０１６ｃｍ−３〜１×１０１９ｃｍ−３のドーピング濃度を有するＰドープ領域とすることができる。ソース領域６０は、約１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３のドーピング濃度を有するＮドープ領域とすることができる。Ｎドーピング物質は、当業者によって認識されるように、窒素、亜リン酸、又は任意の他の適した元素とすることができる。Ｐドーピング物質は、当業者によって認識されるように、アルミニウム、ホウ素、又は任意の他の適した元素とすることができる。
ゲートコンタクト６６、ソースコンタクト６８、及びドレインコンタクト７０は複数の層を備えることができる。例えば、それぞれのコンタクトは、ニッケル又はニッケル−アルミニウムの第１の層と、第１の層上方のチタンの第２の層と、第２の層上方のチタン−ニッケルの第３の層と、第３の層上方のアルミニウムの第４の層とを含むことができる。当業者であれば、ゲートコンタクト６６、ソースコンタクト６８、及びドレインコンタクト７０が任意の適した材料で形成することができることを理解するであろう。
図５は、本開示の更なる実施形態によるパワーＭＯＳＦＥＴ４４を示す。図５に示すパワーＭＯＳＦＥＴ４４は、図３のパワーＭＯＳＦＥＴ４４と実質的に同様であるが、ゲート酸化物層６４と拡散層５０との間にチャネル再成長層８０を更に含む。チャネル再成長層８０は、パワーＭＯＳＦＥＴ４４の閾値電圧を下げるために設けられる。特に、深ウェル領域５６は、高レベルのドーピングに起因して、パワーＭＯＳＦＥＴ４４の閾値電圧を、最適性能を抑制するレベルまで上げる可能性がある。したがって、チャネル再成長層８０は、パワーＭＯＳＦＥＴ４４の閾値電圧を下げるために、深ウェル領域５６の作用を相殺してもよい。チャネル再成長層８０は、約１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３のドーピング濃度を有するＮドープ領域とすることができる。
図６〜１５は、図３に示すパワーＭＯＳＦＥＴ４４を製造するためのプロセスを示す。最初に、図６に示すように、ドリフト層４８が基板４６の上面で成長させられる。当業者であれば、本開示の原理から逸脱することなく、任意の適した成長プロセスを使用してドリフト層４８を生成することができることを認識するであろう。例えば、化学気相堆積法を使用してドリフト層４８を生成することができる。
次に、図７で示すように、拡散層５０がドリフト層４８の上面で成長させられる。先に論じたように、本開示の原理から逸脱することなく、任意の適した成長プロセスを使用して拡散層５０を作成することができる。一実施形態によれば、拡散層５０は、漸変ドーピングプロファイルを有するように成長させられる。
次に、図８に示すように、各接合インプラント５２の深ウェル領域５６が、拡散層５０に注入される。当業者によって理解されるように、深ウェル領域５６は、任意の適した注入プロセスによって注入することができる。例えば、深ウェル領域５６を形成するために、イオン注入法を使用することができる。その後、ベース領域５８が図９に示すように注入され、それに続いて、ソース領域６０が図１０に示すように注入される。
次に、図１１に示すように、ＪＦＥＴ領域５４が注入される。先に論じたように、本開示の原理から逸脱することなく、ＪＦＥＴ領域５４を作成するために、任意の適した注入プロセスを使用することができる。更に、図示しないが、ＪＦＥＴ領域５４は、代替的に、成長プロセスによって作成してもよい。
次に、図１２で示すように、ゲート酸化物層６４が拡散層５０の上面に形成され、それにより、ゲート酸化物層６４は、接合インプラント５２のそれぞれのソース領域６０の表面と部分的に重なり合い、該表面の間を延びる。図１３において、ゲートコンタクト６６がゲート酸化物層６４の上面に形成される。その後、ソースコンタクト６８が拡散層５０の表面上に形成され、それにより、図１４に示すように、各ソースコンタクト６８は、接合インプラント５２のソース領域６０及び深ウェル領域５６の両方にそれぞれ部分的に重なり合うが、ゲート酸化物層６４又はゲートコンタクト６６には接触しない。最後に、図１５において、ドレインコンタクト７０が、ドリフト層４８とは反対側の基板４６の表面上に設けられる。
図１６は、パワーＭＯＳＦＥＴ４４のＯＮ抵抗に対する拡散層の５０の作用を示すグラフである。図示するように、拡散層は、デバイスのＯＮ抵抗において約２０％の減少を提供する。
図１７は、ゲート酸化物層６４が出会う電界に対する拡散層５０の作用を示すグラフである。拡散層５０が、パワーＭＯＳＦＥＴ４４の性能を妨げることなくチャネル幅６２の減少を可能にするため、ゲート酸化物層６４が出会う電界の最大２６％が、対向する接合インプラント５２によって打切られ、それにより、デバイスの寿命を著しく増加させる。
当業者は、本開示の好ましい実施形態に対する改善及び改変を認識するであろう。全てのこうした改善及び改変は、本明細書に開示される概念及び添付の特許請求の範囲の範囲内にあると考えられる。

Claims (28)

  1. ゲートと、ソースと、ドレインと、漸変又は変動ドーピングプロファイルを有する拡散層と、ドリフト層とを備え、前記ゲート及び前記ソースが少なくともＪＦＥＴ領域によって前記ドレインから分離される、トランジスタデバイス。
  2. 前記ＪＦＥＴ領域、前記拡散層、及び前記ドリフト層は炭化ケイ素を含む、請求項１に記載のトランジスタデバイス。
  3. 縦型配置の金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載のトランジスタデバイス。
  4. 前記ＪＦＥＴ領域が第１のドーピング濃度を有し、前記拡散層が、前記第１のドーピング濃度と異なる第２のドーピング濃度を有し、前記ドリフト層が、前記第１のドーピング濃度及び前記第２のドーピング濃度と異なる第３のドーピング濃度を有する、請求項１に記載のトランジスタデバイス。
  5. 前記拡散層は約２×１０１７ｃｍ−３〜約５×１０１６ｃｍ−３の範囲のドーピング濃度を有する、請求項４に記載のトランジスタデバイス。
  6. 前記ＪＦＥＴ領域は約１×１０１６ｃｍ−３〜約２×１０１７ｃｍ−３の範囲のドーピング濃度を有する、請求項４に記載のトランジスタデバイス。
  7. （削除）
  8. 前記ＪＦＥＴ領域の厚さは約０．７５ミクロン〜約１ミクロンの範囲にある、請求項１に記載のトランジスタデバイス。
  9. 前記拡散層の厚さは約１．０ミクロン〜約２．５ミクロンの範囲にある、請求項１に記載のトランジスタデバイス。
  10. 前記ドリフト層の厚さは約３．５ミクロン〜約１２ミクロンの範囲にある、請求項１に記載のトランジスタデバイス。
  11. 前記トランジスタデバイスの内部抵抗は約２．２ｍΩ／ｃｍ２未満である、請求項１に記載のトランジスタデバイス。
  12. 前記トランジスタデバイスは、ＯＦＦ状態にある間に、前記ソースと前記ドレインとの間の少なくとも６００Ｖの電圧を支持するように構成され、更に、前記トランジスタデバイスは約１．８ｍΩ／ｃｍ２未満の内部抵抗を有する、請求項１に記載のトランジスタデバイス。
  13. 前記トランジスタデバイスは、ＯＦＦ状態にある間に、前記ソースと前記ドレインとの間の少なくとも１２００Ｖの電圧を支持するように構成され、更に、前記トランジスタデバイスは約２．２ｍΩ／ｃｍ２未満の内部抵抗を有する、請求項１に記載のトランジスタデバイス。
  14. トランジスタデバイスであって、
    基板と、
    前記基板上のドリフト層と、
    前記ドリフト層上の拡散層であって、ＪＦＥＴ領域によって分離された一対の接合インプラントを含む、拡散層と、
    前記拡散層の表面上のゲート及びソースと、
    前記ドリフト層とは反対側の前記基板上のドレインと
    を備える、トランジスタデバイス。
  15. 前記ゲートと前記拡散層との間にゲート酸化物を更に備える、請求項１４に記載のトランジスタデバイス。
  16. 前記一対の接合インプラントの各々が、深ウェル領域、ベース領域、及びソース領域を備える、請求項１４に記載のトランジスタデバイス。
  17. 前記ゲートは、該ゲートが前記一対の接合インプラントの各ソース領域に部分的と重なり合い、各ソース領域の間を延びるように、前記拡散層の一部上に位置する、請求項１６に記載のトランジスタデバイス。
  18. 前記ソースは２つのセクションに分割され、前記ソースの各セクションは、前記拡散層の一部上にあり、それにより、前記ソースの各セクションは、前記一対の接合インプラントのそれぞれの接合インプラントの前記ソース領域及び前記深ウェル領域の両方とそれぞれ部分的に重なり合う、請求項１７に記載のトランジスタデバイス。
  19. 縦型配置の金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１４に記載のトランジスタデバイス。
  20. 前記ドリフト層及び前記拡散層は炭化ケイ素を含む、請求項１４に記載のトランジスタデバイス。
  21. 前記ＪＦＥＴ領域の幅は約３ミクロン以下である、請求項１４に記載のトランジスタデバイス。
  22. 前記トランジスタデバイスの内部抵抗は約２．２ｍΩ／ｃｍ２未満である、請求項２１に記載のトランジスタデバイス。
  23. 前記トランジスタデバイスは、ＯＦＦ状態にある間に、前記ソースと前記ドレインとの間の少なくとも６００Ｖの電圧を支持するように構成され、更に、前記トランジスタデバイスは約１．８ｍΩ／ｃｍ２未満の内部抵抗を有する、請求項１４に記載のトランジスタデバイス。
  24. 前記トランジスタデバイスは、ＯＦＦ状態にある間に、前記ソースと前記ドレインとの間の少なくとも１２００Ｖの電圧を支持するように構成され、更に、前記トランジスタデバイスは約２．２ｍΩ／ｃｍ２未満の内部抵抗を有する、請求項１４に記載のトランジスタデバイス。
  25. 前記ドリフト層の厚さは約３．５ミクロン〜約１２ミクロンの範囲にある、請求項１４に記載のトランジスタデバイス。
  26. 前記拡散層の厚さは約１．０ミクロン〜約２．５ミクロンの範囲にある、請求項１４に記載のトランジスタデバイス。
  27. 前記ＪＦＥＴ領域の厚さは約０．７５ミクロン〜約１．０ミクロンの範囲にある、請求項１４に記載のトランジスタデバイス。
  28. 前記一対の接合インプラントの各接合インプラントの厚さは約１．０ミクロン〜約２．０ミクロンの範囲にある、請求項１４に記載のトランジスタデバイス。
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