JP2014241672A - 半導体装置及びその制御方法 - Google Patents

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Abstract

【課題】温度を正確にモニターすることによって適切に過熱保護動作を行う。【解決手段】第１センス素子２１、第２センス素子２２には、エミッタ端子側で動作電流ＩＣＥから分岐された第１検出電流、第２検出電流がそれぞれ流れ、この際にこれらの両端に生じた電圧がそれぞれ出力電圧ＶＳ１、ＶＳ２として検出される。第１センス素子２１は、ＩＧＢＴ１０が形成されたスイッチング素子チップに形成された抵抗素子である。第２センス素子２２は、スイッチング素子チップと別体で離れて設けられた抵抗素子である。ＶＳ１とＶＳ２を共に用いることにより、動作電流ＩＣＥとＩＧＢＴ１０の温度Ｔを共に算出することができる。【選択図】図１

Description

本発明は、スイッチング素子と、このスイッチング素子に対する過電流保護、過熱保護のための制御を行う制御回路とを具備する半導体装置に関する。また、この半導体装置の制御方法に関する。
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子が使用される半導体装置において、負荷の短絡等によって過電流が流れる、あるいは過度の温度上昇が発生した場合には、スイッチング素子が破壊される場合がある。このため、スイッチング素子に流れる電流が所定の値を超えた場合にこのスイッチング素子を強制的に遮断する動作（過電流保護動作）、このスイッチング素子が過熱してその温度が所定の値を超えた場合にこのスイッチング素子を強制的に遮断する動作（過熱保護動作）を行わせることが有効である。
この際、温度は、例えば熱電対等の温度検出素子を半導体チップに取り付けることによって測定することも可能であるが、半導体チップと別体の温度検出素子を用いた場合には、半導体チップ自身の温度を遅延なく正確に測定することが困難である。このため、スイッチング素子（パワーＭＯＳＦＥＴ、ＩＧＢＴ等）と同様に温度検出用の素子も半導体チップ（半導体ウェハ）中に形成することが有効である。この際、チップ面積を増大させないために、スイッチング素子（パワーＭＯＳＦＥＴ）自身の一部を温度検出のために使用する技術が、特許文献１に記載されている。この技術においては、パワーＭＯＳＦＥＴをオフ状態からオン状態とした直後において、パワーＭＯＳＦＥＴの構造中に形成されたｐｎ接合（寄生ダイオード）に流れる逆方向電流を調べている。
特許文献１に記載の技術においては、寄生ダイオードの逆回復時間（あるいは逆回復電流）を測定することによって、温度を推定している。ここで測定された温度はスイッチング素子（パワーＭＯＳＦＥＴ）自身の一部を構成するｐｎ接合の温度であるため、温度検出用の素子を用いる場合と比べて、より正確かつ遅延のない温度の測定ができる。また、半導体チップ中に温度検出のための構造を別途形成する必要もない。
ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）においては、スイッチング素子が形成されたスイッチング素子チップと、上記の制御（過電流保護動作、過熱保護動作）を行う制御回路が形成された制御回路チップとが同一のパッケージ内に封止される。これにより、スイッチング素子を安全に使用することができる。
特開２０１１−１４２７００号公報
しかしながら、スイッチング素子の温度が上昇する原因の一つとして、スイッチング素子のオン時に大電流が流れることがある。このため、スイッチング素子の温度が最も高くなるのは、スイッチング素子がオンとされて一定時間を経過後の場合が多い。
これに対して、上記の技術において温度が測定されるのは、スイッチング素子がオフからオンとされた直後の状態のみである。このため、上記の技術においては、本来最も温度をモニターする必要性の高い、最も温度が高くなる時点における温度測定を行うことが困難であった。
すなわち、温度を正確にモニターすることによって適切に過熱保護動作を行うことができる半導体装置を得ることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、スイッチング素子が形成されたスイッチング素子チップと、前記スイッチング素子が過熱した際に前記スイッチング素子を遮断する過熱保護動作を行う制御回路が形成され前記スイッチング素子チップとは別体とされた制御回路チップと、を具備する半導体装置であって、前記スイッチング素子チップにおいて、前記スイッチング素子の動作電流から分岐された検出電流が出力され、前記スイッチング素子チップに設けられ前記検出電流が流された際の出力電圧が検出される構成とされた第１センス素子と、前記スイッチング素子チップの外部に設けられ前記検出電流が流された際の出力電圧が検出される構成とされた第２センス素子と、を具備し、前記制御回路は、前記第２センス素子の出力電圧より前記動作電流を検出し、かつ前記第２センス素子の出力電圧及び検出された前記動作電流を用いて前記過熱保護動作を行うことを特徴とする。
本発明は以上のように構成されているので、温度を正確にモニターすることによって適切に過熱保護動作を行うことができる半導体装置を得ることができる。
本発明の第１の実施の形態に係る半導体装置の回路図である。 プレーナ型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）の断面図（ａ）、回路図記号（ｂ）、等価回路（ｃ）である。 本発明の第１の実施の形態に係る半導体装置において用いられるＩＧＢＴの上面図である。 プレーナ型のパワーＭＯＳＦＥＴの断面図（ａ）、等価回路（ｂ）である。 本発明の第１の実施の形態に係る半導体装置（半導体モジュール）の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の回路図である。 本発明の第２の実施の形態に係る半導体装置において検出されるモニター電圧ＶＳの時間変化の一例を示す図である。
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、スイッチング素子としてＩＧＢＴが用いられている。この半導体装置は、このＩＧＢＴと、このＩＧＢＴに流れる動作電流とその温度によってＩＧＢＴを強制的に遮断する動作を行わせる制御回路とを具備するＩＰＭとなっている。ここで、特にＩＧＢＴの動作時の温度が正確に検出できるため、高温時にＩＧＢＴを強制的に遮断する動作（過熱保護動作）を適切に行うことができる。また、過電流が流れた際にＩＧＢＴを強制的に遮断する動作（過電流保護動作）も行うことができる。このため、ここで動作時のＩＧＢＴにおいてモニターされる量は、動作電流（エミッタ・コレクタ間に流れる電流）と、温度である。ここで、動作電流と温度は、共に動作電流の一部を分岐させた検出電流を用いて測定される。
（第１の実施の形態）
第１の実施の形態に係る半導体装置においては、スイッチング素子となるＩＧＢＴのエミッタ電流経路が３分岐され、そのうちの一つの経路が直接エミッタ端子に、他の２つの経路がそれぞれ異なるセンス素子（第１センス素子、第２センス素子）を介してエミッタ端子に接続される。この２つのセンス素子に第１検出電流、第２検出電流がそれぞれ流れることによって生ずる電圧が測定され、これによってＩＧＢＴの動作電流と温度が測定される。
図１は、この半導体装置１の構成を示す回路図である。ここで用いられるスイッチング素子は、ＩＧＢＴ１０である。ＩＧＢＴ１０は、主にシリコンで構成された半導体チップ（スイッチング素子チップ）中に形成されている。このＩＧＢＴ１０においては、エミッタ（Ｅ）側の出力が内部で３分岐されており、便宜上ＩＧＢＴ１０は図１に示されるように記載されている。この具体的構造については後述する。ただし、このＩＧＢＴ１０の動作は通常知られるＩＧＢＴと同様である。
このＩＧＢＴ１０のスイッチング動作は、そのゲート（Ｇ）電圧Ｖｇで定まり、電圧ＶＢＢ−ＶＣで駆動される負荷１００がコレクタ（Ｃ）側に接続される。ＶＣはＩＧＢＴ１０のコレクタ電圧であり、ＩＧＢＴ１０がオンの状態とされＶＣが低下した場合に、負荷１００に電流が流れる。すなわち、このＩＧＢＴ１０は、負荷１００のスイッチング動作をするために用いられる。
ＩＧＢＴ１０のエミッタ電極は３分割され、一つはエミッタ端子（Ｅ）に直接接続される。他の２つは、それぞれ第１センス素子（センス素子）２１、抵抗体２３の一端に接続され、第１センス素子２１、抵抗体２３の他端がエミッタ端子（Ｅ）に接続される。第１センス素子２１には、エミッタ端子側で動作電流ＩＣＥから分岐された第１検出電流が流れ、この際に第１センス素子２１の両端に生じた電圧が出力電圧ＶＳ１して端子Ｍ１で検出される。
一方、抵抗体２３の一端には端子Ｍ２が設けられ、端子Ｍ２は、第２センス素子（センス素子）２２の一端に接続される。第２センス素子２２の他端は、エミッタ端子（Ｅ）に接続される。このため、端子Ｍ２の電圧は、抵抗体２３の両端の電圧及び第２センス素子２２の両端の電圧となる。ここで、抵抗体２３の抵抗値をＲＣ、第２センス素子２２の抵抗値をＲ２とすると、ＲＣ＞＞Ｒ２となるように設定すると、抵抗体２３側に分岐された動作電流は、抵抗体２３を流れず、主に第２センス素子２２側を流れる。このため、実際には抵抗体２３の有無に関わらず、抵抗体２３側に分岐された電流（第２検出電流）の大部分は第２センス素子２２を流れ、端子Ｍ２で第２センス素子２２の出力電圧ＶＳ２が検出される。第２検出電流も、第１検出電流と同様に、動作電流ＩＣＥから分岐された電流となる。第１センス素子２１の出力電圧ＶＳ１（第１センス素子２１の一端の電位）、第２センス素子２２の出力電圧ＶＳ２（第２センス素子２２の一端の電位）は、端子Ｍ１、Ｍ２を経てそれぞれＶＳ１検出回路３１、ＶＳ２検出回路３２で検出される。ＶＳ１、ＶＳ２は、それぞれ第１検出電流、第２検出電流に比例し、各検出電流は、共に動作電流ＩＣＥに比例する。なお、ＩＧＢＴ１０のコレクタ・エミッタ間には、回生ダイオードＦＷＤが接続されている。
ここで、第１センス素子２１は、ＩＧＢＴ１０が形成されたスイッチング素子チップに形成された抵抗素子である。一方、第２センス素子２２は、スイッチング素子チップと別体で離れて設けられた抵抗素子である。一般に、抵抗値には温度依存性があるために、第１センス素子２１の抵抗値Ｒ１、第２センス素子２２の抵抗値Ｒ２は、共に各々の温度に依存して単調に変化する。ただし、ここでは、Ｒ１＞＞Ｒ２とされる。ここで、第１センス素子２１はＩＧＢＴ１０中に形成されるために、Ｒ１はＩＧＢＴ１０の温度Ｔの関数となる。一方、第２センス素子２２の温度はＩＧＢＴ１００の温度Ｔとは異なる。特に、第２センス素子２２を、ＩＧＢＴ１０の発熱の影響が無視できる程度にＩＧＢＴ１０から離間させれば、その温度変化はＩＧＢＴ１０の温度Ｔの変化と比べると無視できる程度となる。すなわち、第１センス素子２１の抵抗値Ｒ１には明確な温度依存性があるのに対して、第２センス素子２２の抵抗値Ｒ２は一定とみなすことができる。あるいは、ＩＧＢＴ１０の過熱の際の第２センス素子２２の抵抗値Ｒ２の変化は、第１センス素子２１の抵抗値Ｒ１の変化よりも小さい。
このため、ＶＳ１は温度Ｔとコレクタ電流ＩＣＥの関数（ＶＳ１（Ｔ、ＩＣＥ））となる。実測されたＶＳ１の値のみからＴとＩＣＥを共に推定することは一般的には不可能であるが、ＩＣＥが既知であれば、Ｔを算出することができる。一方、ＶＳ２はＩＣＥのみの関数（ＶＳ２（ＩＣＥ））となる。ＶＳ２とＩＣＥの関係は、第２センス素子２２の抵抗値Ｒ２等に応じて、予め認識することができる。このため、実測されたＶＳ２からＩＣＥを算出することができる。ＶＳ２から算出されたＩＣＥを考慮すれば、ＶＳ１をＴのみの関数とすることができるために、ＶＳ１の実測値からＴを算出することができる。すなわち、ＶＳ１とＶＳ２を共に用いることにより、動作電流ＩＣＥとＩＧＢＴ１０の温度Ｔを共に算出することができる。図１の構成において、ＶＳ１検出回路３１、ＶＳ２検出回路３２では、所定の時間内におけるＶＳ１、ＶＳ２のピーク値を認識し、これらの値をＩＣＥとＴの算出に用いることもできる。また、特にＶＳ１検出回路３１においては、ＶＳ２とＶＳ１との演算処理（例えば差分の算出）を行うことによって、Ｔの算出を容易に行うこともできる。また、ＶＳ１検出回路３１から、温度Ｔに対応する電圧出力を外部に対して行うこともできる。
ドライブ回路（制御回路）３３は、通常は端子ＩＮからの入力に応じてＶｇを制御し、ＩＧＢＴ１０のオン・オフを制御する。ただし、ドライブ回路３３は、ＶＳ２検出回路３２の出力から動作電流ＩＣＥを、ＶＳ１検出回路３１の出力から温度Ｔを認識し、ＩＣＥやＴが所定の値を超えた、あるいは越えると予測された場合において、端子ＩＮの入力に関わらずＶｇを制御し、ＩＧＢＴ１０を強制的に遮断する制御をすることができる。このため、図１の構成においては、動作電流ＩＣＥに基づく保護動作（過電流保護動作）と温度Ｔに基づく保護動作（過熱保護動作）を適切に行うことができる。
ドライブ回路３３、ＶＳ１検出回路３１、ＶＳ２検出回路３２は、スイッチング素子チップとは別体の半導体チップ（制御回路チップ）で構成される。第２センス素子２２は、制御回路チップにおいて、スイッチング素子チップの温度の上昇の影響を受けない箇所に抵抗素子として設置される。あるいは、第２センス素子２２として、半導体モジュールの外部に設けられた抵抗素子を接続して用いることもできる。回生ダイオードＦＷＤは、これらのスイッチング素子チップ、制御回路チップとは別の半導体チップ（ダイオードチップ）で構成してもよいが、これも半導体モジュールの内部には設けず、外部から接続される構成としてもよい。
次に、図１におけるＩＧＢＴ１０の具体的構造、特にエミッタ電流経路の分岐構造について説明する。図２（ａ）は通常知られるプレーナ型ＩＧＢＴの単位構造を示す断面図、図２（ｂ）は対応する回路図記号、図２（ｃ）はその等価回路である。図３は、ＩＧＢＴ１０の上面図であり、図２（ａ）の断面図は、図３におけるＡ−Ａ断面に相当し、このＩＧＢＴ１０における単位構造の断面構造を示している。この単位構造においては、コレクタ層となるｐ＋層５１の上に、ドリフト層となるｎ−層５２が形成されている。このｎ−層５２の表面側において、選択的不純物拡散あるいはイオン注入によって、ｐ−層（エミッタ層）５３が局所的に形成されている。更に、ｐ−層５３中にイオン注入によってＭＯＳＦＥＴのソース領域に対応するｎ＋層５４が局所的に形成されている。酸化膜（ゲート絶縁膜）５５を介して表面に形成されたゲート電極５６は、表面においてｎ−層５２、ｐ−層５３、ｎ＋層５４を覆うように形成されている。
また、表面側において、エミッタ電極５７が、ｎ−層５２との間に層間絶縁膜５８を介して形成されることによって、ｎ−層５２と接さずｐ−層５３、ｎ＋層５４と接するように形成されている。裏面側においては、ｐ＋層５１の全面にコレクタ電極５９が形成されている。この構造においては、オン時に電子は実線矢印に示されるように流れ、正孔は破線矢印に示されるように流れる。
ゲート電極５６は、図２（ａ）における紙面と垂直な方向に延伸して形成され、ｐ−層５３、ｎ＋層５４は、ゲート電極５６の左右両側にゲート電極５６と同じ方向に並行に延伸して形成されている。実際の構造においては、大電流をエミッタ電極５７・コレクタ電極５９間に流すために、図３に示されるように、図２（ａ）に示された単位構造が左右方向に多数並列に形成されている。図３において多数が並列に形成されたゲート電極５６は、ゲート接続電極６０によって並列に接続され、ＩＧＢＴ１０は、共通のゲート接続電極６０に印加された電圧Ｖｇに従ってオン・オフ動作をする。
このため、図１に示されるようにエミッタ電流経路を分岐するためには、図３において左右方向に多数配列された単位構造に応じて、エミッタ電極５７を、エミッタ第１電極５７１、エミッタ第２電極５７２、エミッタ第３電極５７３に分割すればよい。例えば、エミッタ第２電極５７２に第１センス素子２１を、エミッタ第３電極５７３に第２センス素子２２を接続することによって、図１の構成を実現することができる。図３は、プレーナ型のＩＧＢＴの構造を示しているが、トレンチ型のＩＧＢＴにおいても、同様にエミッタ電極を分割することができる。
また、第１センス素子２１としては、図２（ａ）における拡散層であるｐ−層（エミッタ層）５３を用いた拡散抵抗（寄生抵抗）を用いることができる。この場合には、実質的には、ｐ−層５３の平面形状は通常のＩＧＢＴと同様とし、エミッタ第２電極５７２の形状を工夫することによって、ｐ−層５３を用いた拡散抵抗を形成することができる。このような拡散抵抗においては、例えば温度が２５℃から１５０℃に上昇した場合に、抵抗値が１．５倍程度に上昇する。このため、第１検出電流あるいはＩＣＥが既知であれば、ＶＳ１より、温度Ｔを算出することができる。また、ｐ−層５３はＩＧＢＴの一部となっているため、ここで測定される温度は、ＩＧＢＴ１０（スイッチング素子チップ）自身の温度である。このため、上記の構成においては、ＩＧＢＴ１０の温度Ｔを正確に測定することができ、これを用いてドライブ回路３３は、ＩＧＢＴ１０を適正に制御することができる。
あるいは、エミッタ電極５７を小さく分割して形成されたエミッタ第２電極５７２、エミッタ第３電極５７３に接続された半導体層の面積は小さくなるため、この半導体層に起因した寄生抵抗の値は、エミッタ第１電極５７１に接続された寄生抵抗よりも大きくなる。この寄生抵抗を第１センス素子２１、抵抗体２３として使用することができる。この場合には、Ｒ１、ＲＣ＞＞Ｒ２とすることは容易である。また、この場合、ＲＣにもＲ１と同様の温度依存性があるが、図１の回路構成においては、ＲＣ＞＞Ｒ２である限り、端子Ｍ２の電位は常に第２センス素子２２の出力電圧ＶＳ２となるため、上記の動作を行うことができる。また、エミッタ第３電極５７３に寄生抵抗が形成されない（ＲＣ〜∞）構造としてもよい。
上記の構成において、ＩＧＢＴ１０の構成要素自身を用いてＩＧＢＴ１０の温度を測定するという点は、特許文献１に記載の技術と同様である。しかしながら、特許文献１に記載の技術においては、オン直後の逆回復電流が流れる短時間の間の温度が測定されたのに対し、上記の構成においては、オン時（ＩＣＥが流れている間）の任意の時点での温度を計測することができる。このため、ＩＧＢＴ１０に対する過熱保護動作をより適正に行うことができる。
また、特許文献１に記載の技術においては、パワーＭＯＳＦＥＴにおける逆回復電流を計測しており、ＩＧＢＴの場合に同じ技術を適用することは困難である。この点について以下に説明する。図４は、通常知られるプレーナ型のパワーＭＯＳＦＥＴの断面図（ａ）、等価回路（ｂ）を示す。図４（ａ）（ｂ）は、ＩＧＢＴにおけるそれぞれ図２（ａ）（ｃ）に対応する。図４（ａ）に示されるように、パワーＭＯＳＦＥＴは、コレクタ領域となるｐ＋層５１がない以外は、ＩＧＢＴ１０（図２（ａ））と同様の構造をもち、表面側の電極がソース電極６１、裏面側の電極がドレイン電極６２となっている。図４（ａ）は、パワーＭＯＳＦＥＴの単位構造の断面を示しており、実際には図３と同様に、この構造は多数配列されて形成されている。
パワーＭＯＳＦＥＴの等価回路（図４（ｂ））においては、ｎ−層５２とｐ−層５３間のｐｎ接合が、寄生ダイオードとして機能する。この寄生ダイオードはパワーＭＯＳＦＥＴのオン時に逆バイアスとなるために、特許文献１に記載の技術においては、この寄生ダイオードの逆回復電流を測定することによって、温度を測定する。なお、この寄生ダイオードは、パワーＭＯＳＦＥＴに対しては、図１の回路における回生ダイオードＦＷＤと同様に機能する。
これに対して、図２（ｃ）に示されるように、ＩＧＢＴの等価回路は、パワーＭＯＳＦＥＴのドレインとソース間にｐｎｐ型のバイポーラトランジスタが接続された形態となる。このため、等価回路において部分的には図４（ｂ）と同様に寄生ダイオードが形成されているものの、この寄生ダイオード自身の逆方向電流を測定することが困難である、あるいは、パワーＭＯＳＦＥＴには実質的には寄生ダイオードは形成されていない。なお、このように寄生ダイオードが形成されないために、図１の回路においては回生ダイオードＦＷＤがコレクタ・エミッタ間に接続されている。このため、寄生ダイオードを用いる特許文献１に記載の技術をＩＧＢＴに適用することは困難である。これに対して、上記の通り、本発明の実施の形態に係る技術はＩＧＢＴに適用できる。
一方、パワーＭＯＳＦＥＴにおいても、図３（ＩＧＢＴ１０）と同様に、図４（ａ）に示される単位構造が多数配列され、各電極が並列に接続されて使用される。このため、ＩＧＢＴ１０においてエミッタ電極５７を分割してコレクタ電流ＩＣＥを分岐させたのと同様に、ソース電極６１を同様に分割してドレイン電流を分岐させることができる。すなわち、図１の構成を、パワーＭＯＳＦＥＴに適用できることも明らかである。この場合において、第１センス素子を同様に形成できること、パワーＭＯＳＦＥＴのオン時の任意の時点での温度を測定できることも明らかである。
図５は、図１の構成の半導体装置１（半導体モジュール）の構造の一例を示す断面図である。この構造においては、分離した２つのリードフレーム（第１のリードフレーム）７１、リードフレーム（第２のリードフレーム）７２と、樹脂材料で構成されたモールド層７３を用いて、使用される半導体チップが実装される。図５におけるリードフレーム７１の左端、リードフレーム７２の右端はモールド層７３から突出し、この半導体モジュールにおけるリード端子とされる。なお、実際には左右において図５における紙面と垂直方向に多数のリード端子が配列され、図１の回路における入出力のために用いられる複数の端子とされる。
図１におけるＩＧＢＴ１０が形成されたスイッチング素子チップ８１、回生ダイオードＦＷＤが形成されたダイオードチップ８２は左側のリードフレーム７１に搭載される。前記の通り、スイッチング素子チップ８１においては、ＩＧＢＴ１０の構成要素の一部として第１センス素子２１も形成されている。スイッチング素子チップ８１、ダイオードチップ８２には大電流が流されるため、これらのチップの放熱が効率的に行われることが必要である。このため、リードフレーム７１の裏面には放熱板７４が接合され、この放熱板７４がモールド層７３の裏面側で露出する。モールド層７３を構成する樹脂材料の熱伝導率は低いが、この構成により、スイッチング素子チップ８１、ダイオードチップ８２からの放熱を効率的に行うことができる。
一方、図１におけるＶＳ１検出回路３１、ＶＳ２検出回路３２、ドライブ回路３３、第２センス素子２２が形成された制御回路チップ８３は、右側のリードフレーム７２に搭載されている。スイッチング素子チップ８１、ダイオードチップ８２、リードフレーム７１の間、スイッチング素子チップ８１と制御回路チップ８３の間、制御回路チップ８３とリードフレーム７２の間等は、図１の回路が構成されるように、それぞれボンディングワイヤ７５で接続されている。このため、スイッチング素子チップ８１、ダイオードチップ８２、制御回路チップ８３の上面には、ボンディングワイヤを接続するためのボンディングパッドが適宜形成されている。
前記の通り、第２センス素子２２はＩＧＢＴ１０の発熱が及ばない箇所に設けることが好ましい。また、ＶＳ１検出回路３１、ＶＳ２検出回路３２、ドライブ回路３３の動作を適正に行わせるためには、これらの回路が形成された制御回路チップ８３が高温となることを抑制することが好ましい。このため、上記の構成においては、熱伝導率の低いモールド層７３中において制御回路チップ８３をスイッチング素子チップ８１、ダイオードチップ８２から離間させ、かつこれらを異なるリードフレームに搭載している。この際、細いボンディングワイヤ７５による熱伝導は、無視することができる。
半導体モジュールの内部構造を図５に示されるようにすることによって、図１の回路構成を実現し、これを適正に動作させることができる。スイッチング素子チップから制御回路チップまでの熱伝導を小さくできる限りにおいて、他の構造を用いることもできる。また、前記の通り、第２センス素子２２は、図５の構成の外部に接続してもよい。
（第２の実施の形態）
第２の実施の形態に係る半導体装置においても、ＩＧＢＴの温度を同様に正確にモニターすることができる。ただし、このための回路構成が第１の実施の形態とは異なる。図６は、この半導体装置２の構成を示す図である。第１の実施の形態とは異なり、ここで用いられるＩＧＢＴ１１のエミッタ電極は２つに分岐される。この分岐の一方はエミッタ端子（Ｅ）に直接接続され、他方は第１センス素子２１の一端に接続される。また、分岐の他方には第１センス素子２１の一端が接続され、第１センス素子２１の他端はエミッタ端子（Ｅ）に接続される。このＩＧＢＴ１１においては、分岐の他方から１系統のみの検出電流が出力される。また、第１センス素子２１の一端は端子Ｍと接続され、端子Ｍには、スイッチ３４の一端が接続される。スイッチ３４の他端はＶＳ２検出回路３２に接続される。
また、前記と同様に、Ｒ１＞＞Ｒ２とされる。このため、スイッチ３４がオフの場合（図６に示された状態）においては、端子Ｍの電圧（モニター電圧）ＶＳは、第１センス素子２１の出力電圧であるＶＳ１となる。一方、スイッチ３４がオンの場合においては、端子Ｍの電圧ＶＳは実質的には第２センス素子２２の出力電圧であるＶＳ２となる。なお、スイッチ３４としては、実際にはＭＯＳＦＥＴ等の電子式のスイッチング素子が用いられ、そのオン・オフはパルス信号によって制御される。このパルス信号をＶＳ１検出回路３１、ＶＳ２検出回路３２にも入力させることによって、スイッチ３４がオフの場合にはＶＳ１検出回路３１を有効、オンの場合にはＶＳ２検出回路３２を有効とするような制御を行うことによって、第１の実施の形態と同様に、ＶＳ１（Ｔ、ＩＣＥ）、ＶＳ２（ＩＣＥ）を検出することができる。これによって、第１の実施の形態と同様に、ＩＣＥ、Ｔを算出することができる。算出されたＩＣＥ、Ｔに基づいて、過電流保護動作、過熱保護動作を同様に行うことができる。
この場合においては、スイッチ３４を用いることにより、ＶＳ１、ＶＳ２をそれぞれ異なる時間において検出することができる。図７は、この場合における端子Ｍの電圧ＶＳの時間経過の一例を示す図である。この例においては、初めにスイッチ３４がオフとされた期間Ｐ１（ＶＳ１検出期間）が設けられ、その後でスイッチ３４がオンとされた期間Ｐ２（ＶＳ２検出期間）が設けられる。この構成においては、期間Ｐ２の終了後には、ＩＣＥ、Ｔが算出できる。期間Ｐ１、Ｐ２の設定は任意であり、Ｐ２、Ｐ１の順に行われる設定とすることもでき、Ｐ１、Ｐ２を短い周期で繰り返す設定とすることもできる。すなわち、スイッチ３４を予め定められたタイミングで操作することによって、適宜Ｐ１、Ｐ２を設定することができる。この制御は、制御回路３３によって行うこともでき、半導体装置２の外部から行うこともできる。いずれの場合においても、ＩＣＥ、Ｔが算出できることは明らかである。また、この制御はＩＧＢＴ１１のオン時の任意の時点で行うことができることも明らかである。
第１の実施の形態と同様に、ＩＧＢＴ１１は、スイッチング素子チップに形成される。この際、図５の構成と同様に、端子Ｍと接続されたボンディングパッドがスイッチング素子チップに形成され、このボンディングパッドと制御回路チップ側のボンディングパッドとが、図６の回路を形成するようにボンディングワイヤで接続される。この際、ボンディングパッドはこれらのチップ上において大きな面積を占めるために、チップの面積を小さくして製造コストを低下させるためには、ボンディングパッドの数が少ないことが好ましい。この場合において、図６の構成においては、ＩＧＢＴ１１に関して取り出される端子は、通常の動作に最低限必要なゲート（Ｇ）、コレクタ（Ｃ）、エミッタ（Ｅ）端子に加え、モニター用に用いられる端子Ｍのみとなる。このため、ＩＧＢＴ１１が形成されたスイッチング素子チップにおいて使用されるボンディングパッドの数を少なくし、チップ面積を小さくすることができる。
これに対して、特許文献１に記載の技術においては、温度検出と電流検出を同時に行うためには、各々に必要となるボンディングパッドを独立に設ける必要がある。この数は、通常は各々で２つずつとなるために、ボンディングパッドの占める面積が大きくなり、チップサイズを小さくすることが困難である。すなわち、第２の実施の形態においては、単一の端子Ｍを用いてコレクタ電流ＩＣＥと温度Ｔを共に測定することができるため、ＩＧＢＴ１１が形成されたスイッチング素子チップのチップサイズを小さくすることができる。これに対応して、制御回路チップにおけるボンディングパッドの数を減らすことができることも明らかである。
すなわち、第２の実施の形態に係る半導体装置２においては、スイッチング素子の動作電流及び温度を共に正確に検出できることに加え、ボンディングパッドの数を少なくし、使用する半導体チップのサイズを小さくすることができる。これに伴って、使用するボンディングワイヤの本数を減らすことができるため、ボンディングワイヤの接続に起因する信頼性の低下も抑制することができる。
また、ＩＧＢＴ１１において、動作電流から１系統のみの検出電流が分岐されるため、ＩＧＢＴ１１の動作電流ＩＣＥに対する検出電流の割合を小さくすることができる。このため、センス素子に検出電流を流すことによって生じる各種の損失を低減することができる。
なお、上記の構成以外においても、２種類のセンス素子に検出電流を流し、各々の出力電圧を測定できる限りにおいて、各種の回路構成が可能である。また、第１センス素子として、スイッチング素子チップ内においてスイッチング素子と共に形成され、出力電圧に温度依存性をもつものであれば、拡散抵抗以外の素子を用いることもできる。第２センス素子は、第１センス素子とは逆に、その出力電圧がスイッチング素子の温度上昇の影響を受けにくい特性をもつ、あるいはその温度が一定であるとみなされる箇所に設置されたものをであれば、任意の素子を用いることができる。これらのセンス素子の種類等に応じ、全体の構成、例えば図５に示された半導体モジュールの構造も、適宜設定が可能である。
１、２ 半導体装置
１０、１１ ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
２１ 第１センス素子
２２ 第２センス素子
２３ 抵抗体
３１ ＶＳ１検出回路
３２ ＶＳ２検出回路
３３ ドライブ回路（制御回路）
３４ スイッチ
５１ ｐ＋層（コレクタ層）
５２ ｎ−層
５３ ｐ−層
５４ ｎ＋層
５５ 酸化膜（ゲート絶縁膜）
５６ ゲート電極
５７ エミッタ電極
５８ 層間絶縁膜
５９ コレクタ電極
６０ ゲート接続電極
６１ ソース電極
６２ ドレイン電極
７１ リードフレーム（第１のリードフレーム）
７２ リードフレーム（第２のリードフレーム）
７３ モールド層
７４ 放熱板
７５ ボンディングワイヤ
８１ スイッチング素子チップ
８２ ダイオードチップ
８３ 制御回路チップ
１００ 負荷

Claims (10)

  1. スイッチング素子が形成されたスイッチング素子チップと、前記スイッチング素子が過熱した際に前記スイッチング素子を遮断する過熱保護動作を行う制御回路が形成され前記スイッチング素子チップとは別体とされた制御回路チップと、を具備する半導体装置であって、
    前記スイッチング素子チップにおいて、前記スイッチング素子の動作電流から分岐された検出電流が出力され、
    前記スイッチング素子チップに設けられ前記検出電流が流された際の出力電圧が検出される構成とされた第１センス素子と、
    前記スイッチング素子チップの外部に設けられ前記検出電流が流された際の出力電圧が検出される構成とされた第２センス素子と、
    を具備し、
    前記制御回路は、前記第２センス素子の出力電圧より前記動作電流を検出し、かつ前記第２センス素子の出力電圧及び検出された前記動作電流を用いて前記過熱保護動作を行うことを特徴とする半導体装置。
  2. 前記制御回路は、前記動作電流が予め設定された値を超えた場合に前記スイッチング素子を遮断する過電流保護動作を行うことを特徴とする請求項１に記載の半導体装置。
  3. 前記スイッチング素子の過熱の際の前記第２センス素子の抵抗値の変化は、前記スイッチング素子の過熱の際の前記第１センス素子の抵抗値の変化よりも小さくされたことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１センス素子は、前記スイッチング素子チップ中において前記スイッチング素子を構成する拡散層を用いて形成されたことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２センス素子は、前記制御回路チップ中に形成された抵抗素子であることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
  6. 前記スイッチング素子は、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
  7. 第１のリードフレームに搭載された前記スイッチング素子チップと、前記第１のリードフレームと別体とされた第２のリードフレームに搭載された前記制御回路チップと、が離間してモールド層中に封止された構成を具備することを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
  8. 前記スイッチング素子チップにおいて、前記動作電流から、第１検出電流及び第２検出電流がそれぞれ分岐して出力され、
    前記第１センス素子に前記第１検出電流が流され、前記第２センス素子に前記第２検出電流が流される構成とされたことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
  9. 前記スイッチング素子チップにおいて、前記動作電流から、１系統の前記検出電流が分岐して出力され、
    前記検出電流による第１センス素子の出力電圧、前記検出電流による前記第２センス素子の出力電圧のうちの一方がスイッチによって選択されて検出される構成とされたことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
  10. 請求項９に記載の半導体装置の制御方法であって、
    予め定められたタイミングで前記スイッチを操作し、前記第１センス素子の出力電圧を検出する期間と、前記第２センス素子の出力電圧を検出する期間を設けることを特徴とする半導体装置の制御方法。
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