JP2020123929A

JP2020123929A - スイッチング回路

Info

Publication number: JP2020123929A
Application number: JP2019016295A
Authority: JP
Inventors: 秀夫山脇; Hideo Yamawaki
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2019-01-31
Filing date: 2019-01-31
Publication date: 2020-08-13

Abstract

【課題】メイン電流をより正確に算出することが可能なスイッチング回路を提供する。【解決手段】スイッチング回路１０は、メインスイッチング素子２０ｍと、第１センススイッチング素子２０ｓ１と、第２センススイッチング素子２０ｓ２と、第１抵抗Ｒ１と、第１抵抗Ｒ１よりも低い抵抗値を有する第２抵抗Ｒ２と、低電位配線１４と、を有する。低電位配線１４は、メインスイッチング素子２０ｍの低電位端子に接続され、第１抵抗Ｒ１を介して第１センススイッチング素子２０ｓ１の低電位端子に接続され、第２抵抗Ｒ２を介して第２センススイッチング素子２０ｓ２の低電位端子に接続されている。第１センススイッチング素子２０ｓ１の低電位端子の電位Ｖｓ１、第２センススイッチング素子２０ｓ２の低電位端子の電位Ｖｓ２、所定の定数ａ、及び、所定の基準電圧Ｖｔｈが、ａＶｓ２−Ｖｓ１＞Ｖｔｈの関係を満たすときに、各スイッチング素子をオフさせる。【選択図】図１

Description

本明細書に開示の技術は、スイッチング回路に関する。

特許文献１には、メインエミッタ端子とセンスエミッタ端子を有するＩＧＢＴ（insulated gate bipolar transistor）が開示されている。センスエミッタ端子には、抵抗が接続されている。抵抗に生じる電圧を検出することで、センスエミッタ端子に流れる電流を検出することができる。センスエミッタ端子に流れる電流の大きさは、メインエミッタ端子に流れる電流の大きさと相関を有する。したがって、センスエミッタ端子に流れる電流を検出すれば、メインエミッタ端子に流れる電流を算出することができる。

特開２００７−０４０８１７号公報

特許文献１と同様の構造を、ＩＧＢＴを含む種々の半導体装置に採用することができる。すなわち、半導体装置に、メインスイッチング素子とセンススイッチング素子を設け、センススイッチング素子の低電位端子に流れる電流（センス電流）を測定することで、メインスイッチング素子の低電位端子に流れる電流（メイン電流）を算出することができる。しかしながら、メインスイッチング素子及びセンススイッチング素子のゲート閾値には、製造ばらつきが存在する。また、これらのゲート閾値は、スイッチング素子の温度によって変化する。ゲート閾値の製造ばらつきや温度特性の影響によって、メイン電流とセンス電流の比率が変化する。このため、センス電流からメイン電流を正確に算出することは困難である。本明細書では、メイン電流をより正確に算出することが可能な技術を提案する。

本明細書が開示するスイッチング回路は、半導体装置と、ゲート配線と、ゲート駆動回路と、高電位配線と、第１抵抗と、第２抵抗と、低電位配線を有する。前記半導体装置は、メインスイッチング素子と、第１センススイッチング素子と、第２センススイッチング素子を有する。前記ゲート配線は、前記メインスイッチング素子のゲートと、前記第１センススイッチング素子のゲートと、前記第２センススイッチング素子のゲートに接続されている。前記ゲート駆動回路は、前記ゲート配線に接続されている。前記高電位配線は、前記メインスイッチング素子の高電位端子と、前記第１センススイッチング素子の高電位端子と、前記第２センススイッチング素子の高電位端子に接続されている。前記第２抵抗は、前記第１抵抗よりも低い抵抗値を有する。前記低電位配線は、前記メインスイッチング素子の低電位端子に接続されており、前記第１抵抗を介して前記第１センススイッチング素子の低電位端子に接続されており、前記第２抵抗を介して前記第２センススイッチング素子の低電位端子に接続されている。前記第１センススイッチング素子の前記低電位端子の電位Ｖｓ１、前記第２センススイッチング素子の前記低電位端子の電位Ｖｓ２、所定の定数ａ、及び、所定の基準電圧Ｖｔｈが、ａＶｓ２−Ｖｓ１＞Ｖｔｈの関係を満たすときに、前記ゲート駆動回路が、前記メインスイッチング素子、前記第１センススイッチング素子、及び、前記第２センススイッチング素子をオフさせる。

値ａＶｓ２−Ｖｓ１はメインスイッチング素子に流れる電流と相関を有する。また、定数ａを適切な値に設定すると、値ａＶｓ２−Ｖｓ１は、各スイッチング素子のゲート閾値の製造ばらつきや温度特性の影響を受け難くなる。すなわち、各スイッチング素子のゲート閾値のばらつきが大きい場合や各スイッチング素子の温度が変化した場合でも、値ａＶｓ２−Ｖｓ１とメインスイッチング素子に流れる電流との比率はほとんど変化しない。したがって、値ａＶｓ２−Ｖｓ１から、メインスイッチング素子に流れる電流を正確に算出することができる。このため、値ａＶｓ２−Ｖｓ１が基準電圧Ｖｔｈを超えたときに各スイッチング素子をオフさせることで、メインスイッチング素子に過電流が流れることを適切に防止することができる。

実施形態のスイッチング回路の回路図。メイン電流Ｉｍとセンス電流Ｉｓ１、Ｉｓ２の比率を示すグラフ。メイン電流Ｉｍと出力電圧Ｖｏｕｔの比率を示すグラフ。

図１に示す実施形態のスイッチング回路１０は、半導体装置２０を有している。半導体装置２０は、ｎチャネル型のＭＯＳＦＥＴ（metal oxide field effect transistor）２０ｍ、２０ｓ１、２０ｓ２を有している。ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２は、共通の半導体基板内に形成されている。このため、半導体装置２０に通電したときに、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２の温度は略等しくなる。ＭＯＳＦＥＴ２０ｍのサイズは、ＭＯＳＦＥＴ２０ｓ１のサイズの約５０００倍である。ＭＯＳＦＥＴ２０ｓ２のサイズは、ＭＯＳＦＥＴ２０ｓ１のサイズと略等しい。ＭＯＳＦＥＴ２０ｍのゲート、ＭＯＳＦＥＴ２０ｓ１のゲート、及び、ＭＯＳＦＥＴ２０ｓ２のゲートは、共通のゲート配線１６に接続されている。このため、ＭＯＳＦＥＴ２０ｍのゲート、ＭＯＳＦＥＴ２０ｓ１のゲート、及び、ＭＯＳＦＥＴ２０ｓ２のゲートには、共通の電圧が印加される。したがって、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２は、同時にターンオンし、同時にターンオフする。ＭＯＳＦＥＴ２０ｍのドレイン、ＭＯＳＦＥＴ２０ｓ１のドレイン、及び、ＭＯＳＦＥＴ２０ｓ２のドレインは、共通の高電位配線１２に接続されている。高電位配線１２には、負荷３０（例えば、モータ等）が接続されている。ＭＯＳＦＥＴ２０ｍのソースは、低電位配線１４に直接接続されている。ＭＯＳＦＥＴ２０ｓ１のソースは、抵抗Ｒ１を介して低電位配線１４に接続されている。ＭＯＳＦＥＴ２０ｓ２のソースは、抵抗Ｒ２を介して低電位配線１４に接続されている。抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値よりも高い。低電位配線１４には、高電位配線１２よりも低い電位が印加されている。

ＭＯＳＦＥＴ２０ｍがオンすると、ＭＯＳＦＥＴ２０ｍを介して高電位配線１２から低電位配線１４へメイン電流Ｉｍが流れる。ＭＯＳＦＥＴ２０ｓ１がオンすると、ＭＯＳＦＥＴ２０ｓ１と抵抗Ｒ１を介して高電位配線１２から低電位配線１４へセンス電流Ｉｓ１が流れる。このため、抵抗Ｒ１の両端間にセンス電流Ｉｓ１に比例する電圧が発生する。このため、ＭＯＳＦＥＴ２０ｓ１のソースの電位が、センス電流Ｉｓ１に比例する電位Ｖｓ１となる。ＭＯＳＦＥＴ２０ｓ２がオンすると、ＭＯＳＦＥＴ２０ｓ２と抵抗Ｒ２を介して高電位配線１２から低電位配線１４へセンス電流Ｉｓ２が流れる。このため、抵抗Ｒ２の両端間にセンス電流Ｉｓ２に比例する電圧が発生する。このため、ＭＯＳＦＥＴ２０ｓ２のソースの電位が、センス電流Ｉｓ２に比例する電位Ｖｓ２となる。上述したように、ＭＯＳＦＥＴ２０ｍのサイズは、ＭＯＳＦＥＴ２０ｓ１、２０ｓ２のサイズの約５０００倍である。したがって、メイン電流Ｉｍは、センス電流Ｉｓ１、Ｉｓ２よりも遥かに大きい電流となる。センス電流Ｉｓ１、Ｉｓ２の経路に抵抗Ｒ１、Ｒ２が存在するのに対してメイン電流Ｉｍの経路に抵抗が設けられていないので、メイン電流Ｉｍはセンス電流Ｉｓ１、Ｉｓ２の５０００倍よりも大きい値となる。センス電流Ｉｓ１、Ｉｓ２の大きさは、メイン電流Ｉｍの大きさと相関を有する。このため、電位Ｖｓ１、Ｖｓ２は、メイン電流Ｉｍの大きさと相関を有する。但し、メイン電流Ｉｍとセンス電流Ｉｓ１、Ｉｓ２の比率は、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２のゲート閾値の製造ばらつきや温度特性によって変化する。

スイッチング回路１０は、演算器４０、比較器５０、電源６０、及び、ゲート駆動回路７０を有している。

演算器４０は、２つの入力端子を有している。一方の入力端子はＭＯＳＦＥＴ２０ｓ１のソースに接続されており、他方の入力端子はＭＯＳＦＥＴ２０ｓ２のソースに接続されている。演算器４０の出力端子は、比較器５０の非反転入力端子に接続されている。演算器４０には、電位Ｖｓ１と電位Ｖｓ２が入力される。演算器４０は、Ｖｏｕｔ＝ａＶｓ２−Ｖｓ１の関係を満たす出力電圧Ｖｏｕｔを出力端子に出力する。記号ａは、予め決められた定数である。

電源６０は、比較器５０の反転入力端子に接続されている。電源６０は、反転入力端子に基準電圧Ｖｔｈを印加する。

比較器５０は、演算器４０の出力電圧Ｖｏｕｔ（＝ａＶｓ２−Ｖｓ１）と電源６０が印加する基準電圧Ｖｔｈを比較し、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも高いか否かを示す信号Ｖｓｉｇを出力する。信号Ｖｓｉｇは、ゲート駆動回路７０に入力される。

ゲート駆動回路７０は、ゲート配線１６に接続されている。ゲート駆動回路７０は、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２のゲートの電位を制御することで、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２をスイッチングさせる。ゲート駆動回路７０には、外部から指令値Ｖｉｎが入力される。ゲート駆動回路７０は、入力された指令値Ｖｉｎに基づいて、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２をスイッチングさせる。また、ゲート駆動回路７０には、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも高いか否かを示す信号Ｖｓｉｇが入力される。ゲート駆動回路７０は、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも高い場合には、指令値Ｖｉｎにかかわらず、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２を強制的にターンオフさせる。

スイッチング回路１０の動作について説明する。ゲート駆動回路７０は、指令値Ｖｉｎに基づいて、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２をスイッチングさせる。ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２がオンすると、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２のそれぞれに電流Ｉｍ、Ｉｓ１、Ｉｓ２が流れる。ＭＯＳＦＥＴ２０ｓ１のソースの電位Ｖｓ１は、センス電流Ｉｓ１に比例する電位となる。ＭＯＳＦＥＴ２０ｓ２のソースの電位Ｖｓ２は、センス電流Ｉｓ２に比例する電位となる。上述したように、電位Ｖｓ１、Ｖｓ２は、メイン電流Ｉｍの大きさと相関を有する。演算器４０は、Ｖｏｕｔ＝ａＶｓ２−Ｖｓ１の関係を満たす出力電圧Ｖｏｕｔを出力する。電位Ｖｓ１、Ｖｓ２がメイン電流Ｉｍの大きさと相関を有し、値ａが定数であるので、出力電圧Ｖｏｕｔはメイン電流Ｉｍの大きさと相関を有する値である。比較器５０は、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも大きいか否かを判定する。出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも高いことは、メイン電流Ｉｍが所定値よりも高く、メイン電流Ｉｍとして過電流が流れていることを意味する。比較器５０は、判定結果を信号Ｖｓｉｇとしてゲート駆動回路７０へ送信する。ゲート駆動回路７０は、信号Ｖｓｉｇから比較器５０の判定結果を読み取る。出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも低い場合には、ゲート駆動回路７０は、指令値Ｖｉｎに基づいてＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２をスイッチングさせる動作を継続する。出力電圧Ｖｏｕｔが基準電圧Ｖｔｈよりも高い場合（すなわち、メイン電流Ｉｍが過電流である場合）には、ゲート駆動回路７０は、指令値ＶｉｎにかかわらずＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２をターンオフさせる。このため、過電流を停止させることができる。

図２は、センス電流Ｉｓ１、Ｉｓ２とメイン電流Ｉｍの比率を示している。図２のグラフＡは、メイン電流Ｉｍがセンス電流の５０００倍となるラインを示している。図２のグラフＢ１〜Ｂ３は、メイン電流Ｉｍとセンス電流Ｉｓ１の実際の比率を示している。なお、グラフＢ２は、メイン電流Ｉｍとセンス電流Ｉｓ１の比率の平均値を示しており、グラフＢ１、Ｂ３はゲート閾値のばらつき及び温度特性によって電流の比率が変化する範囲を示している。図２のグラフＣ１〜Ｃ３は、メイン電流Ｉｍとセンス電流Ｉｓ２の実際の比率を示している。なお、グラフＣ２は、メイン電流Ｉｍとセンス電流Ｉｓ２の比率の平均値を示しており、グラフＣ１、Ｃ３はゲート閾値のばらつき及び温度特性によって電流の比率が変化する範囲を示している。

グラフＣ２に示すように、抵抗Ｒ２の影響によって、センス電流Ｉｓ２とメイン電流Ｉｍの平均的な比率は５０００倍よりも大きくなる。ＭＯＳＦＥＴ２０ｍ、２０ｓ２のゲート閾値のばらつきと温度特性の影響によって、センス電流Ｉｓ２とメイン電流Ｉｍの比率は、グラフＣ１とグラフＣ３の間の範囲で変化する。したがって、センス電流Ｉｓ２（すなわち、電位Ｖｓ２）のみからメイン電流Ｉｍの値を算出しようとすると、グラフＣ１〜Ｃ３に示すばらつきの影響により、大きい誤差が生じる。

グラフＢ２に示すように、抵抗Ｒ１の影響によって、センス電流Ｉｓ１とメイン電流Ｉｍの平均的な比率は５０００倍よりも大きくなる。また、抵抗Ｒ１が抵抗Ｒ２よりも大きいので、センス電流Ｉｓ１とメイン電流Ｉｍの平均的な比率（グラフＢ２）は、センス電流Ｉｓ２とメイン電流Ｉｍの平均的な比率（グラフＣ２）よりもさらに大きい。ＭＯＳＦＥＴ２０ｍ、２０ｓ１のゲート閾値のばらつきと温度特性の影響によって、センス電流Ｉｓ１とメイン電流Ｉｍの比率は、グラフＢ１とグラフＢ３の間の範囲で変化する。したがって、センス電流Ｉｓ１（すなわち、電位Ｖｓ１）のみからメイン電流Ｉｍの値を算出しようとすると、グラフＢ１〜Ｂ３に示すばらつきの影響により、大きい誤差が生じる。

図３は、出力電圧Ｖｏｕｔ（＝ａＶｓ２−Ｖｓ１）とメイン電流Ｉｍの比率を示している。なお、図３では、抵抗Ｒ１が７．５Ω、抵抗Ｒ２が５Ωの場合の値を示している。また、図３において、グラフＤ、Ｅ、Ｆ、Ｇ、Ｈは、それぞれ、定数ａを１．０、１．５、１．８１、２．２、２．６に設定した場合の比率を示している。また、図３のグラフＤ、Ｅ、Ｆ、Ｆ、Ｈにおいて、破線はＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２のゲート閾値のばらつき及び温度特性の影響によって出力電圧Ｖｏｕｔがばらつく範囲を示しており、実線は平均値を示している。図３に示すように、定数ａを変化させることで、出力電圧Ｖｏｕｔとメイン電流Ｉｍの比率（すなわち、グラフの傾き）が変化する。また、定数ａを変化させることで、出力電圧Ｖｏｕｔがばらつく範囲（すなわち、ゲート閾値のばらつき及び温度特性の影響によって出力電圧Ｖｏｕｔがばらつく範囲）が変化する。図３では、ａ＝１．８１（グラフＦ）の場合に、出力電圧Ｖｏｕｔとメイン電流Ｉｍの比率のばらつき幅が０．２％で最小となる。このように、定数ａを適切な値に設定すると、出力電圧Ｖｏｕｔは、ＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２のゲート閾値のばらつき及び温度特性の影響をほとんど受けることないことが分かった。すなわち、定数ａを適正値に設定すれば、出力電圧Ｖｏｕｔ（＝ａＶｓ２−Ｖｓ１）は、ゲート閾値のばらつき及び温度特性の影響をほとんど受けずにメイン電流Ｉｍと正確に比例する値となる。

したがって、図１に示すスイッチング回路１０においては、抵抗Ｒ１、Ｒ２、及び、定数ａを適切な値に設定することで、出力電圧Ｖｏｕｔがゲート閾値のばらつき及び温度特性の影響をほとんど受けずにメイン電流Ｉｍに正確に比例する値となる。例えば、抵抗Ｒ１を７．５Ω、抵抗Ｒ２を５Ω、定数ａを１．８１に設定することで、出力電圧Ｖｏｕｔがメイン電流Ｉｍに正確に比例する値となる。このような出力電圧Ｖｏｕｔを基準電圧Ｖｔｈと比較することで、メイン電流Ｉｍが過電流となっているか否かを正確に判定することができる。したがって、半導体装置２０を過電流から適切に保護することができる。

従来はメイン電流Ｉｍを正確に算出できないため、半導体装置２０に流すことが可能な電流の最大値に対して大きいマージンを設けて過電流を判定するための基準値を設定する必要があった。これに対し、本実施形態のスイッチング回路１０では、出力電圧Ｖｏｕｔがメイン電流Ｉｍに正確に比例するので、半導体装置２０に流すことが可能な電流の最大値に近い値を基準電圧Ｖｔｈ（すなわち、過電流を判定するための基準値）として用いることができる。過大なマージンが不要となるので、半導体装置２０に比較的高い密度で電流を流すことが可能となる。このため、半導体装置２０を小型化することが可能となる。

なお、上述した実施形態では、半導体装置２０にＭＯＳＦＥＴ２０ｍ、２０ｓ１、２０ｓ２が設けられていたが、ＭＯＳＦＥＴに代えてＩＧＢＴ等の他のスイッチング素子が設けられていてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：スイッチング回路
１２：高電位配線
１４：低電位配線
１６：ゲート配線
２０：半導体装置
３０：負荷
４０：演算器
５０：比較器
６０：電源
７０：ゲート駆動回路

Claims

スイッチング回路であって、
メインスイッチング素子と、第１センススイッチング素子と、第２センススイッチング素子を有する半導体装置と、
前記メインスイッチング素子のゲートと、前記第１センススイッチング素子のゲートと、前記第２センススイッチング素子のゲートに接続されているゲート配線と、
前記ゲート配線に接続されたゲート駆動回路と、
前記メインスイッチング素子の高電位端子と、前記第１センススイッチング素子の高電位端子と、前記第２センススイッチング素子の高電位端子に接続されている高電位配線と、
第１抵抗と、
前記第１抵抗よりも低い抵抗値を有する第２抵抗と、
前記メインスイッチング素子の低電位端子に接続されており、前記第１抵抗を介して前記第１センススイッチング素子の低電位端子に接続されており、前記第２抵抗を介して前記第２センススイッチング素子の低電位端子に接続されている低電位配線、
を有し、
前記第１センススイッチング素子の前記低電位端子の電位Ｖｓ１、前記第２センススイッチング素子の前記低電位端子の電位Ｖｓ２、所定の定数ａ、及び、所定の基準電圧Ｖｔｈが、
ａＶｓ２−Ｖｓ１＞Ｖｔｈ
の関係を満たすときに、前記ゲート駆動回路が、前記メインスイッチング素子、前記第１センススイッチング素子、及び、前記第２センススイッチング素子をオフさせる、スイッチング回路。