JP2012517750A5 - - Google Patents
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- 内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記端子と前記電源の前記出力との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
- 前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、終端回路。 - 前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされる、請求項1に記載の終端回路。
- 前記第1の電圧が約1.8Vであり、前記第2の電圧が約0Vである、請求項2に記載の終端回路。
- 前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項2に記載の終端回路。
- 前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の中間である、請求項4に記載の終端回路。
- 前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
- 前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項6に記載の終端回路。
- 前記終端回路が第1の半導体チップに実装されており、前記電源が前記第1の半導体チップとは異なる第2の半導体チップに実装されている、請求項1に記載の終端回路。
- 前記終端回路および前記電源が同一の半導体チップに実装されている、請求項1に記載の終端回路。
- 前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源の前記出力に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされる、請求項1に記載の終端回路。 - 前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する第1の基板電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する第2の基板電源に接続されている基板電極をさらに含む、請求項10に記載の終端回路。
- 前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項11に記載の終端回路。
- 前記第2の基板電圧および前記第1の電圧が約1.8Vであり、前記第1の基板電圧および前記第2の電圧が約0Vである、請求項11に記載の終端回路。
- 前記第2の電圧が前記第1の基板電圧より小さい、請求項11に記載の終端回路。
- 前記第2の電圧がセル基板バックバイアス電源から得られる、請求項11に記載の終端回路。
- 前記第1の電圧が前記第2の基板電圧より大きい、請求項11に記載の終端回路。
- 前記第1の電圧がワード線電源から得られる、請求項11に記載の終端回路。
- 前記少なくとも1つのNMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項1に記載の終端回路。
- 前記少なくとも1つのPMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項18に記載の終端回路。
- 前記少なくとも1つのNMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
- 前記少なくとも1つのPMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのPMOSトランジスタを含む、請求項20に記載の終端回路。
- 前記制御回路が、オンダイ終端が無効である場合に、前記複数のトランジスタをオフ状態におくようにさらに構成されている、請求項1に記載の終端回路。
- 前記制御回路が、オンダイ終端が有効であるかまたは無効であるかどうかを示すイネーブル信号を受信するための入力部を含む、請求項22に記載の終端回路。
- 前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源の前記出力との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項1に記載の終端回路。
- 前記選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとが、MOSトランジスタの全体的な組を構成し、前記制御回路が、前記MOSトランジスタの全体的な組の中から、前記複数の選択されたMOSトランジスタを特定するためのキャリブレーションプロセスを実行するように構成されているキャリブレータ回路を含む、請求項24に記載の終端回路。
- 前記キャリブレータ回路が、動作のオーム領域におかれているときの、MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗にそれぞれ一致する複数の内部抵抗デバイスを含み、前記キャリブレーション回路が基準抵抗へのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が基準抵抗に実質的に等しい前記内部抵抗デバイスの特定の組合せを決定することを含み、前記特定の組合せにおける前記内部抵抗デバイスのそれぞれに対して、前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタが、選択されるMOSトランジスタの1つとして特定される、請求項25に記載の終端回路。
- 前記キャリブレータ回路が、動作のオーム領域におかれている前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が前記基準抵抗に実質的に等しい、前記MOSトランジスタの全体的な組におけるMOSトランジスタの特定の組合せを特定するために前記参照テーブルを調べることを含み、前記特定の組合せにおけるMOSトランジスタが、選択されたMOSトランジスタとして特定される、請求項25に記載の終端回路。
- 前記キャリブレータ回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項25に記載の終端回路。
- 前記電源の前記出力と前記端子の間の電気抵抗が、前記複数の選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとのかなりの部分に起因する、請求項24に記載の終端回路。
- 前記内部部分に接続されている第2の端子を有する前記半導体デバイスにおいて、
前記第2の端子と前記電源の前記出力との間に接続されており、少なくとも1つの第2のNMOSトランジスタと、少なくとも1つの第2のPMOSトランジスタとを含む複数の第2のトランジスタをさらに含み、
前記制御回路がさらに、前記少なくとも1つの第2のNMOSトランジスタのそれぞれのゲートを対応する第2のNMOSゲート電圧でドライブし、前記少なくとも1つの第2のPMOSトランジスタのそれぞれのゲートを対応する第2のPMOSゲート電圧でドライブするためにあり、またオンダイ終端が有効である場合に前記複数の第2のトランジスタを動作のオーム領域におくように前記第2のNMOSゲート電圧および前記第2のPMOSゲート電圧を制御するように構成されており、
前記電源の前記出力での電圧が、前記第2のNMOSゲート電圧のそれぞれより小さく、前記第2のPMOSゲート電圧のそれぞれより大きい、請求項1に記載の終端回路。 - 前記電源の前記出力と前記端子の間の電気抵抗が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
- 前記複数のトランジスタが動作のオーム領域におかれている場合に、前記電源の前記出力と前記端子の間の導電性が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
- 前記電源の前記出力での前記電圧が約0.9Vである、請求項1に記載の終端回路。
- 内部部分と、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、オンダイ終端を有する半導体デバイス。 - 内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
前記端子と電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、終端回路。 - 前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧で駆動されるとともに、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧で駆動され、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項35に記載の終端回路。 - 前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされ、
前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する電源に接続されている基板電極をさらに含み、
前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項35に記載の終端回路。 - 前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項35に記載の終端回路。
- 前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項38に記載の終端回路。
- 前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項35に記載の終端回路。
- 内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、オンダイ終端を有する半導体デバイス。 - 内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、オンダイ終端を有する半導体デバイス。 - 内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記端子と前記電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、終端回路。 - 前記キャリブレーション回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項43に記載の終端回路。
- 前記制御回路が、オンダイ終端が有効である場合に前記アナログキャリブレーション電圧を対応するNMOSゲート電圧およびPMOSゲート電圧に伝えさせるマルチプレクサをさらに含む、請求項43に記載の終端回路。
- 前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタと少なくとも1つのPMOSトランジスタのうちの1つの動作に相当する、印加電圧に応じた動作をそれぞれが示す内部回路素子を含み、前記キャリブレーションプロセスが、前記基準抵抗と実質的に一致する抵抗をまとめて示す前記内部回路素子をもたらす印加電圧のレベルとして前記アナログキャリブレーション電圧を決定することを含む、請求項43に記載の終端回路。
- 前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタの抵抗動作を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、アナログキャリブレーション電圧である特定の電圧を決定するために前記基準抵抗に基づいて前記参照テーブルを調べることを含む、請求項43に記載の終端回路。
- 前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされ、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項43に記載の終端回路。 - 内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路と
を含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。 - 内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。
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TWI610314B (zh) * | 2014-03-10 | 2018-01-01 | Toshiba Memory Corp | 半導體積體電路裝置 |
US20150333753A1 (en) * | 2014-05-16 | 2015-11-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Io and pvt calibration using bulk input technique |
US9793181B2 (en) * | 2015-03-16 | 2017-10-17 | Stmicroelectronics (Grenoble 2) Sas | Resistor calibration using a MOS capacitor |
CN105575419B (zh) * | 2015-12-17 | 2018-04-27 | 上海斐讯数据通信技术有限公司 | 同步动态随机存储器 |
KR102646905B1 (ko) * | 2016-07-21 | 2024-03-12 | 삼성전자주식회사 | 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템 |
US10566038B2 (en) * | 2017-05-29 | 2020-02-18 | Samsung Electronics Co., Ltd. | Method of controlling on-die termination and system performing the same |
CN113675183B (zh) * | 2020-05-15 | 2024-01-30 | 敦泰电子股份有限公司 | 显示驱动电路的系统级静电放电保护电路与方法 |
TWI748454B (zh) * | 2020-05-15 | 2021-12-01 | 敦泰電子股份有限公司 | 顯示驅動電路的系統級靜電放電保護電路與方法 |
KR20220034561A (ko) | 2020-09-11 | 2022-03-18 | 삼성전자주식회사 | 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템 |
Family Cites Families (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5291121A (en) * | 1991-09-12 | 1994-03-01 | Texas Instruments Incorporated | Rail splitting virtual ground generator for single supply systems |
KR960003219B1 (ko) * | 1993-04-16 | 1996-03-07 | 삼성전자주식회사 | 반도체 집적회로의 중간전위 발생회로 |
US6728113B1 (en) | 1993-06-24 | 2004-04-27 | Polychip, Inc. | Method and apparatus for non-conductively interconnecting integrated circuits |
US6037798A (en) * | 1996-05-08 | 2000-03-14 | Telefonaktiebolaget Lm Ericsson | Line receiver circuit having termination impedances with transmission gates connected in parallel |
JPH11185479A (ja) * | 1997-12-22 | 1999-07-09 | Toshiba Corp | 半導体集積回路 |
JP2001078437A (ja) | 1999-06-30 | 2001-03-23 | Toshiba Corp | ポンプ回路 |
US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
JP2002056671A (ja) | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
US6605958B2 (en) * | 2000-10-11 | 2003-08-12 | Vitesse Semiconductor Corporation | Precision on-chip transmission line termination |
JP4676646B2 (ja) | 2001-05-11 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | インピーダンス調整回路および半導体装置 |
TW530460B (en) * | 2001-06-04 | 2003-05-01 | Via Tech Inc | Pull-up terminating device |
US6806728B2 (en) | 2001-08-15 | 2004-10-19 | Rambus, Inc. | Circuit and method for interfacing to a bus channel |
US7102200B2 (en) | 2001-09-04 | 2006-09-05 | Intel Corporation | On-die termination resistor with analog compensation |
US6586964B1 (en) * | 2001-12-10 | 2003-07-01 | Xilinx, Inc. | Differential termination with calibration for differential signaling |
US6836144B1 (en) * | 2001-12-10 | 2004-12-28 | Altera Corporation | Programmable series on-chip termination impedance and impedance matching |
US6670828B2 (en) * | 2002-01-31 | 2003-12-30 | Texas Instruments Incorporated | Programmable termination for CML I/O |
JP4401621B2 (ja) * | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
KR100422451B1 (ko) * | 2002-05-24 | 2004-03-11 | 삼성전자주식회사 | 온-다이 터미네이션 제어방법 및 그에 따른 제어회로 |
KR100495660B1 (ko) | 2002-07-05 | 2005-06-16 | 삼성전자주식회사 | 온-다이 종결 회로를 구비한 반도체 집적 회로 장치 |
ATE504446T1 (de) | 2002-12-02 | 2011-04-15 | Silverbrook Res Pty Ltd | Totdüsenausgleich |
KR100506976B1 (ko) | 2003-01-03 | 2005-08-09 | 삼성전자주식회사 | 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치 |
KR100532426B1 (ko) | 2003-03-25 | 2005-11-30 | 삼성전자주식회사 | 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치 |
US6771097B1 (en) | 2003-04-22 | 2004-08-03 | Broadcom Corporation | Series terminated CMOS output driver with impedance calibration |
US6894529B1 (en) * | 2003-07-09 | 2005-05-17 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control |
US6859064B1 (en) * | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
KR100558489B1 (ko) | 2003-09-02 | 2006-03-07 | 삼성전자주식회사 | 반도체 장치의 온 다이 터미네이션 회로 및 방법 |
JP4205553B2 (ja) | 2003-11-06 | 2009-01-07 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
JP4159454B2 (ja) | 2003-11-27 | 2008-10-01 | エルピーダメモリ株式会社 | 半導体装置 |
US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
KR100541556B1 (ko) | 2004-03-29 | 2006-01-10 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 이 장치의 온 다이 터미네이션회로 |
KR100729916B1 (ko) * | 2004-04-08 | 2007-06-18 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 |
KR100541557B1 (ko) * | 2004-04-13 | 2006-01-10 | 삼성전자주식회사 | 메모리 모듈 및 이 모듈의 반도체 메모리 장치의 임피던스교정 방법 |
KR100532972B1 (ko) * | 2004-04-28 | 2005-12-01 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 임피던스 조절 장치 |
KR100605601B1 (ko) | 2004-05-06 | 2006-07-31 | 주식회사 하이닉스반도체 | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 |
US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
JP4559151B2 (ja) | 2004-07-29 | 2010-10-06 | 富士通株式会社 | 終端回路、半導体装置、及び電子機器 |
JP4887607B2 (ja) * | 2004-08-30 | 2012-02-29 | 富士通株式会社 | 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム |
US7188208B2 (en) | 2004-09-07 | 2007-03-06 | Intel Corporation | Side-by-side inverted memory address and command buses |
KR100670702B1 (ko) | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 온다이 터미네이션 회로를 구비한 반도체 메모리 장치 |
KR100670699B1 (ko) | 2004-11-01 | 2007-01-17 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 |
US7196567B2 (en) | 2004-12-20 | 2007-03-27 | Rambus Inc. | Systems and methods for controlling termination resistance values for a plurality of communication channels |
JP4143615B2 (ja) | 2005-03-03 | 2008-09-03 | エルピーダメモリ株式会社 | オンダイターミネーション回路 |
US7365570B2 (en) | 2005-05-25 | 2008-04-29 | Micron Technology, Inc. | Pseudo-differential output driver with high immunity to noise and jitter |
US7386410B2 (en) * | 2005-09-27 | 2008-06-10 | Ati Technologies Inc. | Closed loop controlled reference voltage calibration circuit and method |
KR100753035B1 (ko) | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 온-다이 터미네이션 테스트 장치 |
US7495467B2 (en) * | 2005-12-15 | 2009-02-24 | Lattice Semiconductor Corporation | Temperature-independent, linear on-chip termination resistance |
US7429881B2 (en) * | 2006-01-06 | 2008-09-30 | Intel Corporation | Wide input common mode sense amplifier |
KR100744130B1 (ko) | 2006-02-20 | 2007-08-01 | 삼성전자주식회사 | 터미네이션 회로 및 이를 구비하는 반도체 메모리 장치 |
KR100796764B1 (ko) | 2006-05-10 | 2008-01-22 | 삼성전자주식회사 | 기준 전압 발생 회로, 이를 포함하는 반도체 장치 및 기준전압 발생 방법 |
KR100744004B1 (ko) | 2006-06-30 | 2007-07-30 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법 |
US7417452B1 (en) * | 2006-08-05 | 2008-08-26 | Altera Corporation | Techniques for providing adjustable on-chip termination impedance |
KR100772533B1 (ko) | 2006-09-27 | 2007-11-01 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 및 그의 구동 방법 |
US7646213B2 (en) | 2007-05-16 | 2010-01-12 | Micron Technology, Inc. | On-die system and method for controlling termination impedance of memory device data bus terminals |
KR100881195B1 (ko) * | 2007-05-22 | 2009-02-05 | 삼성전자주식회사 | 고주파 성능을 개선한 odt 회로 |
TW200910373A (en) | 2007-06-08 | 2009-03-01 | Mosaid Technologies Inc | Dynamic impedance control for input/output buffers |
US20090009212A1 (en) | 2007-07-02 | 2009-01-08 | Martin Brox | Calibration system and method |
KR100937996B1 (ko) | 2007-07-03 | 2010-01-21 | 주식회사 하이닉스반도체 | 온다이 터미네이션 장치 |
US7750666B2 (en) * | 2008-09-15 | 2010-07-06 | Integrated Device Technology, Inc. | Reduced power differential type termination circuit |
US8063658B2 (en) | 2009-02-12 | 2011-11-22 | Mosaid Technologies Incorporated | Termination circuit for on-die termination |
-
2010
- 2010-01-11 US US12/685,365 patent/US8063658B2/en not_active Expired - Fee Related
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