TW201537583A - 低功耗記憶體 - Google Patents

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Abstract

一種低功耗記憶體，包含複數記憶體元件、一讀取位元線單元，及複數二態高阻抗緩衝器。該讀取位元線單元包括複數第一讀取位元線及一第二讀取位元線，每一第一讀取位元線電連接至少一記憶體元件。每一個二態高阻抗緩衝器的輸入端及輸出端分別電連接其中一第一讀取位元線及該第二讀取位元線，且其輸出為高阻抗狀態及一準位狀態其中之一。藉由設置該二態高阻抗緩衝器，並將該等記憶體元件電連接該等第一讀取位元線後經該緩衝單元輸出至該第二讀取位元線，不需感測放大器即可正常運作，且可大幅下降耗電量，並提高操作頻率。

Description

低功耗記憶體
本發明是有關於一種記憶體，特別是指一種低功耗記憶體。
參閱圖1，習知一種半導體記憶體包含：複數間隔排列且互不電連接並用以傳送一數據的訊號位元線11、複數間隔排列且互不電連接並用以傳送一控制訊號的控制位元線12、複數記憶體元件13，及複數分別電連接該等訊號位元線11的感測放大器14。
該等記憶體元件13呈陣列排列於該等訊號位元線11及該等控制位元線12間，並分別電連接於該等訊號位元線11及該等控制位元線12，且受該控制訊號控制以輸出該數據。
該等感測放大器14用以感應放大該數據並輸出。
由於目前市場趨勢所需的記憶體容量愈來愈大，當記憶體元件13陣列大到一定程度時，由於該等訊號位元線11距離變長而使寄生電容增加，會導致該等訊號位元線11難以被驅動到應有的電位，故習知技術中需要加入該 等感測放大器14來偵測該等訊號位元線11上的微小電位差異，並將該微小電位差異放大處理後以供後續使用。
然而感測放大器14耗電大，使得習知半導體記憶體的整體耗電量難以下降，無法符合現今節能省電的趨勢。
因此，本發明之第一目的，即在提供一種可減少耗電且不需感測放大器的低功耗記憶體。
於是，本發明低功耗記憶體，包含一記憶體單元、一讀取位元線單元，及一緩衝單元。
該記憶體單元包括複數記憶體元件。
該讀取位元線單元包括複數間隔排列且互不電連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接至少一記憶體元件。
該緩衝單元包括複數三態緩衝器，每一個三態緩衝器具有一電連接其中一第一讀取位元線的輸入端、一電連接該第二讀取位元線的輸出端，及一控制端，並受控制而於導通與不導通間切換。
因此，本發明之第二目的，即在提供一種可減少耗電且不需感測放大器的低功耗記憶體。
於是，本發明低功耗記憶體，包含一記憶體單元、一讀取位元線單元，及一緩衝單元。
該記憶體單元包括複數記憶體元件。
該讀取位元線單元包括複數間隔排列且互不電 連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接至少一記憶體元件。
該緩衝單元包括複數二態高阻抗緩衝器，每一個二態高阻抗緩衝器具有一電連接其中一第一讀取位元線的輸入端，及一電連接該第二讀取位元線的輸出端，且其輸出為高阻抗狀態及一準位狀態其中之一，於該準位狀態，該輸出端之電位對應於該輸入端的電位。
本發明之功效在於：藉由設置該緩衝單元，並將該等記憶體元件分別電連接該等第一讀取位元線後經該緩衝單元輸出至該第二讀取位元線，可視為將記憶體元件串列切開為較小的單位而降低每一個小單位的寄生電容，因此不需感測放大器即可正常運作，且可大幅下降耗電量，並提高操作頻率
2‧‧‧記憶體單元
21、21a‧‧‧記憶體元件
22‧‧‧虛設記憶體元件
3‧‧‧讀取位元線單元
31‧‧‧第一讀取位元線
32‧‧‧第二讀取位元線
4‧‧‧寫入位元線單元
41‧‧‧第一寫入位元線
42‧‧‧第二寫入位元線
5‧‧‧緩衝單元
51‧‧‧三態緩衝器
511‧‧‧輸入端
512‧‧‧輸出端
513‧‧‧控制端
514‧‧‧開關元件
515‧‧‧緩衝電路
52‧‧‧寫入開關
53‧‧‧二態高阻抗緩衝器
531‧‧‧輸入端
532‧‧‧輸出端
533‧‧‧偏壓端
6‧‧‧偏壓單元
61‧‧‧第一偏壓電路
62‧‧‧第二偏壓電路
7‧‧‧開關
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是習知一種半導體記憶體的示意圖；圖2是本發明低功耗記憶體之一第一較佳實施例的示意圖；圖3是該第一較佳實施例之一個三態緩衝器的另一樣態：圖4是該第一較佳實施例之一個寫入開關的另一樣態：圖5是該第一較佳實施例之另一樣態，用以說明該第一較佳實施例的另一種偏壓方式； 圖6是該第一較佳實施例之第三樣態，用以說明該第一較佳實施例的第三種偏壓方式；圖7是該第一較佳實施例之第四樣態；圖8是本發明低功耗記憶體之一第二較佳實施例的示意圖；圖9~圖12是第二較佳實施例的一個二態高阻抗緩衝器的各種樣態；圖13是該第二較佳實施例之另一樣態，用以說明該第一較佳實施例的另一種偏壓方式；及圖14是該第二較佳實施例之第三樣態，用以說明該第一較佳實施例的第三種偏壓方式。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2，本發明低功耗記憶體之第一較佳實施例包含一記憶體單元2、一讀取位元線單元3、一寫入位元線單元4、一緩衝單元5，及一偏壓單元6。
該記憶體單元2包括複數記憶體元件21，於本實施例中，以256個記憶體元件21串列作為說明，但不限於此。
該讀取位元線單元3包括複數間隔排列且互不電連接的第一讀取位元線31，及一第二讀取位元線32，每一第一讀取位元線31電連接至少一記憶體元件21，於本實施例中，以每一第一讀取位元線31電連接八個記憶體元件 21作為說明，但可依實際使用需求而電連接不同數量的記憶體元件21，並不限於此。
該寫入位元線單元4包括一用以提供一寫入數據至該等記憶體元件21的第一寫入位元線41，及複數間隔排列且互不電連接的第二寫入位元線42，每一第二寫入位元線42電連接至少一記憶體元件21，於本實施例中，以每一第二寫入位元線42電連接八個記憶體元件21作為說明，但可依實際使用需求而電連接不同數量的記憶體元件21，並不限於此。
該緩衝單元5包括複數三態緩衝器51及複數寫入開關52。
每一個三態緩衝器51具有一電連接其中一第一讀取位元線31的輸入端511、一電連接該第二讀取位元線32的輸出端512，及一控制端513，並受控制而於導通與不導通間切換。
值得一提的是，該等三態緩衝器51亦可如圖3所示，使用一串聯的開關元件514及一緩衝電路515實施，以使該三態緩衝器51可受控制而於導通與不導通間切換，但亦可為其他可切換導通與否的緩衝電路設計，並不限於此。
參閱圖2，每一寫入開關52電連接於該第一寫入位元線41與其中一第二寫入位元線42間，並受控制於導通與不導通間切換。於本實施例中，該等寫入開關52可使用如圖4所示之場效電晶體(Field-Effect Transistor，縮 寫為FET)作為實施，例如金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，縮寫為MOSFET)或鰭式場效電晶體(Fin Field-Effect Transistor，縮寫為FinFET)，但不限於此。
值得一提的是，該等寫入開關52為選擇性元件，當沒有設置該等寫入開關52時，該第一寫入位元線41可直接與該等記憶體元件21電連接，而無需另外設置該等第二寫入位元線42。
該偏壓單元6包括複數分別電連接於該等三態緩衝器51之輸入端511的第一偏壓電路61，及一電連接於第二讀取位元線32的第二偏壓電路62。
該等第一偏壓電路61分別用以於所電連接之記憶體元件21皆不輸出一讀取數據期間提供偏壓將該等三態緩衝器51的輸入端511之電壓調整至一第一預定電壓。
該第二偏壓電路62用以於所電連接之三態緩衝器51皆切換於不導通期間提供偏壓將該第二讀取位元線32之電壓調整至一第二預定電壓。
值得一提的是，該第一預定電壓及該第二預定電壓可依該記憶體元件21的形式而為一高準位電壓或是一低準位電壓(例如：地電壓(ground))，再者，該第二偏壓電路62為選擇性元件，當不設置該第二偏壓電路62時，可將該第二讀取位元線32所需之偏壓交由後續電路處理。
一般使用時，該等記憶體元件21分別可於一寫入模式及一讀取模式間切換，於該寫入模式時，被選擇之 記憶體元件21所對應之寫入開關52被控制而導通，其餘之寫入開關52則維持不導通，使該寫入數據可經由該第一寫入位元線41、該寫入開關52、及對應之第二寫入位元線42而寫入所選擇之記憶體元件21；於該讀取模式時，被選擇之記憶體元件21所對應之三態緩衝器51被控制而導通，其餘三態緩衝器51則維持不導通，使所選擇之記憶體元件21所輸出之讀取數據可經由對應之第一讀取位元線31、該三態緩衝器51、及該第二讀取位元線32而輸出。
值得一提的是，依各種記憶體元件21的型式不同，該記憶體元件21的讀取端及寫入端可為不同端點或是相同端點，當為相同端點時，該等第一讀取位元線31與該等第二寫入位元線42在電路佈局(layout)上即可視為同一條接線。
由於記憶體元件21的各種形式與讀取及寫入方式為此業界所熟悉的內容，在此不贅述。
參閱圖5，為該第一較佳實施例之另一樣態，用以說明該第一較佳實施例的另一種偏壓方式，且為方便說明起見，省略部份電路，此樣態與上述說明之差異在於：該記憶體單元2還包括複數分別電連接於該等三態緩衝器51之輸入端511的虛設記憶體元件22(dummy cell)，用以於所電連接之記憶體元件21皆不輸出該讀取數據期間提供偏壓將該等三態緩衝器51的輸入端511之電壓調整至該第一預定電壓。
參閱圖6，為該第一較佳實施例之第三樣態，用 以說明該第一較佳實施例的第三種偏壓方式，且為方便說明起見，省略部份電路，此樣態與上述說明之差異在於：每一第一讀取位元線31所電連接的其中一記憶體元件21a(parking cell)兼用以於所電連接之其餘記憶體元件21皆不輸出一讀取數據期間提供偏壓將該等三態緩衝器51的輸入端511之電壓調整至一儲存電壓，若所選擇之記憶體元件21即為該兼用的記憶體元件21，則維持輸出該儲存電壓以作為該讀取數據。
參閱圖7，為該第一較佳實施例之第四樣態，此樣態與上述說明之差異在於：該等第一讀取位元線31分別電連接該等第二寫入位元線42，且該第二讀取位元線32電連接該第一寫入位元線41，如此，可於電路佈局上將其視為同一條接線，以減少佈局空間及增加應用靈活性。
經由以上的說明，可將本實施例的優點歸納如下：
一、藉由將該等記憶體元件21分別電連接該等第一讀取位元線31，並經由一個三態緩衝器51輸出至該第二讀取位元線32，可視為將記憶體元件21串列切開為較小的單位，例如於本實施例中是將每八個記憶體元件21電連接至一個第一讀取位元線31，再經由一個三態緩衝器51輸出，可視為將256個記憶體元件21切分為三十二個單位，如此，每一個小單位的寄生電容即降為原本的三十二分之一，且由於在該第一讀取位元線31只會看到八個記憶體 元件21，所以看到的電容值很小，而在該第二讀取位元線32上所看到的電阻值為其本身的線電阻及該三態緩衝器51的輸出電阻，由於該等三態緩衝器51必須有一定的驅動能力，因此其等效電阻較小，所以所看到的總電阻值很小，以28nm的製程為例，該第一讀取位元線31的時間常數(5RC)大約為1fF*25K*5=0.125ns，而該第二讀取位元線32的時間常數則為2K*15fF*5=0.15ns，可知時間延遲極小，因此可以操作在很高的頻率，再加上該等三態緩衝器51亦可幫助驅動該第二讀取位元線32，因此不需在電路中額外加入感測放大器(圖未示)即可正常運作，可大幅下降耗電量。
再者，只需將該第一寫入位元線41的驅動電路(圖未示)設計為有較大的驅動能力，即可使等效電阻很小，如此，該第一寫入位元線41與該第二讀取位元線32的時間常數會在同一級距，而該等第二寫入位元線42與該等第一讀取位元線31的時間常數很接近，因此，讀取及寫入速度可以幾乎在同一級距。
二、藉由設置該偏壓單元6提供偏壓將該等三態緩衝器51的輸入端511之電壓調整至該第一預定電壓，可以避免該等三態緩衝器51的輸入端511在所對應之記憶體元件21沒有輸出時產生浮接的問題，如此，可避免因三態緩衝器51的輸入端511浮接而產生不必要的耗電。
三、藉由設置該等虛設記憶體元件22或是使用其中一記憶體元件21a來提供偏壓，同樣可以避免該等三 態緩衝器51的輸入端511在所對應之記憶體元件21沒有輸出時產生浮接的問題，且可以省略設置該等第一偏壓電路61，故能減少電路設計上的複雜度，縮短設計時間及成本。
參閱圖8，為本發明低功耗記憶體的一第二較佳實施例，該第二較佳實施例是類似於該第一較佳實施例，該第二較佳實施例與該第一較佳實施例的差異在於：該緩衝單元5包括複數二態高阻抗緩衝器53，每一個二態高阻抗緩衝器53具有一電連接其中一第一讀取位元線31的輸入端531、一電連接該第二讀取位元線32的輸出端532，及一電連接一準位電壓的偏壓端533，且其輸出為高阻抗狀態及一準位狀態其中之一，於該準位狀態，該輸出端532之電位對應於該輸入端531的電位，且依設計而固定為高準位電壓或是低準位電壓其中之一，該準位電壓可依實際使用需求而為高準位電壓或是低準位電壓。
該等二態高阻抗緩衝器53可使用電晶體(transistor)或場效電晶體(包括金氧半場效電晶體及鰭式場效電晶體，但不限於此)作為實施，於使用電晶體實施時，該輸入端531為電晶體之開關端，該輸出端532及該偏壓端533分別為電晶體之二個驅動端；於使用場效電晶體實施時，該輸入端531場效電晶體之閘極，該輸出端532及該偏壓端533分別為場效電晶體之源極與汲極其中之一及另一。
該等二態高阻抗緩衝器53於使用場效電晶體實施時，可如圖9~12所示分別使用P型及N型場效電晶體(P type FET及N type FET)，並依實際使用需求而分別將該偏壓端533接到高準位電壓或是低準位電壓(例如：地電壓(ground))。
以圖9為例，該二態高阻抗緩衝器53為N型場效電晶體，並將該偏壓端533接到高準位電壓，當該輸入端531為低準位電壓時，該二態高阻抗緩衝器53不導通，其輸出為高阻抗狀態，當該輸入端531為高準位電壓時，該二態高阻抗緩衝器53導通，該輸出端532之電位則為高準位電壓；於圖10中，該二態高阻抗緩衝器53為N型場效電晶體，該偏壓端533接到地電壓，當該輸入端531為低/高準位電壓時，該二態高阻抗緩衝器53分別輸出高阻抗狀態/低準位電壓；於圖11、12中，該二態高阻抗緩衝器53為P型場效電晶體，該偏壓端533分別接到高準位電壓/地電壓，當該輸入端531為低/高準位電壓時，圖11之二態高阻抗緩衝器53分別輸出高準位電壓/高阻抗狀態，圖12之二態高阻抗緩衝器53分別輸出低準位電壓/高阻抗狀態。
參閱圖8，該第一偏壓電路61電連接於該等二態高阻抗緩衝器53之輸入端531，並用以於所電連接之記憶體元件21皆不輸出該讀取數據期間提供偏壓將該等二態高阻抗緩衝器53的輸入端531之電壓調整至該第一預定電壓。
該第二偏壓電路62用以於所電連接之二態高阻 抗緩衝器53皆輸出為高阻抗狀態期間提供偏壓將該第二讀取位元線32之電壓調整至該第二預定電壓。
於本實施例中，由於該等二態高阻抗緩衝器53為N型場效電晶體，因此該第一偏壓電路61的第一預定電壓搭配設計為低準位電壓，以使該二態高阻抗緩衝器53在該等記憶體元件不輸出時為不導通，再者，由於該偏壓端533所電連接之準位電壓在此設計為高準位電壓，因此該第二偏壓電路62的第二預定電壓搭配設計為低準位電壓，以使該第二讀取位元線32之電位於該等二態高阻抗緩衝器53輸出為高阻抗狀態期間維持在低準位電壓，而在該等二態高阻抗緩衝器53輸出該準位電壓時，被該準位電壓拉高至高準位電壓。運作時，未被選擇的記憶體元件21所對應之二態高阻抗緩衝器53不導通，當被選擇之記憶體元件21的儲存電壓為低準位電壓時，第二讀取位元線32上為低準位電壓，當被選擇之記憶體元件21的儲存電壓為高準位電壓時，第二讀取位元線上則為高準位電壓。
同理，若搭配使用圖10中的二態高阻抗緩衝器53，則第一偏壓電路61的第一預定電壓搭配設計為低準位電壓，第二偏壓電路62的第二預定電壓搭配設計為高準位電壓；若搭配使用圖11的二態高阻抗緩衝器53，則第一偏壓電路61的第一預定電壓搭配設計為高準位電壓，第二偏壓電路62的第二預定電壓搭配設計為低準位電壓；若搭配使用圖12的二態高阻抗緩衝器53，則第一偏壓電路61的第一預定電壓搭配設計為高準位電壓，第二偏壓電路62的 第二預定電壓搭配設計為高準位電壓。
該低功耗記憶體還包含複數開關7，該等開關7電連接於其中一個二態高阻抗緩衝器53之輸入端531與對應之第一讀取位元線31間，並受控制而於導通與不導通間切換，於本實施例中，該等開關7可使用如圖4所示之場效電晶體作為實施，但不限於此。
參閱圖13，為該第二較佳實施例之另一樣態，用以說明該第二較佳實施例的另一種偏壓方式，且為方便說明起見，省略部分電路，此樣態與上述說明之差異在於：該記憶體單元2還包括複數分別電連接於該等二態高阻抗緩衝器53之輸入端531的虛設記憶體元件22，用以於所電連接之記憶體元件21皆不輸出該讀取數據期間提供偏壓將該等二態高阻抗緩衝器53的輸入端531之電壓調整至該第一預定電壓。
參閱圖14，為該第二較佳實施例之第三樣態，用以說明該第二較佳實施例的第三種偏壓方式，且為方便說明起見，省略部分電路，此樣態與上述說明之差異在於：每一第一讀取位元線31所電連接的其中一記憶體元件21a兼用以於所電連接之記憶體元件21皆不輸出一讀取數據期間提供偏壓將該等二態高阻抗緩衝器53的輸入端531之電壓調整至一儲存電壓，若所選擇之記憶體元件21即為該兼用的記憶體元件21，則維持輸出該儲存電壓以 作為該讀取數據。
如此，該第二較佳實施例亦可達到與上述第一較佳實施例相同的目的與功效，且還具有下述優點：
一、藉由設置該等二態高阻抗緩衝器53以替換該等三態緩衝器51(見圖2)，由於元件數量減少，所以可以大幅減少電路佈局面積，再者，由於該等二態高阻抗緩衝器53直接受該等記憶體元件21之輸出控制，因此可減少一條用以控制該等三態緩衝器51的控制線路，所以還可減少電路設計的複雜性，及增加電路佈局上的空間彈性。
二、一般記憶體元件21為陣列設置，因此在選擇記憶體元件21時，通常會一次導通所選擇的一整列記憶體元件21，如此，會造成多餘的耗電，而藉由設置並控制導通對應的該等開關7，能夠只導通所選擇的該第一讀取位元線31與該第二讀取位元線32，因此，可避免上述的不必要耗電而節省功耗。
綜上所述，本發明不需感測放大器即可正常運作，還可減少功耗、提高操作頻率、減少電路設計的複雜性，及增加電路佈局上的空間彈性，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
2‧‧‧記憶體單元
21‧‧‧記憶體元件
3‧‧‧讀取位元線單元
31‧‧‧第一讀取位元線
32‧‧‧第二讀取位元線
4‧‧‧寫入位元線單元
41‧‧‧第一寫入位元線
42‧‧‧第二寫入位元線
52‧‧‧寫入開關
53‧‧‧二態高阻抗緩衝器
531‧‧‧輸入端
532‧‧‧輸出端
533‧‧‧偏壓端
6‧‧‧偏壓單元
61‧‧‧第一偏壓電路
62‧‧‧第二偏壓電路
7‧‧‧開關

Claims (19)

  1. 一種低功耗記憶體，包含：一記憶體單元，包括複數記憶體元件；一讀取位元線單元，包括複數間隔排列且互不電連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接至少一記憶體元件；及一緩衝單元，包括複數三態緩衝器，每一個三態緩衝器具有一電連接其中一第一讀取位元線的輸入端、一電連接該第二讀取位元線的輸出端，及一控制端，並受控制而於導通與不導通間切換。
  2. 如請求項1所述的低功耗記憶體，還包含一偏壓單元，該偏壓單元包括複數分別電連接於該等三態緩衝器之輸入端的第一偏壓電路，用以提供偏壓給該等三態緩衝器的輸入端。
  3. 如請求項1所述的低功耗記憶體，還包含一偏壓單元，該偏壓單元包括一電連接於第二讀取位元線的第二偏壓電路，用以提供偏壓給該第二讀取位元線。
  4. 如請求項1所述的低功耗記憶體，其中，該記憶體單元還包括複數分別電連接於該等三態緩衝器之輸入端的虛設記憶體元件，用以提供偏壓給該等三態緩衝器的輸入端。
  5. 如請求項1所述的低功耗記憶體，其中，每一第一讀取位元線所電連接的其中一記憶體元件兼用以提供偏壓給該等三態緩衝器的輸入端。
  6. 如請求項1所述的低功耗記憶體，還包含一寫入位元線單元，該寫入位元線單元包括一第一寫入位元線，用以提供一寫入數據至該等記憶體元件。
  7. 如請求項1所述的低功耗記憶體，還包含一寫入位元線單元，該寫入位元線單元包括一第一寫入位元線，及複數間隔排列且互不電連接的第二寫入位元線，每一第二寫入位元線電連接至少一記憶體元件；該緩衝單元還包括複數寫入開關，每一寫入開關電連接於該第一寫入位元線與其中一第二寫入位元線間，並受控制於導通與不導通間切換。
  8. 如請求項7所述的低功耗記憶體，其中，該等第一讀取位元線分別電連接該等第二寫入位元線。
  9. 一種低功耗記憶體，包含：一記憶體單元，包括複數記憶體元件；一讀取位元線單元，包括複數間隔排列且互不電連接的第一讀取位元線，及一第二讀取位元線，每一第一讀取位元線電連接至少一記憶體元件；及一緩衝單元，包括複數二態高阻抗緩衝器，每一個二態高阻抗緩衝器具有一電連接其中一第一讀取位元線的輸入端，及一電連接該第二讀取位元線的輸出端，且其輸出為高阻抗狀態及一準位狀態其中之一，於該準位狀態，該輸出端之電位對應於該輸入端的電位。
  10. 如請求項9所述的低功耗記憶體，其中，每一個二態高阻抗緩衝器還具有一電連接一準位電壓的偏壓端，且該 等二態高阻抗緩衝器為電晶體，該輸出端及該偏壓端分別為電晶體之二個驅動端，該輸入端為電晶體之開關端。
  11. 如請求項9所述的低功耗記憶體，其中，每一個二態高阻抗緩衝器還具有一電連接一準位電壓的偏壓端，且該等二態高阻抗緩衝器為場效電晶體，該輸出端及該偏壓端分別為場效電晶體之源極與汲極其中之一及另一，該輸入端為場效電晶體之閘極。
  12. 如請求項9所述的低功耗記憶體，還包含一偏壓單元，該偏壓單元包括複數分別電連接於該等二態高阻抗緩衝器之輸入端的第一偏壓電路，用以提供偏壓給該等二態高阻抗緩衝器的輸入端。
  13. 如請求項9所述的低功耗記憶體，還包含一偏壓單元，該偏壓單元包括一電連接於第二讀取位元線的第二偏壓電路，用以提供偏壓給該第二讀取位元線。
  14. 如請求項9所述的低功耗記憶體，其中，該記憶體單元還包括複數分別電連接於該等二態高阻抗緩衝器之輸入端的虛設記憶體元件，用以提供偏壓給該等二態高阻抗緩衝器的輸入端。
  15. 如請求項9所述的低功耗記憶體，其中，每一第一讀取位元線所電連接的其中一記憶體元件兼用以提供偏壓給該等二態高阻抗緩衝器的輸入端。
  16. 如請求項9所述的低功耗記憶體，還包含：複數開關，每一開關電連接於其中一個二態高阻抗 緩衝器之輸入端與對應之第一讀取位元線間，並受控制而於導通與不導通間切換。
  17. 如請求項9所述的低功耗記憶體，還包含一寫入位元線單元，該寫入位元線單元包括一第一寫入位元線，用以提供一寫入數據至該等記憶體元件。
  18. 如請求項9所述的低功耗記憶體，還包含一寫入位元線單元，該寫入位元線單元包括一第一寫入位元線，及複數間隔排列且互不電連接的第二寫入位元線，每一第二寫入位元線電連接至少一記憶體元件；該緩衝單元還包括複數寫入開關，每一寫入開關電連接於該第一寫入位元線與其中一第二寫入位元線間，並受控制於導通與不導通間切換。
  19. 如請求項18所述的低功耗記憶體，其中，該等第一讀取位元線分別電連接該等第二寫入位元線。
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