CN104951411A - 低功耗存储器 - Google Patents

低功耗存储器 Download PDF

Info

Publication number
CN104951411A
CN104951411A CN201410243163.2A CN201410243163A CN104951411A CN 104951411 A CN104951411 A CN 104951411A CN 201410243163 A CN201410243163 A CN 201410243163A CN 104951411 A CN104951411 A CN 104951411A
Authority
CN
China
Prior art keywords
bit line
power consumption
low power
electrically connected
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410243163.2A
Other languages
English (en)
Other versions
CN104951411B (zh
Inventor
萧志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN104951411A publication Critical patent/CN104951411A/zh
Application granted granted Critical
Publication of CN104951411B publication Critical patent/CN104951411B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种低功耗存储器，包含多个存储器元件、一个读取位元线单元，及多个二态高阻抗缓冲器。该读取位元线单元包括多个第一读取位元线及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件。每一个二态高阻抗缓冲器的输入端及输出端分别电连接其中一个第一读取位元线及该第二读取位元线，且其输出为高阻抗状态及一种电平状态其中一个。通过设置该二态高阻抗缓冲器，并将所述存储器元件电连接所述第一读取位元线后经该缓冲单元输出至该第二读取位元线，不需感测放大器即能正常运作，且能大幅下降耗电量，并提高操作频率。

Description

低功耗存储器
技术领域
本发明涉及一种存储器，特别是涉及一种低功耗存储器。
背景技术
参阅图1，现有一种半导体存储器包含：多个间隔排列且互不电连接并用于传送一个数据的讯号位元线11、多个间隔排列且互不电连接并用于传送一个控制讯号的控制位元线12、多个存储器元件13，及多个分别电连接所述讯号位元线11的感测放大器14。
所述存储器元件13呈阵列排列于所述讯号位元线11及所述控制位元线12间，并分别电连接于所述讯号位元线11及所述控制位元线12，且受该控制讯号控制以输出该数据。
所述感测放大器14用于感应放大该数据并输出。
由于目前市场趋势所需的存储器容量愈来愈大，当存储器元件13阵列大到一定程度时，由于所述讯号位元线11距离变长而使寄生电容增加，会导致所述讯号位元线11难以被驱动到应有的电位，所以现有技术中需要加入所述感测放大器14来侦测所述讯号位元线11上的微小电位差异，并将该微小电位差异放大处理后以供后续使用。
然而感测放大器14耗电大，使得现有半导体存储器的整体耗电量难以下降，无法符合现今节能省电的趋势。
发明内容
本发明的第一目的在于提供一种能减少耗电且不需感测放大器的低功耗存储器。
本发明低功耗存储器包含：一个存储器单元及一个读取位元线单元。
该存储器单元包括多个存储器元件。
该读取位元线单元包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件。
该低功耗存储器还包含一个缓冲单元。
该缓冲单元包括多个三态缓冲器，每一个三态缓冲器具有一个电连接其中一个第一读取位元线的输入端、一个电连接该第二读取位元线的输出端，及一个控制端，并受控制而于导通与不导通间切换。
本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括多个分别电连接于所述三态缓冲器的输入端的第一偏压电路，用于提供偏压给所述三态缓冲器的输入端。
本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
本发明所述低功耗存储器，该存储器单元还包括多个分别电连接于所述三态缓冲器的输入端的虚设存储器元件，用于提供偏压给所述三态缓冲器的输入端。
本发明所述低功耗存储器，每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述三态缓冲器的输入端。
本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件。
该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
本发明所述低功耗存储器，所述第一读取位元线分别电连接所述第二写入位元线。
本发明所述低功耗存储器，所述三态缓冲器为反相三态缓冲器。
本发明的第二目的在于提供一种能减少耗电且不需感测放大器的低功耗存储器。
本发明低功耗存储器包含：一个存储器单元及一个读取位元线单元。
该存储器单元包括多个存储器元件。
该读取位元线单元包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件。
该低功耗存储器还包含一个缓冲单元。
该缓冲单元包括多个二态高阻抗缓冲器，每一个二态高阻抗缓冲器具有一个电连接其中一个第一读取位元线的输入端，及一个电连接该第二读取位元线的输出端，且其输出为高阻抗状态及一种电平状态其中一个，于该电平状态，该输出端的电位对应于该输入端的电位。
本发明所述低功耗存储器，每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为晶体管，该输出端及该偏压端分别为晶体管的两个驱动端，该输入端为晶体管的开关端。
本发明所述低功耗存储器，每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为场效晶体管，该输出端及该偏压端分别为场效晶体管的源极与漏极其中一个及另一个，该输入端为场效晶体管的栅极。
本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括多个分别电连接于所述二态高阻抗缓冲器的输入端的第一偏压电路，用于提供偏压给所述二态高阻抗缓冲器的输入端。
本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
本发明所述低功耗存储器，该存储器单元还包括多个分别电连接于所述二态高阻抗缓冲器的输入端的虚设存储器元件，用于提供偏压给所述二态高阻抗缓冲器的输入端。
本发明所述低功耗存储器，每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述二态高阻抗缓冲器的输入端。
本发明所述低功耗存储器，还包含多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输入端与对应的第一读取位元线间，并受控制而于导通与不导通间切换。
本发明所述低功耗存储器，还包含多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输出端与对应的第二读取位元线间，并受控制而于导通与不导通间切换。
本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件。
该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
本发明所述低功耗存储器，所述第一读取位元线分别电连接所述第二写入位元线。
本发明的有益的效果在于：通过设置该缓冲单元，并将所述存储器元件分别电连接所述第一读取位元线后经该缓冲单元输出至该第二读取位元线，能视为将存储器元件串列切开为较小的单位而降低每一个小单位的寄生电容，因此不需感测放大器即能正常运作，且能大幅下降耗电量，并提高操作频率。
附图说明
图1是现有一种半导体存储器的示意图；
图2是本发明低功耗存储器的一个第一较佳实施例的示意图；
图3是该第一较佳实施例的一个三态缓冲器的另一个样态：
图4是该第一较佳实施例的一个写入开关的另一个样态：
图5是该第一较佳实施例的另一个样态，用于说明该第一较佳实施例的另一种偏压方式；
图6是该第一较佳实施例的第三样态，用于说明该第一较佳实施例的第三种偏压方式；
图7是该第一较佳实施例的第四样态；
图8是本发明低功耗存储器的一个第二较佳实施例的示意图；
图9～图12是第二较佳实施例的一个二态高阻抗缓冲器的各种样态；
图13是该第二较佳实施例的另一个样态，用于说明该第二较佳实施例的另一种偏压方式；及
图14是该第二较佳实施例的第三样态，用于说明该第二较佳实施例的第三种偏压方式；及
图15是一示意图，辅助说明该第二较佳实施例的第四样态。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。
参阅图2，本发明低功耗存储器的第一较佳实施例包含一个存储器单元2、一个读取位元线单元3、一个写入位元线单元4、一个缓冲单元5，及一个偏压单元6。
该存储器单元2包括多个存储器元件21，于本实施例中，以256个存储器元件21串列作为说明，但不限于此。
该读取位元线单元3包括多个间隔排列且互不电连接的第一读取位元线31，及一个第二读取位元线32，每一个第一读取位元线31电连接至少一个存储器元件21，于本实施例中，以每一个第一读取位元线31电连接八个存储器元件21作为说明，但能依实际使用需求而电连接不同数量的存储器元件21，并不限于此。
该写入位元线单元4包括一个用于提供一个写入数据至所述存储器元件21的第一写入位元线41，及多个间隔排列且互不电连接的第二写入位元线42，每一个第二写入位元线42电连接至少一个存储器元件21，于本实施例中，以每一个第二写入位元线42电连接八个存储器元件21作为说明，但能依实际使用需求而电连接不同数量的存储器元件21，并不限于此。
该缓冲单元5包括多个三态缓冲器51及多个写入开关52。
每一个三态缓冲器51具有一个电连接其中一个第一读取位元线31的输入端511、一个电连接该第二读取位元线32的输出端512，及一个控制端513，并受控制而于导通与不导通间切换。
值得一提的是，所述三态缓冲器51也能如图3所示，使用一个串联的开关元件514及一个缓冲电路515实施，以使该三态缓冲器51能受控制而于导通与不导通间切换，但也能为其他能切换导通与否的缓冲电路设计，并不限于此。
所述三态缓冲器51也能使用反相三态缓冲器作为实施，以图3作为说明，即是使用该开关元件514加上一个反相缓冲电路(即将图3中的缓冲电路515替换为反相缓冲电路)实施，此时只需搭配于图2的该第二读取位元线32上设置一个反相器(图未示)即不会有逻辑电平相反的问题，由于反相缓冲电路最小能只使用两个晶体管作为实施，因此具有面积较小的优点，然而，此仅为其中一种实施样态，并不限于此。
参阅图2，每一个写入开关52电连接于该第一写入位元线41与其中一个第二写入位元线42间，并受控制于导通与不导通间切换。于本实施例中，所述写入开关52能使用如图4所示的场效晶体管(Field-Effect Transistor，缩写为FET)作为实施，例如金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，缩写为MOSFET)或鳍式场效晶体管(Fin Field-Effect Transistor，缩写为FinFET)，但不限于此。
值得一提的是，所述写入开关52为选择性元件，当没有设置所述写入开关52时，该第一写入位元线41能直接与所述存储器元件21电连接，而无需另外设置所述第二写入位元线42。
该偏压单元6包括多个分别电连接于所述三态缓冲器51的输入端511的第一偏压电路61，及一个电连接于第二读取位元线32的第二偏压电路62。
所述第一偏压电路61分别用于所电连接的存储器元件21皆不输出一个读取数据期间提供偏压将所述三态缓冲器51的输入端511的电压调整至一个第一预定电压。
该第二偏压电路62用于所电连接的三态缓冲器51皆切换于不导通期间提供偏压将该第二读取位元线32的电压调整至一个第二预定电压。
值得一提的是，该第一预定电压及该第二预定电压能依该存储器元件21的形式而为一个高电平电压或是一个低电平电压(例如：地电压(ground))，再者，该第二偏压电路62为选择性元件，当不设置该第二偏压电路62时，能将该第二读取位元线32所需的偏压交由后续电路处理。
一般使用时，所述存储器元件21分别能于一个写入模式及一个读取模式间切换，于该写入模式时，被选择的存储器元件21所对应的写入开关52被控制而导通，其余的写入开关52则维持不导通，使该写入数据能经由该第一写入位元线41、该写入开关52、及对应的第二写入位元线42而写入所选择的存储器元件21；于该读取模式时，被选择的存储器元件21所对应的三态缓冲器51被控制而导通，其余三态缓冲器51则维持不导通，使所选择的存储器元件21所输出的读取数据能经由对应的第一读取位元线31、该三态缓冲器51、及该第二读取位元线32而输出。
值得一提的是，依各种存储器元件21的型式不同，该存储器元件21的读取端及写入端能为不同端点或是相同端点，当为相同端点时，所述第一读取位元线31与所述第二写入位元线42在电路布局(layout)上即能视为同一条接线。
由于存储器元件21的各种形式与读取及写入方式为此业界所熟悉的内容，在此不赘述。
参阅图5，为该第一较佳实施例的另一个样态，用于说明该第一较佳实施例的另一种偏压方式，且为方便说明起见，省略部份电路，此样态与上述说明的差异在于：
该存储器单元2还包括多个分别电连接于所述三态缓冲器51的输入端511的虚设存储器元件22(dummy cell)，用于所电连接的存储器元件21皆不输出该读取数据期间提供偏压将所述三态缓冲器51的输入端511的电压调整至该第一预定电压。
参阅图6，为该第一较佳实施例的第三样态，用于说明该第一较佳实施例的第三种偏压方式，且为方便说明起见，省略部份电路，此样态与上述说明的差异在于：
每一个第一读取位元线31所电连接的其中一个存储器元件21a(parking cell)兼用于所电连接的其余存储器元件21皆不输出一个读取数据期间提供偏压将所述三态缓冲器51的输入端511的电压调整至一个储存电压，若所选择的存储器元件21即为该兼用的存储器元件21，则维持输出该储存电压以作为该读取数据。
参阅图7，为该第一较佳实施例的第四样态，此样态与上述说明的差异在于：
所述第一读取位元线31分别电连接所述第二写入位元线42，且该第二读取位元线32电连接该第一写入位元线41，如此，能于电路布局上将其视为同一条接线，以减少布局空间及增加应用灵活性。
经由以上的说明，能将本实施例的优点归纳如下：
一、通过将所述存储器元件21分别电连接所述第一读取位元线31，并经由一个三态缓冲器51输出至该第二读取位元线32，能视为将存储器元件21串列切开为较小的单位，例如于本实施例中是将每八个存储器元件21电连接至一个第一读取位元线31，再经由一个三态缓冲器51输出，能视为将256个存储器元件21切分为三十二个单位，如此，每一个小单位的寄生电容即降为原本的三十二分之一，且由于在该第一读取位元线31只会看到八个存储器元件21，所以看到的电容值很小，而在该第二读取位元线32上所看到的电阻值为其本身的线电阻及该三态缓冲器51的输出电阻，由于所述三态缓冲器51必须有一定的驱动能力，因此其等效电阻较小，所以所看到的总电阻值很小，以28nm的制程为例，该第一读取位元线31的时间常数(5RC)大约为1fF*25K*5＝0.125ns，而该第二读取位元线32的时间常数则为2K*15fF*5＝0.15ns，能知时间延迟极小，因此可以操作在很高的频率，再加上所述三态缓冲器51也能帮助驱动该第二读取位元线32，因此不需在电路中额外加入感测放大器(图未示)即能正常运作，能大幅下降耗电量。
再者，只需将该第一写入位元线41的驱动电路(图未示)设计为有较大的驱动能力，即能使等效电阻很小，如此，该第一写入位元线41与该第二读取位元线32的时间常数会在同一个级距，而所述第二写入位元线42与所述第一读取位元线31的时间常数很接近，因此，读取及写入速度可以几乎在同一个级距。
二、通过设置该偏压单元6提供偏压将所述三态缓冲器51的输入端511的电压调整至该第一预定电压，可以避免所述三态缓冲器51的输入端511在所对应的存储器元件21没有输出时产生浮接的问题，如此，能避免因三态缓冲器51的输入端511浮接而产生不必要的耗电。
三、通过设置所述虚设存储器元件22或是使用其中一个存储器元件21a来提供偏压，同样可以避免所述三态缓冲器51的输入端511在所对应的存储器元件21没有输出时产生浮接的问题，且可以省略设置所述第一偏压电路61，所以能减少电路设计上的复杂度，缩短设计时间及成本。
参阅图8，为本发明低功耗存储器的一个第二较佳实施例，该第二较佳实施例是类似于该第一较佳实施例，该第二较佳实施例与该第一较佳实施例的差异在于：
该缓冲单元5包括多个二态高阻抗缓冲器53，每一个二态高阻抗缓冲器53具有一个电连接其中一个第一读取位元线31的输入端531、一个电连接该第二读取位元线32的输出端532，及一个电连接一个电平电压的偏压端533，且其输出为高阻抗状态及一种电平状态其中的一个，于该电平状态，该输出端532的电位对应于该输入端531的电位，且依设计而固定为高电平电压或是低电平电压其中的一个，该电平电压能依实际使用需求而为高电平电压或是低电平电压。
所述二态高阻抗缓冲器53能使用晶体管(transistor)或场效晶体管(包括金氧半场效晶体管及鳍式场效晶体管，但不限于此)作为实施，于使用晶体管实施时，该输入端531为晶体管的开关端，该输出端532及该偏压端533分别为晶体管的两个驱动端；于使用场效晶体管实施时，该输入端531为场效晶体管的栅极，该输出端532及该偏压端533分别为场效晶体管的源极与漏极其中一个及另一个。
所述二态高阻抗缓冲器53于使用场效晶体管实施时，能如图9～12所示分别使用P型及N型场效晶体管(P type FET及N type FET)，并依实际使用需求而分别将该偏压端533接到高电平电压或是低电平电压(例如：地电压(ground))。
以图9为例，该二态高阻抗缓冲器53为N型场效晶体管，并将该偏压端533接到高电平电压，当该输入端531为低电平电压时，该二态高阻抗缓冲器53不导通，其输出为高阻抗状态，当该输入端531为高电平电压时，该二态高阻抗缓冲器53导通，该输出端532的电位则为高电平电压；于图10中，该二态高阻抗缓冲器53为N型场效晶体管，该偏压端533接到地电压，当该输入端531为低/高电平电压时，该二态高阻抗缓冲器53分别输出高阻抗状态/低电平电压；于图11、12中，该二态高阻抗缓冲器53为P型场效晶体管，该偏压端533分别接到高电平电压/地电压，当该输入端531为低/高电平电压时，图11的二态高阻抗缓冲器53分别输出高电平电压/高阻抗状态，图12的二态高阻抗缓冲器53分别输出低电平电压/高阻抗状态。
参阅图8，该第一偏压电路61电连接于所述二态高阻抗缓冲器53的输入端531，并用于所电连接的存储器元件21皆不输出该读取数据期间提供偏压将所述二态高阻抗缓冲器53的输入端531的电压调整至该第一预定电压。
该第二偏压电路62用于所电连接的二态高阻抗缓冲器53皆输出为高阻抗状态期间提供偏压将该第二读取位元线32的电压调整至该第二预定电压。
于本实施例中，由于所述二态高阻抗缓冲器53为N型场效晶体管，因此该第一偏压电路61的第一预定电压搭配设计为低电平电压，以使该二态高阻抗缓冲器53在所述存储器元件不输出时为不导通，再者，由于该偏压端533所电连接的电平电压在此设计为高电平电压，因此该第二偏压电路62的第二预定电压搭配设计为低电平电压，以使该第二读取位元线32的电位于所述二态高阻抗缓冲器53输出为高阻抗状态期间维持在低电平电压，而在所述二态高阻抗缓冲器53输出该电平电压时，被该电平电压拉高至高电平电压。运作时，未被选择的存储器元件21所对应的二态高阻抗缓冲器53不导通，当被选择的存储器元件21的储存电压为低电平电压时，第二读取位元线32上为低电平电压，当被选择的存储器元件21的储存电压为高电平电压时，第二读取位元线上则为高电平电压。
同理，若搭配使用图10中的二态高阻抗缓冲器53，则第一偏压电路61的第一预定电压搭配设计为低电平电压，第二偏压电路62的第二预定电压搭配设计为高电平电压；若搭配使用图11的二态高阻抗缓冲器53，则第一偏压电路61的第一预定电压搭配设计为高电平电压，第二偏压电路62的第二预定电压搭配设计为低电平电压；若搭配使用图12的二态高阻抗缓冲器53，则第一偏压电路61的第一预定电压搭配设计为高电平电压，第二偏压电路62的第二预定电压搭配设计为高电平电压。
该低功耗存储器还包含多个开关7，所述开关7电连接于其中一个二态高阻抗缓冲器53的输入端531与对应的第一读取位元线31间，并受控制而于导通与不导通间切换，于本实施例中，所述开关7能使用如图4所示的场效晶体管作为实施，但不限于此。
参阅图13，为该第二较佳实施例的另一个样态，用于说明该第二较佳实施例的另一种偏压方式，且为方便说明起见，省略部分电路，此样态与上述说明的差异在于：
该存储器单元2还包括多个分别电连接于所述二态高阻抗缓冲器53的输入端531的虚设存储器元件22，用于所电连接的存储器元件21皆不输出该读取数据期间提供偏压将所述二态高阻抗缓冲器53的输入端531的电压调整至该第一预定电压。
参阅图14，为该第二较佳实施例的第三样态，用于说明该第二较佳实施例的第三种偏压方式，且为方便说明起见，省略部分电路，此样态与上述说明的差异在于：
每一个第一读取位元线31所电连接的其中一个存储器元件21a兼用于所电连接的存储器元件21皆不输出一个读取数据期间提供偏压将所述二态高阻抗缓冲器53的输入端531的电压调整至一个储存电压，若所选择的存储器元件21即为该兼用的存储器元件21，则维持输出该储存电压以作为该读取数据。
参阅图15，为该第二较佳实施例的第四样态，为方便说明起见，省略部分电路，此样态与上述说明的差异在于：
每一个开关7电连接于其中一个二态高阻抗缓冲器53的输出端532与对应的第二读取位元线32间，并受控制而于导通与不导通间切换，于此样态中，所述开关7能使用如图4所示的场效晶体管作为实施，但不限于此。
当一个存储器元件21被选择时，所对应的该开关7导通以供该读取数据输出，未被选择的存储器元件21所对应的开关7则不导通，当所述开关7不导通时，所述二态高阻抗缓冲器53就没有导通电流的路径，因此漏电非常小，所以不需为了避免浮接耗电而在所述二态高阻抗缓冲器53的输入端531提供偏压。
如此，该第二较佳实施例也能达到与上述第一较佳实施例相同的目的与功效，且还具有下述优点：
一、通过设置所述二态高阻抗缓冲器53以替换所述三态缓冲器51(见图2)，由于元件数量减少，所以可以大幅减少电路布局面积，再者，由于所述二态高阻抗缓冲器53直接受所述存储器元件21的输出控制，因此能减少一条用于控制所述三态缓冲器51的控制线路，所以还能减少电路设计的复杂性，及增加电路布局上的空间弹性。
二、一般存储器元件21为阵列设置，因此在选择存储器元件21时，通常会一次导通所选择的一整列存储器元件21，如此，会造成多余的耗电，而通过设置并控制导通对应的所述开关7，能够只导通所选择的该第一读取位元线31与该第二读取位元线32，因此，能避免上述的不必要耗电而节省功耗。
综上所述，本发明不需感测放大器即能正常运作，还能减少功耗、提高操作频率、减少电路设计的复杂性，及增加电路布局上的空间弹性，所以确实能达成本发明的目的。

Claims (21)

1.一种低功耗存储器，包含：一个存储器单元及一个读取位元线单元；
该存储器单元包括多个存储器元件；
该读取位元线单元，包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件；
其特征在于：
该低功耗存储器还包含一个缓冲单元；
该缓冲单元包括多个三态缓冲器，每一个三态缓冲器具有一个电连接其中一个第一读取位元线的输入端、一个电连接该第二读取位元线的输出端，及一个控制端，并受控制而于导通与不导通间切换。
2.如权利要求1所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个偏压单元，该偏压单元包括多个分别电连接于所述三态缓冲器的输入端的第一偏压电路，用于提供偏压给所述三态缓冲器的输入端。
3.如权利要求1所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
4.如权利要求1所述的低功耗存储器，其特征在于：该存储器单元还包括多个分别电连接于所述三态缓冲器的输入端的虚设存储器元件，用于提供偏压给所述三态缓冲器的输入端。
5.如权利要求1所述的低功耗存储器，其特征在于：每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述三态缓冲器的输入端。
6.如权利要求1所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
7.如权利要求1所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件；
该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
8.如权利要求7所述的低功耗存储器，其特征在于：所述第一读取位元线分别电连接所述第二写入位元线。
9.如权利要求1所述的低功耗存储器，其特征在于：所述三态缓冲器为反相三态缓冲器。
10.一种低功耗存储器，包含：一个存储器单元及一个读取位元线单元；
该存储器单元包括多个存储器元件；
该读取位元线单元包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件；
其特征在于：
该低功耗存储器还包含一个缓冲单元；
该缓冲单元包括多个二态高阻抗缓冲器，每一个二态高阻抗缓冲器具有一个电连接其中一个第一读取位元线的输入端，及一个电连接该第二读取位元线的输出端，且其输出为高阻抗状态及一种电平状态其中一个，于该电平状态，该输出端的电位对应于该输入端的电位。
11.如权利要求10所述的低功耗存储器，其特征在于：每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为晶体管，该输出端及该偏压端分别为晶体管的两个驱动端，该输入端为晶体管的开关端。
12.如权利要求10所述的低功耗存储器，其特征在于：每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为场效晶体管，该输出端及该偏压端分别为场效晶体管的源极与漏极其中一个及另一个，该输入端为场效晶体管的栅极。
13.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个偏压单元，该偏压单元包括多个分别电连接于所述二态高阻抗缓冲器的输入端的第一偏压电路，用于提供偏压给所述二态高阻抗缓冲器的输入端。
14.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
15.如权利要求10所述的低功耗存储器，其特征在于：该存储器单元还包括多个分别电连接于所述二态高阻抗缓冲器的输入端的虚设存储器元件，用于提供偏压给所述二态高阻抗缓冲器的输入端。
16.如权利要求10所述的低功耗存储器，其特征在于：每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述二态高阻抗缓冲器的输入端。
17.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含：
多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输入端与对应的第一读取位元线间，并受控制而于导通与不导通间切换。
18.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含：
多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输出端与对应的第二读取位元线间，并受控制而于导通与不导通间切换。
19.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
20.如权利要求10所述的低功耗存储器，其特征在于：该低功耗存储器还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件；
该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
21.如权利要求20所述的低功耗存储器，其特征在于：所述第一读取位元线分别电连接所述第二写入位元线。
CN201410243163.2A 2014-03-28 2014-06-03 低功耗存储器 Expired - Fee Related CN104951411B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103111756A TWI527056B (zh) 2014-03-28 2014-03-28 Low power memory
TW103111756 2014-03-28

Publications (2)

Publication Number Publication Date
CN104951411A true CN104951411A (zh) 2015-09-30
CN104951411B CN104951411B (zh) 2017-12-29

Family

ID=54166077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410243163.2A Expired - Fee Related CN104951411B (zh) 2014-03-28 2014-06-03 低功耗存储器

Country Status (3)

Country Link
US (2) US9431073B2 (zh)
CN (1) CN104951411B (zh)
TW (1) TWI527056B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112750476A (zh) * 2019-10-29 2021-05-04 深圳市国微电子有限公司 配置存储器位线控制电路以及fpga位线控制系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607692B2 (en) * 2017-06-29 2020-03-31 SK Hynix Inc. Serializer and memory device including the same
US11257550B2 (en) * 2020-06-12 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Bias control for memory cells with multiple gate electrodes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196942B2 (en) * 2004-10-20 2007-03-27 Stmicroelectronics Pvt. Ltd. Configuration memory structure
CN101923893A (zh) * 2009-06-10 2010-12-22 台湾积体电路制造股份有限公司 静态随机存取存储器阵列
US20140064007A1 (en) * 2012-08-29 2014-03-06 SK Hynix Inc. Semiconductor integrated circuit having differential signal transmission structure and method for driving the same
TW201411637A (zh) * 2012-09-14 2014-03-16 Univ Nat Chiao Tung 靜態隨機存取記憶體

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882555B2 (en) * 2003-06-18 2005-04-19 Lattice Semiconductor Corporation Bi-directional buffering for memory data lines
US7626850B2 (en) * 2007-04-17 2009-12-01 Texas Instruments Incorporated Systems and devices for implementing sub-threshold memory devices
US8913440B2 (en) * 2011-10-05 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanisms

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196942B2 (en) * 2004-10-20 2007-03-27 Stmicroelectronics Pvt. Ltd. Configuration memory structure
CN101923893A (zh) * 2009-06-10 2010-12-22 台湾积体电路制造股份有限公司 静态随机存取存储器阵列
US20140064007A1 (en) * 2012-08-29 2014-03-06 SK Hynix Inc. Semiconductor integrated circuit having differential signal transmission structure and method for driving the same
TW201411637A (zh) * 2012-09-14 2014-03-16 Univ Nat Chiao Tung 靜態隨機存取記憶體

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112750476A (zh) * 2019-10-29 2021-05-04 深圳市国微电子有限公司 配置存储器位线控制电路以及fpga位线控制系统

Also Published As

Publication number Publication date
TW201537583A (zh) 2015-10-01
US20150279435A1 (en) 2015-10-01
CN104951411B (zh) 2017-12-29
US9431073B2 (en) 2016-08-30
US20160141008A1 (en) 2016-05-19
TWI527056B (zh) 2016-03-21

Similar Documents

Publication Publication Date Title
US9875786B2 (en) Output buffer circuit with low sub-threshold leakage current
US10355685B2 (en) Output circuit
US8299847B2 (en) Semiconductor device and data processing system including the same
KR20110128858A (ko) 온-다이 터미네이션을 위한 터미네이션 회로
US20200183483A1 (en) Method for controlling power supply in semiconductor device
CN111902872B (zh) 一种自终止写入电路及方法
CN104951411A (zh) 低功耗存储器
CN103377691A (zh) 具有字级功率门控的存储器
CN202372918U (zh) 一种故障隔离电路
TWI552162B (zh) Low power memory
TWI586105B (zh) 可設定之單端驅動器
CN103501173A (zh) 防止反向电流传输的上拉电阻电路与输入输出端口电路
CN104617922A (zh) 高速低功耗多阈值异步置位复位d型触发器
CN104240744A (zh) 半导体存储器
CN105720948A (zh) 一种基于FinFET器件的时钟控制触发器
CN103106921B (zh) 用于行译码电路的电平位移器
CN104299635A (zh) 不需要感测放大器的半导体存储器
US11038506B2 (en) Output circuit
CN102832790A (zh) 电力产生电路及开关电路
CN103543781B (zh) 一种低压差线性稳压器
CN107094014B (zh) 一种接口电路
CN203537368U (zh) 防止反向电流传输的上拉电阻电路
CN107222204B (zh) 基于FinFET晶体管的电流模RM或非-异或单元电路
CN109285578A (zh) 包括动态电压和频率缩放开关的存储器件及其操作方法
JP2013118566A (ja) 信号送信回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171229

Termination date: 20190603

CF01 Termination of patent right due to non-payment of annual fee