JP2012073657A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2012073657A
JP2012073657A JP2012010171A JP2012010171A JP2012073657A JP 2012073657 A JP2012073657 A JP 2012073657A JP 2012010171 A JP2012010171 A JP 2012010171A JP 2012010171 A JP2012010171 A JP 2012010171A JP 2012073657 A JP2012073657 A JP 2012073657A
Authority
JP
Japan
Prior art keywords
electrode
liquid crystal
film
pixel
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012010171A
Other languages
English (en)
Other versions
JP5264023B2 (ja
Inventor
Shingo Eguchi
晋吾 江口
Rumo Satake
瑠茂 佐竹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012010171A priority Critical patent/JP5264023B2/ja
Publication of JP2012073657A publication Critical patent/JP2012073657A/ja
Application granted granted Critical
Publication of JP5264023B2 publication Critical patent/JP5264023B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134336—Matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD

Abstract

【課題】駆動電源を切った後に液晶の配向が固定されて残る不安定要素を低減し、良好な表示品位を実現し、長期信頼性を高める。
【解決手段】駆動電源を切った後に、第１の電極４８５に残留した電荷によりできる電界を遮蔽するため、第１の電極と重ねて第２の電極４９２を設ける。第２の電極は第１の電極の面積の７０％以上と重ねる。また、第１の電極が保持容量５０５を構成する電極のときには、第２の電極は保持容量の面積の９０％以上と重ねる。
【選択図】図１

Description

本発明は薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
なお、本明細書中において素子基板とは、半導体特性を利用した素子が設けられた基板全般を指す。素子としては、例えば、薄膜トランジスタ、ＭＯＳトランジスタ、ダイオードがある。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
また、アクティブマトリクス型液晶表示装置の表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省電力化および小型化が達成できる。
近年、画素サイズの微細化が進み、より高精細な画像が求められている。画素サイズの微細化は１つの画素に占めるＴＦＴ及び配線の形成面積が大きくなり画素開口率を低減させている。
そこで、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。
さらに、低コスト化の流れの中で開口率の高い画素を少ないマスク数で実現することが求められている。
また、アクティブマトリクス型液晶表示装置において、信頼性という観点において、長期使用しても、液晶の配向が変化せず、一定の表示を行うことが求められている。
上記技術を達成しようとして種々研究を行った結果、以下の構造の液晶表示装置を実現した。
まず、少ないマスク数で画素開口率の高い液晶表示装置を実現するために、図１６及び図１７の上面図に示す画素構造を作製した。図１７は図１６の部分拡大図である。図１６の上面図を鎖線Ａ―Ａ’で切断した断面を図９に示す。図１６及び図１７の上面図を鎖線Ｃ―Ｃ’で切断した断面を図２に示す。
図１６及び図１７の構成において、第１の電極４８５は第１の半導体膜４８４とゲート絶縁膜を介して交差してゲート電極としての機能を有する。また、第１の電極４８５及び第２の半導体膜４９３を容量電極とし、ゲート絶縁膜を誘電体膜として保持容量を形成する。つまり、第１の電極はゲート電極及び容量電極としての機能を兼ねている。そして、ゲート配線４８１は第１の電極４８５と開口部（コンタクトホール）で接続されている。
また、第２の電極４９２は第２の半導体膜４９３とコンタクトホールを介して接続している。かつ、第２の電極４９２は画素電極４９１と接する領域を有する。第２の電極４９２により、第２の半導体膜４９３は画素電極４９１と同電位になる。
よって、保持容量を構成する電極は、ゲート配線とコンタクトホールを介して接続する第１の電極はゲート電位を、第２の電極４９２とコンタクトホールを介して接続する第２の半導体膜は画素電極４９１の電位を有する。
図１６及び図１７の構成は第１の電極（ゲート電極、兼容量電極）４８５、ゲート配線４８１、ソース配線４８３、画素電極４９１といった、ＴＦＴ素子の配線、電極を３枚のフォトマスクで形成し、同時にこの３枚のフォトマスクで保持容量をも形成していることが特徴である。また、ソース配線４８３上に絶縁膜（図示せず）を介して画素電極４９１を重ねることができるので開口率を高くすることができる。図１６において、４３μｍ×１２６μｍのＶＧＡの画素で５４％もの開口率を達成している。
しかしながら、上記の液晶表示装置においては、第１の電極４８５上方の液晶の配向が駆動電源を切った後も残るという現象が観察されて、長期信頼性という面で不安を残した。以下に、この現象を実験結果に基づいて説明する。
図１６及び図１７の画素部を有する透過型の液晶表示装置の駆動電源を入れる前と、ビデオ電圧を±１Ｖ印加しているときと、駆動電源を切った後の液晶表示装置の画素部の配向とを観察した結果を図２０〜図２１に示す。図２０は液晶配向の顕微鏡写真である。図２１はゲート配線４８１付近の液晶配向を図示したものである。図１７と同じ要素は図２１において同じ数字で示す。
透過型の液晶表示装置の液晶はポジ型の液晶であるメルク社製のＺＬＩ４７９２を用いている。配向膜は日産化学社製のＳＥ７７９２を用いている。液晶の配向はＴＮ方式である。配向の観察は光学顕微鏡において液晶表示装置を反射光と透過光が同時に入射するようにしている。顕微鏡の光学系を調節して、透過光に対しても、反射光に対しても偏光板がクロスニコルの配置となるようにしている。液晶の配向変化が見やすいように、対向基板にはあえて遮光膜を設けなかった。
駆動電源を入れる前（図２０（Ａ）、図２１（Ａ））は、第１の電極４８５上方の液晶配向において特異的な現象は見られなかった。
次いで、ソース配線から画素ＴＦＴを介してビデオ電圧を画素電極に印加しているときの液晶の配向を調べた。
ゲート反転駆動によりビデオ電圧を±１Ｖ印可しているときの配向を、図２０（Ｂ）、図２１（Ｂ）に示す。ビデオ電圧の値が液晶のしきい値以下のため、画素電極４９１上方の液晶はスイッチングしない。ゲート配線４８１及び第１の電極４８５上方の液晶は＋８Ｖ若しくは―８Ｖのゲート電圧が印加されるため、液晶が電界に対し応答し、液晶の長軸が基板面に対し垂直に配向している。液晶が電界により応答し、垂直に配向するためクロスニコルの偏光板下で黒く見える領域６０１がある。液晶の配向は、画素電極、ゲート配線、第１の電極、対向電極の電位に応じたものであり、何ら特異な配向を示したわけではない。
しかしながら、駆動電源を切った後に液晶の配向に特異な現象がみられた。
駆動電源を切った後の液晶の配向を図２０（Ｃ）、図２１（Ｃ）に示す。第１の電極４８５上方の液晶の配向が固定されて残っていた。特に、数回の試験において、保持容量上方の液晶が駆動電源を切っても、配向が固定されて残っている傾向があった。この領域を６０２で示す。液晶の配向領域６０２は駆動電源を切ったのち、画素電極４９１上方の液晶配向と同様の状態にまで緩和するのに１０分〜１５分の時間がかかった。
次に、８５℃の高温で液晶の信頼性の試験を行った。所定の画像を長時間表示した後に、駆動電源を切って液晶の配向を調べた。
ここで、液晶の信頼性試験を行った結果を示す。信頼性試験が１００時間経過した後の室温での配向写真を図１８〜図１９に示す。図１８は配向写真を示す。
図１９は画素部における液晶の配向を図示したものである。図１９において、図１７と同じ要素は同じ数字で示す。観察は室温で行っている。
信頼性試験が１００時間経過した後に駆動電源を切っても、第１の電極４８５上方の液晶の配向が固定されていた（図１８（Ａ）、図１９（Ａ））。液晶の配向が固定された領域を６０３で示す。
また、ゲート反転駆動によりビデオ電圧を±１Ｖ印可しているときの配向を、図１８（Ｂ）、図１９（Ｂ）に示す。ゲート配線４８１及び第１の電極４８５は―８Ｖのゲート電圧が印加されるため、上方の液晶が電界に対し応答し、液晶の長軸が基板面に対し垂直に配向している。液晶が電界により応答し、垂直に配向するためクロスニコルの偏光板下で黒く見える領域６０４がある。
次に、駆動電源を切った後の液晶の配向を図１８（Ｃ）、図１９（Ｃ）に示す。ビデオ電圧を±１Ｖ印可しているときに、第１の電極４８５上方に見られた液晶の配向のうち一部が固定されていた。駆動電源を切ったのちも残る液晶の配向領域を６０５で示す。
このように、高温で信頼性試験をした後も、第１の電極上方、言い換えれば保持容量の上方で液晶の配向が駆動電源を切っても固定されて残るという現象が見られた。
駆動電源を切った後に、第１の電極４８５上方の液晶の配向が元の状態に緩和する時間は信頼性試験が経過するにつれて長くなった。１０００時間の信頼性試験を終えた後では、液晶が画面全体に渡り、均一な配向となるまでの時間が１時間を越えた。信頼性試験が１０００時間を経過しても、液晶の配向が固定された領域が出る位置は、変わらず、第１の電極上方であった。
このように、高温での信頼性試験において、駆動電源を切った後の液晶の緩和時間が長くなる傾向があった。この様な結果があると、特に、投影型の液晶表示装置で、駆動電源を切ったのちの液晶の配向緩和時間が長くなる可能性がでてくる。
駆動電源を切った後に特異な配向が残る現象は、不安定要素として除去する必要がある。このような不安定要素があると液晶表示装置の長期信頼性を確保できるか難しくなるからである。
製品化をする上では、このような不安定な配向は対向基板に遮光膜を設けて隠す必要がある。しかしながら、対向基板に遮光膜を設けると対向基板と素子基板とのアライメントずれにより開口率が低下し、表示品位の低下をもたらすおそれが生じる。
かつ、反射型の液晶表示装置のときは、外光を利用して表示を行い、液晶表示装置の電源を切った後も表示光は目に入るため、液晶の配向の緩和に時間がかかると、使用者の目に液晶の緩和過程による明暗の変化がそのまま認識される。反射型の液晶表示装置は明るさを稼ぐために対向基板に遮光膜を設けないことが多いため、なおさら、駆動電源を切った後の配向の緩和過程が透過型の液晶表示装置に比べ認識されやすい。
そこで、本発明は駆動電源を切った後に液晶の配向が固定されて残る不安定な要素を除去し、表示品位を向上し及び長期信頼性を確保する液晶表示装置を提供することを課題とする。
上述した従来技術の課題を解決するための手段を、以下に詳細に説明する。
まず、発明者らは第１の電極、及び、第１の電極を一方の電極として形成した保持容量の上方の液晶の配向が駆動電源を切った後に残る原因を考えた。原因として、駆動電源を切った後も第１の電極に電荷が残り、この第１の電極に残った電荷によってできる電界に沿って液晶が配向していると考えた。
第１の電極に電荷が残る理由は、第１の電極とゲート配線４８１が、コンタクトホールを介して接続していることから、接触抵抗が高く、構造的な要因から第１の電極上の電荷が放電されにくかったためと考えた。
本発明は、駆動電源を切った後に、第１の電極上に残留した電荷によりできる電界を第２の電極により遮蔽する。これにより、電極上に残留した電荷によりできる電界により、液晶の配向が変化し、その配向が固定されて残る現象を低減する。
本発明は、駆動電源を切った後に液晶の配向を固定させて残さないため、素子構造を工夫した。本発明の、画素部の上面図を図４及び図５に示す。画素部において、本発明の特徴を示す断面図を図１に示す。図１及び図４及び図５において、図１６及び図１７と同じ要素は同じ数字で示している。図１において、鎖線Ｂ―Ｂ’は、図４及び図５の上面図を鎖線Ｂ―Ｂ’で切断したものである。
本発明では、図４のように、第１の電極４８５の上方に、第２の電極４９２を重ねていることが特徴である。すると、駆動電源を切った後に固定されて残る液晶の配向が実用に問題のない範囲にまで低減することがわかった。このとき、第１の電極４８５の面積の７０％が第２の電極４９２と重なるようにした。
また、第２の電極４９２は、保持容量の面積の９０％と重なるようにした。
図３に保持容量５０５となる領域を示す。保持容量は、コンタクトホール８０５を介してゲート配線４８１に接する第１の電極４８５と、コンタクトホール８０４を介して第２の電極４９２に接する第２の半導体膜４９３とを電極として、ゲート絶縁膜を誘電体膜として形成される。
まず、本発明を適用したときの、駆動電源を切った後の液晶の配向を説明する。本発明の透過型の液晶表示装置の駆動前の画素部の液晶の配向と、ビデオ電圧を±１Ｖ印加しているときの液晶の配向と、駆動電源を切った後の液晶の配向とを図１２〜図１３に示す。
図１２は顕微鏡の写真、図１３はこの顕微鏡の写真を説明する上面図である。
図１２（Ａ）と図１３（Ａ）は、駆動電源を入れる前の液晶の配向を、偏光顕微鏡を通して確認したものである。液晶は画素部の全体に渡り、一様なツイスト配向をしている。
図１２（Ｂ）と図１３（Ｂ）は、透過型の液晶表示装置にビデオ電圧を±１Ｖ印加しているときの液晶の配向を、偏光顕微鏡を通して確認したものである。第１の電極４８５上方に、第２の電極４９２を重ねている。このため、第１の電極４８５によりできる電界は第２の電極により遮蔽されている。
第２の電極４９２は画素電極４９１と同電位であり、液晶のしきい値以下の電圧が印加されているため、第２の電極上方の液晶はスイッチングしない。
ゲート配線４８１上方は、―８Ｖ若しくは＋８Ｖの電圧が印加されているため、液晶が電界に対し、応答している。この領域を６０６で示す。
そして、駆動電源を切った。図１２（Ｃ）と図１３（Ｃ）は、駆動電源を切った後の液晶の配向を示す。第１の電極４８５上方の液晶の配向は通常の配向に戻っていた。
図１２（Ｃ）の写真の左寄りにある画素で、接続電極４８０上に黒く見えるのは、感光性材料をパターニングして形成された柱状スペーサであり、液晶の配向が乱れているわけではない。
次に、図示してはいないが、ビデオ電圧を±５Ｖの振幅で印加して、駆動電源を切った。それでも、第１の電極上方の液晶は通常の配向に戻っており、特異な配向はなかった。
また、８５℃の高温において液晶表示装置の１００時間の信頼性試験を行った後の液晶の配向を図１０及び図１１に示す。１００時間駆動して駆動電源を切った直後（図１０（Ａ）、図１１（Ａ））と、ビデオ電圧を±１Ｖに設定して数分駆動して（図１０（Ｂ）、図１１（Ｂ））駆動電源を切った後（図１０（Ｃ）、図１１（Ｃ））とも、液晶の配向が固定された領域は見られなかった。つまり、図１１（Ａ）及び図１１（Ｃ）に示すように、第１の電極４８５上方の液晶の配向に特に異常は無い。図１１（Ｂ）において、駆動時にゲート配線の電圧により液晶がスイッチングしている領域を６０６で示す。
図示してはいないが、±５Ｖの振幅のビデオ電圧を印加した後に駆動電源を切っても、液晶の配向は速やかに、通常の状態に戻った。
駆動電源を切った後の、第１の電極４８５上方の液晶の配向を、図１０（Ｃ）
と、図１８（Ｃ）において比較すると本発明の有用性が良くわかる。つまり、本発明により、図１８（Ｃ）において見られた、第１の電極４８５上方の液晶の配向が固定された領域がほとんどなくなり、駆動電源を切っても液晶の配向が速やかに、元に戻った。
図１８（Ｃ）及び図１９（Ｃ）において、駆動電源を切った後に配向が固定されて残る領域が実用に問題のない範囲にまで低減した。本発明では、第１の電極４８５の面積の７０％が第２の電極４９２と重なっている。もちろん、第１の電極４８５の面積と重なる第２の電極４９２の面積を増やすほど、液晶の配向が固定されて残る領域が少なくなる。
同時に、保持容量の面積の９０％が第２の電極４９２と重なっている。もちろん、保持容量の面積と重なる第２の電極４９２の面積を増やすほど、液晶の配向が固定されて残る領域が少なくなる。
上述の現象の原理を、図１及び図２を用いて説明する。
図２は、本発明との比較のために用いる図である。図２の素子構造の断面図は図１６及び図１７の上面図を鎖線Ｃ-Ｃ’で切断したものである。
図２において、液晶表示装置の対向基板は、基板７０１と、基板７０１に形成された透明電極をパターニングしてできる対向電極７０２よりなる。対向基板とアクティブマトリクス基板には配向膜７０３が形成されている。配向膜のラビング方向７０５及び７０６は直交するものとする。液晶はツイスト角が９０°のツイスト配向をしている。
液晶表示装置をビデオ電圧を±５Ｖにしてゲートライン反転で駆動しているときの液晶の配向を図２（Ａ）に示す。ドレイン電極４８２及び画素電極４９１と対向電極７０２の間には−５Ｖの電圧差があり、ゲート配線４８１は―８Ｖの電圧がかかっており、上方の液晶分子は基板面に対し垂直に配向している。第１の電極４８５上方は、第１の層間絶縁膜４７２及び第２の層間絶縁膜４７３による電圧損失は若干あるものの、液晶にしきい値電圧以上の電圧がかかり、液晶が電界により応答している。第２の電極４９２上方は第２の電極４９２に接する画素電極の電位である＋５Ｖがかかっている。
駆動電源を切った後の液晶の配向を図２（Ｂ）に示す。第１の電極４８５に電荷が残留し、複数の電極と第１の電極４８５の間にできる電界にしたがって液晶分子７０７が配向する。つまり、第１の電極４８５の上方に液晶分子７０７の配向が固定されたまま残る。
保持容量５０５は第１の電極を用いて形成されるため、言い換えれば保持容量の上方に、液晶分子７０７の配向が固定されたまま残る。
画素電極４９１、ドレイン電極、ゲート配線４８１上方の液晶分子７０７は通常の配向に戻る。
駆動電源を切った後に、図２（Ｂ）のように液晶の配向が固定されて残るのは、第１の電極４８５とゲート配線４８１が、コンタクトホールを介して接続していることから、接触抵抗等が高く、構造的な要因から第１の電極上の電荷が放電されにくかったためと考えられる。
本発明の、画素部における特徴を示す断面を図１に示す。図１の断面図は、図４及び図５の画素部を有するアクティブマトリクス基板を用いて、透過型の液晶表示装置を作製したものである。図４及び図５のアクティブマトリクス基板を鎖線Ｂ―Ｂ’で切断した断面を示している。
図１において、液晶表示装置の対向基板は、基板７０１と基板７０１に形成された透明電極をパターニングしてできる対向電極７０２よりなる。対向基板とアクティブマトリクス基板には配向膜７０３が形成されている。配向膜のラビング方向７０５及び７０６は直交する。基板間には液晶が注入されている。
液晶表示装置をビデオ電圧を±５Ｖにしてゲートライン反転で駆動しているときの液晶の配向を図１（Ａ）に示す。ドレイン電極４８２及び画素電極４９１は−５Ｖの電位を有する。隣接する画素の画素電極と接する第２の電極４９２は＋５Ｖの電位を有する。ゲート配線４８１は―８Ｖの電位を有する。液晶分子７０７が基板面に対し垂直に配向するのに十分な電圧がかかっている。
駆動電源を切った後の液晶の配向を図１（Ｂ）に示す。第１の電極４８５上に残留した電荷があっても、第２の電極４９２によりこの電荷による電界が遮蔽される。このため、第１の電極４８５上方の液晶の配向は電圧が０Ｖの時に示す、ツイスト配向をしている。
液晶分子の配向を図１（Ｂ）と図２（Ｂ）において比較すると、本発明の効果が良く分かる。本発明を適用した、図１（Ｂ）の構成は、駆動電源を切った後に第１の電極４８５に電荷が残留してできる電界を第２の電極４９２が遮蔽し、液晶層に電界が漏洩するのを防止する効果がある。これにより、駆動電源を切ったのちに、液晶の配向が固定されて残らず、もとの配向に戻る。
本発明により、配向が固定されて残るような不安定な要素を低減することができた。
本発明は、液晶表示装置に代表される電気光学装置に適用可能である。電界を印加することにより、表示を行う半導体装置に広く適用可能である。
以上のように、本発明を用いれば、第１の電極上に残留した電荷によりできる電界を第２の電極により遮蔽することにより、電極上に残留した電荷によりできる電界により、液晶の配向が変化し、駆動電源を切った後もその配向が固定されて残る現象を低減させることができる。これにより、長期信頼性が高く、表示品位の良好な表示装置を実現することができる。
本発明の原理を説明する図。 本発明の原理を説明するための比較の図。 本発明の画素部上面図を示す図。 本発明の画素部上面図を示す図。 本発明の画素部上面図を示す図。 液晶表示装置を示す断面図。 薄膜トランジスタの作製工程断面図を示す図。 薄膜トランジスタの作製工程断面図を示す図。 薄膜トランジスタの作製工程断面図を示す図。 本発明の液晶表示装置を高温信頼性試験にかけた後の液晶の配向を示す写真。 本発明の液晶表示装置を高温信頼性試験にかけた後の液晶の配向を示す上面図。 本発明の液晶表示装置の液晶の配向を示す写真。 本発明の液晶表示装置の液晶の配向を示す上面図。 本発明の画素部上面図を示す図。 本発明の画素部断面図を示す図。 画素部上面図を示す図。 画素部上面図を示す図。 液晶表示装置を高温信頼性試験にかけた後の液晶の配向を示す写真。 液晶表示装置を高温信頼性試験にかけた後の液晶の配向を示す上面図。 液晶表示装置の液晶の配向を示す写真。 液晶表示装置の液晶の配向を示す上面図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。
本発明の実施形態について、図１、図５を用いて以下に説明する。図５はアクティブマトリクス基板の画素部の上面図を示す。図１は図５の画素部の上面図をＢ―Ｂ’で切断した断面を示す。
アクティブマトリクス基板は、行方向に配置されたゲート配線４８１と、列方向に配置されたソース配線４８３と、ゲート配線とソース配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路とを含む。なお、ゲート配線とはゲート配線４８１がゲート電極４８５と電気的に接続したものを示す。
図５のように、画素部においては、第１の半導体膜４８４と第２の半導体膜４９３が形成されている。第１の半導体膜４８４は実用に際しＴＦＴ素子の活性層として機能する。第２の半導体膜４９３は後述する保持容量５０５の容量電極として機能する。
ゲート絶縁膜（図示しない）を形成後、ゲート絶縁膜に接するように、第１の電極４８５、ソース配線４８３を形成する。
絶縁膜として、第１の層間絶縁膜と第２の層間絶縁膜（図示しない）を形成する。第１の層間絶縁膜は酸化珪素、酸化窒化珪素のような無機膜を用いる。第１の層間絶縁膜の膜厚は１０ｎｍ〜４００ｎｍとする。第２の層間絶縁膜はアクリル樹脂膜、ポリイミド樹脂膜、ベンゾシクロブテン（ＢＣＢ）膜のような有機樹脂膜を用いる。第２の層間絶縁膜の膜厚は０．８〜１．６μｍとする。第１の層間絶縁膜と第２の層間絶縁膜の二層を合わせた膜厚は２．０μｍ以下と薄い。第１の層間絶縁膜と第２の層間絶縁膜の比誘電率は３．０〜４．０である。
次に、第１の層間絶縁膜と第２の層間絶縁膜をパターニングして、コンタクトホール８０１〜８０５を形成する。
次に、導電体膜を形成後、パターニングによりゲート配線４８１、接続電極４８０、第２の電極４９２、ドレイン電極４８２を形成する。
コンタクトホール８０１と８０２により、第１の半導体膜４８４とソース配線４８３が接続電極４８０を介して電気的に接続する。
コンタクトホール８０３により、第１の半導体膜４８４とドレイン電極４８２が電気的に接続する。
コンタクトホール８０４により、第２の半導体膜４９３と第２の電極４９２が電気的に接続する。
コンタクトホール８０５により第１の電極４８５とゲート配線４８１が電気的に接続する。
次に、透明電極をパターニングして、画素電極４９１をドレイン電極４８２、第２の電極４９２に重なるように形成する。
保持容量については、画素毎に設けられた第２の半導体膜４９３と第１の電極４８５を電極とする。ゲート絶縁膜（図示せず）を保持容量の誘電体膜として機能する。第２の半導体膜４９３は画素電極４９１と同電位になる。第１の電極４８５はゲート配線と同電位になる。
ここで、第２の電極４９２が第１の電極４８５の面積の７０％以上と重なるようにする。または、第２の電極の代りに、画素電極４９１又は画素電極及び第２の電極が、第１の電極４８５の面積の７０％以上と重なるようにしても良い。つまり、導電性を有する半導体膜が第１の電極の面積の７０％以上と重なるようにする。
また第１の層間絶縁膜及び第２の層間絶縁膜が積層された絶縁膜上に第２の電極４９２が保持容量の面積の少なくとも９０％以上と重なるようにすると良い。
本実施形態では、透過型の液晶表示装置を示したが、ドレイン電極を反射率の高いアルミ、銀等で形成し、画素電極の機能を持たせて、反射型の液晶表示装置とすることも可能である。
本実施形態のように、第１の層間絶縁膜と第２の層間絶縁膜の積層である絶縁膜の膜厚が２．０μｍ以下と薄いときは、残留した電荷によりできる電界が液晶に分圧されてかかり、駆動電源を切った後も液晶の配向が固定されて残りやすい。
しかしながら、本実施の形態によれば、駆動電源を切った後に第１の電極、および第１の電極から形成される保持容量の上方の液晶の配向は速やかにもとに戻る。
これは、駆動電源を切った後に電極に残留した電荷による電界を導電体膜（第２の電極）で遮蔽し、液晶層に電界が漏洩するのを防ぐことができるからである。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本発明の実施例を図７〜９を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、表示領域の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
本実施例では、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って説明する。但し、説明を簡単にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。
まず、図７（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
島状半導体膜４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体膜４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）
の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。
そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
次いで、島状半導体膜４０２〜４０６を覆うゲート絶縁膜４０７を形成する。
ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜をタンタル（Ｔａ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。
次に、レジストによるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスを混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。エッチングガスを適宜選択することによりＷ膜及びＴａＮ膜とも同程度にエッチングされる。
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図７（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１７〜４２０がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２３〜４２６が形成される。第１の不純物領域４２３〜４２６には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
次に、図７（Ｃ）に示すように第２のエッチング処理を行う。ＩＣＰエッチング法を用い、反応性ガスをチャンバーに導入して、コイル型の電極に所定のＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には低めのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。Ｗ膜を異方性エッチングして第２の形状の導電層４２７〜４３２を得る。
さらに、図７（Ｃ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図７（Ｂ）で島状半導体膜に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層４２７〜４３０を不純物元素に対するマスクとして用い、第１の導電層４２７ａ〜４３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４２７ａ〜４３０ａと重なる第２の不純物領域４３３〜４３７を形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０18 atomic/cm3の濃度となるようにする。
図８（Ａ）のように、ゲート絶縁膜４１６をエッチングすることで同時に第１の導電層であるＴａＮがエッチングされて後退するので第３の形状の導電層４３８〜４４３（第１の導電層４３８ａ〜４４３ａと第２の導電層４３８ｂ〜４４３ｂ）を形成する。４４４はゲート絶縁膜であり第３の形状の導電層４３８〜４４３で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
図８（Ａ）において、第１の導電層４３８ａ〜４４１ａと重なる第３の不純物領域４４５〜４４９と、第３の不純物領域の外側にある第４の不純物領域４５０〜４５４が形成される。これにより第３の不純物領域及び第４の不純物領域におけるｎ型を付与する不純物元素の濃度は第２の不純物領域におけるｎ型を付与する不純物元素の濃度とほぼ等しくなる。
そして、図８（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体膜４０３、４０６に一導電型とは逆の導電型の第４の不純物領域４５８〜４６１を形成する。第３の形状の導電層４３９、４４１を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体膜４０２、４０４、４０５はレジストマスク４５５〜４５７で全面を被覆しておく。不純物領域４５８〜４６１にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
以上の工程により、それぞれの島状半導体膜に不純物領域が形成される。島状半導体膜と重なる導電層４３８〜４４１がＴＦＴのゲート電極として機能する。
また、４４２はソース配線、４４３は駆動回路内の配線として機能する。なお、本発明の第１の電極４８５はゲート電極を形成する導電層４４１のことをいう。
こうして導電型の制御を目的として図８（Ｃ）に示すように、それぞれの島状半導体膜に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３８〜４４３に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により半導体膜のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
そして、図９のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド樹脂膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
次に、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２、第２の電極４９２を形成する。本実施例においては、第１の電極４８５の面積の７０％が第２の電極と重なるようにした。
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１は第１の電極４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。第２の電極４９２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極４９１を形成する。画素電極４９１は、第２の層間絶縁膜４７３上に形成され、画素ＴＦＴのドレイン電極４８２、第２の電極４９２と重なる部分を設け、接続構造を形成している。
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン電極４８２の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
このようにして、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、第１の電極４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。第１の電極４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
図９の鎖線Ａ―Ａ’、鎖線Ｄ―Ｄ’で切断した断面は、図５の上面図を鎖線Ａ―Ａ’、鎖線Ｄ―Ｄ’で切断した断面に対応する。
第２の電極４９２を第１の電極４８５の面積の７０％と広い面積で重ねることで、本実施例のアクティブマトリクス基板を用いて透過型の液晶表示装置を作製したときに、駆動電源を切った後に配向が固定されて残る不安定な要因を低減することができた。
実施例１で作製したアクティブマトリクス基板の作製方法を反射型の液晶表示装置に適用することができる。
まず、実施例１の図７〜図８にしたがって工程を進め、図８（Ｃ）の構造を得る。
そして、図１５のように、第１の層間絶縁膜４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド膜を１．８μｍの厚さで形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
次に、導電性の金属膜をスパッタ法や真空蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体膜のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とした。
そして、駆動回路部において島状半導体膜のソース領域とコンタクトを形成するソース配線４７４〜４７６、ドレイン領域とコンタクトを形成するドレイン配線４７７〜４７９を形成する。
また、画素部においては、接続電極４８０、ゲート配線４８１、ドレイン電極４８２を形成する。本実施例においては、ドレイン電極４８２が反射型液晶表示装置の画素電極としての機能を有している。ドレイン電極４８２が第１の電極４８５の面積の７０％と重なる。
保持容量については、画素毎に設けられた第２の半導体膜４９３と第１の電極４８５を電極とする。ゲート絶縁膜（４４４）は保持容量の誘電体膜として機能する。第２の半導体膜４９３は画素電極４９１と同電位になる。第１の電極４８５はゲート配線と同電位になる。
接続電極４８０は、ソース配線４８３と第１の半導体膜４８４と電気的に接続する。図示してはいないが、ゲート配線４８１は第１の電極４８５とコンタクトホールにより電気的に接続する。ドレイン電極４８２は第１の半導体膜４８４のドレイン領域と電気的に接続する。かつ、ドレイン電極４８２は第２の半導体膜４９３と電気的に接続し、第２の半導体膜４９３を保持容量５０５の電極として機能させる。
このようにして、反射型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６２、ゲート電極を形成する導電層４３８と重なる第３の不純物領域４４５（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５０（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２３を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６３、ゲート電極を形成する導電層４３９と重なる第５の不純物領域４４６、ソース領域またはドレイン領域として機能する第６の不純物領域４５１を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４６４、ゲート電極を形成する導電層４４０と重なる第３の不純物領域４４７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５２（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２５を有している。
画素部の画素ＴＦＴ５０４にはチャネル形成領域４６５、ゲート電極を形成する導電層（第１の電極）４８５と重なる第３の不純物領域４４８（ＧＯＬＤ領域）、ゲート電極の外側に形成される第４の不純物領域４５３（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２６を有している。また、保持容量５０５の一方の電極として機能する半導体膜４９３にはｐ型を付与する不純物元素が添加されている。第１の電極４８５とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
図１４の上面図の鎖線Ｅ―Ｅ’、鎖線Ｆ―Ｆ’で切断した断面は、図１５の断面図の鎖線Ｅ―Ｅ’、鎖線Ｆ―Ｆ’に対応する。
本実施例のアクティブマトリクス基板を実施例１の方法にしたがって、反射型の液晶表示装置にすることができる。このとき、第２の電極を第１の電極４８５の面積の７０％に重ねることで、電極上に残留した電荷による電界を遮蔽し、液晶層に電界が漏洩することを防ぐことが出来る。
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
まず、実施例１に従い、図９の状態のアクティブマトリクス基板を得た後、図９のアクティブマトリクス基板上に配向膜５１２を形成しラビング処理を行う。
なお、本実施例では配向膜５１２を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、対向基板５０８を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極５１０を画素部に形成し、対向基板の全面に配向膜５１１を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５１３で貼り合わせる。シール材５１３にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５１４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５１４には公知の液晶材料を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
上記各実施例１乃至３のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を適用できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２、図２３及び図２４に示す。
図２２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
図２２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
図２２（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
図２３（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８に適用することができる。
図２３（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８に適用することができる。
なお、図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図２３（Ｄ）は、図２３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ただし、図２３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置での適用例は図示していない。
図２４（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
図２４（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
図２４（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。

Claims (6)

  1. ＴＦＴを有する画素と、前記画素を複数有する画素部と、前記画素部を駆動させる周辺回路部と、を有する表示装置であって、
    前記画素は、
    第１の電極と、
    前記第１の電極と同時に形成されたソース配線と、
    前記第１の電極上の絶縁膜と、
    前記絶縁膜上に形成された第２の電極と、を有し、
    前記ＴＦＴのソースまたはドレインは、前記第２の電極と同時に形成された配線を介して前記ソース配線と接続され、
    前記第２の電極は前記第１の電極と重なっており、
    前記第１の電極の一部は、保持容量の一方の電極を構成し、
    前記第２の電極は画素電極と接することを特徴とする表示装置。
  2. ＴＦＴを有する画素と、前記画素を複数有する画素部と、前記画素部を駆動させる周辺回路部と、を有する表示装置であって、
    前記画素は、
    半導体膜と、
    前記半導体膜と重なる第１の電極と、
    前記第１の電極と同時に形成されたソース配線と、
    前記第１の電極上の絶縁膜と、
    前記絶縁膜上に形成された第２の電極と、を有し、
    前記ＴＦＴのソースまたはドレインは、前記第２の電極と同時に形成された配線を介して前記ソース配線と接続され、
    前記第２の電極は前記第１の電極と重なっており、
    前記第１の電極の一部は、保持容量の一方の電極を構成し、
    前記半導体膜は、前記保持容量の他方の電極を構成し、
    前記第２の電極は画素電極と接することを特徴とする表示装置。
  3. 請求項２において、
    前記第２の電極は、前記絶縁膜に形成された開口部を介して前記半導体膜と接続していることを特徴とする表示装置。
  4. 請求項１乃至３のいずれか一において、
    前記画素部は、前記複数の画素に共通する透明電極を、前記画素電極の上方に有することを特徴とする表示装置。
  5. 請求項１乃至４のいずれか一において、
    前記第２の電極と同時に形成されたゲート配線の上方に、有機樹脂膜をパターニングすることによって形成したスペーサを有することを特徴とする表示装置。
  6. 請求項１乃至５のいずれか一において、
    前記画素電極は、前記ソース配線と重なることを特徴とする表示装置。
JP2012010171A 2000-08-14 2012-01-20 表示装置 Expired - Lifetime JP5264023B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012010171A JP5264023B2 (ja) 2000-08-14 2012-01-20 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000245989 2000-08-14
JP2000245989 2000-08-14
JP2012010171A JP5264023B2 (ja) 2000-08-14 2012-01-20 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001239153A Division JP5030341B2 (ja) 2000-08-14 2001-08-07 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013062092A Division JP5593409B2 (ja) 2000-08-14 2013-03-25 表示装置

Publications (2)

Publication Number Publication Date
JP2012073657A true JP2012073657A (ja) 2012-04-12
JP5264023B2 JP5264023B2 (ja) 2013-08-14

Family

ID=18736405

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012010171A Expired - Lifetime JP5264023B2 (ja) 2000-08-14 2012-01-20 表示装置
JP2013062092A Expired - Lifetime JP5593409B2 (ja) 2000-08-14 2013-03-25 表示装置
JP2014014493A Expired - Lifetime JP5760102B2 (ja) 2000-08-14 2014-01-29 表示装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2013062092A Expired - Lifetime JP5593409B2 (ja) 2000-08-14 2013-03-25 表示装置
JP2014014493A Expired - Lifetime JP5760102B2 (ja) 2000-08-14 2014-01-29 表示装置

Country Status (2)

Country Link
US (1) US7456911B2 (ja)
JP (3) JP5264023B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111063695A (zh) * 2019-12-10 2020-04-24 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03175430A (ja) * 1989-12-05 1991-07-30 Nec Corp 反射型液晶表示装置
JPH06138484A (ja) * 1992-10-27 1994-05-20 Nec Corp アクティブマトリックス型液晶表示装置の画素構造
JP2000187248A (ja) * 1998-07-14 2000-07-04 Toshiba Electronic Engineering Corp アクティブマトリクス型液晶表示装置

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62209514A (ja) * 1986-03-11 1987-09-14 Seiko Epson Corp アクテイブマトリクス基板
JPH0812354B2 (ja) * 1987-10-14 1996-02-07 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP3053093B2 (ja) * 1988-07-29 2000-06-19 株式会社日立製作所 アクティブマトリクス液晶表示装置
JP2622183B2 (ja) * 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
US5245450A (en) * 1990-07-23 1993-09-14 Hosiden Corporation Liquid crystal display device with control capacitors for gray-scale
JP3357687B2 (ja) * 1992-07-15 2002-12-16 株式会社東芝 薄膜トランジスタおよび液晶表示装置の製造方法
JPH06148678A (ja) * 1992-11-06 1994-05-27 Seiko Epson Corp 液晶表示装置
JP2556262B2 (ja) * 1993-07-07 1996-11-20 日本電気株式会社 液晶表示パネル
CN1146056C (zh) * 1994-06-02 2004-04-14 株式会社半导体能源研究所 有源矩阵显示器
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH08297301A (ja) * 1995-02-28 1996-11-12 Nec Corp 液晶表示装置
JP3792749B2 (ja) * 1995-06-02 2006-07-05 株式会社東芝 液晶表示装置
JPH0926601A (ja) * 1995-07-13 1997-01-28 Sony Corp 液晶表示装置およびその製造方法
KR0156202B1 (ko) * 1995-08-22 1998-11-16 구자홍 액정표시장치 및 그 제조방법
JP3490216B2 (ja) * 1996-04-24 2004-01-26 シャープ株式会社 スイッチング素子基板の製造方法
JPH09127551A (ja) * 1995-10-31 1997-05-16 Sharp Corp 半導体装置およびアクティブマトリクス基板
JP2803713B2 (ja) * 1995-12-08 1998-09-24 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP2720862B2 (ja) * 1995-12-08 1998-03-04 日本電気株式会社 薄膜トランジスタおよび薄膜トランジスタアレイ
JPH09269482A (ja) * 1996-03-29 1997-10-14 Victor Co Of Japan Ltd アクティブマトリックス液晶表示装置
JP3396130B2 (ja) * 1996-06-03 2003-04-14 シャープ株式会社 液晶表示装置
JPH1010556A (ja) * 1996-06-26 1998-01-16 Advanced Display:Kk 液晶表示装置
JP3622934B2 (ja) * 1996-07-31 2005-02-23 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ型液晶表示装置
JP3992797B2 (ja) * 1996-09-25 2007-10-17 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP4032443B2 (ja) * 1996-10-09 2008-01-16 セイコーエプソン株式会社 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置
JP3669082B2 (ja) * 1996-10-17 2005-07-06 ソニー株式会社 液晶表示素子用薄膜トランジスタアレイ
JP3277137B2 (ja) * 1997-03-06 2002-04-22 シャープ株式会社 液晶表示装置の製造方法
US6088070A (en) * 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
JP3782194B2 (ja) * 1997-02-28 2006-06-07 株式会社東芝 アクティブマトリクス型液晶表示装置
EP1037093A1 (en) * 1997-11-28 2000-09-20 Matsushita Electric Industrial Co., Ltd. Reflection-type display device and image device using reflection-type display device
KR100384672B1 (ko) * 1998-01-30 2003-05-22 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치
KR100430773B1 (ko) * 1998-07-14 2004-05-10 가부시끼가이샤 도시바 액티브 매트릭스형 액정표시장치
JP4386978B2 (ja) * 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100324914B1 (ko) * 1998-09-25 2002-02-28 니시무로 타이죠 기판의 검사방법
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
JP2000206565A (ja) * 1999-01-14 2000-07-28 Sony Corp 表示装置用半導体素子及びこれを用いた液晶表示装置
JP3378820B2 (ja) * 1999-01-20 2003-02-17 三洋電機株式会社 垂直配向型液晶表示装置
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
JP2000258798A (ja) * 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 表示装置
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
JP4517419B2 (ja) * 1999-08-18 2010-08-04 ソニー株式会社 表示装置及びその修復方法
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6789910B2 (en) * 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
KR100686229B1 (ko) * 2000-04-20 2007-02-22 삼성전자주식회사 액정 표시 장치
KR100612994B1 (ko) * 2000-05-12 2006-08-14 삼성전자주식회사 액정 표시 장치 및 그에 사용되는 기판
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100469341B1 (ko) * 2000-08-30 2005-01-31 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03175430A (ja) * 1989-12-05 1991-07-30 Nec Corp 反射型液晶表示装置
JPH06138484A (ja) * 1992-10-27 1994-05-20 Nec Corp アクティブマトリックス型液晶表示装置の画素構造
JP2000187248A (ja) * 1998-07-14 2000-07-04 Toshiba Electronic Engineering Corp アクティブマトリクス型液晶表示装置

Also Published As

Publication number Publication date
JP5593409B2 (ja) 2014-09-24
JP2013164604A (ja) 2013-08-22
JP5760102B2 (ja) 2015-08-05
US20020021377A1 (en) 2002-02-21
JP5264023B2 (ja) 2013-08-14
JP2014123137A (ja) 2014-07-03
US7456911B2 (en) 2008-11-25

Similar Documents

Publication Publication Date Title
JP4940368B2 (ja) 半導体装置
US8502232B2 (en) Capacitor, semiconductor device and manufacturing method thereof
JP5422626B2 (ja) 半導体装置
JP5760102B2 (ja) 表示装置
JP5600764B2 (ja) 電気光学装置
JP5030341B2 (ja) 半導体装置
JP2018170510A (ja) 半導体装置
JP6466614B2 (ja) 液晶表示装置
JP4993802B2 (ja) 半導体装置
JP5955920B2 (ja) 半導体装置
JP5663651B2 (ja) 半導体装置
JP2012163983A (ja) 半導体装置
JP2002016116A (ja) 不純物添加装置および半導体装置の作製方法
JP2017004013A (ja) 半導体装置
JP2016053722A (ja) 半導体装置
JP2014081645A (ja) 半導体装置
JP2012037908A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130429

R150 Certificate of patent or registration of utility model

Ref document number: 5264023

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term