JP2009533854A - 低温熱処理を用いて基板を組み立てる方法 - Google Patents

低温熱処理を用いて基板を組み立てる方法 Download PDF

Info

Publication number
JP2009533854A
JP2009533854A JP2009504710A JP2009504710A JP2009533854A JP 2009533854 A JP2009533854 A JP 2009533854A JP 2009504710 A JP2009504710 A JP 2009504710A JP 2009504710 A JP2009504710 A JP 2009504710A JP 2009533854 A JP2009533854 A JP 2009533854A
Authority
JP
Japan
Prior art keywords
temperature
heat treatment
substrate
level
hours
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009504710A
Other languages
English (en)
Other versions
JP5230601B2 (ja
Inventor
レミ・ブネトン
ユベール・モリソー
フランク・フルネル
フランソワ・リウトール
ヤニック・ル・ティック
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JP2009533854A publication Critical patent/JP2009533854A/ja
Application granted granted Critical
Publication of JP5230601B2 publication Critical patent/JP5230601B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09JADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J5/00Adhesive processes in general; Adhesive processes not provided for elsewhere, e.g. relating to primers
    • C09J5/06Adhesive processes in general; Adhesive processes not provided for elsewhere, e.g. relating to primers involving heating of the applied adhesive
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10Methods of surface bonding and/or assembly therefor
    • Y10T156/1052Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1059Splitting sheet lamina in plane intermediate of faces

Landscapes

  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Element Separation (AREA)
  • Electroluminescent Light Sources (AREA)
  • Combinations Of Printed Boards (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)

Abstract

本発明は、第1及び第2基板(2,4)の間に結合を生成する方法であって、(a)組み立てられる表面(6,8)を前処理する段階と、(b)これらの2つの表面(6,8)を直接分子結合によって組み立てる段階と、(c)少なくとも1時間にわたって50℃から100℃の範囲の温度に維持することを含む熱処理段階と、を備えることを特徴とする方法に関する。

Description

本発明は、基板を組み立てる技術に関連する。
一般的に、2つの基板または表面に親水性または疎水性の特性を与える表面の前処理後に2つの基板または表面の間の結合が得られる。
この直接結合を強化するための熱処理の使用によって、特定の数の結合された構造体において、結合界面における欠陥の出現をもたらすことがある。これらの欠陥は、分子結合反応の副生成物、例えば水、水素または炭化水素分子の脱ガスが原因である。
特定の数の結合された構造体において、これらの欠陥が非常に高い温度で行われる熱処理によって再吸収することができることが知られている。これらの温度は、例えば、900℃から1300℃であり、結合前の表面の前処理に基づく。残念ながら、他の結合構造体において、この方法は、使用することができない。
様々な材料の表面酸化膜の厚さまたは圧力の制限によって、結合界面における欠陥の出現が容易になる。
薄膜の場合には(約10μmまたは数ダースナノメートル以下の厚さを有する)、1000℃以下の温度、例えば600℃から800℃の間の温度における熱処理によって、付着性の膜なしにブリスターまたはゾーンの形態の結合欠陥の形成が生じる。これらの欠陥は、より高い温度の熱処理によって抑えることができない。例えば、バブルの破裂は、これらの層の微細さによって促進される。これらの欠陥は、製造された構造体を使用できなくする。現在、この減少によって、結合界面に組み込まれた酸化膜構造体の製造が制限され、それは、微細(50nm以下の厚さ)または超微細であるか、Siプレートに直接結合されたSi層でさえある。
同様に、ヘテロ構造(例えば、窒素がドーピングされたSiに結合されたリンがドーピングされたSi)において、熱処理によって、特定の条件下で結合欠陥の形成が引き起こされる。高温熱処理(1000℃)によって、ドーピング剤の相互拡散が引き起こされる。
特定のヘテロ構造では、800℃以下の温度範囲の熱処理で過度的であり、この損傷は、1100℃から1300℃の間の処理によってもはや修復することができない。
より高い温度におけるこの熱処理が使用することができない場合(例えば、進行中に構成要素製造処理との不適合性)、結合欠陥は禁止的である。
従って、これは、(直接)分子結合の場合、結合界面における脱ガスによる欠陥を減少させ又は場合によっては取り除くという問題を引き起こす。
欠陥の形成を解消するために現在使用されている方法は、第1に、特に超高真空(UHV)結合技術を用いて結合界面における水の除去を伴う。しかしながら、これらの技術は、産業用途には相応しくない。分子結合反応の副生成物を排出するために結合界面にチャンネルを形成することからなる技術もある。残念ながら、このような技術は、有害であり、使用の問題を与える。
SS Iyer and AJ Anberton-Herve, INSPEC, Institute of electrical Engineers, London, 2002,Chapter 3,p.35 and following,B. Aspar and A.J.Anberton-Herve
従って、課題は、表面全体を使用しながら産業上の実施を可能にする、欠陥を減少させるための処理方法を見つけることである。
本発明によれば、第1及び第2基板の間に結合を生成する方法は、
(a)組み立てられる表面を前処理する段階と、
(b)これらの2つの表面を直接分子結合によって組み立てる段階と、
(c)少なくとも1時間にわたって50℃から100℃の範囲に前記結合界面の表面の温度を維持することを少なくとも備える熱処理段階と、を備える。
段階(c)は、少なくとも1時間にわたってその範囲(50℃から100℃)にその温度を維持する段階の後に、少なくとも1時間にわたって正確に100℃超で500度以下(すなわち、この範囲内(100℃から500℃))の範囲にこの温度を維持することを含む。
“基板”という用語は、異なるタイプの複数尾層の積層体からなる基板または大基板を意味する。
本発明によるこの熱処理によって、分子結合によって接触する表面の脱ガスに対する条件の良好な前処理が可能になる。
それにより、結合界面における欠陥密度を最小化することが可能になる。より低温において、結合界面における拡散によって、界面の脱ガスの副生成物をより容易に取り除くことがこのような熱処理によって可能になる。
結合前に、より高温における標準熱処理によって、構造体の結合エネルギーを増加させ、及び/又は1つの(又はそれ以上の)種、例えばガス種によって注入された領域に破砕を生成することが可能になる。従って、本発明による処理は、標準熱処理を補うものでありえ、より高温において結合を強化する。
100℃を超える1つ又はそれ以上の温度における処理段階は、本発明の段階(c)による処理のために行うこともできる。
一実施形態によれば、本発明は、例えば100℃または200℃以下の低温で開始してレベル毎に連続的な又は累積的な熱処理の使用を伴う。
レベルは、傾斜と実際のレベル温度を有し、この系の温度は、特定の時間にわたって維持される。これらのパラメータ(時間、温度、レベルの継続期間を関数とする温度傾斜)の全ては、相対的に広い範囲で変化してもよい。
例えば:
−傾斜は、0.1℃/minほど緩やかでありえる。
−連続的な温度は、ほんの1℃または数℃で離隔されうる。
−レベルの継続期間は、短くて数十分の一秒であり、長くて数時間でありえる。
このようなマルチレベル処理によって、50℃から100℃の低温範囲から温度を次第に上昇し、さらに副生成物を脱ガスする界面の除去を促進することが可能になる。
本発明は、
−これらの2つの表面を直接分子結合によって組み立てる段階と、
−連続的な又は累積的なレベル毎の熱処理段階と、を備える、第1及び第2基板の間に結合を生成する方法にも関する。
このような処理によって、結合界面における欠陥密度を減少することが可能になる。
繰り返しになるが、レベルは、傾斜と実際のレベル温度を有し、この系の温度は、特定の期間にわたって維持される。これらのパラメータ(時間、温度、レベルの継続期間を関数とする温度傾斜)の全ては、相対的に広い範囲で変化してもよい。
例えば:
−傾斜は、0.1℃/minほど緩やかでありえる。
−連続的な温度は、ほんの1℃または数℃で離隔されうる。
−レベルの継続期間は、短くて数十分の一秒であり、長くて数時間でありえる。
このようなマルチレベル処理によって、例えば50℃から100℃の範囲などの低温範囲から温度を次第に上昇し、さらに副生成物を脱ガスする界面の除去を促進することが可能になる。
これらのレベルの1つは、例えば、少なくとも3時間、少なくとも4時間または少なくとも5時間にわたって約100℃である。
本発明の実施形態にかかわらず、組み立てられるこれらの表面の少なくとも一方は、組立体の目的に対応した前処理段階、例えば親水性または疎水性の特性をそれらに与える処理段階に予めさらされていてもよい。
何れの場合も、この組立体は、制御された雰囲気下で結合によって実施されることができる。
本発明による熱処理は、連続的な又は累積的なレベル毎に、漸進的な温度で行われることができる。上昇または温度を上昇させるレベルは、2つのレベルの間で、より低い温度、例えば室温に任意に戻しながら行われることができる。
従って、本発明は、標準熱処理に対する補完として、好ましくは200℃または100℃以下の低温において短かったり長かったりするが連続的である特定の熱処理の使用に特に関連する。
例えば、特定の熱処理は、連続的に以下の温度レベルでそれぞれが約2時間にわたって続いて行われる:50℃、次いで100℃、次いで125℃、次いで150℃、最終的に200℃。
他の一例によれば、本発明による熱処理は、累積的に行われる。例えば、第1レベルは、100℃で2時間にわたって行われ、次いで、この温度は、室温まで戻され、次いで150℃で2時間にわたって第2レベルに維持される。次いで、それは、室温に戻され、次いで200℃で2時間にわたって再び第3レベルに維持される。次いで、この温度は、室温に戻される。
これらの連続的な熱処理は、所望の温度に達するまで、特に温度の増加(または減少)の速度(傾斜)を変更することによって調節することができる。
有利には、緩やかな増加(または減少)速度が使用される。例えば、5℃/分以下、1℃/分以下、または、0.1℃/分以下の速度が選択される。
これらの熱処理は、連続的又は累積的であるが、親水性または疎水性の表面の結合界面における欠陥がない構造体を得ることを可能にする効果的な表面前処理と組み合わせて使用することができる。これらの処理は、プラズマ、急速焼き鈍し、様々な雰囲気及び様々な圧力における結合環境、または、温度結合などの一連の表面処理でありえる。
本発明による熱処理に続いて、例えば、特にエネルギー強化(結合)の目的において、例えば本発明による熱処理温度を超える1つ又はそれ以上の温度において途切れずに1つ又はそれ以上の熱処理を行うことができる。本発明は、上記のように第1基板及び第2基板の間の結合を製造する方法、及びそれに続く第2基板の薄膜化段階を含む、第1基板上に薄膜を製造する方法にも関連する。
薄膜化段階は、化学的及び/又は機械的薄膜化、または、第2基板の破壊によって行うことができる。
後者の場合には、第2基板は、脆弱な領域または破壊の領域を生成するために、1つの(又はそれ以上の)種、有利には気体種によって予注入されることができる。この種は、好ましくは、破壊を可能にする最小投与量を超える投与量で注入される。
例えば、この種は、水素でありえる。
この注入は、イオン型でありえる。
例えばシリコンなどの半導体材料からなる結晶プレートである場合には、この注入は、最小投与量を超える投与量で行うことができる。次いで、この破壊は、最小投与量で破壊を引き起こすために通常必要とされる温度以下の温度で引き起こされることがある。
注入されたこの種が水素である場合、注入された投与量は、例えば6×1016・cm−2以上である。
“標準”投与量(及び従って過投与の場合だけでなく)においてさえ、本発明による熱処理は、欠陥の数を制限することによって、特に“スマートカット(Smart Cut(登録商標))”処理において利点がある。
本発明による方法は、特に、2つのシリコン基板、2つの二酸化シリコン基板(二酸化シリコンによって覆われる基板)、または、二酸化シリコンから作られる(二酸化シリコンによって覆われる)基板とシリコン基板の組立体に相応しい。
本発明による方法によって、特に、結合界面に組み立てられた薄い酸化膜(50nm以下の厚さ)または超微細な酸化膜を得ることが可能になる。
本発明による方法によって、SiまたはSiOプレートに直接結合されたSi(150nm以下の厚さ)またはSiO(50nm以下の厚さ)の非常に薄い層を得ることが可能になる。
さらに、結合界面は、異なるものでありえ、例えば、半導体(Si、SiGe、Ge、III−Vなど)、導体(Ni、Co、W、Ti、Ta、Pt、Pdなど)または絶縁体(SiO、Si、AlN、Al、ダイヤモンドなど)を単独または組み合わせてものである。
この発明は、添付された図面を参照して、例示的で限定的ではない目的で単に提供される実施形態の例の説明を読むことによってより理解することができるだろう。
図1は、組み立てられる一対の基板を示す。図2から4及び12は、本発明による様々な熱処理方法において時間を関数とする温度の様々な変化を示す。図5A及び5Bは、2つの超音波顕微鏡画像を示す。一方(図5A)は、標準熱処理(400℃/2時間)後のものであり、他方(図5B)は、追加の緩やかな傾斜の熱処理とそれに続く同一の400℃/2時間の標準熱処理後のものである。図6は、種の脱ガスによる結合強化熱処理の温度Tを関数として、本発明による熱処理(四角形)及び本発明による熱処理がない(円形)界面における欠陥密度の変化を示す。図7は、本発明による熱処理及び2時間にわたる700℃における強化熱処理の後のSi−Si結合の界面の超音波電子顕微鏡画像を示す。図8は、“標準”処理によってのみ処理される薄膜を有する構造体において干渉分光法で見られる欠陥の一例である。図9は、本発明による方法によって得られる薄膜を有する構造体において干渉分光法で見られる欠陥の一例である。図10は、基板上の薄膜を示す。図11A及び11Bは、図10に示されるような構造体を得るための処理の段階を示す。以下に記載される様々な図面の同一の、同様の又は等価な部品は、図面間での整合性のために同一の参照符号を使用する。
図面に示される様々な部品は、図面を読むのを容易にするために必ずしも均一な大きさによって示されていない。
本発明の一実施形態の一例は、図1に関連して与えられ、参照符号2及び4は、それぞれの組立表面6及び8を有する組み立てられる2つの基板を指す。
これらは、例えば、50nm以下の厚さを有する、上質の酸化シリコンで覆われた又は単純なシリコンプレートである。
一対の基板2及び4の表面6及び8は、本発明に従う熱処理の前に、親水性又は疎水性の特性をそれらに与える前処理にさらしてもよい。
例えば、親水性の特性を有する表面の前処理は、様々な雰囲気における、過酸化硫黄混合物(Sulfo−Peroxide Mixture:SPM)及び/又は過酸化アンモニウム混合物(Ammonium Peroxide Mixture:APM)タイプの化学的処理、及び/又は、例えば(水及び/又は炭化水素)脱ガス熱処理などの、洗浄を可能にする処理、及び/又は、例えばRIEまたは電磁波またはICPなどの、UV及び/又はオゾン及び/又はプラズマによる表面の活性化を含む。
この結合は、熱化の有無にかかわらず、様々な圧力下で行うことができる(熱化がない場合は、例えば200℃から300℃の間で行うことができる)。
他の例によれば、疎水性の特性を有する表面の前処理は、シリコン表面の場合、表面の脱酸処理を含み、それは、HFの液体の化学的攻撃でありえる。
基板1及び2は、以前に前処理された組立表面6及び8で一方が他方の上に組み立てられる。
結合界面における種の除去を改善するために、熱化の有無にかかわらず、制御された雰囲気下(真空またはN雰囲気)において結合を行うことも可能である。
結合が行われた後、この構造体は、本発明に従って、少なくとも1時間にわたって50℃から100℃の範囲の温度を維持することを伴う熱処理にさらされる。この範囲では、この温度は、変化してもよく一定であってもよい。例えば、それは、1時間にわたって100℃に等しいものであり、または、50℃から開始して、50℃/hの熱傾斜に従って変化するものであり、従って、1時間後に100℃を通過する(図12の実線10)。
50℃から100℃の間に経過する時間は、1時間、1.5時間、2時間、2.5時間または3時間を越えるものでありえる。
この温度は、少なくとも1時間にわたって正確に100℃超で、例えば500℃以下の温度に維持される。
本発明による処理の一例は、上記の条件を満たすために、少なくとも1時間、2時間または3時間にわたって、50℃から200℃の範囲の温度、または、100℃から200℃または200℃から250℃の温度に維持される(少なくとも1時間にわたって50℃から100℃の温度、少なくとも1時間にわたって正確に100℃を超える温度、例えば500℃以下)。
この系(システム)は、より高い温度またはより低い温度で熱処理に予めさらすことができる。従って、100℃、150℃または200℃を超える温度における予備処理と、それに続く50℃から100℃の間の温度にこの温度を戻すことと、少なくとも1時間、2時間または3時間にわたって50℃から100℃の範囲にこの温度を維持しながら特に本発明に従う処理と、を有することもできる。
以下に説明されるように、これらの基板の一方の結合または破砕を強化するために、本発明によるこのような処理に続いて、例えばより高い温度で他の処理を行うことができる。
本発明による処理は、少なくとも1時間にわたる50℃から100℃の間の温度の維持を除いては、この系をより高い温度、例えば200℃及び/又は300℃及び/又は他の温度にもっていくことを引き起こす(これは、以下に説明されるようなレベルを有する処理である)。本発明による処理に続いて、少なくともこれらのレベルの1つの温度以下の温度における熱処理を行うことができる。
結合または破砕強化タイプの補足的な処理は、本発明による処理に続くとは限らない。他の中間の処理の段階は、その間の時間に行ってもよい。
図12は、以下の処理を備える処理の一例を示す。
−例えば結合を行うための、温度T3における予備的な熱処理段階、
−次いで、(a)少なくとも1時間にわたってこの系を50℃から100℃の間に維持する段階(この系は、段階I’中に100℃に維持されるので、実際には、この系は、1時間より長い期間にわたってこの温度範囲に維持される。)と、(b)表された特定の場合における100℃を超える温度T4における処理段階と、を備える本発明による処理(段階I)、
−最後に、例えば結合を強化するために、本発明による処理の1つの温度以上(T6)または以下(T5)の温度における補足的な処理(段階II)。
本発明による処理段階Iは、この系が少なくとも1時間をかけて50℃から始まってゆっくり100℃になる間に図12に点線で示される傾斜を有することができる。この系は、領域IIに加えて、領域I及びI’に位置する領域(時間t3及びt4の間)に示されるように、少なくとも1時間にわたって正確に100℃を超える温度に維持される。
本発明による熱処理の一例は、実際には、レベル毎の処理である。
以下、本発明による熱処理のレベルを記載する。
−連続的:室温に戻すことなく又はより低温に戻すことなく一方が他方に続く場合(例えば、図2及び3に図式的に示される)、
−累積的:より低い温度、例えば室温まで戻して一方が他方に続く場合(例えば、図4に図式的に示される処理)。
本発明により熱処理は、連続的及び/又は累積的レベルの組み合わせからなる。
例えば、Si−Si結合において、本発明による熱処理のレベルの低温は、200℃以下で、より有利には150℃以下、例えば、50℃であるか50℃付近、100℃、125℃または145℃付近である。
本発明による熱処理の段階またはレベルは、それらの継続期間が1時間または2時間である場合に又は有利には5時間より長い場合に長い。
本発明による熱処理のレベルまたは段階の継続期間は、室温からの上昇の継続期間及びこのレベルの温度を維持する継続期間と、例えば室温まで処理レベル温度からの減少の継続期間との両方を含む。
本発明による熱処理は、レベル毎に、上述の処理のように、少なくとも1時間にわたってこの温度を50℃から100℃の範囲内に維持する。この範囲において、この温度は、変化してもよく又は一定であってもよい。例えば、それは、1時間にわたって100℃に等しくありえ、50℃/hの熱傾斜に従って、50℃から開始して変化するものでありえ、それによって、1時間後に100℃を経過する(図12の点線10)。
50℃から100の間で経過する時間は、1時間、1.5時間、2時間、2.5時間または3時間を越えるものでありえる。
本発明による他の処理は、レベル毎に、少なくとも1時間、2時間または3時間にわたって50℃から200℃の範囲、100℃から200℃の間または200℃から250℃にこの温度を維持することを必要とする。我々は、上記の条件を満たそうとする(少なくとも1時間にわたって50℃から100℃の間の温度、少なくとも1時間にわたって正確に100℃超で、例えば500℃以下の温度)。
一例によれば、図1の2つの基板2、4の処理は、低温において連続的な温度レベルを有する。
例えば、この処理は、連続的に上昇した温度において、各々のレベルにおいて約5時間の期間にわたって行う。第1レベルは、T1=50℃でありえ、第2レベルは、T2=100℃でありえ、第3レベルは、T3=150℃でありえ、第4レベルは、T4=200℃でありえる。時間を関数とする温度の変化は、図2に示される。次いで、結合強化熱処理の温度Tに達するまで、さらに100℃のレベルまで進めることができる。
代替案によれば、例えば、1℃/minの傾斜または有利には0.1℃/minで、レベルT1、次いでT2、次いでT3、次いでT4までこの温度を非常に緩やかに上昇することを可能にする非常に遅い温度増加傾斜を実施することができる。有利には、この温度は、例えば100℃である低温から開始して、例えば10時間にわたって各々のレベルを維持しながら連続的な熱レベルT1、T2、T3及びT4に維持される。このような処理は、図3に示される。
従って、1つ又はそれ以上の熱処理は定義され、全てが本発明による全体の熱処理を可能にする。
本発明による熱処理に続いて、連続的な又は累積的なレベル毎に、例えば本発明に従う熱処理レベルの温度を超える温度で2つの基板の組立体を強化する熱処理を行うことができる。
本発明による他の処理は、図4に示される:レベルは、各々のレベル間で、より低い温度T0、例えば室温、例えば20℃まで戻しながら温度T1、T2、T3及びT4に設定される。
従って、累積的な熱処理は、室温(例えば、20℃)で開始して以下の形態を有することができる。
−50℃における2時間の期間にわたる第1レベルと、それに続いてより低い温度(例えば室温)に戻すこと、
−次いで、100℃における2時間の期間にわたる第2レベルと、それに続いてより低い温度(例えば室温)に戻すこと、
−次いで、150℃における2時間の期間にわたる第3レベルと、それに続いてより低い温度(例えば室温)に戻すこと、
−次いで、200℃における2時間の期間にわたる第4レベルと、それに続いてより低い温度(例えば室温)に戻すこと、
−次いで、例えば400℃の温度Tにおける2時間にわたる標準的な結合強化熱処理。
本発明による熱処理の他の例は、室温から最終的な温度まで次第にこの系の温度をもっていく傾斜であり、この傾斜は、少なくとも1時間の期間が50℃から100℃の範囲で経過するようなものである。これらの2つの温度の間に経過する期間は、1時間、1.5時間、2時間、2.5時間または3時間を越えるものでありえる。次いで、この処理は、本発明による処理段階によって完成される(この温度を正確に100℃超で500℃以下に少なくとも1時間にわたって維持しながら)。
本発明による熱処理は、湿式の化学的親水性の表面前処理(SPM及びAPM)を用いて行われている。
本発明による様々な熱処理の効果は、欠陥密度に関して比較することができる。
(1)第1のケース(表1)では、以下を比較した。
−室温から開始して1℃/minの傾斜で100℃、次いで200℃、次いで300℃、最後に400℃でそれぞれのレベルが10時間続く本発明による図3のタイプの熱処理、
−400℃において準等温である“標準”処理と称される結合強化熱処理。
表Iは、本発明による処理の場合よりも明らかに低い結合界面における欠陥密度を示す。
図5A及び5Bに示される画像は、超音波顕微鏡法によって得られた結合界面の画像である。図5Aでは、それは、“標準”熱処理単独後の画像である。図5Bでは、それは、本発明による熱処理後であって図5Aの熱処理と同じ標準熱処理後における画像である。図5Bは、図5Aに対して、本発明による熱処理を用いて8倍を越える欠陥の改善を示す(図5A及び5Bは、表Iの結果に関連する)。
従って、高温(例えば1100℃超)における結合欠陥の修復は、本発明による処理の予備的な適用で大幅に容易になる。
例えば基板の一方の構成要素の存在によってこのような高温修復処理が可能でない場合、本発明による処理によって、最終的な組立体の欠陥密度をかなり制限することが可能になる。
Figure 2009533854
(2)第2のケースでは、以下を比較した。
−50℃/minで5時間、それに続く100℃で5時間、それに続いて150℃で5時間、それに続いて温度T(結合強化温度)における熱処理を続ける長い連続的なレベルからなる本発明による熱処理、
−界面の強化のために、約2時間にわたる温度T=200℃(または300℃、または400℃)における標準的な準等温熱処理。
本発明による熱処理及び各々の標準的な界面強化熱処理温度(200℃、300℃または400℃における)によって、少なくとも4倍の欠陥の改善が指摘された。
図6は、本発明による処理を用いた場合(正方形)と本発明による処理を用いない場合(円形)において、焼き鈍し温度の関数としての欠陥密度の変化を示す。この例は、湿式化学前処理(SPM、APM)を用いたSi−Si結合の例である。
他の適用例を与えることができる。
(例1)
予備的な表面前処理を最適化することによって、例えば、酸素雰囲気でマイクロ波プラズマによって表面6及び8を前処理し、結合中に300℃まで加熱しながら真空下で2つの表面間に結合を生成することによって、以下の条件下で結合界面(図7に示されるような)における欠陥なしにSi−Si結合を得ることが可能である。
−本発明による熱処理が第1に行われ、この処理は、最終的な温度の700℃に達するまで、室温から開始し、100℃のレベル毎でそれぞれ100℃、次いで200℃、次いで300℃などで10時間の持続期間のレベルを有する1℃/minの緩やかな傾斜を有する。
−600から700℃の範囲における“標準”結合強化熱処理。
図7は、本発明によるレベル毎の熱処理及びそれに続く2時間にわたる700℃での強化処理の後における、このSi−Si結合界面の超音波顕微鏡画像を示す。この界面は欠陥がない。
(例2)
それらの表面が疎水性になるように、例えば溶液中のHFによる攻撃を用いてそれらの表面を化学的に処理することによって、本発明による熱処理を用いて、500℃以上の温度において欠陥がない結合界面を得ることができた。本発明による熱処理は、最終的な温度の500℃に達するまで、室温から開始して100℃のレベル毎でそれぞれ100℃、次いで200℃、次いで300℃などで10時間続くレベルと組み合わせた、0.15℃/minの緩やかな傾斜である。
本発明による方法の様々な他の用途を言及することができる。
本発明による追加の熱処理の使用によって、極微の結合欠陥がある又は場合によって全く結合欠陥のない分子結合で積層された構造体を製造することが可能になる。様々な用途において、薄膜(例えば100μm、1μmまたは0.1μm以下)を製造することができる。
例えば、初期の構造体は、2つの厚いプレート2及び4(図1)を結合することによって得られ、その後、本発明によるレベル毎の熱処理及び任意の強化熱処理が行われる。次いで、機械的薄膜化技術(ラップ仕上げ、研削など)及び/又は化学的薄膜化技術(化学的攻撃、リフトオブなど)及び/又は他の技術を単独または組み合わせて使用することもできる。次いで、図10の構造体は、基板2と薄膜40とを用いて得られる。
他の例によれば、2つの厚いプレート2、4の少なくとも一方は、脆弱領域21を生成するために、例えばイオン注入によってガス種などの種が注入された結晶表面構造を有する(図11A)。次いで、本発明によるレベル毎の熱処理及び任意の強化熱処理が行われる。
次いで、2つの厚いプレートの結合(図11B)後に、脆弱領域21のレベルにおいて、例えば熱処理で分離が引き起こされ、プレート2に付着されたままである薄膜40は、取り外される(図10)という“スマートカット”(登録商標)として知られる技術を使用することも可能である。
本発明による方法は、以下の分野の用途で有利に使用することができる。
1.例えば2μm以下または場合によっては0.1μm以下の厚さを有する薄膜または超薄膜層を含む、分子付着によって積層された構造体の製造;シリコン及び微量に埋め込まれた酸化物(BOX)の薄膜を有するシリコンオンインシュレーター(SOI)構造体の製造。特に、結合界面における酸化物の厚さは、一般的に50nm以下である。この酸化物は、結合の脱ガス生成物を吸収する能力を有しないので、本発明による熱処理によって、結合界面を損傷することなくこれらの生成物が消失することが可能になる。
2.高温修復熱処理に耐えない又は殆んど耐えない、直接結合によって得られる特定のヘテロ構造体の製造;
−例えば2を超える比を有する、過度に異なる膨張係数を有する材料から作られる2つの基板2、4であり、この結合は高温における熱処理に耐えることができ、これは、例えばシリコンオンサファイアであり、熱膨張係数がそれぞれ2.5×10−6−1及び7×10−6−1である場合である。
−結合界面を介して1つの元素の拡散の危険性を提供する材料から作られる2つの基板またはプレート2、4;これは、例えば、異なってドーピングされた半導体材料(例えばシリコン)から作られる2つのプレートの場合である;一例によれば、一方は、ホウ素がドーピングされ、他方は、リンがドーピングされる。
−高温熱処理によって劣化される可能性がある積層される2つの基板またはプレート2、4;例えば、これらのプレートの一方は、既に部分的に処理され、又は構成要素を有し、従って、450℃を超える温度までさらされることができない(シリコン上のある構成要素の金属層の場合)。
本発明による処理は、有利には以下の用途で使用することもできる。
“標準”と記載される通常の処理によれば、薄層膜の製造は、この膜の厚さが、数ナノメートルのオーダーの又は1nmから10μmの間に非常に薄くなった場合、複合体でありえる。実際、製造欠陥(ホール、ホールド、バブル/ブリスターなど)は、製造された新規な構造体を安定化することを可能にする、この膜の製造または焼き鈍し中に製造される製造された膜上に又は膜内に現れる。図8は、“標準”処理によって処理された薄膜の構造体においてホロゲニックス(Hologenix)の“マジックミラー”装置を用いて観察される欠陥の一例である。数百の欠陥があると、その構造体を産業的に使用することができない。
この問題は、特にSOI(シリコンオンインシュレーター:Si/SiO/Si構造体)材料の製造に関する;それは、薄い半導体層(厚さが数ナノメートル、例えば5nmから数マイクロメートル、例えば5μm、10μm)を含むSIS(半導体−絶縁体−支持体)材料の製造にも関し、それは、特定の電気的条件(例えば電圧/電流)によって絶縁体上に電流を導く。後者によって、薄層の半導体を下層の支持体(SiO、Si、ダイヤモンドなど)から絶縁することができる。この支持体によって、産業化される最終的な構造体を生成するために前記の積層された2つの薄層を維持することができる。
本発明によれば、いわゆる“標準”処理に伴うこの欠陥の問題は解決される。
破砕を生じさせる熱処理の場合、これらのプレートが分離炉に配置される温度は、注意深く選択される。有利には、これらのプレートは、室温を超える温度、例えば50℃、80℃または100℃、または、50℃から80℃の間、または、80℃から100℃の間、例えば、50℃、80℃または100℃においてレベル毎で熱処理の第1温度レベルの温度で導入される。少なくとも3時間、少なくとも4時間または少なくとも5時間のオーダーで、例えば50℃、80℃、100℃、150℃、例えば50℃から80℃の間、80℃から100℃の間、または、100℃から150℃の間の1つ又はそれ以上の相対的に低い温度で、相対的に長い時間を使用することによって、結合前にプラズマ活性化にさらされるプレートにおける欠陥の数を減少させることが可能になる。
この基板の破砕は、以下のような方法で、例えば、“シリコンウエハ結合技術”(SS Iyer and AJ Anberton-Herve, INSPEC, Institute of electrical Engineers, London, 2002,Chapter 3,p.35 and following,B. Aspar and A.J.Anberton-Herve)に記載されるスマートカット(Smart Cut(商標))または基板破砕技術を用いて得ることができる。
少なくとも20%より多い、一般的に必要とされる投与量だけ第1に注入することが可能である(通常の処理が5×1016・cm−2だけ使用するのに対して、例えば、シリコン酸化物内に注入された水素において8×1016・cm−2)。次いで、低温の炉(100℃以下)に配置して前記の焼き鈍しを使用することができる。緩やかで長い温度上昇の傾斜(例えば0.25℃/min)によって、“スマートカット(Smart Cut)タイプの薄膜構造体を通常の処理より低い温度で開放することが可能になる(破砕が通常500℃で生じる一方で、例えば、400度以下の温度、例えば300℃でシリコン内の水素の場合)。
この処理(緩やかで長い焼き鈍しにおける低温への移動のための深さに注入される種の過量投与)によって、最小数の欠陥を有する厚さが数ナノメートルの構造体を製造することができる。
従って、この破砕は、標準処理よりも低い温度で得られる。従って、例えば400℃以下またはそのオーダーで、例えば300℃以下またはそのオーダーで、通常の破砕温度(500℃程度)に適合しない構造体の破砕を生成することができる。これは、特に処理された構造体の場合である(すなわち、移動される薄膜内または薄膜上に、または、受容基板内または受容基板上に、全て又はいくつかの電子部品(例えばCMOS)または他の物(MEMS、MOEMSなど)を含む、または、金属配線を含む)。
従って、1000を超える欠陥が“標準”処理で観察される(図8)一方で、図9には、本発明による処理によって得られる薄層が10未満の欠陥を含むことに注意すべきである。
結果的に、本発明の一実施形態によれば、好ましいイオン注入条件が選択される:例えば最小投与量を超える投与量である過剰投与の注入された種は、破砕を可能にする(例えば水素において、6×1016・cm−2または7×1016・cm−2を超える)。これらの条件によって、低温において、数百または数千からほんの数ユニットまでの、場合によっては全く欠陥がない、かなり減少した欠陥密度を有する非常に小さい膜厚(数ナノメートルの)を有する構造体を製造することが可能になる。
従って、薄膜(絶縁体であるかそうではない)上の薄膜構造体(例えば半導体)を全て支持体上に製造することができる。
焼き鈍し処理の使用の一例は、以下の通りである。上記に説明したように、周知の処理より低い温度で破砕を生成するためにイオンまたは原子注入を過量投与しようとする。
この例によれば、シリコン酸化物プレートは、8×1016・cm−2の投与量及び50keVのエネルギーでHイオンが注入される。
それは、酸化物層によって他のSiプレートに結合され、従って、Si/SiO/Si構造体が例えば12nmの酸化膜厚を有して得られる。
次いで、以下の焼き鈍しサイクルが行われる:
−この温度は、初期的に100℃であり、次いで、100℃の等温が10時間維持される。
−次いで、10時間維持される200℃の等温に達するまで0.25℃/minの傾斜が生成される。
−次いで、10時間維持される300℃の等温に達するまで0.25℃/minの傾斜が生成される。
−再び、10時間維持される400℃の等温に達するまで0.25℃/minの傾斜が生成される。この基板の破砕は、この段階中に生成される。
−再び、0.25℃/minの傾斜が生成され、200℃の出力温度に達する。
代替案によれば、注入は、700ナノメートルのシリコンの移動を可能にする、76keVにおいて8×1016・cm−2の投与量で行われる。
焼き鈍しサイクルは以下の通りである:
−この温度は、初期的に100℃であり、次いで、10時間にわたて100℃に維持される。
−次いで、10時間維持される200℃の等温に達するまで0.25℃/minの傾斜が生成される。
−次いで、15時間維持される300℃の等温に達するまで0.25℃/minの傾斜が生成される。この基板の破砕は、この段階前に生成される。
−再び、0.25℃/minの傾斜が生成され、200℃の出力温度に達する。
他の例によれば、注入は、1.56μmのSiの移動を可能にする、6×1016イオンの投与量と210keVで熱酸化物を介して生成される。
シリコンの2つのプレートまたは基板2及び4が選択され、その一方は、例えば0.4μmの厚さを越えて表面で酸化される。次いで、この酸化されたプレートは、上に示された投与量及びエネルギーでHイオンが注入され、次いでそれは酸化される。この注入された領域は、その後に薄層が基板の残りの部分から分離されることを可能にする、図11Aの領域21のような破砕領域を形成する。
次いで、これらの2つの基板は、RCA薬品で洗浄され、それらの表面はプラズマで活性化される。
次いで、これらのプレートは、300℃までの温度増加(20℃/minの熱傾斜)を有して真空下(10−3mbar)に配置される。それらは、10分間にわたってこの温度に維持される。
次いで、この結合は、2時間の期間にわたってこの温度で生じ、次いで、この系は、室温まで戻される。
次いで、本発明による処理は、室温で開始して1℃/minの温度傾斜を有して100℃まで適用される。次いで、以下が行われる。
−この温度は、10時間にわたって100℃に維持され;
−次いで、10時間で200℃のレベルに維持され、
−次いで、10時間で300℃のレベルに維持され、
−次いで、10時間で400℃のレベルに維持される。
次いで、この破砕処理は、400℃の最終的なレベル中に生じ、1.56μmのシリコン膜の移動をもたらす。
この例では、この系は、本発明による熱処理の前に、100℃を超える温度の処理にさらされる。
本発明は、“標準”注入投与量(及び、それによって既に示した例のような過量投与だけでなく)の場合にも関連し;次いで、本発明による熱処理は、欠陥の数を制限することによって“スマートカット(登録商標)”処理の実施に関心がある。
−シリコンドナープレートが50nmのオーダーの厚さの酸化物層を有し、
−それが45秒にわたって535WでOプラズマ処理によって活性化され、
−それが1016イオン/cmのオーダーの投与量で30keVのオーダーのエネルギーで水素が注入され、
−分離焼き鈍しは、少なくとも5時間にわたって100℃付近の温度にプレートを露出させ、次いで200度まで0.5℃/minの温度増加で温度上昇させ、次いで2時間にわたってこの温度を200度に維持し、最後に500℃まで0.5℃/minでこの温度を増加させることによって行われる“スマートカット(登録商標)”処理による移動において、結合されたプレートの分離焼き鈍しを示す一例が提供されるだろう。
従って、この受容プレートに対するこの層の移動は、5つ未満のピンホールの欠陥を有して行われる。
記載された実験及び例の全てにおいて、注入された基板の破砕を生成するために、追加の機械力は印加されない。
組み立てられる一対の基板を示す。 本発明による熱処理方法において時間を関数とする温度の様々な変化を示す。 本発明による熱処理方法において時間を関数とする温度の様々な変化を示す。 本発明による熱処理方法において時間を関数とする温度の様々な変化を示す。 標準熱処理(400℃/2時間)後の超音波顕微鏡画像を示す。 追加の緩やかな傾斜の熱処理とそれに続く同一の400℃/2時間の標準熱処理後の超音波顕微鏡画像を示す。 種の脱ガスによる結合強化熱処理の温度Tを関数として、本発明による熱処理(四角形)及び本発明による熱処理がない(円形)界面における欠陥密度の変化を示す。 本発明による熱処理及び2時間にわたる700℃における強化熱処理の後のSi−Si結合の界面の超音波電子顕微鏡画像を示す。 “標準”処理によってのみ処理される薄膜を有する構造体において干渉分光法で見られる欠陥の一例である。 本発明による方法によって得られる薄膜を有する構造体において干渉分光法で見られる欠陥の一例である。 基板上の薄膜を示す。 図10に示されるような構造体を得るための処理の段階を示す。 図10に示されるような構造体を得るための処理の段階を示す。 本発明による熱処理方法において時間を関数とする温度の様々な変化を示す。
符号の説明
2 第1基板
4 第2基板
6 表面
8 表面
21 脆弱領域
40 薄膜

Claims (30)

  1. 第1及び第2基板(2,4)の間に結合を生成する方法であって、
    (a)組み立てられる表面(6,8)を前処理する段階と、
    (b)これらの2つの表面(6,8)を直接分子結合によって組み立てる段階と、
    (c)少なくとも1時間にわたって50℃から100℃の範囲の温度に維持し、次いで、少なくとも1時間にわたって正確に100℃超で500度以下の範囲の温度に維持することを備える熱処理段階と、
    を備えることを特徴とする方法。
  2. 段階(c)は、連続的及び/又は累積的温度レベルを用いた経過を備える、請求項1に記載の方法。
  3. 前記レベルは、室温に戻ることなく連続的である、請求項2に記載の方法。
  4. 前記レベルは、2つの連続的な温度レベルの間で、前記2つのレベルの温度以下の温度に戻ることなく累積的である、請求項2に記載の方法。
  5. 前記2つの連続的なレベルの間のより低い温度は、全て等しい、請求項4に記載の方法。
  6. 前記2つの連続的なレベルの間のより低い温度は、全て室温に等しい、請求項5に記載の方法。
  7. 前記レベルは、長い期間をかけて増加する温度で生成される、請求項2から6の何れか一項に記載の方法。
  8. 前記レベルの少なくとも一方は、5℃/分以下の温度上昇率を有する、請求項2から7の何れか一項に記載の方法。
  9. 前記表面を前処理する段階は、親水性または疎水性の処理段階である、請求項1から8の何れか一項に記載の方法。
  10. 前記組立体は、制御された雰囲気下で結合によって製造される、請求項1から9の何れか一項に記載の方法。
  11. 前記2つの基板の少なくとも一方は、半導体材料である、請求項1から10の何れか一項に記載の方法。
  12. 前記2つの基板の少なくとも一方は、シリコンから作られる、請求項1から11の何れか一項に記載の方法。
  13. 前記2つの基板は、シリコンから作られる、請求項1から12の何れか一項に記載の方法。
  14. 前記2つの基板は、少なくとも二酸化シリコン表面を有する、請求項1から10の何れか一項に記載の方法。
  15. 前記2つの基板の少なくとも一方は、少なくとも二酸化シリコン表面を有し、他方は、シリコンである、請求項1から10の何れか一項に記載の方法。
  16. 前記2つの基板は、異なる熱膨張係数を有する材料から作られる、請求項1から10の何れか一項に記載の方法。
  17. 前記2つの基板の少なくとも一方は、少なくとも1つの構成要素を含む、請求項1から16の何れか一項に記載の方法。
  18. 前記結合は、熱化の有無に関わらず、制御された雰囲気で、制御された圧力下で行う、請求項1から17の何れか一項に記載の方法。
  19. 段階(c)の終わりにおける温度は、分子結合を強化し、及び/又は、基板に破砕を生じさせる熱処理温度である、請求項1から18の何れか一項に記載の方法。
  20. (d)分子付着による前記結合を強化し、及び/又は、基板に破砕を生じさせる段階をさらに含む、請求項1から18の何れか一項に記載の方法。
  21. 段階(d)は、段階(c)の温度を超える温度における熱処理によって行う、請求項20に記載の方法。
  22. 段階(c)中に、前記系は、少なくとも100℃を超えるこの温度以上または以下の温度で行う段階(d)を有して、例えば1つまたはそれ以上の温度レベルによって、100℃を超える温度まで上昇される、請求項20に記載の方法。
  23. 第1基板上に薄膜を製造する方法であって、
    請求項1から22の何れか一項に記載の方法によって、第1基板及び第2基板(2,4)の間に結合を生成する方法と、それに続く前記第2基板を薄膜化する段階と、を備える方法。
  24. 前記薄膜化する段階は、化学的及び/又は機械的薄膜化によって行う、請求項23に記載の方法。
  25. 前記薄膜化する段階は、前記第2基板を破砕することによって行う、請求項24に記載の方法。
  26. 前記第2基板は、その中に脆弱領域を生成するために1つ又はそれ以上の原子またはイオン種が予注入される、請求項24に記載の方法。
  27. 前記原子またはイオン種は、前記破砕を可能にする最小投与量を超える投与量で注入され、前記注入は、前記最小投与量に通常関連する温度以下の温度で行う、請求項26に記載の方法。
  28. 前記破砕は、少なくとも3時間にわたって50℃から150℃の間の1つ又はそれ以上の温度で行う、請求項27に記載の方法。
  29. 前記イオン種Hは、6×1016・cm−2を超える投与量でシリコンに注入される、請求項27または28に記載の方法。
  30. 得られる前記薄膜は、1μm、100nmまたは50nm以下の厚さを有する、請求項23から29の何れか一項に記載の方法。
JP2009504710A 2006-04-10 2007-04-06 低温熱処理を用いて基板を組み立てる方法 Active JP5230601B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0651290 2006-04-10
FR0651290A FR2899594A1 (fr) 2006-04-10 2006-04-10 Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
PCT/EP2007/053428 WO2007116038A1 (fr) 2006-04-10 2007-04-06 Procede d'assemblage de substrats avec traitements thermiques a basses temperatures

Publications (2)

Publication Number Publication Date
JP2009533854A true JP2009533854A (ja) 2009-09-17
JP5230601B2 JP5230601B2 (ja) 2013-07-10

Family

ID=37544382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009504710A Active JP5230601B2 (ja) 2006-04-10 2007-04-06 低温熱処理を用いて基板を組み立てる方法

Country Status (7)

Country Link
US (2) US20090162991A1 (ja)
EP (1) EP2004768B1 (ja)
JP (1) JP5230601B2 (ja)
AT (1) ATE440922T1 (ja)
DE (1) DE602007002178D1 (ja)
FR (1) FR2899594A1 (ja)
WO (1) WO2007116038A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012507168A (ja) * 2008-10-30 2012-03-22 ソイテック 半導体層を低温で取り外す方法
JP2012519372A (ja) * 2009-03-06 2012-08-23 ソイテック ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9173967B1 (en) 2007-05-11 2015-11-03 SDCmaterials, Inc. System for and method of processing soft tissue and skin with fluids using temperature and pressure changes
US8507401B1 (en) 2007-10-15 2013-08-13 SDCmaterials, Inc. Method and system for forming plug and play metal catalysts
JP2010045156A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置の製造方法
US9039916B1 (en) 2009-12-15 2015-05-26 SDCmaterials, Inc. In situ oxide removal, dispersal and drying for copper copper-oxide
US9149797B2 (en) 2009-12-15 2015-10-06 SDCmaterials, Inc. Catalyst production method and system
US8557727B2 (en) 2009-12-15 2013-10-15 SDCmaterials, Inc. Method of forming a catalyst with inhibited mobility of nano-active material
US8652992B2 (en) * 2009-12-15 2014-02-18 SDCmaterials, Inc. Pinning and affixing nano-active material
US8545652B1 (en) 2009-12-15 2013-10-01 SDCmaterials, Inc. Impact resistant material
US8803025B2 (en) 2009-12-15 2014-08-12 SDCmaterials, Inc. Non-plugging D.C. plasma gun
US8470112B1 (en) 2009-12-15 2013-06-25 SDCmaterials, Inc. Workflow for novel composite materials
US9126191B2 (en) 2009-12-15 2015-09-08 SDCmaterials, Inc. Advanced catalysts for automotive applications
US8669202B2 (en) 2011-02-23 2014-03-11 SDCmaterials, Inc. Wet chemical and plasma methods of forming stable PtPd catalysts
AU2012299065B2 (en) 2011-08-19 2015-06-04 SDCmaterials, Inc. Coated substrates for use in catalysis and catalytic converters and methods of coating substrates with washcoat compositions
FR2990054B1 (fr) * 2012-04-27 2014-05-02 Commissariat Energie Atomique Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
US9437474B2 (en) 2012-09-05 2016-09-06 Commissariat à l'énergie atomique et aux énergies alternative Method for fabricating microelectronic devices with isolation trenches partially formed under active regions
US9511352B2 (en) 2012-11-21 2016-12-06 SDCmaterials, Inc. Three-way catalytic converter using nanoparticles
US9156025B2 (en) 2012-11-21 2015-10-13 SDCmaterials, Inc. Three-way catalytic converter using nanoparticles
JP2014103291A (ja) * 2012-11-21 2014-06-05 Renesas Electronics Corp 半導体装置の製造方法
CN105592921A (zh) 2013-07-25 2016-05-18 Sdc材料公司 用于催化转化器的洗涂层和经涂覆基底及其制造和使用方法
US9427732B2 (en) 2013-10-22 2016-08-30 SDCmaterials, Inc. Catalyst design for heavy-duty diesel combustion engines
CN105848756A (zh) 2013-10-22 2016-08-10 Sdc材料公司 用于贫NOx捕捉的组合物
US9687811B2 (en) 2014-03-21 2017-06-27 SDCmaterials, Inc. Compositions for passive NOx adsorption (PNA) systems and methods of making and using same
FR3040108B1 (fr) 2015-08-12 2017-08-11 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice avec collage direct temporaire exploitant une couche poreuse
FR3085957B1 (fr) 2018-09-14 2021-01-29 Commissariat Energie Atomique Procede de collage temporaire avec adhesif thermoplastique incorporant une couronne rigide
FR3088480B1 (fr) 2018-11-09 2020-12-04 Commissariat Energie Atomique Procede de collage avec desorption stimulee electroniquement

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005027217A1 (ja) * 2003-09-08 2005-03-24 Sumco Corporation Soiウェーハおよびその製造方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US514235A (en) * 1894-02-06 Patrick molyneux
JPS62179110A (ja) 1986-02-03 1987-08-06 Toshiba Corp 直接接着型半導体基板の製造方法
JP2535957B2 (ja) 1987-09-29 1996-09-18 ソニー株式会社 半導体基板
JPH02194519A (ja) 1989-01-23 1990-08-01 Nippon Telegr & Teleph Corp <Ntt> 複合半導体基板およびその製造方法
JPH0389519A (ja) 1989-08-31 1991-04-15 Sony Corp 半導体基板の製法
JPH0636413B2 (ja) 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
JP2726583B2 (ja) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH0799295A (ja) * 1993-06-07 1995-04-11 Canon Inc 半導体基体の作成方法及び半導体基体
JP2662495B2 (ja) 1993-06-28 1997-10-15 住友シチックス株式会社 接着半導体基板の製造方法
JP2856030B2 (ja) 1993-06-29 1999-02-10 信越半導体株式会社 結合ウエーハの製造方法
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
JPH0917984A (ja) 1995-06-29 1997-01-17 Sumitomo Sitix Corp 貼り合わせsoi基板の製造方法
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
JP3352896B2 (ja) 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JP3352902B2 (ja) 1997-02-21 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
JP3132425B2 (ja) 1997-06-20 2001-02-05 日本電気株式会社 衛星イントラネットサービスにおける通信時間短縮方式
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
EP0926709A3 (en) * 1997-12-26 2000-08-30 Canon Kabushiki Kaisha Method of manufacturing an SOI structure
SG78332A1 (en) 1998-02-04 2001-02-20 Canon Kk Semiconductor substrate and method of manufacturing the same
JP3635200B2 (ja) 1998-06-04 2005-04-06 信越半導体株式会社 Soiウェーハの製造方法
JPH11354761A (ja) 1998-06-09 1999-12-24 Sumitomo Metal Ind Ltd Soi基板及びその製造方法
US6093623A (en) * 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
JP3515917B2 (ja) 1998-12-01 2004-04-05 シャープ株式会社 半導体装置の製造方法
JP4313874B2 (ja) * 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
US6664169B1 (en) 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
US20020187595A1 (en) * 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
DE19943101C2 (de) 1999-09-09 2002-06-20 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer gebondeten Halbleiterscheibe
JP3632531B2 (ja) 1999-11-17 2005-03-23 株式会社デンソー 半導体基板の製造方法
KR100789205B1 (ko) 2000-03-29 2007-12-31 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
JP3991300B2 (ja) * 2000-04-28 2007-10-17 株式会社Sumco 張り合わせ誘電体分離ウェーハの製造方法
JP3768069B2 (ja) * 2000-05-16 2006-04-19 信越半導体株式会社 半導体ウエーハの薄型化方法
JP2002134374A (ja) * 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
US7079088B2 (en) * 2001-01-18 2006-07-18 Lg Electronics Inc. Plasma display panel and driving method thereof
JP2003078115A (ja) 2001-08-30 2003-03-14 Shin Etsu Handotai Co Ltd Soiウェーハのレーザーマーク印字方法、及び、soiウェーハ
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
US7378332B2 (en) 2002-05-20 2008-05-27 Sumitomo Mitsubishi Silicon Corporation Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method
EP1523773B1 (en) 2002-07-17 2010-09-22 S.O.I.Tec Silicon on Insulator Technologies Method of smoothing the outline of a useful layer of material transferred onto a support substrate
EP1429381B1 (en) * 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
US7122095B2 (en) * 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
FR2852445B1 (fr) 2003-03-14 2005-05-20 Soitec Silicon On Insulator Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique
EP1482548B1 (en) * 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
US6841848B2 (en) * 2003-06-06 2005-01-11 Analog Devices, Inc. Composite semiconductor wafer and a method for forming the composite semiconductor wafer
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
US7442992B2 (en) * 2004-05-19 2008-10-28 Sumco Corporation Bonded SOI substrate, and method for manufacturing the same
JP4918229B2 (ja) 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
FR2935535B1 (fr) 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005027217A1 (ja) * 2003-09-08 2005-03-24 Sumco Corporation Soiウェーハおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012507168A (ja) * 2008-10-30 2012-03-22 ソイテック 半導体層を低温で取り外す方法
JP2012519372A (ja) * 2009-03-06 2012-08-23 ソイテック ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法

Also Published As

Publication number Publication date
DE602007002178D1 (de) 2009-10-08
EP2004768B1 (fr) 2009-08-26
EP2004768A1 (fr) 2008-12-24
FR2899594A1 (fr) 2007-10-12
ATE440922T1 (de) 2009-09-15
US8530331B2 (en) 2013-09-10
JP5230601B2 (ja) 2013-07-10
WO2007116038A1 (fr) 2007-10-18
US20120088352A1 (en) 2012-04-12
US20090162991A1 (en) 2009-06-25

Similar Documents

Publication Publication Date Title
JP5230601B2 (ja) 低温熱処理を用いて基板を組み立てる方法
EP3306642B1 (en) Method for producing composite wafer provided with oxide single-crystal thin film
JP4222644B2 (ja) 特に電子構成品を含む半導体材料薄膜の製法
TWI492275B (zh) The method of manufacturing the bonded substrate
US20070029043A1 (en) Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process
JP2003512719A (ja) 加圧による金属薄膜形成方法
WO2004064145A1 (ja) Soiウエーハの製造方法及びsoiウエーハ
US10727396B2 (en) Method for producing composite wafer having oxide single-crystal film
WO2014153923A1 (zh) 薄膜和制造薄膜的方法
JP2009501440A (ja) 厚い絶縁層の粗さを減少させるための方法
WO2007094233A1 (ja) Soi基板およびsoi基板の製造方法
JP2011223011A (ja) 同時注入により基板内に脆性領域を生成する方法
KR20000011407A (ko) Soi웨이퍼의제조방법및이방법으로제조된soi웨이퍼
CN110828298A (zh) 单晶薄膜复合基板及其制造方法
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
CN102197473A (zh) 低温下剥离半导体层的方法
KR20100014873A (ko) 접합 기판의 제조방법 및 접합 기판
TW201030841A (en) Method for producing a stack of semiconductor thin films
KR20100116651A (ko) 접합 웨이퍼의 제조방법
WO2007074551A1 (ja) Soiウェーハの製造方法及びsoiウェーハ
TW201140662A (en) Method for the preparation of a multi-layered crystalline structure
TW200814161A (en) Method of producing bonded wafer
EP2953153B1 (en) Production method of soi wafer, and soi wafer
TW201250784A (en) Method for permanent bonding of wafers
CN102224568A (zh) 贴合晶片的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130319

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160329

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5230601

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250