JP2012507168A - 半導体層を低温で取り外す方法 - Google Patents

半導体層を低温で取り外す方法 Download PDF

Info

Publication number
JP2012507168A
JP2012507168A JP2011533727A JP2011533727A JP2012507168A JP 2012507168 A JP2012507168 A JP 2012507168A JP 2011533727 A JP2011533727 A JP 2011533727A JP 2011533727 A JP2011533727 A JP 2011533727A JP 2012507168 A JP2012507168 A JP 2012507168A
Authority
JP
Japan
Prior art keywords
heat treatment
substrate
donor substrate
temperature
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011533727A
Other languages
English (en)
Inventor
ディディエ ランドリュー，
イオヌト ラドゥ，
セバスチャン ヴィンセント，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2012507168A publication Critical patent/JP2012507168A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

ＵＴＢＯＸ型構造を製造する方法であって、ａ）「ドナー」基板（１）として知られる基板と、「レシーバ」基板（２）として知られる基板との組み立てが行われるステップであって、２つの基板の少なくとも一方が５０ｎｍ未満の厚さの絶縁層（３）を備えている、前記ステップと、ｂ）２つの基板間の組み立てを強化する第１の熱処理が、４００℃より低い温度で、組み立ての間に更に／又は組み立ての後に行われるステップと、ｃ）９００℃より高い温度で第２の熱処理が行われるステップであって、４００℃と９００℃の間の露出時間が１分未満又は３０秒未満である、前記ステップとを含む。
【選択図】 図１Ｅ

Description

本発明は、半導体オンインシュレータ（ＳｅＯＩ）基板の製造、より詳細にはＵＴＢＯＸ（超薄埋め込み酸化物）型基板に関する。
このようなＳｅＯＩ構造は、半導体層をドナー基板からレシーバ基板へ転移した後に得ることができる。転移は、特に、ＳｍａｒｔＣｕｔＴＭ型方法あるいはその代わりに結合技術後の薄層化によって得ることができる。
Ｓｍａｒｔ Ｃｕｔ法は、特に、ドナー基板とレシーバ基板との分子結合による組み立てを含み、ドナー基板はその厚さに弱くなったゾーンを含み、絶縁層は接触させて配置される前に２つの基板の一方（又は双方）の表面に存在している。弱くなったゾーンは、ドナー基板内に原子種及び／又はイオン種を導入することよって形成される。
このタイプの注入法のより詳細な説明について、論文「Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ ｔｅｃｈｎｏｌｏｇｙ: ｍａｔｅｒｉａｌｓ ｔｏ ＶＬＳＩ」, ｓｅｃｏｎｄ ｅｄｉｔｉｏｎ, Ｊｅａｎ-Ｐｉｅｒｒｅ ＣＯＬＩＮＧＥが参照され得る。
一般に、２つの基板の間、即ちこれらの表面の間の分子結合は、親水性又は疎水性の特性を与える表面の処理後に得ることができる。
半導体層をレシーバ基板に転移するか又は更に直接結合を強化する熱処理の使用により、いくつかの結合構造については、結合接合部で、又は転移層の表面でさえ欠陥の出現につながり得る。これらの欠陥は、分子結合反応、例えば、水、水素又は炭化水素の分子からの副生成物の脱ガスによる。
いくつかの結合構造については、これらの欠陥が非常に高温で行われる熱処理によって再吸収され得ることが知られている。これらの温度は、例えば、９００℃と１３００℃の間であり、結合前に表面の処理に左右される。都合の悪いことに、他の結合構造については、この解決は想定することができない。組み立てるべき基板の表面上の酸化物の厚さの制限又は異なる材料の存在、あるいはその代わりに組み立てられた基板の一方における構成要素の存在により、結合接合部における欠陥の出現が促進され、これらは後に再吸収されることができない。これは、また、ＳｍａｒｔＣｕｔ層転移法によって結合された構造の場合であり、一般的には、比較的低温（約５００°〜６００℃）で、ドナー基板の一部を弱くなったゾーンで取り外すことによって支持基板に膜が転移される。
半導体層（厚さが約１０μｍ未満又は数１０ｎｍ未満）の場合、１０００℃より低い温度、例えば、６００℃と８００℃の間での熱処理により、ブリスターあるいは膜を含まないゾーンの形で結合欠陥が形成されることになる。これらの欠陥は、より高温での熱処理によって排除することができない。例えば、層が薄いと、ブリスターを破裂させることにとって好都合である。これらの欠陥によって、製造された構造が使用できなくなる。現在、この現象が、結合接合部に埋め込まれた、酸化物薄膜（５０ｎｍ未満の厚さ）又は極薄膜（ＵＴＢＯＸとして知られる構造）もの構造の製造を制限している。同じ問題がＳｉウエハに直接結合されたＳｉ層にも引き起こされ、それによって、ＤＳＢ（直接シリコン結合）型構造が形成される。
このようなＵＴＢＯＸ構造を製造する方法は、引例ＵＳ２００５／００１１８７８９から既知である。この方法は、２つの基板の一方の少なくとも表面上に比較的厚い酸化物層を形成するステップと、弱くなったゾーンをその中に生成するために「ドナー」基板として知られる基板を埋め込むステップと、２つの基板を結合するステップと、ドナー基板から「レシーバ」基板として知られる第２の基板まで半導体層を取り外すステップと、熱処理を適用するステップとからなる。埋め込み酸化物層の厚さを減少させ、それによってＵＴＢＯＸタイプ構造を得るために、最後の熱処理が適用されている。
しかしながら、引例ＵＳ２００５／００１１８７８９に記載される酸化物の厚さを減少させるための最後の熱処理は、（約１２００℃の）高温を数時間加えることを必要とするので、特定の費用のかかる装置が必要である。
本発明の目的は、先行技術の上述の欠点を克服し、より詳細には、
・厚さが、例えば、２５ｎｍ未満又は５０ｎｍ未満の絶縁層を備えるＵＴＢＯＸ型構造、又は
・ドナー基板からレシーバ基板へ転移された物質の層を含み、２つの組み立てられた基板の間に絶縁層がないＤＳＢタイプ構造
を製造する方法を見いだすことである。
これを目的として、本発明は、ＵＴＢＯＸ型又はＤＳＢ型の構造を製造する方法であって、
ａ）「ドナー」基板として知られる基板と、「レシーバ」基板として知られる基板との組み立てが行われるステップと、
ｂ）２つの基板の間の組み立てを強化する第１の熱処理が、４００℃より低い温度で、組み立ての間に及び／又は組み立ての後に行われるステップと、
ｃ）９００℃より高い温度で第２の熱処理が行われるステップであって、４００℃と９００℃の間の露出時間が５分未満か又は１分未満か又は３０秒未満である、前記ステップと、
を含む前記方法に関する。
第２の熱処理の適用は、温度増加勾配の適用を含んでもよく、４００℃と９００℃の間の平均速度は１０℃／秒より大きい。
このような方法は、ドナー基板の物質の薄膜をレシーバ基板上にだけ残すように、ドナー基板の薄層化を含むことができ、第２の熱処理は薄層化の後に行われる。
これは、ドナー基板に適用される機械的方法、又は機械化学的方法によって行われ得る。
これは、また、ドナー基板の破断によって、例えば、４００℃より低い温度での熱処理によって行われ得る。組み立てに先立って、ドナー基板を予め弱める熱処理ステップが含まれてもよい。
組み立てを強化するための第1の熱処理と破断熱処理を、同じ熱処理ステップにおいて組み合わせることができる。
破断熱処理は、３０分と１５時間の間及び／又は５時間未満又は１時間と３時間の間の時間適用することができる。
好ましくは、最終構造に加えられる熱収支又は熱履歴を制限するために、層をドナー基板からレシーバ基板に取り外した後に温度を直ちに下げる。
破断は、ドナー基板に形成された弱くなったゾーンによって、例えば、原子種及び／又はイオン種の注入によって又は原子種及び／又はイオン種の共注入によって生成されるタイプによって行われ得る。注入は、水素／ヘリウム共注入であり得る。
水素とヘリウムのドーズは、０．５×１０１６原子／ｃｍ２と２×１０１６原子／ｃｍ２の間であり得る。
全注入ドーズは、６×１０１６原子／ｃｍ２以下、又は１０１６原子／ｃｍ２と４×１０１６原子／ｃｍ２の間であり得る。
２つの基板の一方のみ（例えば、ドナー基板）又は双方の基板は、厚さが５０ｎｍ未満の絶縁層、例えば、酸化シリコン（ＳｉＯ２）、及び／又は窒化シリコン（Ｓｉ３Ｎ４）、及び／又は酸窒化シリコン（ＳｉｘＯｙＮｚ）の層を備え得る。
２つの基板間の絶縁層の厚さは、例えば、ドナー基板の破断が、薄層化を得るために、４００℃より低い温度で行われる場合には、１５ｎｍ未満であり得る。ドナー基板の破断が２５０℃より低い温度の熱処理によって行われる場合には、この厚さは５ｎｍ未満であり得る。
別の方法において、薄層化から生じる薄膜は、レシーバ基板と直接接触している。そのとき組み立てるべき表面の一方及び／又はもう一方に絶縁層はない。次に、２つの基板の一方の物質ともう一方の基板の物質とを直接接触させてＤＳＢ型構造が形成される。
ドナー基板は、シリコン、表面結晶配向（１、０、０）又は（１、１、０）又は（１、１、１）を有するシリコン、炭化ケイ素、ゲルマニウムヒ素及びガリウムヒ素から選ばれる物質から形成され得る。
レシーバ基板は、その一部については、シリコン、石英、ガラスから選ばれる物質から形成され得る。
本発明の方法の第１の実施形態の連続ステップを表している図である。 本発明の方法の第１の実施形態の連続ステップを表している図である。 本発明の方法の第１の実施形態の連続ステップを表している図である。 本発明の方法の第１の実施形態の連続ステップを表している図である。 本発明の方法の第１の実施形態の連続ステップを表している図である。 本発明の方法の第２の実施形態の連続ステップを表している図である。 本発明の方法の第２の実施形態の連続ステップを表している図である。 本発明の方法の第２の実施形態の連続ステップを表している図である。 本発明の方法の第２の実施形態の連続ステップを表している図である。 本発明の方法の第３の実施形態の連続ステップを表している図である。 本発明の方法の第３の実施形態の連続ステップを表している図である。 本発明の方法の第３の実施形態の連続ステップを表している図である。 本発明の方法の第３の実施形態の連続ステップを表している図である。
他の特徴及び利点は、いくつかの可能な実施形態を表示として限定することなく表している、添付の図面を参照しつつ、ここでなされる説明から明らかである。
以後に記載される異なる図面の同一の部分、同様の部分又は等価な部分は、１つの図面から次の図面に行くことをより容易にするように同じ符号がついている。
図面を読み取ることをより容易にするために、図面に表される異なる部分は、必ずしも同じ縮尺でない。
本発明に対応する限定されない第1の実施形態を以下に記載する。
図１Ａにおいて、「ドナー」基板として知られる基板１が表され、最終構造５’の半導体層が誘導される。ドナー基板１は、その表面上に絶縁層３を備えている。絶縁層は、酸化シリコン（ＳｉＯ２）、及び／又は窒化シリコン（Ｓｉ３Ｎ４）、及び／又は酸窒化シリコン（ＳｉｘＯｙＮｚ）から構成されている。この絶縁層の厚さは、２０ｎｍ未満又は２５ｎｍ未満又は５０ｎｍ未満、より詳しくは５〜１５ｎｍである。
一般的に言えば、ドナー基板１は、シリコン、表面結晶配向（１、０、０）、又は（１、１、０）、又は（１、１、１）を有するシリコン、炭化ケイ素、ゲルマニウムヒ素及びガリウムヒ素から選ばれる物質から形成され得る。レシーバ基板２は、シリコン、石英、ガラスから選ばれる物質から形成され得る。いずれも電子構成要素を持ち得る。
絶縁層３は、この場合にはドナー基板１の表面に記載されているが、非常に良好にレシーバ基板２の表面にあるいはその代わりに双方の基板の表面上に形成され得るので、２つの絶縁層の１つ又は和によって形成される全厚さは２５ｎｍ未満又は５０ｎｍ未満である。
次に、弱くなったゾーン４を形成するステップが行われ、それによって、図１Ｃに示されるように、「レシーバ」として知られる基板２に転移される半導体層１０が区切られる。この半導体層１０の厚さは、１μｍ未満又は１００ｎｍ未満又は５０ｎｍ未満であり得る。
弱くなったゾーン４は、例えば、１０と１５０ｋｅＶの間の半導体層１０の転移するべき厚さの関数として選ばれるエネルギー及び６×１０１６原子／ｃｍ２以下、より詳しくは１と４×１０１６原子／ｃｍ２の間の全注入ドーズでの、例えば、水素、ヘリウムから選ばれる、原子種及び／又はイオン種の注入あるいはその代わりに少なくとも２つの原子種及び／又はイオン種の共注入のステップの後に得られる。
本発明によれば、破断を得るために加えられる温度は、４００℃より低い閾値温度に制限される。この熱処理ステップは、必要ならば、破断を容易にするために、例えば、機械的な、追加のエネルギーの入力によって完了され得る。この比較的低い温度がレシーバ基板に転移された層の結合の品質に有益であることが見出された。好適方法において、水素とヘリウムによる共注入は、約０．５×１０１６〜２×１０１６Ｈ＋／ｃｍ２及び０．５×１０１６〜２×１０１６Ｈｅ＋／ｃｍ２の通常のドーズ範囲で行われる。構造を４００℃より高い温度にさらさずに、後の段階で取り外しをシリコン中で行うことができるように、これらの注入条件が適合され得る。従って、必要ならば、注入された化学種のドーズを増加させてこの条件を満たすことが可能である。
任意の方法で、表面処理ステップは、ドナー基板１上で及び／又はレシーバ基板２上でこれらの組み立てのために行われる。このステップを後に記載する。
また、任意の方法で、ドナー基板は、レシーバ基板と接触させて配置される前に、予め弱める熱処理を受けることができる。従って、破断を得るために加えられる温度は再び下げることができ、これが埋込み絶縁体の最も薄い厚さには有利である。例えば、２５０℃で１０分〜１０時間の予め弱める熱処理は、２５０℃までの破断を得るのに必要な温度を制限することを可能にすることになり、これは約５ｎｍ以下の埋め込み絶縁体の厚さには特に価値がある。
最後に、分子接着によって結合を行い、それによって、図１Ｄで表される構造５を形成するように、２つの基板が相互に接触させて配置される。絶縁層３は、２つの基板１と２の間にある。
破断を行う前に、４００℃より低い温度で、結合援助又は結合強化の熱処理が行われ得る。
このようにして、２つの組み立て基板は、（約４００℃より高い）高温に決してさらされない。
組み立てが行われると、本発明によれば、ドナー基板１から半導体層１０を取り外すために、構造５は熱処理に供され、必要ならば、機械的エネルギーの入力が完了する。本発明の取り外し熱処理は、４００℃より低い最高温度で、例えば、２５０℃と４００℃の間、好ましくは２８０℃と３５０℃の間で適用される。結合援助熱処理と破断熱処理は、同じ熱処理ステップで組み合わせることができる。
有利には、取り外しは、温度を最高取り外し温度以下の温度に維持する少なくとも１つのプラトーを含む。従って、取り外し自体は、プラトーであるいはその代わりに温度増加勾配の間に行われ得るが、４００℃の最高温度を超えずに行われ得る。
最高温度の適用の時間は、３０分と１５時間の間、好ましくは５時間未満、あるいはその代わりにより詳しくは１時間と３時間の間である。
最後に、レシーバ基板２の上の半導体層１０の取り外しが行われると、好ましい方法で、最終の構造５’に加えられる熱収支又は熱履歴を制限するために直接温度が下げられる。
低温で得られる取り外しにおいて、それによって、結合接合部に見つけることができるガス又は不純物の生成を制限するが、拡散も制限するので、これらの最適条件において、少なくとも巨視的結合欠陥がなく、又は少なくとも低欠陥性で半導体層１０を転移することが可能である。従って、最終の構造５’は、絶縁層３の厚さが小さいにもかかわらず非常に高品質を有する。
組み立ての間か又は弱くなったゾーンの破断の間、処理温度が４００℃より低いままである選ばれた熱処理条件において、結合欠陥（気泡、ブリスター）の生成につながる分子水素の形成は開始されない。
実際に、結合における欠陥の生成の由来は以下の反応から生じると思われる。
２Ｈ２Ｏ＋Ｓｉ→ＳｉＯ２＋Ｈ２ （１）
（１）の第１の部分は、接合部で生じる化学反応を表し、２つの組立てられた基板１、２の間に閉じ込められる水の薄膜（いくつかの原子層の周りの厚さ）は、基板の少なくとも１つを構成するＳｉと反応する（例えば、酸化物／シリコン結合の場合のようにこれらの水分子に直接さらされるか、あるいはその代わりに酸化物／酸化物結合の場合に酸化物層を通して水が拡散した後）。
この酸化反応（（１）の第２の部分）は、水素を放出し、次に結合接合部に閉じ込められる。厚い酸化物の場合には、この水素は、この層に閉じ込められ得る。本発明のように、薄い酸化物の場合にはこれは可能でなく、その結果として、水素の過剰量はおそらく「気泡」又は「ブリスター」型結合欠陥の原因になる。
言い換えれば、１つの解釈によれば、Ｈ２の分子は主に４００℃より高い温度で形成され、結合の間に生じる反応からのガス状残留物（水素等）はＳｉ−水素結合の形で閉じ込められたままである。
本発明によれば、破断、ドナー基板１から半導体層１０の取り外し及びこのドナー基板の残余部の除去の後に補完的な急速な処理が適用される。急速な処理は、構造を９００℃より高い温度に１秒、又は数秒間〜数分間、例えば、３分間又は５分間のこの温度に達する非常に短い時間にかける処理を意味するように用いられる。本発明によれば、組立体の露出時間は、温度範囲４００°−９００℃に制限される。実際に、結合接合部に存在する結合残留物の存在に関連がある欠陥が生じるのはこの温度範囲である。９００℃より高いと、これらの残留物（Ｈ、Ｈ２、等）は、特にブリスター型の、これらの欠陥を形成することができずに非常に急速に拡散する。
例えば、非常に急速な温度増加勾配は、ほぼ室温の初期温度から９００℃以上の処理温度まで行われる。この場合に適用される勾配は、１０℃／秒より高い速度又は５０℃／秒さえも達成することができる。これは、ＦＲ２８４５２０２に開示されるように、ＲＴＡ（急速熱アニーラー）として知られる炉において、あるいはその代わりにエピタキシーフレーム、例えば、ＡＳＭ社のＥｐｓｉｌｏｎＴＭタイプモデルあるいはその代わりにＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ社のＣｅｎｔｕｒａＴＭモデルにおいて得ることができる。このような勾配は、また、「スパイクファーストＲＴＰ」型炉によって得ることができ、これは２００℃／秒〜３００℃／秒の勾配に到達し得る。
このような熱処理は、数秒から数分までの時間、中性（Ａｒ、Ｎ）雰囲気又は酸化雰囲気、還元（Ｈ２）雰囲気又はエッチング（例えば、Ｈ２＋ＨＣｌ）雰囲気において適用され得る。
このような高温における急速なアニーリングは、結合接合部を安定させることに関与する主な効果を有する。特に急速であれば、結合接合部に見られるガス又は不純物の分子又は原子が前記接合部で欠陥を発生させ生成させることを可能にしない（特に、Ｈ２分子の生成が生じるか又は結合時に悪影響を及ぼす時間がある前に結合接合部の強化が生じる）。
最後に、標準仕上げは、得るべき必要な構造を可能にする。
図２Ａ−２Ｄに表される別法によれば、薄層化は、弱くなったゾーンに沿ったドナー基板の破断によって行われず、室温で行うことができる化学的方法及び／又は機械的方法によって行われる。従って、ドナー基板において注入を行うことは必要でない。
図１Ａ及び図１Ｂと同一の図２Ａ及び図２Ｂの基板１、２から開始すると、例えば、上ですでに説明した構造５のような構造を得るために組み立てが行われる（図２Ｃ）。基板１、２について上で示された表示は、ここでも有効なままである。再び絶縁層３は、２つの基板１と２の間にある。
任意の方法で、これらの組み立てのために、表面処理ステップがドナー基板１上で及び／又はレシーバ基板２上で行われる。このような処理を以下に記載する。
結合援助熱処理又は結合強化熱処理は、４００℃より低い温度で行われ得る。
またしても、組立てられる２つの基板は、（約４００℃より高い）高温に決してさらされない。
最後に、ドナー基板１の薄層化は、例えば、機械化学的研磨、粉砕及び／又は化学エッチング（シリコンエッチングの場合にはＴＭＡＨ又はＫＯＨ）によって行われる。従って、図２Ｄの構造が得られ、物質の層１０はドナー基板に由来し、数１０ミクロン、例えば、２０ミクロン以下の厚さを有し得る。
第１の実施形態のように、上と同じ効果を有するドナー基板２の薄層化後に急速な補完的処理が適用される（結合接合部に見られるガス又は不純物の分子又は原子が前記接合部で欠陥を発生させ生成させることを可能にしない特に急速な方法による、結合接合部の安定化）。急速な処理は、構造を９００℃より高い温度に１秒、又は数秒間〜数分間、例えば、３分間又は５分間の非常に短い時間にかける処理を意味するように用いられる。例えば、非常に急速な温度増加勾配が上ですでに説明されたように行われる。
最後に、標準仕上げは、必要ならば、必要な構造を得ることを可能にする。この第２の実施形態において、薄層化ステップの前の組立体に第２の熱処理が適用され得る。
どのような実施形態が想定されたとしても、組み立て前の２つの基板の準備処理は、例えば、組み立てる前に表面を親水性にすること及び／又は基板の表面を洗浄することを意図した処理を含む。
例えば、親水性特性の表面処理は、絶縁層３を備えるドナー基板１上で行われるが、レシーバ基板２上でも行われる。
表面の親水性処理は、汚染粒子を除去するために、スルホ・ペルオキシド混合物（ＳＰＭ）及び／又は過酸化アンモニウム混合物（ＡＰＭ）型化学処理及び／又は、例えば、洗浄可能にする処理、例えば、（水及び／又は炭化水素の）脱ガス熱処理、あるいはその代わりに「ＲＣＡ」型処理を含む。
注意として、「ＲＣＡ」と呼ばれる化学浴による処理は、前記面を連続して以下で処理することからなる:
・アクロニム「ＳＣ１」（標準洗浄１）が知られ、水酸化アンモニウム（ＮＨ４ＯＨ）と、過酸化水素（Ｈ２Ｏ２）と脱イオン水の混合物を含む溶液の第1の浴、
・アクロニム「ＳＣ２」（標準洗浄２）が知られ、塩酸（ＨＣｌ）と、過酸化水素（Ｈ２Ｏ２）と脱イオン水の混合物を含む溶液の第２の浴。
次に、基板にブラシをかけ更に／又は（例えば、脱イオン水で）すすぎ又は乾燥さえもする。
任意の方法で、組立てるべき一方又はもう一方又はこれらの双方の表面がプラズマ活性化処理に、例えば、アルゴン又は窒素を含有する、不活性雰囲気下に、又は酸素を含有する雰囲気下に供され得る。この活性化が行われる場合には、好ましくは洗浄後に行われる。
本発明による上記技術は、非常に良好な品質の、例えば、１０ｎｍ未満又は５ｎｍ未満の厚さの、非常に薄い絶縁層、又は、例えば、指定された厚さの酸化物層を有するＳＯＩを得るために更に改善され得る。
これを目的として、構造は本発明の方法に従って製造され、インシュレータは、例えば、厚さが１０ｎｍ未満又は１５ｎｍと２０ｎｍの間の酸化物層である。
次に、この酸化物の部分的溶解は、その厚さを必要とされる最終の厚さ、１０ｎｍ未満にするように行われる。
溶解技術は、Ｏ. Ｋｏｎｏｎｃｈｕｋ ｅｔ ａｌ. 「Ｉｎｔｅｒｎａｌ ｄｉｓｓｏｌｕｔｉｏｎｏｆ Ｂｕｒｉｅｄ Ｏｘｉｄｅ ｉｎ ＳＯＩ ｗａｆｅｒｓ」, Ｓｏｌｉｄ ＳｔａｔｅＰｈｅｎｏｍｅｎａ, Ｖｏｌ.１３１−１３３, ｐ.１１３−１１８, ２００８の論文又はＵＳ２００５／００１１８７８９から既知である。
例えば、構造は、例えば、アルゴン、及び／又は水素還元雰囲気を含む中性雰囲気において、非常に低い酸素濃度（＜１ｐｐｍ）で、実質的に１１００℃と１２００℃の間の温度で、また、例えば、数分間（例えば、２分間又は５分間又は１０分間又は２０分間又は３０分間）と数時間（例えば、１時間又は２時間又は５時間又は１０時間）の間処理される。この熱処理の間に、埋め込み酸化物層に存在する酸素が半導体物質の薄膜を通して処理雰囲気中に溶解する。これは、例えば、シリコンでできており、そのときに酸化物層の溶解したＳｉＯ２が良好な品質のＳｉに変換する。
本発明の技術の１つに従って得られる、２０ｎｍの埋め込み酸化物を有するＳＯＩの場合、例えば５ｎｍと選択される最終の厚さまで酸化物を薄層化することが可能である。
有利には、中性雰囲気下且つ非常に低酸素濃度でのこの熱処理は、少なくともドナー基板側に形成される酸化物の層の全体厚さが溶解されるまで続けられる。
本発明の他の実施形態は、ここで、図３Ａ〜図３Ｄによって記載される。同じ要素は、前の実施形態と同じ符号をもち、再記載されない。
ドナー基板１（図３Ａ）もレシーバ基板２（図３Ｂ）も、表面絶縁層を備えていない。実際に、ＤＳＢ構造として知られる構造を形成することが結局は求められる。更に、注入は行われない。
これらの２つの基板の一方及び／又はもう一方の表面処理は、処理された表面に疎水性型の特性を与えることを可能にし、例えば、洗浄順序からなる「ＨＦラスト」技術によれば、最後のステップは水に希釈したＨＦを含有する溶液による洗浄である。このよく知られる洗浄は、表面を疎水性にすることを可能にする。特許出願ＦＲ０６０６３１１に教示される技術を用いることもできる。
例えば、疎水性表面処理は、表面脱酸素処理を含み、シリコン表面の場合、これは、液体ＨＦ型化学攻撃であり得る。
ドナー１とレシーバ２の基板の表面が洗浄され、次に活性化されると、半導体層１０がレシーバ基板２と直接接触するように、言い換えれば、少なくとも結合層の中間物を含まずに、図３Ｃに示される構造６が形成されるように、基質が組み立てられる（図３Ｃ）。
最後に、接触させて配置される２つの基板の間の結合を強化するために組み立てられた構造６に本発明の熱処理が適用される。この熱処理によれば、２５０℃と４００℃の間の温度が、３０分と１５時間の間、好ましくは５時間未満の時間適用される。
次に、ドナー基板１（図３Ｄ）の粉砕による機械的薄層化が行われる。それによって、約２０μｍの厚さの半導体層１０が生成され得る。
最適な熱処理条件は、直接レシーバ基板２上の欠陥が少数で又はゼロでさえ、非常に良好な品質の半導体層１０の転移を可能にするので、図３Ｄに図示したように、結合層がないにもかかわらず、非常に高品質の最終のＤＳＢ構造６’が得られることを可能にする。
ＤＳＢ構造の場合に得られる接合部の品質について、絶縁層が存在する、その他の上記実施形態の場合と同じ効果が生じる。
第1の実施形態のように、上記と同じ効果を有するドナー基板２を薄層化した後に急速な補完的処理が適用される（接合部の安定化、結合接合部で見られるガス又は不純物の分子又は原子をこのレベルで欠陥を発生させ生成させることを可能にしない特に急速な結合による）。急速な処理は、構造を９００℃より高い温度に１秒、又は数秒間〜数分間、例えば、３分間又は５分間の非常に短い時間にかける処理を意味するように用いられる。例えば、非常に急速な温度増加勾配が上ですでに説明されたように行われる。
図３Ｄの場合、結合接合部を強化するためにエピタキシーフレームに１１００℃の温度で約１分間、薄層化された構造が水素下でアニーリングを受けることができる。
実施例１
この実施例は、図１Ａ−１Ｅにおける上記の方法に関する。
シリコン（１、０、０）でできたドナー基板１を、８ｍｍの厚さの酸化シリコン（ＳｉＯ２）層３を形成するように表面上で熱的に酸化する。
次に、ドナー基板１の中に弱くなったゾーン４を生成するために、ヘリウムと水素の共注入のステップを１×１０１６Ｈｅ＋／ｃｍ２と０．９×１０１６Ｈ＋／ｃｍ２のそれぞれのドーズで４０ｋｅＶと２５ｋｅＶのそれぞれのエネルギーにおいて行い、それによって、２７０ｎｍ厚さの半導体層１０が区切られる。
次に、基板１とシリコン（１、０、０）でできたレシーバ基板２と組み立てるためにウエハのＲＣＡ型洗浄を適用する。組み立ての間、基板の表面の全体に約１２０℃の加熱を加える。
次に、組み立てられた構造５に３００℃の温度を２時間加えることによって本発明の処理を行い、半導体層１０をドナー基板１から取り外し且つ接合部欠陥の数を制限しつつレシーバ基板２にそれを転移することを可能にするので、高品質の半導体層の転移が可能になる。
最後に、最終のＵＴＢＯＸ型構造５’を接合部を強化する処理に供する。この特定の場合において、最終の構造を、ＲＴＡ炉において、１２００℃の温度に３０秒間供し、温度の増加が５０°／秒に達するので、４００℃と９００℃の間の温度で露出時間は約１０秒である。最後に、構造５’を、犠牲酸化及び他のＲＴＡ（急速熱アニール）型処理を含む仕上げ処理に供する。
取り外した後の欠陥性が既知の技術に比較して低下することが見られる。
実施例２
この実施例は、図１Ａ−１Ｅにおける上記の方法に関する。
シリコン（１、０、０）でできたドナー基板１を、８ｍｍの厚さの酸化シリコン（ＳｉＯ２）層３を形成するように表面上で熱的に酸化する。
次に、ドナー基板１の中に弱くなったゾーン４を生成するために、ヘリウムと水素の共注入のステップを１×１０１６Ｈｅ＋／ｃｍ２と０．９×１０１６Ｈ＋／ｃｍ２のそれぞれのドーズで４０ｋｅＶと２５ｋｅＶのそれぞれのエネルギーにおいて行い、それによって、２７０ｎｍ厚さの半導体層１０が区切られる。
次に、基板とシリコン（１、０、０）でできた酸化物の厚さが最初に約３ｎｍであるレシーバ基板２とを組み立てるためにウエハのＲＣＡ型洗浄を適用する。酸化物の厚さの和は約１１ｎｍであり、その約１ｎｍは結合の前の洗浄ステップの間にエッチングすることができる。すなわち、最終構造のインシュレータの厚さは約１０ｎｍである。
組み立てられた構造５（図１Ｄ）に３００℃の温度を２時間加えることによって、本発明の処理を行い、半導体層１０をドナー基板１から取り外し且つ接合部欠陥の数を制限しつつレシーバ基板２にそれを転移することを可能にするので、高品質の半導体層の転移が可能になる。
最後に、最終のＵＴＢＯＸ型構造５’を、実施例１と同様に（ＲＴＡ３０秒、Ｈ２下で１２００°）結合接合部を強化する処理に供する。
取り外した後の欠陥性が既知の技術に比較して低下することが見られる。

Claims (15)

  1. ａ）「ドナー」基板（１）として知られる基板と、「レシーバ」基板（２）として知られる基板との組み立てが行われるステップであって、２つの前記基板の少なくとも一方が５０ｎｍ未満の厚さの絶縁層（３）を備えている、前記ステップと、
    ｂ）２つの前記基板間の該組み立てを強化する第１の熱処理が、４００℃より低い温度で、前記組み立ての間に及び／又は前記組み立ての後に行われるステップと、
    ｃ）９００℃より高い温度で第２の熱処理が行われるステップであって、４００℃と９００℃の間の露出時間が３０秒未満である、前記ステップと、
    を備えるＵＴＢＯＸ型構造を製造する方法。
  2. 前記第1の熱処理から前記第２の熱処理までの経過が温度増加勾配の適用を含み、４００℃〜９００℃の平均速度が１０℃／秒より大きい、請求項１に記載の方法。
  3. 前記レシーバ基板上に前記ドナー基板の物質の薄膜（１０）だけが残るように、前記ドナー基板の薄層化を行うステップを備え、前記第２の熱処理は、薄層化した後に行われる、請求項１又は２に記載の方法。
  4. 前記薄層化が、前記ドナー基板に適用される、機械的方法、又は機械化学的方法によって行われる、請求項３に記載の方法。
  5. 前記薄層化が、前記ドナー基板の破断によって行われる、請求項３に記載の方法。
  6. 前記組み立てに先立って、前記ドナー基板を予め弱める熱処理ステップを含む、請求項５に記載の方法。
  7. 前記破断が、４００℃より低い温度で、例えば、２８０℃と３５０℃の間での熱処理によって行われる、請求項５に記載の方法。
  8. 前記組み立てを強化する前記第1の熱処理と前記破断熱処理が、同じ熱処理ステップにおいて組み合わせられる、請求項７に記載の方法。
  9. 前記破断熱処理が、３０分と１５時間の間及び／又は５時間未満又は１時間と３時間の間の時間適用される、請求項７又は８に記載の方法。
  10. 前記最終の構造（５’）に加えられる熱収支を制限するために、前記レシーバ基板（２）上の前記ドナー基板（１）の層を取り外した後に前記温度を直ちに低下させる、請求項７〜９のいずれか一項に記載の方法。
  11. 前記ドナー基板の前記破断が２５０℃より低い温度での熱処理によって行われ、２つの前記基板の間の絶縁層の厚さが５ｎｍ未満である、請求項５〜１０のいずれか一項に記載の方法。
  12. 前記絶縁層（３）が、酸化物、例えば、酸化シリコン（ＳｉＯ２）、及び／又は窒化シリコン（Ｓｉ３Ｎ４）、及び／又は酸窒化シリコン（ＳｉｘＯｙＮｚ）である、請求項１〜１１のいずれか一項に記載の方法。
  13. １ｐｐｍ未満の酸素濃度を有する雰囲気中で、且つ実質的に１１００℃〜１２００℃の温度で処理することにより前記絶縁層を薄層化するステップを更に含む、請求項１２に記載の方法。
  14. 前記ドナー基板（１）が、シリコン、表面結晶配向（１、０、０）又は（１、１、０）又は（１、１、１）を有するシリコン、炭化ケイ素、ゲルマニウム及びガリウムヒ素から選ばれる物質から形成される、請求項１〜１３のいずれか一項に記載の方法。
  15. 前記レシーバ基板が、シリコン、石英、ガラスから選ばれる物質から形成される、請求項１〜１４のいずれか一項に記載の方法。
JP2011533727A 2008-10-30 2009-10-29 半導体層を低温で取り外す方法 Pending JP2012507168A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0857411 2008-10-30
FR0857411A FR2938119B1 (fr) 2008-10-30 2008-10-30 Procede de detachement de couches semi-conductrices a basse temperature
PCT/EP2009/064308 WO2010049497A1 (en) 2008-10-30 2009-10-29 Method of detaching semi-conductor layers at low temperature

Publications (1)

Publication Number Publication Date
JP2012507168A true JP2012507168A (ja) 2012-03-22

Family

ID=40673943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011533727A Pending JP2012507168A (ja) 2008-10-30 2009-10-29 半導体層を低温で取り外す方法

Country Status (9)

Country Link
US (1) US8623740B2 (ja)
EP (1) EP2345068B1 (ja)
JP (1) JP2012507168A (ja)
KR (3) KR20130061194A (ja)
CN (1) CN102197473A (ja)
FR (1) FR2938119B1 (ja)
SG (1) SG10201404793VA (ja)
TW (1) TWI545614B (ja)
WO (1) WO2010049497A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182201A (ja) * 2011-02-28 2012-09-20 Shin Etsu Chem Co Ltd 半導体ウェーハの製造方法
JP2013080917A (ja) * 2011-10-03 2013-05-02 Soytec シリコンオンインシュレーター構造体の製造方法
JP2017508280A (ja) * 2014-02-07 2017-03-23 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 層状半導体構造体の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US8637381B2 (en) * 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
FR2995445B1 (fr) 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
FR3091000B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Procede de fabrication d’un substrat pour un capteur d’image de type face avant
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture
CN110491827B (zh) * 2019-08-13 2021-02-12 北京工业大学 一种半导体薄膜层的转移方法及复合晶圆的制备方法
JP2023137581A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 半導体装置、半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
JP2006527479A (ja) * 2003-06-06 2006-11-30 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 少なくとも一つの支持基板と極薄層とを備えた構造体の製造方法
WO2007116038A1 (fr) * 2006-04-10 2007-10-18 Commissariat A L'energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
JP2008182192A (ja) * 2006-12-26 2008-08-07 Sumco Corp 貼り合わせウェーハの製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
FR2845202B1 (fr) 2002-10-01 2004-11-05 Soitec Silicon On Insulator Procede de recuit rapide de tranches de materiau semiconducteur.
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US7772087B2 (en) * 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
WO2007071787A1 (en) * 2005-12-22 2007-06-28 S.O.I.Tec Silicon On Insulator Technologies Process for simplification of a finishing sequence and structure obtained by the process
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
JP5109287B2 (ja) 2006-05-09 2012-12-26 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
FR2903808B1 (fr) 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
FR2903809B1 (fr) * 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
WO2008114099A1 (en) * 2007-03-19 2008-09-25 S.O.I.Tec Silicon On Insulator Technologies Patterned thin soi
US20100176495A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers
US7767546B1 (en) * 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US8673703B2 (en) * 2009-11-17 2014-03-18 International Business Machines Corporation Fabrication of graphene nanoelectronic devices on SOI structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
JP2006527479A (ja) * 2003-06-06 2006-11-30 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 少なくとも一つの支持基板と極薄層とを備えた構造体の製造方法
WO2007116038A1 (fr) * 2006-04-10 2007-10-18 Commissariat A L'energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
JP2009533854A (ja) * 2006-04-10 2009-09-17 コミツサリア タ レネルジー アトミーク 低温熱処理を用いて基板を組み立てる方法
JP2008182192A (ja) * 2006-12-26 2008-08-07 Sumco Corp 貼り合わせウェーハの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182201A (ja) * 2011-02-28 2012-09-20 Shin Etsu Chem Co Ltd 半導体ウェーハの製造方法
JP2013080917A (ja) * 2011-10-03 2013-05-02 Soytec シリコンオンインシュレーター構造体の製造方法
JP2017508280A (ja) * 2014-02-07 2017-03-23 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 層状半導体構造体の製造方法

Also Published As

Publication number Publication date
FR2938119B1 (fr) 2011-04-22
KR20110075039A (ko) 2011-07-05
TW201027591A (en) 2010-07-16
KR20120013454A (ko) 2012-02-14
US8623740B2 (en) 2014-01-07
KR101304245B1 (ko) 2013-09-05
SG10201404793VA (en) 2014-10-30
KR20130061194A (ko) 2013-06-10
TWI545614B (zh) 2016-08-11
KR101446977B1 (ko) 2014-10-07
EP2345068B1 (en) 2015-09-02
FR2938119A1 (fr) 2010-05-07
EP2345068A1 (en) 2011-07-20
CN102197473A (zh) 2011-09-21
WO2010049497A1 (en) 2010-05-06
US20110207295A1 (en) 2011-08-25

Similar Documents

Publication Publication Date Title
JP2012507168A (ja) 半導体層を低温で取り外す方法
JP4934966B2 (ja) Ｓｏｉ基板の製造方法
JP5363974B2 (ja) 改良された薄膜化プロセスを用いて製造されたガラス絶縁体上半導体
KR101057140B1 (ko) 미세 매립 절연층을 가지는 실리콘-온-절연물 기판들
US20020153563A1 (en) Silicon-on-insulator(soi)substrate
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
TW200816398A (en) A method of direct bonding two substrates used in electronics, optics, or optoelectronics
US20080064182A1 (en) Process for high temperature layer transfer
US20070212852A1 (en) Method of fabricating a thin film
US7972939B2 (en) Transfer method with a treatment of a surface to be bonded
US20060040470A1 (en) Methods for minimizing defects when transferring a semiconductor useful layer
CN105431936A (zh) 用于减小光点缺陷和表面粗糙度的绝缘体上半导体晶片的制造方法
JPWO2003009386A1 (ja) 貼り合わせウエーハの製造方法
US7514341B2 (en) Finishing process for the manufacture of a semiconductor structure
TWI355711B (en) Method of producing simox wafer
KR20100027947A (ko) 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
JP4720163B2 (ja) Ｓｏｉウェーハの製造方法
US9275892B2 (en) Method of high temperature layer transfer
KR20090122176A (ko) 하이브리드 기판의 제조 방법
JP5019852B2 (ja) 歪シリコン基板の製造方法
WO2007071787A1 (en) Process for simplification of a finishing sequence and structure obtained by the process

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130927

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140415