JP2003512719A - 加圧による金属薄膜形成方法 - Google Patents
加圧による金属薄膜形成方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims description 50
- 230000015572 biosynthetic process Effects 0.000 title description 5
- 239000002184 metal Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 150000001875 compounds Chemical class 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000011343 solid material Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000010408 film Substances 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000000926 separation method Methods 0.000 abstract description 21
- 238000003825 pressing Methods 0.000 abstract description 5
- 238000002347 injection Methods 0.000 description 19
- 239000007924 injection Substances 0.000 description 19
- 230000004927 fusion Effects 0.000 description 16
- 239000010410 layer Substances 0.000 description 15
- 238000002513 implantation Methods 0.000 description 12
- 239000012528 membrane Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000003313 weakening effect Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 230000002787 reinforcement Effects 0.000 description 8
- 239000002562 thickening agent Substances 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- 238000003776 cleavage reaction Methods 0.000 description 6
- 230000007017 scission Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 230000035882 stress Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000012779 reinforcing material Substances 0.000 description 4
- 239000003351 stiffener Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006355 external stress Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 229910052756 noble gas Inorganic materials 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009172 bursting Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000002835 noble gases Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Recrystallisation Techniques (AREA)
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Abstract
Description
ンのような半導体性の材料による薄膜の製造に関する。
導体素材の薄膜の製造方法を開示するものである。当該文献は、注入されたイオ
ンの平均深さと同程度の深さの位置に微小空洞(micro-cavities) または微小気
泡 (micro-bubbles)(またはプレートレットplatelets)を含む層を形成すること
が出来る半導体素材の基板への希ガスおよび/または水素の注入について開示し
ている。この基板の注入を受けた面を補強材となる支持部材と密着させる。さら
に、半導体の基板を2つの部分、つまり補強材に密接した半導体の薄膜と残りの
半導体の基板、に分離させるために微小空洞または微小気泡間の相互作用(また
は融合)を誘導するために十分高温の熱処理が施される。分離は微小空洞または
微小気泡のある位置でおこる。言い換えれば、微小空洞層に沿っておこる。注入
によって生じた微小気泡または微小空洞間の相互作用によって薄膜と残りの基板
を分離させるために熱処理が行われる。その後、薄膜は最初の基板から薄膜の補
強材となる支持部材へと移転する。
電性または誘導性の)固体材料による薄膜の製造にも使用することが出来る。こ
の膜は単数のまたは複数の層であってもよい。
を形成する十分な空洞または微小気泡または微小亀裂を生じさせることが出来る
。この注入ゾーンは種類と注入状況によっては若干弱体化する。とにかく基板の
注入表面が変形しないような条件が選択される。この表面にブリスター状の変形
が生じる場合、その変形は注入ゾーンを過度に弱体化する。
元の基板から分離される前に、イオン注入された基板と支持部材(補強材)はど
のように接合されるべきかについて記述している。その分離は熱処理および/ま
たは機械的な力によることが可能である(フランス特許第2748851号に記
述)。接合は、注入された基板と補強材を分子結合または接着剤または中間化合
物(絶縁層、伝導層等)という手段で密着させることによって達成される。この
接合は注入された表面に変形がない場合に限り、つまりブリスターがない場合に
可能である。
る支持部材を、接合させることが不可能となる。また、接合力が硬化効果を生じ
させるほど十分ではないこともありうる。したがって、薄膜、例えば単結晶の膜
は、フランス特許第2681472号に明示されている方法に由来する方法、例
えばフランス特許第2738671号(米国特許第5,714,395号に相当)
を用いて、どんな補強材上にも製造することが可能である。本方法によれば、元
の基板から薄膜が分離できるように、ガス状化合物の注入は十分に深くおよび/
または注入工程の後に出来る注入ゾーンでの分離が出来るように層を構成する材
料が十分剛直となるようにする必要がある。製造された薄膜は自立可能なものと
なる程度に剛直になる。
われた注入および/または分離(熱処理および/または機械的力)の状態によって
様々である。この場合、空洞を含むゾーンを弱体化することは有益である。そう
すれば、分離は通常の場合より容易になるだろう。 換言すれば、少ない機械的
力および/または少ない熱供給で分離が可能になるだろう。これは、異なる熱膨
張率の材料で構成される場合および加熱温度に限界がある場合に特に有益である
。
状化合物を増量すること、および/または、フランス特許第2681472号に
開示されている熱処理に相当する熱処理を行うことが含まれる。しかし、上記の
ように、注入ドーズ量および/または熱供給は、注入表面の変形を防ぐために接
合段階以前に制限されることが必要である。
手段はない。このような手段があれば、分離のために必要な熱供給および/また
は機械的力を減らすことが可能になる。そして、膜は、フランス特許第2681
472号に開示された方法を用いて、高温に耐えることの出来ない支持部材上に
移転することが可能になる。これらの厚い膜はどんなタイプの支持部材上にも移
転が可能で、膜と支持部材の間に高い接合性が得られない場合でもよい。さらに
、注入ゾーンの弱体化が進むと、劈開が促進されるので移転後の膜の自由表面の
粗さを減らすことができる。
注入ゾーンをさらに弱体化する方法である。
融合する間、その融合を促進し注入されたガス状化合物が基板から放出されるの
を防ぐために、基板の注入を受ける面を加圧することを提案している。結果とし
て、弱体化は促進される。
方法で、当該方法は −必要な薄膜の厚さに対応している平面からの深さの位置に微小空洞層を形成す
るためにガス状化合物を基板に注入し、そのガス状化合物は微小空洞層の位置で
基板を脆弱にすることが出来るような状況のもとで注入される段階と、 −基板の残りの部分から薄膜を一部または全部分離させる、この分離は温度エネ
ルギーの投入と平面が加圧される段階を有する。
ayer Exfoliation”、Electrochemical Society Proceedings出版、volume 97-3
6は、温度が低いと一様な外部応力は剥離を引き起こすが、注入された基板と補
強材が接着されている構造のときに圧縮応力が加えられると微小亀裂を閉じ剥離
を防ぐ手段となることを明記している。また、圧力から開放され加熱されるとよ
り一様な剥離がおこるように、より低い温度で一様に加圧するとより一様な微小
亀裂が生じることについても言及している。この文献では、加圧は一様な微小亀
裂を生じさせるための手段であるが、微小亀裂の大きさの増大による注入ゾーン
の弱体化については触れていない。したがって、この文献では、圧力を開放し、
加圧されていたときの温度より高い温度に加熱することによって剥離は達成され
る。この文献では本発明と異なって加圧は注入ゾーンを弱体化させるために利用
されておらず、つまり薄膜を得るための熱供給および/または機械的な力を減ら
すためではない。さらに、本発明によれば、分離は加圧されて達成することが可
能である。さらに有益な一実施例によれば、工程中、微小空洞中に存在する気体
状態の変化に応じて適用する圧力は調整可能である。
(例えばH2)またはイオン(例えばH+、H+ 2)または同位体(例えば重水
素)または同位体およびイオンの形態の、例えば水素または希ガスである。
照射や拡散等のいかなるタイプの注入にも当てはまる。
を引き起こし、それが微小空洞層の構造の弱体化を引き起こす。内部応力および
/または圧力が働く状況で、この弱体化によって分離が可能になり、この分離は
自然にまたは外部応力を加えて起こる。
こす手段である。この圧力は注入ゾーンの応力の状態による。
るような分離を意味する。
機械的な圧力でありうる。それは平坦面の一部分または一様に加圧される。
ckener)を接合する段階も有することが出来る。シックナーはウェハを含むこと
が可能で、例えば平坦面と分子結合することが可能である。シックナーはまた、
一つまたは複数の素材の堆積で構成することが可能である。圧力はシックナーの
上から加えられる。このシックナーは補強材として作用する。この場合、シック
ナーを考慮に入れた加圧は、平坦面にブリスターを形成することを防ぐ一方で微
小空洞の融合を引き起こす。シックナーはこの構造に応力を誘導し、微小空洞の
融合を促進する。
くなるように調整されるのが好ましい。限界圧力より小さい場合にはブリスター
が平坦面に生じ、限界圧力より大きいとブリスターが平坦面に生じない。これは
不必要な高い圧力をかけることを回避する。
発明での圧力は最大限界圧力または工程中に徐々にかけられる限界圧力であって
もよく、微小空洞の融合に関連して変化し特に熱供給(時間、温度)に依存する
。従って、限界圧力は熱供給に依存する。このように、例えば、300nmのシ
リコン膜と5μmの二酸化ケイ素膜を450℃で与えられた時間だけ焼鈍された
ものに、分離を達成するために数バールのオーダーの圧力を加える。加圧されな
い場合は(換言すれば大気圧の場合は)分離を達成して膜を得るために470℃
以上での焼鈍が必要である。
ことが可能である。
りの基板から分離される。
、すでに使用された基板は新しい平坦面を提供するため研磨されてもよい。
成されることが可能である。少なくともその平坦面側は半導体材料を含むことが
可能である。少なくとも一つの電子部品および/または少なくとも一つの電子光
学部品の全部または一部をその平坦面側に含むことが出来る。
い自立可能な膜を得ることが出来る。加圧により微小空洞がブリスターの形態に
なって応力を緩和することを防ぎ、微小空洞が相互に作用して分離を引き起こす
ことを可能にする。
って薄膜の分離を遅らせるためにも利用することが出来る。
の利点や特徴が明らかになるはずである。説明は例示であって本発明はこれに限
定されるものではない。 図1から図3は、本発明によるによる薄膜を製造する方法の異なる段階の概略
図である。 図4は、本発明による薄膜を製造する方法の各段階において基板の注入が行わ
れる面にかけられる圧力が時間によって変化する様子をあらわすグラフである。
ンを弱体化させるための一回または複数回の熱処理の間、加圧する点である。
クルを伴う熱処理サイクルを組み合わせることで融合が行われる。圧力は、気体
によって加えられるものであってもよい。基板が2つの部分に完全に分離される
まで弱体化現象を継続することが可能である。融合が起こっている間、イオンが
注入された深さでの基板の弱体化は続き、そして簡単な熱処理で可能な限界を超
えることが出来る。基板の注入面に加えられた圧力は、ブリスターが生じること
を防ぎ、そしてまた加圧されないときに起こりうるブリスターの破裂を防ぐこと
でこの結果を可能にしている。結果的に基板は微小空洞に沿って非常に弱体化す
る。
図を表している。
るような平面を意味する。これは粗さの値が数十nmから数百nmまでの様々な
微小粗さのある表面のウェハを含む。本発明の発明者等は例えば二乗平均平方根
(RMS値)が10nmの微小粗さを有する表面からの注入を具体的に説明する
。粗さは弱体化のメカニズムとそしてそれに続く劈開を妨げるものではない。こ
の粗さは移転後の膜の自由表面の粗さの大きさと同程度なので、この観察は有益
である。それゆえ、このような状態では同じ基板の表面を磨く必要なしに数回リ
サイクルすることが可能である。ある場合には、この面がトポロジーを有する場
合があるが、例えば機械的化学的研磨による表面準備の間に除去される。
特許第2681472号で記述されたように、例えば水素ガスなどでボンバード
される。イオンボンバードメントは矢印3で図示されている。これが微小空洞層
4を作る。
段階の後、分子結合または別のタイプの結合方法で基板の注入面上にウェハをつ
けることが可能である。これは加圧室で基板とウェハを接触させる装置を用いて
行われる。そして、厚みを増すためのウェハが接合される一方、基板の平坦面が
加圧される。
方法に由来する方法を利用して、有利に行うことができる。例えば、さらに硬化
させるために材料のセットを基板の平坦面に堆積することが可能である。この堆
積はエイタキシまたはヘテロエピタキシ成長または非晶質または多結晶質材料の
堆積が可能である。例えば、シリコンは以前に注入された基板の平坦面の上に堆
積することが可能である。材料の追加は接合または堆積にかかわらず、シックナ
ーとして機能することが出来る。
入そして焼鈍温度)、基板の平坦面に適用する圧力には各々の(補強されたまた
は補強されない)薄膜の厚さに応じた限界値、Plimit(限界圧力)があり
、それより低いとブリスターが平坦面に現れ、それより大きいとブリスターが平
坦面に現れない。例えば、全シリコンの厚さが2μmのときPlimitは20
barsとなりそして5μmのシリコンにはPlimitは大気圧に等しくなる
。それゆえ、本発明による融合の段階で、この融合が行われる間圧力を限界圧力
に近い値で保つように調整することは可能である。これにより不必要な高圧をか
けることを避けることができる。
される。この気体は気体拡散作用により、そして特に温度の影響を受け、そして
この気体を含む微小空洞は大きくなるという事実により、時間と共に変化する。
限界圧力はブリスターの形成を避けるためのものであるが、注入震度の近傍に位
置する空洞または微小亀裂の成長を制限するものであってはならない。微小亀裂
の大きさが増大すると、同量の気体が大きな体積を占めることになる、その結果
として、Plimitが小さくなる。このように、加圧された状況で融合がすす
み、限界圧力の始まりはサイクルが経過した後、最終的には大気圧と同じになる
。実際加えられる圧力は限界圧力以上にとどまっている。ゆえに、大気圧では、
弱体化された層はサイクルの最後に回収される。
の場合サイクルは終了する。
ついて図示している。例えば、適用された圧力は、時間tの関数として変化する
圧力Pを表している図4のグラフのサイクルに対応している。適用された圧力は
大気圧(Patm)―限界圧力(Plimit)−大気圧(Patm)サイクル
に準じる。微小空洞は融合して微小亀裂5を形成する傾向がある。
段階から2つの場合が考えられる。それは第一には膜が基板から完全には分離し
ない場合と、完全に分離する場合である。
能である。この場合、例えば薄膜はフランス特許第2681472号で記述され
ているように、基板の注入面に固着されている補強のための支持部材を用いるこ
とによって回収が可能である。本発明では、注入ゾーンがより弱体化されている
ので、この回収は容易である。これは必要な熱供給が少なくおよび/または必要
な劈開のためのエネルギーが少ないことを意味している。少ない熱供給(時間お
よび/または温度)の利点は、異なる熱膨張係数の材料が併用可能になる点であ
る。劈開のためのエネルギーが減れば、フランス特許第2725074号の記述
により、それに続く薄膜と補強材の分離を容易にするため、補強材を少ない結合
エネルギーで接合することを選択できる。
ミックの柔軟な膜が可能である。ウェハは補強材に接着または分子結合による接
合が可能で、二酸化ケイ素の層のような境界層によっても可能である。
補強するための支持部材の接合が常に必要とは限らない。支持部材を必要としな
い膜はフランス特許第2738671号に記述される方法で得ることが出来る。
しかし、本発明によればさらに薄い薄膜を得ることが出来る。例えば、単結晶シ
リコンの場合、フランス特許第2738671号によればイオン注入を達成する
ために必要な最小エネルギーは500keVである。本発明によれば、20ba
rsの圧力をかけることで最小注入エネルギーを(補強材の使用を避けるために
)約150keVまで低くすることが出来る。その際、標準の注入機が使用可能
である。
ン基板の平坦面は陽子の一回の照射でボンバードされ、500℃での熱処理の間
、ボンバードされた面にはブリスターが出現する可能性がある。このドーズ量は
注入エネルギー150keVのとき約1017個/cm2である。第一の状態で
は、微小空洞の成長を促進させるために従来の熱処理が施される(例えば250
℃で2時間)。この第一の状態では加圧は不要である。なぜなら微小空洞の融合
は探知できるほどのブリスターを形成しないからである。限界圧力は大気圧以下
である。第二の状態では基板の注入を受けた面は加圧され(20bars)、温
度は15分間で300℃から400℃に上昇し、その後1時間一定に保たれる。
結果として、基板は2つの部分に完全に分離する。その後温度は下げられ、圧力
は大気圧まで減圧される。そして薄膜は回収できる。
化し、気体の総量と温度に誘発されて圧力を減らすために温度が下げられる。温
度の低下は微小空洞または微小亀裂内の内部圧力の大幅な低下を引き起こすとい
う事実を認める必要がある。
開面の粗さが小さいものを得る方法となる。これにより、例えば絶縁体上のシリ
コン(SOI)基板を生産するとき、研磨で除去する必要のある厚さを減らすこ
とができる。研磨は除去された厚みによる厚さのばらつきをもたらすので、本発
明はより均等な厚さのSOI基板を生産するときにも利用できる。さらに、劈開
の後に乱されるゾーンが減るので、従って本発明は薄膜に残留する欠陥の数を減
らすことが出来る。
することが可能である。そのような薄膜は、パワーデバイスを製造するためのま
たは太陽電池素子の“薄い層”を生産するための基板を製造できる厚いSOI構
造を生産するために利用することが可能である。
れた後現れた基板の面を磨いた後でもよい。この方法は半導体材料そして他の単
結晶または他の材料に適用することが出来る。
る。
る。
る。
われる面にかけられる圧力が時間によって変化する様子をあらわすグラフである
。
Claims (20)
- 【請求項1】 平坦な表面(2)を有する固体材料からなる基板(1)から
薄膜(6)を製造する方法であって、 −前記平坦な表面(2)から必要な薄膜の厚さに相当する深さにマイクロキャビ
ティー(4)層が形成されるように、ガス状の化合物を注入して当該マイクロキ
ャビティー層の部分を弱くし、 −前記平坦な表面に熱エネルギーと圧力を加えて基板(1)の他の部分から、前
記薄膜(6)を、部分的又は全面的に剥離させる過程を含む方法。 - 【請求項2】 前記圧力はガスによる圧力であることを特徴とする請求項1
に記載の方法。 - 【請求項3】 前記圧力は機械的な圧力であることを特徴とする請求項1に
記載の方法。 - 【請求項4】 前記機械的な圧力はピストンによって加えられることを特徴
とする請求項3に記載の方法。 - 【請求項5】 前記圧力は前記平坦な表面(2)の一部分に対して加えられ
ることを特徴とする請求項1に記載の方法。 - 【請求項6】 前記圧力は前記平坦な表面(2)に対して一様に加えられる
ことを特徴とする請求項1に記載の方法。 - 【請求項7】 さらに、ガス状の化合物を注入した後で、前記平坦な表面(
2)に対して厚さを増大させる部材を付着させることを特徴とする請求項1に記
載の方法。 - 【請求項8】 前記厚さを増大させる部材は、ウェファであることを特徴と
する請求項7に記載の方法。 - 【請求項9】 前記ウェファは、前記平坦な表面(2)に分子結合によって
付着させることを特徴とする請求項8に記載の方法。 - 【請求項10】 前記厚さを増大させる部材は、1つ以上の材料の沈着によ
って形成されることを特徴とする請求項7に記載の方法。 - 【請求項11】 前記圧力は、厚さを増大させる部材を介して加えられるこ
とを特徴とする請求項7ないし10のいずれかに記載の方法。 - 【請求項12】 前記圧力は、前記マイクロキャビティーの少なくとも一部
の凝結時に、それ以下では前記平坦な表面(2)にブリスタが発生するがそれ以
上では前記平坦な表面(2)にブリスタが発生しない、いわゆる限界圧力よりも
わずかに高い圧力に調節されることを特徴とする請求項1に記載の方法。 - 【請求項13】 前記凝結は、単に引き剥がすだけで前記薄膜(6)が基板
(1)の他の部分から分離するように行われることを特徴とする請求項1に記載
の方法。 - 【請求項14】 前記薄膜(6)は、熱処理およびまたは機械的な力を加え
ることで基板(1)の他の部分から分離させられることを特徴とする請求項1に
記載の方法。 - 【請求項15】 最初に使用する基板は、前記の方法で薄膜を製作するため
にすでに使用された基板であることを特徴とする請求項1に記載の方法。 - 【請求項16】 上述のすでに使用された基板は、研磨によって新しい表面
を製作されたものである請求項15に記載の方法。 - 【請求項17】 前記基板は、前記平坦な表面の側に1つ以上の均質、およ
び/または、不均質な層を支持することを特徴とする請求項1に記載の方法。 - 【請求項18】 前記基板(1)は、少なくとも前記平坦な平面(2)の側
は半導体材料から構成されていることを特徴とする請求項1に記載の方法。 - 【請求項19】 前記基板(1)は、前記平坦な面の側に、少なくとも1つ
の電子装置、および/または、少なくとも1つの電子−光学的な装置の一部また
は全部を具備することを特徴とする請求項1に記載の方法。 - 【請求項20】 前記薄膜の剥離は、当該薄膜に余剰圧力を加えることから
なる追加の課程を実施した後に行うことを特徴とする請求項1に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR99/08379 | 1999-06-30 | ||
FR9908379A FR2795865B1 (fr) | 1999-06-30 | 1999-06-30 | Procede de realisation d'un film mince utilisant une mise sous pression |
PCT/FR2000/001828 WO2001003171A1 (fr) | 1999-06-30 | 2000-06-29 | Procede de realisation d'un film mince utilisant une mise sous pression |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003512719A true JP2003512719A (ja) | 2003-04-02 |
Family
ID=9547499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001508487A Pending JP2003512719A (ja) | 1999-06-30 | 2000-06-29 | 加圧による金属薄膜形成方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6809044B1 (ja) |
EP (1) | EP1194951B1 (ja) |
JP (1) | JP2003512719A (ja) |
KR (1) | KR100745700B1 (ja) |
DE (1) | DE60042929D1 (ja) |
FR (1) | FR2795865B1 (ja) |
WO (1) | WO2001003171A1 (ja) |
Families Citing this family (99)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4209972C2 (de) * | 1992-03-27 | 1994-05-19 | Mhz Sonnenschutztech Gmbh | Markise |
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US6875671B2 (en) | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
US7163826B2 (en) | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
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WO2014030040A1 (en) | 2012-08-24 | 2014-02-27 | Soitec | Methods of forming semiconductor structures and devices including graphene, and related structures and devices |
TWI588955B (zh) | 2012-09-24 | 2017-06-21 | 索泰克公司 | 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件 |
TWI602315B (zh) | 2013-03-08 | 2017-10-11 | 索泰克公司 | 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法 |
FR3003397B1 (fr) | 2013-03-15 | 2016-07-22 | Soitec Silicon On Insulator | Structures semi-conductrices dotées de régions actives comprenant de l'INGAN |
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TWI648872B (zh) | 2013-03-15 | 2019-01-21 | 法商梭意泰科公司 | 具有包含InGaN之作用區域之半導體結構、形成此等半導體結構之方法及由此等半導體結構所形成之發光裝置 |
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1999
- 1999-06-30 FR FR9908379A patent/FR2795865B1/fr not_active Expired - Fee Related
-
2000
- 2000-06-29 JP JP2001508487A patent/JP2003512719A/ja active Pending
- 2000-06-29 US US10/018,757 patent/US6809044B1/en not_active Expired - Lifetime
- 2000-06-29 WO PCT/FR2000/001828 patent/WO2001003171A1/fr active Application Filing
- 2000-06-29 EP EP00949578A patent/EP1194951B1/fr not_active Expired - Lifetime
- 2000-06-29 KR KR1020017016396A patent/KR100745700B1/ko active IP Right Grant
- 2000-06-29 DE DE60042929T patent/DE60042929D1/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE60042929D1 (de) | 2009-10-22 |
EP1194951A1 (fr) | 2002-04-10 |
KR20020010723A (ko) | 2002-02-04 |
WO2001003171A1 (fr) | 2001-01-11 |
KR100745700B1 (ko) | 2007-08-02 |
FR2795865A1 (fr) | 2001-01-05 |
US6809044B1 (en) | 2004-10-26 |
FR2795865B1 (fr) | 2001-08-17 |
EP1194951B1 (fr) | 2009-09-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070625 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110413 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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