JP2003512719A - 加圧による金属薄膜形成方法 - Google Patents

加圧による金属薄膜形成方法

Info

Publication number
JP2003512719A
JP2003512719A JP2001508487A JP2001508487A JP2003512719A JP 2003512719 A JP2003512719 A JP 2003512719A JP 2001508487 A JP2001508487 A JP 2001508487A JP 2001508487 A JP2001508487 A JP 2001508487A JP 2003512719 A JP2003512719 A JP 2003512719A
Authority
JP
Japan
Prior art keywords
pressure
substrate
thin film
flat surface
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001508487A
Other languages
English (en)
Inventor
ベルナール アスパー，
ミシェル ブリュエル，
ユベール モリソー，
Original Assignee
コミツサリア タ レネルジー アトミーク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサリア タ レネルジー アトミーク filed Critical コミツサリア タ レネルジー アトミーク
Publication of JP2003512719A publication Critical patent/JP2003512719A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(57)【要約】 本発明は薄膜の製造方法に関し、平面（２）を有する固体材料（１）から、−要求されている薄膜の厚さに対応する平坦面（２）からの深さの位置に微小空洞層（４）を作るために、微小空洞層で基板が弱体化されるような状態になるようガス状化合物を注入する段階と、−熱エネルギーが供給される段階と平坦面（２）が加圧される段階とを含む分離段階によって、薄膜の一部または全部を残りの基板（１）から分離する段階を有する。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、固体材料の薄膜の製造方法に関する。更に詳細には、例えばシリコ
ンのような半導体性の材料による薄膜の製造に関する。
【０００２】 （従来の技術） フランス特許第２６８１４７２号（米国特許５,３７４,５６４号に相当）は半
導体素材の薄膜の製造方法を開示するものである。当該文献は、注入されたイオ
ンの平均深さと同程度の深さの位置に微小空洞(micro-cavities) または微小気
泡 (micro-bubbles)(またはプレートレットplatelets)を含む層を形成すること
が出来る半導体素材の基板への希ガスおよび/または水素の注入について開示し
ている。この基板の注入を受けた面を補強材となる支持部材と密着させる。さら
に、半導体の基板を２つの部分、つまり補強材に密接した半導体の薄膜と残りの
半導体の基板、に分離させるために微小空洞または微小気泡間の相互作用（また
は融合）を誘導するために十分高温の熱処理が施される。分離は微小空洞または
微小気泡のある位置でおこる。言い換えれば、微小空洞層に沿っておこる。注入
によって生じた微小気泡または微小空洞間の相互作用によって薄膜と残りの基板
を分離させるために熱処理が行われる。その後、薄膜は最初の基板から薄膜の補
強材となる支持部材へと移転する。
【０００３】 この工程は半導体材料以外で、結晶質であるか否かにかかわらずすべての（導
電性または誘導性の）固体材料による薄膜の製造にも使用することが出来る。こ
の膜は単数のまたは複数の層であってもよい。
【０００４】 このようにガス状化合物の注入は、イオン注入深さの近くに位置する弱体化層
を形成する十分な空洞または微小気泡または微小亀裂を生じさせることが出来る
。この注入ゾーンは種類と注入状況によっては若干弱体化する。とにかく基板の
注入表面が変形しないような条件が選択される。この表面にブリスター状の変形
が生じる場合、その変形は注入ゾーンを過度に弱体化する。
【０００５】 フランス特許第２６８１４７２号は、薄膜を補強材に移転するために、薄膜が
元の基板から分離される前に、イオン注入された基板と支持部材（補強材）はど
のように接合されるべきかについて記述している。その分離は熱処理および/ま
たは機械的な力によることが可能である（フランス特許第２７４８８５１号に記
述）。接合は、注入された基板と補強材を分子結合または接着剤または中間化合
物（絶縁層、伝導層等）という手段で密着させることによって達成される。この
接合は注入された表面に変形がない場合に限り、つまりブリスターがない場合に
可能である。
【０００６】 ある場合には、特に熱膨張係数が異なるために、注入された基板と補強材とな
る支持部材を、接合させることが不可能となる。また、接合力が硬化効果を生じ
させるほど十分ではないこともありうる。したがって、薄膜、例えば単結晶の膜
は、フランス特許第２６８１４７２号に明示されている方法に由来する方法、例
えばフランス特許第２７３８６７１号（米国特許第５,７１４,３９５号に相当）
を用いて、どんな補強材上にも製造することが可能である。本方法によれば、元
の基板から薄膜が分離できるように、ガス状化合物の注入は十分に深くおよび/
または注入工程の後に出来る注入ゾーンでの分離が出来るように層を構成する材
料が十分剛直となるようにする必要がある。製造された薄膜は自立可能なものと
なる程度に剛直になる。
【０００７】 上記の２段階から、移転後の薄膜の表面の粗さはこの分離を達成するために行
われた注入および/または分離（熱処理および/または機械的力）の状態によって
様々である。この場合、空洞を含むゾーンを弱体化することは有益である。そう
すれば、分離は通常の場合より容易になるだろう。 換言すれば、少ない機械的
力および/または少ない熱供給で分離が可能になるだろう。これは、異なる熱膨
張率の材料で構成される場合および加熱温度に限界がある場合に特に有益である
。
【０００８】 注入ゾーンを弱体化する方法は種々存在するが、当該方法には、注入するガス
状化合物を増量すること、および/または、フランス特許第２６８１４７２号に
開示されている熱処理に相当する熱処理を行うことが含まれる。しかし、上記の
ように、注入ドーズ量および/または熱供給は、注入表面の変形を防ぐために接
合段階以前に制限されることが必要である。
【０００９】 このように、分離の段階を行う前に、注入ゾーンを更に弱体化する適用可能な
手段はない。このような手段があれば、分離のために必要な熱供給および/また
は機械的力を減らすことが可能になる。そして、膜は、フランス特許第２６８１
４７２号に開示された方法を用いて、高温に耐えることの出来ない支持部材上に
移転することが可能になる。これらの厚い膜はどんなタイプの支持部材上にも移
転が可能で、膜と支持部材の間に高い接合性が得られない場合でもよい。さらに
、注入ゾーンの弱体化が進むと、劈開が促進されるので移転後の膜の自由表面の
粗さを減らすことができる。
【００１０】 ゆえに、課題となるのは、元の基板の注入表面にブリスターを生ずることなく
注入ゾーンをさらに弱体化する方法である。
【００１１】 （発明が解決しようとする課題） 本発明はこの問題の解決方法を提供する。本発明では、少なくとも微小空洞が
融合する間、その融合を促進し注入されたガス状化合物が基板から放出されるの
を防ぐために、基板の注入を受ける面を加圧することを提案している。結果とし
て、弱体化は促進される。
【００１２】 それゆえ、本発明の方法は、固体材料で平面を有する基板から薄膜を製造する
方法で、当該方法は −必要な薄膜の厚さに対応している平面からの深さの位置に微小空洞層を形成す
るためにガス状化合物を基板に注入し、そのガス状化合物は微小空洞層の位置で
基板を脆弱にすることが出来るような状況のもとで注入される段階と、 −基板の残りの部分から薄膜を一部または全部分離させる、この分離は温度エネ
ルギーの投入と平面が加圧される段階を有する。
【００１３】 M. K. Weldon共著、“Mechanistic Studies of Silicon Wafer Bonding and L
ayer Exfoliation”、Electrochemical Society Proceedings出版、volume 97-3
6は、温度が低いと一様な外部応力は剥離を引き起こすが、注入された基板と補
強材が接着されている構造のときに圧縮応力が加えられると微小亀裂を閉じ剥離
を防ぐ手段となることを明記している。また、圧力から開放され加熱されるとよ
り一様な剥離がおこるように、より低い温度で一様に加圧するとより一様な微小
亀裂が生じることについても言及している。この文献では、加圧は一様な微小亀
裂を生じさせるための手段であるが、微小亀裂の大きさの増大による注入ゾーン
の弱体化については触れていない。したがって、この文献では、圧力を開放し、
加圧されていたときの温度より高い温度に加熱することによって剥離は達成され
る。この文献では本発明と異なって加圧は注入ゾーンを弱体化させるために利用
されておらず、つまり薄膜を得るための熱供給および/または機械的な力を減ら
すためではない。さらに、本発明によれば、分離は加圧されて達成することが可
能である。さらに有益な一実施例によれば、工程中、微小空洞中に存在する気体
状態の変化に応じて適用する圧力は調整可能である。
【００１４】 この記述中のガス状化合物とは元素を意味する。原子（例えばＨ）または分子
（例えばＨ２）またはイオン（例えばＨ＋、Ｈ＋ ２）または同位体（例えば重水
素）または同位体およびイオンの形態の、例えば水素または希ガスである。
【００１５】 さらに、イオン注入は前記で定義した成分を単独または組み合わせで、イオン
照射や拡散等のいかなるタイプの注入にも当てはまる。
【００１６】 固体材料の種類にかかわらず、熱エネルギーは微小空洞または微小亀裂の融合
を引き起こし、それが微小空洞層の構造の弱体化を引き起こす。内部応力および
/または圧力が働く状況で、この弱体化によって分離が可能になり、この分離は
自然にまたは外部応力を加えて起こる。
【００１７】 加圧は平坦面にブリスターを形成すること防ぐ一方で微小空洞の融合を引き起
こす手段である。この圧力は注入ゾーンの応力の状態による。
【００１８】 部分的な分離とは薄膜と基板の残りの部分の間に付着している部分が残ってい
るような分離を意味する。
【００１９】 前記圧力は気体圧力および/または例えばピストンによってかけられるような
機械的な圧力でありうる。それは平坦面の一部分または一様に加圧される。
【００２０】 本方法は、ガス状化合物が注入された後、平坦面に厚さを増大させる部材(thi
ckener)を接合する段階も有することが出来る。シックナーはウェハを含むこと
が可能で、例えば平坦面と分子結合することが可能である。シックナーはまた、
一つまたは複数の素材の堆積で構成することが可能である。圧力はシックナーの
上から加えられる。このシックナーは補強材として作用する。この場合、シック
ナーを考慮に入れた加圧は、平坦面にブリスターを形成することを防ぐ一方で微
小空洞の融合を引き起こす。シックナーはこの構造に応力を誘導し、微小空洞の
融合を促進する。
【００２１】 一部の微小空洞が融合する際に、圧力は限界圧力と言われる圧力より少し大き
くなるように調整されるのが好ましい。限界圧力より小さい場合にはブリスター
が平坦面に生じ、限界圧力より大きいとブリスターが平坦面に生じない。これは
不必要な高い圧力をかけることを回避する。
【００２２】 微小空洞の融合が変化するので限界圧力は時間とともに変化する。従って、本
発明での圧力は最大限界圧力または工程中に徐々にかけられる限界圧力であって
もよく、微小空洞の融合に関連して変化し特に熱供給（時間、温度）に依存する
。従って、限界圧力は熱供給に依存する。このように、例えば、３００ｎｍのシ
リコン膜と５μｍの二酸化ケイ素膜を４５０℃で与えられた時間だけ焼鈍された
ものに、分離を達成するために数バールのオーダーの圧力を加える。加圧されな
い場合は（換言すれば大気圧の場合は）分離を達成して膜を得るために４７０℃
以上での焼鈍が必要である。
【００２３】 薄膜が残りの基板から単に引き剥がすことで分離されるように融合を達成する
ことが可能である。
【００２４】 他の実施例に拠れば、薄膜は熱処理および/または機械的な力を適用して、残
りの基板から分離される。
【００２５】 最初の基板は本方法で薄膜を製造するために使用された基板でもよい。例えば
、すでに使用された基板は新しい平坦面を提供するため研磨されてもよい。
【００２６】 基板のその平坦面側は一つまたは複数の同種のおよび/または異種の層から構
成されることが可能である。少なくともその平坦面側は半導体材料を含むことが
可能である。少なくとも一つの電子部品および/または少なくとも一つの電子光
学部品の全部または一部をその平坦面側に含むことが出来る。
【００２７】 本発明では加圧するので、圧力をかけない方法で得ることの出来る薄膜より薄
い自立可能な膜を得ることが出来る。加圧により微小空洞がブリスターの形態に
なって応力を緩和することを防ぎ、微小空洞が相互に作用して分離を引き起こす
ことを可能にする。
【００２８】 本発明は、薄膜に追加の圧力を加えることを含む追加の段階を加えることによ
って薄膜の分離を遅らせるためにも利用することが出来る。
【００２９】 （図面の簡単な説明） 以下の説明によって本発明を一層良く理解することが出来、本発明の上記以外
の利点や特徴が明らかになるはずである。説明は例示であって本発明はこれに限
定されるものではない。 図１から図３は、本発明によるによる薄膜を製造する方法の異なる段階の概略
図である。 図４は、本発明による薄膜を製造する方法の各段階において基板の注入が行わ
れる面にかけられる圧力が時間によって変化する様子をあらわすグラフである。
【００３０】 （発明の詳細な説明） 本発明の最も重要な点は、注入面にブリスターを発生させることなく注入ゾー
ンを弱体化させるための一回または複数回の熱処理の間、加圧する点である。
【００３１】 注入面にブリスターを生じることなく弱体化現象を促進させるために加圧サイ
クルを伴う熱処理サイクルを組み合わせることで融合が行われる。圧力は、気体
によって加えられるものであってもよい。基板が２つの部分に完全に分離される
まで弱体化現象を継続することが可能である。融合が起こっている間、イオンが
注入された深さでの基板の弱体化は続き、そして簡単な熱処理で可能な限界を超
えることが出来る。基板の注入面に加えられた圧力は、ブリスターが生じること
を防ぎ、そしてまた加圧されないときに起こりうるブリスターの破裂を防ぐこと
でこの結果を可能にしている。結果的に基板は微小空洞に沿って非常に弱体化す
る。
【００３２】 図１から図３は、本発明による方法が適用されたときの半導体性の基板の横断
図を表している。
【００３３】 半導体性の基板１は平坦面２を有している。平坦面は平均的な表面が平面であ
るような平面を意味する。これは粗さの値が数十ｎｍから数百ｎｍまでの様々な
微小粗さのある表面のウェハを含む。本発明の発明者等は例えば二乗平均平方根
（ＲＭＳ値）が１０ｎｍの微小粗さを有する表面からの注入を具体的に説明する
。粗さは弱体化のメカニズムとそしてそれに続く劈開を妨げるものではない。こ
の粗さは移転後の膜の自由表面の粗さの大きさと同程度なので、この観察は有益
である。それゆえ、このような状態では同じ基板の表面を磨く必要なしに数回リ
サイクルすることが可能である。ある場合には、この面がトポロジーを有する場
合があるが、例えば機械的化学的研磨による表面準備の間に除去される。
【００３４】 図１はガス状化合物が注入される段階を図示している。平坦面２は、フランス
特許第２６８１４７２号で記述されたように、例えば水素ガスなどでボンバード
される。イオンボンバードメントは矢印３で図示されている。これが微小空洞層
４を作る。
【００３５】 本発明による方法は必要とされる薄膜を厚くする操作も有する。例えば、注入
段階の後、分子結合または別のタイプの結合方法で基板の注入面上にウェハをつ
けることが可能である。これは加圧室で基板とウェハを接触させる装置を用いて
行われる。そして、厚みを増すためのウェハが接合される一方、基板の平坦面が
加圧される。
【００３６】 この厚みを増すための操作は、フランス特許第２７３９６７１号に記述された
方法に由来する方法を利用して、有利に行うことができる。例えば、さらに硬化
させるために材料のセットを基板の平坦面に堆積することが可能である。この堆
積はエイタキシまたはヘテロエピタキシ成長または非晶質または多結晶質材料の
堆積が可能である。例えば、シリコンは以前に注入された基板の平坦面の上に堆
積することが可能である。材料の追加は接合または堆積にかかわらず、シックナ
ーとして機能することが出来る。
【００３７】 与えられた経験的な状況について（材料、イオン、ドーズ量、エネルギー、注
入そして焼鈍温度）、基板の平坦面に適用する圧力には各々の（補強されたまた
は補強されない）薄膜の厚さに応じた限界値、Ｐｌｉｍｉｔ（限界圧力）があり
、それより低いとブリスターが平坦面に現れ、それより大きいとブリスターが平
坦面に現れない。例えば、全シリコンの厚さが２μｍのときＰｌｉｍｉｔは２０
ｂａｒｓとなりそして５μｍのシリコンにはＰｌｉｍｉｔは大気圧に等しくなる
。それゆえ、本発明による融合の段階で、この融合が行われる間圧力を限界圧力
に近い値で保つように調整することは可能である。これにより不必要な高圧をか
けることを避けることができる。
【００３８】 Ｐｌｉｍｉｔはまた、イオン注入の間添加されたガス状化合物の残量にも影響
される。この気体は気体拡散作用により、そして特に温度の影響を受け、そして
この気体を含む微小空洞は大きくなるという事実により、時間と共に変化する。
限界圧力はブリスターの形成を避けるためのものであるが、注入震度の近傍に位
置する空洞または微小亀裂の成長を制限するものであってはならない。微小亀裂
の大きさが増大すると、同量の気体が大きな体積を占めることになる、その結果
として、Ｐｌｉｍｉｔが小さくなる。このように、加圧された状況で融合がすす
み、限界圧力の始まりはサイクルが経過した後、最終的には大気圧と同じになる
。実際加えられる圧力は限界圧力以上にとどまっている。ゆえに、大気圧では、
弱体化された層はサイクルの最後に回収される。
【００３９】 ある状況では、融合段階で基板を完全に２つに分離することが可能である。そ
の場合サイクルは終了する。
【００４０】 図２は、熱エネルギーＴの供給と、圧力Ｐの適用による微小空洞の融合段階に
ついて図示している。例えば、適用された圧力は、時間ｔの関数として変化する
圧力Ｐを表している図４のグラフのサイクルに対応している。適用された圧力は
大気圧（Ｐａｔｍ）―限界圧力（Ｐｌｉｍｉｔ）−大気圧（Ｐａｔｍ）サイクル
に準じる。微小空洞は融合して微小亀裂５を形成する傾向がある。
【００４１】 図３は薄膜６が残りの基板１から剥がされた後の分離段階を図示している。前
段階から２つの場合が考えられる。それは第一には膜が基板から完全には分離し
ない場合と、完全に分離する場合である。
【００４２】 本方法では薄膜が元の基板から完全には分離しないような方法を取ることが可
能である。この場合、例えば薄膜はフランス特許第２６８１４７２号で記述され
ているように、基板の注入面に固着されている補強のための支持部材を用いるこ
とによって回収が可能である。本発明では、注入ゾーンがより弱体化されている
ので、この回収は容易である。これは必要な熱供給が少なくおよび/または必要
な劈開のためのエネルギーが少ないことを意味している。少ない熱供給（時間お
よび/または温度）の利点は、異なる熱膨張係数の材料が併用可能になる点であ
る。劈開のためのエネルギーが減れば、フランス特許第２７２５０７４号の記述
により、それに続く薄膜と補強材の分離を容易にするため、補強材を少ない結合
エネルギーで接合することを選択できる。
【００４３】 例えば、この補強する支持部材はシリコンウェハまたは、ポリマーまたはセラ
ミックの柔軟な膜が可能である。ウェハは補強材に接着または分子結合による接
合が可能で、二酸化ケイ素の層のような境界層によっても可能である。
【００４４】 本方法は薄膜が元の基板から完全に分離するような方法を選ぶことが出来る。
補強するための支持部材の接合が常に必要とは限らない。支持部材を必要としな
い膜はフランス特許第２７３８６７１号に記述される方法で得ることが出来る。
しかし、本発明によればさらに薄い薄膜を得ることが出来る。例えば、単結晶シ
リコンの場合、フランス特許第２７３８６７１号によればイオン注入を達成する
ために必要な最小エネルギーは５００ｋｅＶである。本発明によれば、２０ｂａ
ｒｓの圧力をかけることで最小注入エネルギーを（補強材の使用を避けるために
）約１５０ｋｅＶまで低くすることが出来る。その際、標準の注入機が使用可能
である。
【００４５】 例として、本発明によりどのようにシリコン膜が製造されるか述べる。シリコ
ン基板の平坦面は陽子の一回の照射でボンバードされ、５００℃での熱処理の間
、ボンバードされた面にはブリスターが出現する可能性がある。このドーズ量は
注入エネルギー１５０ｋｅＶのとき約１０１７個／ｃｍ２である。第一の状態で
は、微小空洞の成長を促進させるために従来の熱処理が施される（例えば２５０
℃で２時間）。この第一の状態では加圧は不要である。なぜなら微小空洞の融合
は探知できるほどのブリスターを形成しないからである。限界圧力は大気圧以下
である。第二の状態では基板の注入を受けた面は加圧され（２０ｂａｒｓ）、温
度は１５分間で３００℃から４００℃に上昇し、その後１時間一定に保たれる。
結果として、基板は２つの部分に完全に分離する。その後温度は下げられ、圧力
は大気圧まで減圧される。そして薄膜は回収できる。
【００４６】 もし、補強する支持部材が使用されるときは注入されたゾーンは加圧され弱体
化し、気体の総量と温度に誘発されて圧力を減らすために温度が下げられる。温
度の低下は微小空洞または微小亀裂内の内部圧力の大幅な低下を引き起こすとい
う事実を認める必要がある。
【００４７】 本発明による方法は多くの利点がある。本方法は従来の方法による場合より劈
開面の粗さが小さいものを得る方法となる。これにより、例えば絶縁体上のシリ
コン（ＳＯＩ）基板を生産するとき、研磨で除去する必要のある厚さを減らすこ
とができる。研磨は除去された厚みによる厚さのばらつきをもたらすので、本発
明はより均等な厚さのＳＯＩ基板を生産するときにも利用できる。さらに、劈開
の後に乱されるゾーンが減るので、従って本発明は薄膜に残留する欠陥の数を減
らすことが出来る。
【００４８】 厚みを増すことが可能性なので、例えば約１０μｍ以上の、より厚い膜を製造
することが可能である。そのような薄膜は、パワーデバイスを製造するためのま
たは太陽電池素子の“薄い層”を生産するための基板を製造できる厚いＳＯＩ構
造を生産するために利用することが可能である。
【００４９】 本発明による方法によれば、元の基板は数回使用する事が可能で、薄膜が剥がさ
れた後現れた基板の面を磨いた後でもよい。この方法は半導体材料そして他の単
結晶または他の材料に適用することが出来る。
【図面の簡単な説明】
【図１】 本発明によるによる薄膜を製造する方法の異なる段階の概略図であ
る。
【図２】 本発明によるによる薄膜を製造する方法の異なる段階の概略図であ
る。
【図３】 本発明によるによる薄膜を製造する方法の異なる段階の概略図であ
る。
【図４】 本発明による薄膜を製造する方法の各段階において基板の注入が行
われる面にかけられる圧力が時間によって変化する様子をあらわすグラフである
。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モリソー， ユベール フランス国 エフ−38120 サン テグレ ヴ， リュ デュ フールネ 26

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 平坦な表面（２）を有する固体材料からなる基板（１）から
    薄膜（６）を製造する方法であって、 −前記平坦な表面（２）から必要な薄膜の厚さに相当する深さにマイクロキャビ
    ティー（４）層が形成されるように、ガス状の化合物を注入して当該マイクロキ
    ャビティー層の部分を弱くし、 −前記平坦な表面に熱エネルギーと圧力を加えて基板（１）の他の部分から、前
    記薄膜（６）を、部分的又は全面的に剥離させる過程を含む方法。
  2. 【請求項２】 前記圧力はガスによる圧力であることを特徴とする請求項１
    に記載の方法。
  3. 【請求項３】 前記圧力は機械的な圧力であることを特徴とする請求項１に
    記載の方法。
  4. 【請求項４】 前記機械的な圧力はピストンによって加えられることを特徴
    とする請求項３に記載の方法。
  5. 【請求項５】 前記圧力は前記平坦な表面（２）の一部分に対して加えられ
    ることを特徴とする請求項１に記載の方法。
  6. 【請求項６】 前記圧力は前記平坦な表面（２）に対して一様に加えられる
    ことを特徴とする請求項１に記載の方法。
  7. 【請求項７】 さらに、ガス状の化合物を注入した後で、前記平坦な表面（
    ２）に対して厚さを増大させる部材を付着させることを特徴とする請求項１に記
    載の方法。
  8. 【請求項８】 前記厚さを増大させる部材は、ウェファであることを特徴と
    する請求項７に記載の方法。
  9. 【請求項９】 前記ウェファは、前記平坦な表面（２）に分子結合によって
    付着させることを特徴とする請求項８に記載の方法。
  10. 【請求項１０】 前記厚さを増大させる部材は、１つ以上の材料の沈着によ
    って形成されることを特徴とする請求項７に記載の方法。
  11. 【請求項１１】 前記圧力は、厚さを増大させる部材を介して加えられるこ
    とを特徴とする請求項７ないし１０のいずれかに記載の方法。
  12. 【請求項１２】 前記圧力は、前記マイクロキャビティーの少なくとも一部
    の凝結時に、それ以下では前記平坦な表面（２）にブリスタが発生するがそれ以
    上では前記平坦な表面（２）にブリスタが発生しない、いわゆる限界圧力よりも
    わずかに高い圧力に調節されることを特徴とする請求項１に記載の方法。
  13. 【請求項１３】 前記凝結は、単に引き剥がすだけで前記薄膜（６）が基板
    （１）の他の部分から分離するように行われることを特徴とする請求項１に記載
    の方法。
  14. 【請求項１４】 前記薄膜（６）は、熱処理およびまたは機械的な力を加え
    ることで基板（１）の他の部分から分離させられることを特徴とする請求項１に
    記載の方法。
  15. 【請求項１５】 最初に使用する基板は、前記の方法で薄膜を製作するため
    にすでに使用された基板であることを特徴とする請求項１に記載の方法。
  16. 【請求項１６】 上述のすでに使用された基板は、研磨によって新しい表面
    を製作されたものである請求項１５に記載の方法。
  17. 【請求項１７】 前記基板は、前記平坦な表面の側に１つ以上の均質、およ
    び／または、不均質な層を支持することを特徴とする請求項１に記載の方法。
  18. 【請求項１８】 前記基板（１）は、少なくとも前記平坦な平面（２）の側
    は半導体材料から構成されていることを特徴とする請求項１に記載の方法。
  19. 【請求項１９】 前記基板（１）は、前記平坦な面の側に、少なくとも１つ
    の電子装置、および／または、少なくとも１つの電子−光学的な装置の一部また
    は全部を具備することを特徴とする請求項１に記載の方法。
  20. 【請求項２０】 前記薄膜の剥離は、当該薄膜に余剰圧力を加えることから
    なる追加の課程を実施した後に行うことを特徴とする請求項１に記載の方法。
JP2001508487A 1999-06-30 2000-06-29 加圧による金属薄膜形成方法 Pending JP2003512719A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR99/08379 1999-06-30
FR9908379A FR2795865B1 (fr) 1999-06-30 1999-06-30 Procede de realisation d'un film mince utilisant une mise sous pression
PCT/FR2000/001828 WO2001003171A1 (fr) 1999-06-30 2000-06-29 Procede de realisation d'un film mince utilisant une mise sous pression

Publications (1)

Publication Number Publication Date
JP2003512719A true JP2003512719A (ja) 2003-04-02

Family

ID=9547499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001508487A Pending JP2003512719A (ja) 1999-06-30 2000-06-29 加圧による金属薄膜形成方法

Country Status (7)

Country Link
US (1) US6809044B1 (ja)
EP (1) EP1194951B1 (ja)
JP (1) JP2003512719A (ja)
KR (1) KR100745700B1 (ja)
DE (1) DE60042929D1 (ja)
FR (1) FR2795865B1 (ja)
WO (1) WO2001003171A1 (ja)

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4209972C2 (de) * 1992-03-27 1994-05-19 Mhz Sonnenschutztech Gmbh Markise
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US6956268B2 (en) 2001-05-18 2005-10-18 Reveo, Inc. MEMS and method of manufacturing MEMS
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7163826B2 (en) 2001-09-12 2007-01-16 Reveo, Inc Method of fabricating multi layer devices on buried oxide layer substrates
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2860249B1 (fr) * 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
US8101498B2 (en) * 2005-04-21 2012-01-24 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2899378B1 (fr) * 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
US20080128641A1 (en) * 2006-11-08 2008-06-05 Silicon Genesis Corporation Apparatus and method for introducing particles using a radio frequency quadrupole linear accelerator for semiconductor materials
US20080188011A1 (en) * 2007-01-26 2008-08-07 Silicon Genesis Corporation Apparatus and method of temperature conrol during cleaving processes of thick film materials
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
EP2155769B1 (en) * 2007-05-04 2012-06-27 Katholieke Universiteit Leuven KU Leuven Research & Development Tissue degeneration protection
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US8602707B2 (en) * 2008-05-30 2013-12-10 Alta Devices, Inc. Methods and apparatus for a chemical vapor deposition reactor
US8309432B2 (en) * 2008-05-30 2012-11-13 Alta Devices, Inc. Epitaxial lift off stack having a universally shrunk handle and methods thereof
CN102099894B (zh) * 2008-08-27 2014-04-16 S.O.I.Tec绝缘体上硅技术公司 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
FR2936904B1 (fr) 2008-10-03 2011-01-14 Soitec Silicon On Insulator Procedes et structures pour alterer la contrainte dans des materiaux nitrure iii.
US8367520B2 (en) * 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
WO2010036622A1 (en) * 2008-09-24 2010-04-01 S.O.I. Tec Silicon On Insulator Technologies Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
CN102177572A (zh) * 2008-10-10 2011-09-07 奥塔装置公司 用于外延剥离的台面蚀刻方法和组成
KR20110069852A (ko) * 2008-10-10 2011-06-23 알타 디바이씨즈, 인크. 연속적인 공급 화학 기상 증착
EP2345060B1 (en) 2008-10-30 2013-12-04 Soitec Methods of forming layers of semiconductor material having reduced lattice strain and engineered substrates including same
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US8679942B2 (en) 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
WO2010077616A2 (en) * 2008-12-08 2010-07-08 Alta Devices, Inc. Multiple stack deposition for epitaxial lift off
WO2010078022A2 (en) 2008-12-17 2010-07-08 Alta Devices, Inc. Tape-based epitaxial lift off apparatuses and methods
US8278167B2 (en) * 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8198172B2 (en) 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
CN102414837B (zh) 2009-02-27 2016-04-20 奥塔装置公司 用于沉积和外延剥离过程的平铺衬底
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101431658B1 (ko) 2009-07-20 2014-08-21 소이텍 양자 점 구조물들을 이용한 반도체 구조물 및 소자들의 제조 방법들 및 관련된 구조물들
US8148237B2 (en) * 2009-08-07 2012-04-03 Varian Semiconductor Equipment Associates, Inc. Pressurized treatment of substrates to enhance cleaving process
US9834860B2 (en) * 2009-10-14 2017-12-05 Alta Devices, Inc. Method of high growth rate deposition for group III/V materials
US11393683B2 (en) 2009-10-14 2022-07-19 Utica Leaseco, Llc Methods for high growth rate deposition for forming different cells on a wafer
US8461566B2 (en) 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
WO2011123199A1 (en) 2010-03-31 2011-10-06 S.O.I.Tec Silicon On Insulator Technologies Bonded semiconductor structures and method of forming same
FR2961948B1 (fr) * 2010-06-23 2012-08-03 Soitec Silicon On Insulator Procede de traitement d'une piece en materiau compose
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
TW201214627A (en) 2010-09-10 2012-04-01 Soitec Silicon On Insulator Methods of forming through wafer interconnects in semiconductor structures using sacrificial material and semiconductor structures formes by such methods
WO2012085219A1 (en) 2010-12-23 2012-06-28 Soitec Strain relaxation using metal materials and related structures
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
TWI509713B (zh) * 2011-03-31 2015-11-21 Soitec Silicon On Insulator 形成結合的半導體結構之方法及用該方法所形成之半導體結構
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
FR2973938A1 (fr) * 2011-04-08 2012-10-12 Soitec Silicon On Insulator Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
US8338294B2 (en) 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8728863B2 (en) 2011-08-09 2014-05-20 Soitec Methods of forming bonded semiconductor structures including interconnect layers having one or more of electrical, optical, and fluidic interconnects therein, and bonded semiconductor structures formed using such methods
US8617925B2 (en) 2011-08-09 2013-12-31 Soitec Methods of forming bonded semiconductor structures in 3D integration processes using recoverable substrates, and bonded semiconductor structures formed by such methods
TWI500123B (zh) 2011-08-09 2015-09-11 Soitec Silicon On Insulator 包含內有一個或多個電性、光學及流體互連之互連層之黏附半導體構造之形成方法及應用此等方法形成之黏附半導體構造
US8842945B2 (en) 2011-08-09 2014-09-23 Soitec Methods of forming three dimensionally integrated semiconductor systems including photoactive devices and semiconductor-on-insulator substrates
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
US8673733B2 (en) * 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
JP5725430B2 (ja) * 2011-10-18 2015-05-27 富士電機株式会社 固相接合ウエハの支持基板の剥離方法および半導体装置の製造方法
WO2013093590A1 (en) 2011-12-23 2013-06-27 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US8841161B2 (en) 2012-02-05 2014-09-23 GTAT.Corporation Method for forming flexible solar cells
US8916954B2 (en) 2012-02-05 2014-12-23 Gtat Corporation Multi-layer metal support
SG11201404576TA (en) 2012-02-22 2014-10-30 Soitec Silicon On Insulator Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
WO2013132332A1 (en) 2012-03-09 2013-09-12 Soitec Methods for forming semiconductor structures including iii-v semiconductor material using substrates comprising molybdenum, and structures formed by such methods
US8980688B2 (en) 2012-06-28 2015-03-17 Soitec Semiconductor structures including fluidic microchannels for cooling and related methods
US8785294B2 (en) 2012-07-26 2014-07-22 Gtat Corporation Silicon carbide lamina
CN104508815B (zh) 2012-07-31 2018-02-13 索泰克公司 使用激光剥离过程制造半导体结构的方法和相关的半导体结构
WO2014020388A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on common sides of substrates, and related structures and devices
WO2014020389A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including a conductive interconnection, and related structures
US9481566B2 (en) 2012-07-31 2016-11-01 Soitec Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices
WO2014030040A1 (en) 2012-08-24 2014-02-27 Soitec Methods of forming semiconductor structures and devices including graphene, and related structures and devices
TWI588955B (zh) 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
TWI602315B (zh) 2013-03-08 2017-10-11 索泰克公司 具有經組構成效能更佳之低帶隙主動層之感光元件及相關方法
US9343626B2 (en) 2013-03-15 2016-05-17 Soitec Semiconductor structures having active regions comprising InGaN, methods of forming such semiconductor structures, and light emitting devices formed from such semiconductor structures
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
CN104078407B (zh) * 2013-03-29 2018-12-04 济南晶正电子科技有限公司 薄膜和制造薄膜的方法
CA2916443C (en) 2013-06-27 2021-09-07 Soitec Methods of fabricating semiconductor structures including cavities filled with a sacrifical material
US9165945B1 (en) 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
FR3068510B1 (fr) 2017-07-03 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'une interface destinee a assembler temporairement un support microelectronique et une poignee de manipulation, et interface d'assemblage temporaire

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4846931A (en) * 1988-03-29 1989-07-11 Bell Communications Research, Inc. Method for lifting-off epitaxial films
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3112106B2 (ja) * 1991-10-11 2000-11-27 キヤノン株式会社 半導体基材の作製方法
AU7685198A (en) * 1997-05-12 1998-12-08 Silicon Genesis Corporation A controlled cleavage process
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6387829B1 (en) * 1999-06-18 2002-05-14 Silicon Wafer Technologies, Inc. Separation process for silicon-on-insulator wafer fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法

Also Published As

Publication number Publication date
EP1194951A1 (fr) 2002-04-10
US6809044B1 (en) 2004-10-26
DE60042929D1 (de) 2009-10-22
KR100745700B1 (ko) 2007-08-02
WO2001003171A1 (fr) 2001-01-11
FR2795865B1 (fr) 2001-08-17
EP1194951B1 (fr) 2009-09-09
KR20020010723A (ko) 2002-02-04
FR2795865A1 (fr) 2001-01-05

Similar Documents

Publication Publication Date Title
JP2003512719A (ja) 加圧による金属薄膜形成方法
JP5296281B2 (ja) 脆弱化された基板およびそのような基板の製造方法
US7115481B2 (en) Method for concurrently producing at least a pair of semiconductor structures that each include at least one useful layer on a substrate
US7378330B2 (en) Cleaving process to fabricate multilayered substrates using low implantation doses
US6352909B1 (en) Process for lift-off of a layer from a substrate
JP5230601B2 (ja) 低温熱処理を用いて基板を組み立てる方法
JP4064816B2 (ja) 気体種の導入を含む薄膜製造方法
JP3048201B2 (ja) 半導体材料薄膜の製造方法
US6500732B1 (en) Cleaving process to fabricate multilayered substrates using low implantation doses
KR100718783B1 (ko) 멤브레인 제조 방법 및 이를 이용한 멤브레인 구조물
JP3819954B2 (ja) 基板上に半導体薄膜を有する構造の製造方法
JP5111713B2 (ja) 材料ブロックを切り取るための方法ならびに薄膜の形成方法
US8389379B2 (en) Method for making a stressed structure designed to be dissociated
US8142593B2 (en) Method of transferring a thin film onto a support
JP5005097B2 (ja) 複合構造上でエピタキシーによって成長する層の製造方法
US7977209B2 (en) Method for manufacturing SOI substrate
US20080064182A1 (en) Process for high temperature layer transfer
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
JP2001503568A (ja) 基盤上に形成された薄層およびその製造方法
KR101698912B1 (ko) 삼중 주입을 사용하는, 클리빙에 의해 실리콘 박막을 분리하는 방법
WO2004053961A1 (en) Manufacturing process for a multilayer structure
JPH10335617A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110812

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110819

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110914

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110922

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111017

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120313