JP2011223011A - 同時注入により基板内に脆性領域を生成する方法 - Google Patents

同時注入により基板内に脆性領域を生成する方法 Download PDF

Info

Publication number
JP2011223011A
JP2011223011A JP2011111487A JP2011111487A JP2011223011A JP 2011223011 A JP2011223011 A JP 2011223011A JP 2011111487 A JP2011111487 A JP 2011111487A JP 2011111487 A JP2011111487 A JP 2011111487A JP 2011223011 A JP2011223011 A JP 2011223011A
Authority
JP
Japan
Prior art keywords
substrate
depth
species
main
thin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011111487A
Other languages
English (en)
Inventor
Aspal Bernard
ベルナール・アスパル
Raga Christel
クリステル・ラガ
Suzby Nicola
ニコラ・ススビー
Michaud Jean-Francois
ジヤン−フランソワ・ミシヨー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JP2011223011A publication Critical patent/JP2011223011A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Abstract

【課題】基板の表面の薄膜を分離して、ターゲット基板上に薄層を移設する方法を提供する。
【解決手段】基板内に化学種の注入により埋め込まれた脆性領域を生成することにより、後に、上記脆性領域に沿って基板の破壊を誘発して、上記薄膜を基板から分離できるようにする製造方法が以下の工程を備えることを特徴とする。a)主要化学種4を基板内の主要深さ5に注入する主要注入工程と、b)基板を脆化させるために、主要化学種4より低効率の少なくとも1つの副次化学種を、基板内の上記主要深さ5と異なる副次深さ3に、主要化学種4濃度より高濃度で注入する少なくとも1つの副次注入工程と、c)上記副次化学種の少なくとも一部分を主要深さ5の近傍に移動させる工程と、d)主要深さ5に沿って破壊を誘発する工程とを含む。
【選択図】図3b

Description

本発明は「ソース」基板の表面の薄層を分離して、一般に「ターゲット」基板上に薄層を移設する方法に関する。
「薄層」とは、従来、厚みが一般に数十オングストローム単位から数マイクロメートルである層を意味する。
層移設技術が、層を生成するのに本質的に適切でない支持体上に層を集積化する問題の解決法を提供する、多くの応用例がある。薄層を別の支持体に移設することによって、技術者は他の方法では不可能な構造の設計に対する貴重な選択肢を得る。
例えば、薄膜を除去することによって、ダイナミックランダムアクセスメモリ(DRAM)用の埋め込みキャパシタなどの「埋め込み」構造を生成できる。この場合には、キャパシタが作製され、次に別のシリコン基板上に移設(transfer)される。次に回路の残りが新しい基板上に作製される。
別の例が電気通信およびマイクロ波に関する応用の分野で見られる。この場合、超小型部品は最終段階で、高抵抗性、一般には少なくとも数kΩ・cmを有する支持体上に集積化されることが好ましい。しかしながら、通常使用される標準的基板と同コストおよび同品質の高抵抗基板を得ることは容易ではない。1つの解決法は、標準的基板上に超小型部品を生成し、次に最終工程において、超小型部品を含む薄層をガラス、石英またはサファイアなどの絶縁基板上に移設することである。
技術的な観点から、これら移設の実施は、超小型部品が作製される層の特性が、最終的な支持体として作用する層の特性と無関係であるいう重要な利点を有し、したがって他の多くの状況において利益がある。
前述の場合では、超小型部品の作製に有利な基板はコストが高すぎることがある。この場合、例えばシリコンカーバイドの場合、より優れた性能(高温度での使用、大幅に向上した最大電力および使用頻度等)を提供するが、そのコストはシリコンと比較して極めて高い。高コストの基板(ここではシリコンカーバイド)の薄層を低コストの基板(ここではシリコン)上に移設し、可能ならばリサイクル実施後、高コスト基板の残りを回収して再利用することが有益であろう。移設作業は超小型部品の作製以前、最中または後に実施できる。
上記技術は最終的な用途に対して薄い基板を得ることが重要な、全ての分野において有益である。特に、電力用途を挙げることができる。熱の放散(基板が薄い場合は改善される)に伴う理由か、または、電流が基板の厚みを通って流れるとき、電流が流れる厚みに一次近似比例した損失を発生することに伴う理由のためである。さらにスマートカードへの用途が挙げられる。この場合、薄い基板が柔軟性の理由から必要とされる。同様に、三次元の回路および積層構造を生成するよう意図された用途も挙げられてよい。
多くの用途に対して、厚い基板または標準的な厚みの基板に予備工程を実行することにより、第1には種々の技術工程に耐える機械的耐久性、第2には特定種類の生産装置での処理に関する基準に適合するという利点が得られる。したがって、最終用途に至る薄層化工程を実行する必要がある。
薄層をソース基板からターゲット基板に移設する従来技術の方法の中には、1つ以上の気体種を注入することによって材料に脆性の埋め込み層を形成することを基本とするものもある。
仏国特許出願第2681472号明細書はそのようなプロセスの1つを開示している。注入された化学種は、微小空洞、特に(本質的に球状の)微小気泡または(実質的にレンズ形状の)小板などの欠陥が存在することによって脆化される埋め込み領域を形成する。埋め込み領域およびソース基板の表面は共に、次にターゲット基板に移設される薄層の範囲を定める。
1つ以上の気体種を注入することによって脆化される埋め込み層を形成する別の方法としては、米国特許第5,374、564号(または欧州特許出願公開第53351号)明細書、米国特許第6,020,252号(または欧州特許出願公開第807970号)明細書、仏国特許第2767416号(または欧州特許出願公開第1010198号)明細書、仏国特許第2748850号(または欧州特許出願公開第902843号)明細書、仏国特許第2748851号明細書および仏国特許第2773261号(または欧州特許出願公開第963598号)明細書を参照されたい。
イオン注入によってできた欠陥の特徴的な大きさは、1ナノメートルから数十ナノメートルにわたる。このようにして脆化された基板は、必要に応じて熱処理を行うことができ、その後、表面剥離または変形を引き起こす熱アニールを防ぐ工程が実行される。脆化された基板にはさらに、蒸着、熱酸化、あるいは気相または液相エピタキシ工程、または電子および/または光学超小型部品および/またはセンサを生成するプロセスを実施できる。
注入レベルが正確に選ばれると、次に、例えば熱処理等によって埋め込み脆化領域にエネルギーを供給することにより、微小空洞の成長を促進し、微小破壊を形成する。含有物の埋め込み層は基板内の捕獲層として用いられる。好ましくは、これは、捕獲層において、十分な量で、含有物領域によって範囲が定められる薄い表面層とソース基板の表面とを最終的に分離するのに寄与する気体種を局所集中させる。
この分離工程は、適切な熱および/または機械的処理を用いることによって達成される。
上記の脆性埋め込み層のプロセスは、数十オングストローム単位から数マイクロメートルの厚みの範囲において、結晶性の材料(Si、SiC、InP、AsGa、LiNbO、LiTaO等)を基材とした極めて均一な層を生成できるという利点がある。より大きい厚みも実現できる。
前述の方法は、特に、分離後に基板を再利用することを可能とし、このような基板は各サイクルでほとんど消費されない。実際の基板は一般に、数百ミクロンの厚みである。したがって、使用される基板は「再利用可能」基板と呼ぶことができる。
ソース基板に注入される気体種は、例えば、水素および/または希ガスのイオンであり得る。
Agarwalらによる論文、「HとHeの同時注入による、シリコン・オン・インシュレータ膜の効率的な生成(Efficient production of silicon−on−insulator films by co−implantation of He with H)」(Appl.Phys.Lett.,Vol.72,No.9,1998年3月)には、2つの化学種、すなわち水素およびヘリウムをシリコン基板に同時注入する方法が記載されている。著者は2つの注入される化学種の注入プロファイルを同一深さに局所集中されなければならないと指定している。したがって、2つの化学種のうちのいずれか1つのみを用いた場合と比べて、注入される全分量を低減でき、その後の破壊を可能にする。著者によると、この技法により注入される全分量は50%まで低減する。著者はまた、注入される2つの化学種を注入する順番は重要であると開示している。まず水素が注入され、次にヘリウムが注入される。ヘリウムが最初に注入されると、注入される全分量の減少程度が少なくなることを著者らは明記している。
原子が、例えばイオン注入によってソース基板に浸透すると、それら原子は、ピークを形成し、特定深さで最大濃度を有する準ガウスプロファイルに従って分布する。この深さは原子の注入エネルギーと共に増加する。ここで「臨界」濃度と呼ばれる濃度から、注入原子は、前述のとおり、材料の結晶品質を下げる材料内欠陥を生成する。これら欠陥は、例えば微小気泡および/または小板および/または微小空洞および/または転位ループおよび/または他の結晶欠陥の形状の欠陥である。臨界濃度は注入される化学種と、それが注入されるソース基板の特性に大きく依存する。
後続の基板の破壊は、結晶欠陥の密度が十分に高く、注入された濃度が十分な量まで臨界濃度を超える必要がある深さで起こる。注入ピークの深さはイオン注入エネルギーの関数であり、このエネルギーは、最終分析において、移設される薄層の厚みを決定する。
破壊後、移設される薄層は表面上に擾乱層を有する。本発明の説明において、「擾乱層」の用語は、粗面および結晶欠陥の形状で、イオン注入の破壊効果の痕跡を含む層を意味する。擾乱層の厚みは注入エネルギーと注入されたイオン濃度が高くなると大きくなる。
高品質の移設薄層を得るには、擾乱層を除去する必要がある。この除去に対しては多くの技法があり、例えば化学機械研磨、犠牲酸化および(ウェットまたはドライ)化学エッチングが挙げられる。除去される厚みが厚くなるほど、移設薄層の厚みの均一性が低下するリスクが高くなることに留意されたい。擾乱層の厚みを低減することは、前述の処理の範囲を限定し、これにより、その厚みで均一な移設薄層の生成を促進する特定の利点を有する。用途によっては、移設後の基板の処理コストを削減することも重要な利点である。
国際公開第99/39378号パンフレットは、破壊工程後、移設薄膜の表面にある擾乱層の厚みを低減する方法を開示している。この出願明細書ではソース基板内に多重注入することを提案している。その工程は、
・ ソース基板内に主要の深さで原子を注入し、この主要深さにおいて原子の主要濃度を得る工程と、
・ 主要深さとは異なる副次深さで同一基板に原子を注入し、副次深さにおいて原子の主要濃度よりも低い原子の副次濃度を得る工程と、
・ 基板を処理して、副次深さで注入される原子のうちの少なくともいくつかを主要深さ方向に移動させることにより、好ましくは、主要深さにおいて微小空洞を生成するようにする工程から構成される。
この発明の一般原則は、2つ以上の異なった深さにおける、連続的な2つ以上の注入工程にある。これ以降、「主要ピーク」の用語は、破壊がその後になされる注入化学種のピークを指すのに用いられ、また、これ以降、「副次ピーク」の用語は、その他全ての注入化学種を指すのに用いられる。
仏国特許出願第2681472号明細書 米国特許第5374564号明細書 欧州特許出願公開第53351号明細書 米国特許第6020252号明細書 欧州特許出願公開第807970号明細書 仏国特許第2767416号明細書 欧州特許出願公開第1010198号明細書 仏国特許第2748850号明細書 欧州特許出願公開第902843号明細書 仏国特許第2748851号明細書 仏国特許第2773261号明細書 欧州特許出願公開第963598号明細書 国際公開第99/39378号
Agarwalらによる論文、「Efficient production of silicon−on−insulator films by co−implantation of He+ with H+」(Appl.Phys.Lett.,Vol.72,No.9,1998年3月)
前述のプロセスの欠点は、副次ピークにおいて注入されたイオンの濃度(最初のピークに対する原子のリザーバを形成する)が、主要ピークでの濃度を常に下回ることである。この結果、上記主要の深さで注入されたイオンの濃度を著しく低減することが必要な場合(破壊後に擾乱領域の厚みを低減するために)、多数の連続した注入を実行して、後に主要ピークのレベルで破壊を得るのに必要な原子の量をソース基板に導入することが必要となる。多数の注入を行うことはプロセスのコストを増大させ、特に工程の連鎖が複雑となる。
この欠点を改良するために、第1の態様において、本発明は薄層の作製方法を提案する。この方法では、化学種を基板内に注入することによって脆性の埋め込み領域が形成され、その後上記脆性領域に沿って上記基板の破壊を開始して、上記脆性領域から上記薄層を分離できる。上記方法は以下の工程を含むという点で注目に値する。この工程は、
a)基板内に「主要」化学種を「主要」深さで「主要」注入する工程と、
b)基板を脆性化する際に、主要化学種よりも低効率の少なくとも1つの「副次」化学種を、基板内の上記主要深さと異なる「副次」深さで、主要化学種よりも高濃度の濃度で少なくとも「副次」注入する工程とを備え、
この場合、上記工程a)とb)はいずれの順番で実行してもよく、さらに、
c)上記副次化学種の少なくとも一部分を主要深さの近傍に移動させる工程と、
d)上記主要深さに沿って上記破壊を開始する工程と、を含む。
したがって、本発明によれば、少なくとも2つの異なった化学種が注入され、ソース基板内に脆性領域を形成する際に効率が異なることを特徴とする。脆性化の意味は、微小気泡および/または微小空洞および/または小板および/または結晶欠陥の種類のような特定の欠陥の形状、大きさおよび密度を、その領域で将来伝搬する破壊に都合の良いように形成することである。脆性化される領域を形成する際の所定の化学種の効率は、基板を構成する材料に大きく依存する。例えば、注入される主要化学種は水素イオンからなり、注入される副次化学種は少なくとも1つの希ガスのイオンからなり、基板はシリコンにできるが、この組み合わせは限定的なものではない。
注入されるプロファイルのうちの1つは、後に開始され薄い表面層を移設することが可能な破壊部を局部集中させる。他の注入プロファイルは、移設後に破壊を伝搬し易くする化学種のリザーバに一致する。2つの注入で通常は十分である。
低効率の化学種の副次濃度は、副次注入レベルにおいて後に基板を破壊するのに十分な濃度の大部分に等しいことに留意すべきである(この副次濃度を選択する際に、このレベルで基板が破壊するのを防ぐために一定の安全余裕を保持することが必然的に必要である)。本発明によれば、副次化学種は主要化学種よりも低効率であるため、実際には副次濃度は主要濃度よりも大幅に高くできることを意味する。
したがって、本発明によれば、破壊線として後に機能し、また擾乱層も比較的薄い脆性領域が、少ない注入数によって得られる。
決定的な物理的説明を提供する必要もなく、本発明のこれらの利点は以下のメカニズムに寄与できるであろう。このメカニズムを考慮する際、注入後、注入されたイオンができる限り中性原子を形成するか、または基板に結合されることに留意する必要がある。
化学種の「効率」、すなわち基板を脆性化する能力は、注入によって生成される欠陥部内での前述の注入化学種の捕獲と連携して起こりうる。例えば、Hイオンをシリコンに注入する場合、これら2つの効果はおそらくこの化学種の能力により発生して、基板との化学結合を形成すると考えられている。したがって、工程c)において、注入ピークから離れて拡散する傾向は主要化学種に比べて副次化学種で強くなる。この正確な理由は、副次化学種が主要化学種よりも低効率であることによる。高濃度の遊離ガスである副次化学種はその後、主要注入によって先に形成された微小空洞内に収容され、微小空洞の成長を促進するが、同時に主要ピークのレベルで擾乱領域の大きさを増大させることはない。
特定の形態によれば、上記副次深さは上記主要深さよりも大きい。この場合、副次注入によって生成される任意の結晶欠陥は、本発明による方法によって得られる薄層の外側に位置する。したがって、この配置は高品質の薄層を得るのに寄与する。
別の特定の形態によれば、副次深さは、逆に主要深さよりも小さい。これは用途によっては有利である。例えば、副次注入が、薄層に局所集中する特定の結晶欠陥層を形成するのに必要とされる場合である。この欠陥層は、例えば電気絶縁性および/または捕獲特性を有する。
特定の形態によれば、移動の上記工程c)は適切な熱処理によって促進される。この形態は本発明による方法の効率を大幅に増大させ、また実施時間を減らす。この理由は、この種の熱処理が二重の役割を有しているからである。第1には、熱処理によって、主要ピークのレベルで存在する結晶欠陥の成長が促進されることであり、第2は、熱処理が同時に副次化学種(イオンまたは原子)の移動を促進することである。
別の特定の形態によれば、上記工程d)は適切な熱処理によって行われる。この熱処理のために、副次化学種の気体は、ソース基板を破壊する原因となる主要注入ピークのレベルで大きい圧力効果を発生する。
適用される熱処理の特性は、関連する用途に応じて慎重に選択される。例えば、いくつかの用途においては、工程b)およびc)がない場合、すなわち従来技術による場合において上記破壊を開始するのに必要な熱量に比べて小さい熱量で動作する(本発明により可能となる)ことが有効となる(「熱量」の用語は所定時間にわたり所定温度を加えることを意味する)。他の観点から、(本発明の特別な用途に必要とされる)所定の熱量を考えると、必要に応じて、上記所定の熱量よりも大きい熱量以内で上記破損を開始するのに必要とされるよりも多い副次化学種を注入することによって、熱量に適合させる注意が払われる。
第2の態様においては、本発明は、最終の支持体上に移設する前または後に、これまでに簡単に述べた方法のうちの1つによって得られる薄層に関する。
本発明の別の態様および利点は、限定されない例によって与えられる本発明の特定の実施形態の以下の詳細な説明を読むことで明らかとなろう。説明は添付の図面を参照する。
基板の深さの関数として、基板内に注入された水素イオンまたは原子の濃度プロファイルを示すグラフであり、例として3つの注入量が示されている図である。 イオンをシリコンに注入する場合の、擾乱領域の厚さを注入量の関数として示すグラフである。 本発明による方法の連続した主工程を示す図である。 本発明による方法の連続した主工程を示す図である。 本発明による方法の連続した主工程を示す図である。 本発明による方法の連続した主工程を示す図である。 基板内の深さの関数として、図3aおよび図3bに示す工程中に注入される主要化学種および副次化学種の濃度プロファイルを示すグラフである。
図1は、一例として、シリコン基板内のHイオンの3つの注入プロファイルを示す。プロファイルは、1.5×1016/cm、6.0×1016/cmおよび1.0×1017/cmのイオン注入量で、約75keVのエネルギーにおける、基板内で得られる濃度(1cm当たりの水素イオンまたは原子の数として表現される)を、基板の注入面より下の深さの関数として示す。この図は、単に一例として、イオン注入によって起こる結晶欠陥の発現の原因となる最小の濃度レベル(臨界濃度)を示す。
この図では、3つの濃度曲線が臨界濃度よりも上にあり、この結果から、基板内で、上記曲線が臨界濃度線と交差する2つの深さの間に本質的に位置する擾乱領域(イオン注入によって生じた結晶欠陥を含む領域)が存在することが、各濃度曲線に対して導き出すことができる。
したがって、擾乱領域に対応する厚みは、図1だけに例示として示すように、それぞれが十分に多い分量の注入と関連付けることができる。図2は、0.5×1016/cmから1.2×1017/cmの範囲の注入量の範囲で、約75keVのエネルギーでの、この厚みに関する実験データを示す。擾乱領域の幅は注入量の増加に伴って増し、ここではおよそ50から250ナノメートル(nm)であることに留意されたい。破壊後、移設される薄層の表面上に示す擾乱層の厚みは、破壊前の擾乱領域の厚みのおよそ1/3から2/3である。
図3aから図3dは、本発明の一実施形態による方法の連続的な主工程を示す。
図3aは、「副次」化学種2をソース基板1に注入し、基板1内で「副次」深さピーク3近くに副次化学種2の高濃度部を形成することを示す。
図3bは、基板1の同一部分の上から「主要」化学種4を注入し、基板1内で「主要」深さピーク5近くに主要化学種4の高濃度部を形成することを示す。
本発明による方法は、ソース基板を脆性化する際に高効率な化学種4を主要ピーク5のレベルに注入する方法を教示する。脆性欠陥を形成する際に低効率な化学種2が副次ピーク3のレベルに注入される。
ここで示した実施形態は、プロセスの終了後に得られる薄層の質を最適化するのが重要である用途に関係する。この理由は、原子のリザーバを構成するのに役立つ副次化学種2の注入が、ここでは、後にその位置で基板1が破壊する主要化学種4の注入深さ5よりも大きい深さ3で行われるからである。
図3cは本発明のこの実施形態の次の工程を示す。この工程の間、本明細書の導入部分で説明したように、好ましくは、熱処理(加熱炉および/または局所加熱および/またはレーザビームまたはその他)が加えられる。次に、これらの化学種の大部分が、主要ピーク5のレベルに結晶欠陥を伝搬し、これらの欠陥の成長を助長する。
最後に、図3dは、適切な場合にはターゲット基板(図示せず)上に移設できる薄層6をソース基板1から分離するために、主要深さ5で基板1を破壊する従来の動作を示す。分離によって、薄層6の表面上の薄い擾乱層7(およびソース基板1の表面上の別の擾乱層)が露出する。
破壊は、既知の方法で、熱処理を加えること(加熱炉および/または局所加熱および/またはレーザビームまたはその他)、および/または流体(ガス、液体)のジェットを噴射するなどで機械応力を与えること、および/またはブレードを脆性領域に挿入すること、および/または引張り、剪断または曲げ応力を基板に加えること、および/または音波(超音波またはその他)によって、随意に開始できる。
移動工程c)の間における熱処理の使用が選択されると、注入を簡略化する理由で、工程d)にも同じ熱処理を用いることが有利である。この後、2つの工程c)およびd)は間断なく都合よく実行できる。
1つの変形例によれば、酸化物または窒化物またはその他の厚みをつける層(a layer of thickener)が、既知の方法で、最初に加えられ、この支持体の存在によって、特に移送および/または最終工程のために、脆性化した基板から移設された層を固くし、これにより、主要ピークのレベルでの破損の伝搬が、ソース基板からの薄層および厚みをつける層を備えた自己支持層をもたらす。
別の変形例では、注入されたソース基板をターゲット基板に接着する。例えば、ターゲット基板はシリコン、プラスチック材料またはガラスでもよく、軟質または硬質であってもよい。接着は直接接着(分子付着)によって、例えば、にかわまたは他の接着剤を用いることによってなされてもよい。その後、脆性領域に沿う微細な破壊により、ソースおよびターゲット基板から成る接着構造体が2つの部分に分離される。主要部分は、ソース基板からターゲット基板に移設された薄い表面層から成り、副次部分は薄い表面層が剥離されたソース基板から成る。
さらに別の変形例は、工程d)の前または最中に、基板1に「ハンドル」支持体を形成し、その後、薄層6が最終支持体上に移設される。
薄い表面層を分離および移設した後、脆性基板の残り部分はソース基板か、適切な場合にはターゲット基板のどちらかとして再利用される。
本発明による方法の、国際公開第99/39378号明細書に記載の技法を超える利点は、主要と副次ピークのレベルで注入された2つの化学種の特性が異なっているために、主要ピークのレベルに注入される量は、単一の注入の場合に通常必要とされる量と比較して大幅に低減できることである(例えば、水素イオンだけをシリコンに注入する場合、通常の量は5×1016から1017/cmである)。本発明者らは、主要化学種の量の低減が80%にも達することを測定した。これと平行して、副次ピーク3のレベルに注入した化学種2の濃度は、図4で見られるとおり、主要ピーク5のレベルに注入した化学種4の濃度を大きく超えている。したがって、副次ピーク3は、主要ピーク5の方に移動するように意図された副次化学種2のリザーバとして働く。
本発明は特に、低熱量を必要とする用途に適する。例えば、材料Aの薄層を材料Bの基板上に移設し接着する必要があって、2つの材料の機械的特性(例えばそれらの熱膨張係数)が異なる場合、適用される熱処理は、材料AとBの2つの基板からなる接着構造体が損傷を受ける(例えば破壊および/またははがれ)特定の熱量を超えてはならない。
この種類の用途に対して、本発明による方法は、2つの化学種の注入量を選択することによって、所定の深さおよび低温度で同時に破壊を開始し、擾乱領域の所定の厚みを生成することを実現できる。この後、副次化学種2の量は本発明による量に比べて増加し、破壊力を増す。さらに、主要ピークのレベルに注入された化学種4の量は、本発明による量と、破壊を局所集中させるのに必要な通常の量との間にある。これらの特徴により、低温での破壊が適当な時間で得られると同時に、破壊後に観察される擾乱領域が薄いという事実から得られる利点を保持する。
説明を完全なものとするために、以下に、本発明の具体化の3つの数値例を挙げる。
第1の例では、50nmの厚みの、例えば、表面上に熱シリカ(SiO)の層を有するシリコン(Si)基板は、2×1016Ne/cmの割合で210keVのエネルギーでネオン原子を注入され、次に7×1015/cmの割合で20keVのエネルギーで水素を注入される。次に、このソース基板は直接接着によりターゲットのSi基板に接着される。その後、500℃での熱処理により、水素ピークのレベルに局所集中される微小空洞および/または小板の成長を引き起こす。ネオン原子は水素ピークの方に移動し、最終的な破壊に至る結晶欠陥の成長に関与する。本発明の利点により、擾乱領域の幅は約わずか70nmとなり、一方従来技術による単一注入の場合(5×1016/cmの割合で)、擾乱領域の幅は約150nmである。
第2の例では、例えば厚さが100nmのSiO層が堆積されるゲルマニウム(Ge)基板に、4×1016He/cmの割合で180keVのエネルギーでヘリウム原子を注入し、その後、2×1016/cmの割合で60keVのエネルギーで水素を注入する。次に、このソース基板は直接接着によってターゲットのSi基板に接着できる。その後、300℃での熱処理によって、水素ピークのレベルに局所集中された微小空洞および/または小板の成長を引き起こし、ヘリウム原子は結晶欠陥のこの領域にまで遠く拡散し、それらの加圧および成長に関与する。水素プロファイルのレベルにおける最終破壊により、Geの層のSi基板上への移設が実現する。本発明の利点により、擾乱領域の幅はわずか約300nmであり、一方従来技術による単一注入の場合、擾乱領域の幅は約400nmである。
第3の例では、200nmの厚みの、例えば表面上に熱SiO層を有するSi基板は、4×1016He/cmの割合で180keVのエネルギーでヘリウム原子を注入され、その後、2×1016/cmの割合で75keVのエネルギーで水素を注入される。次に、このソース基板は直接接着によって溶解シリカのターゲット基板に接着される。2つの材料の熱膨張係数の差は、通常300℃位の低温で破壊を引き起こす熱処理の適用を必要とする。従来使用される注入量(9×1016/cmである)の水素だけを注入すると、この温度では脆性領域に沿ってSi基板を破壊し始めるのに数日間を要する。対照的に、上記の同時注入条件では、熱処理は水素ピークのレベルに局所集中された空洞の成長を引き起こし、ヘリウム原子が結晶欠陥の領域まで遠く拡散し、それらの加圧と発展に関与して、水素プロファイルのレベルでの最終的な破壊がわずか約1時間で達成できる。このように、Si層は溶解シリカ基板上に効率よく移設される。さらに、本発明の利点により、擾乱領域の幅はわずか約110nmであり、一方従来技術による単一注入の場合、擾乱領域の幅は約230nmである。

Claims (18)

  1. 薄層の製造方法であって、基板(1)に化学種を注入することにより脆性の埋込み領域を生成後、前記脆性領域に沿って前記基板(1)の破壊を開始して、基板から前記薄層(6)を分離できるものであって、前記方法は、
    a)「主要」化学種(4)を基板(1)内の「主要」深さ(5)に注入する「主要」注入工程と、
    b)基板(1)の脆化において、主要化学種(4)より低効率の少なくとも1つの「副次」化学種(2)を、基板(1)内の前記主要深さ(5)と異なる「副次」深さ(3)に主要化学種(4)濃度より高濃度で注入する少なくとも1つの「副次」注入工程と、を含み、
    前記工程a)とb)はいずれの順番で実行してもよく、さらに、
    c)前記副次化学種(2)の少なくとも一部分を主要深さ(5)の近傍まで移動させる工程と、
    d)主要深さ(5)に沿って前記破壊を開始する工程と、をさらに含むことを特徴とする、薄層製造方法。
  2. 前記副次深さ(3)が前記主要深さ(5)よりも大きいことを特徴とする、請求項1に記載の製造方法。
  3. 前記副次深さ(3)が前記主要深さ(5)よりも小さいことを特徴とする、請求項1に記載の製造方法。
  4. 前記少なくとも1つの副次注入が前記主要注入の前に行われることを特徴とする、請求項2または3に記載の製造方法。
  5. 前記工程c)が適切な熱処理によって促進されることを特徴とする、請求項1から4のいずれか一項に記載の製造方法。
  6. 前記工程d)が適切な熱処理を用いて行われることを特徴とする、請求項1から5のいずれか一項に記載の製造方法。
  7. 工程c)およびd)が同じ熱処理中に行われることを特徴とする、請求項5および6に記載の製造方法。
  8. 前記熱処理が、工程b)およびc)がない場合に前記破壊を開始するのに必要とされるよりも少ない熱量以内で実行されることを特徴とする、請求項5から7のいずれか一項に記載の製造方法。
  9. 所定の熱量が、必要に応じて、前記所定の熱量よりも多い熱量で前記破壊を開始できるようにするために必要とされるよりも多量の副次化学種(2)を注入することによって、適合されることを特徴とする、請求項5から7のいずれか一項に記載の製造方法。
  10. 前記熱処理は加熱炉での加熱および/または局所加熱および/またはレーザ加熱からなることを特徴とする、請求項5から9のいずれか一項に記載の製造方法。
  11. 前記工程d)は機械応力を加えることを含むことを特徴とする、請求項1から10のいずれか一項に記載の製造方法。
  12. 前記機械応力は、流体ジェットの使用、および/またはブレードの注入領域への挿入、および/または引張り、剪断または曲げ応力の基板(1)への印加、および/または音波の利用からなることを特徴とする、請求項11に記載の製造方法。
  13. 工程d)の前または最中に、厚みをつける物を基板(1)に加えることにより、基板(1)から薄層(6)を分離した後に前記薄層(6)に対する支持体として利用することを特徴とする、請求項1から12のいずれか一項に記載の製造方法。
  14. 工程d)の前または最中に、「ハンドル」支持体が基板(1)に加えられ、その後薄層(6)が最終支持体上に移設されることを特徴とする、請求項1から12のいずれか一項に記載の製造方法。
  15. 主要化学種(4)は水素イオンまたは原子であることを特徴とする、請求項1から14のいずれか一項に記載の製造方法。
  16. 副次化学種(2)が少なくとも1種の希ガスのイオンまたは原子であることを特徴とする、請求項1から15のいずれか一項に記載の製造方法。
  17. 請求項1から16のいずれか一項に記載の方法を用いて製造されていることを特徴とする、薄層(6)。
  18. 軟質または硬質支持体上に移設されていることを特徴とする、請求項17に記載の薄層(6)。
JP2011111487A 2002-11-07 2011-05-18 同時注入により基板内に脆性領域を生成する方法 Pending JP2011223011A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR02/13934 2002-11-07
FR0213934A FR2847075B1 (fr) 2002-11-07 2002-11-07 Procede de formation d'une zone fragile dans un substrat par co-implantation

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004550719A Division JP5258146B2 (ja) 2002-11-07 2003-10-31 同時注入により基板内に脆性領域を生成する方法

Publications (1)

Publication Number Publication Date
JP2011223011A true JP2011223011A (ja) 2011-11-04

Family

ID=32116441

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004550719A Expired - Lifetime JP5258146B2 (ja) 2002-11-07 2003-10-31 同時注入により基板内に脆性領域を生成する方法
JP2011111487A Pending JP2011223011A (ja) 2002-11-07 2011-05-18 同時注入により基板内に脆性領域を生成する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004550719A Expired - Lifetime JP5258146B2 (ja) 2002-11-07 2003-10-31 同時注入により基板内に脆性領域を生成する方法

Country Status (11)

Country Link
US (1) US20070037363A1 (ja)
EP (1) EP1559138B1 (ja)
JP (2) JP5258146B2 (ja)
KR (2) KR101174594B1 (ja)
CN (1) CN100587940C (ja)
AT (1) ATE465514T1 (ja)
AU (1) AU2003292305A1 (ja)
DE (1) DE60332261D1 (ja)
FR (1) FR2847075B1 (ja)
TW (1) TWI323912B (ja)
WO (1) WO2004044976A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023058355A1 (ja) 2021-10-06 2023-04-13 信越半導体株式会社 ヘテロエピタキシャル膜の作製方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
CN101036222A (zh) * 2004-09-21 2007-09-12 S.O.I.Tec绝缘体上硅技术公司 通过实施共注入获得薄层的方法和随后的注入
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
DE102005052357A1 (de) 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
EP1798764A1 (en) 2005-12-14 2007-06-20 STMicroelectronics S.r.l. Process for manufacturing wafers usable in the semiconductor industry
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
FR2907965B1 (fr) * 2006-10-27 2009-03-06 Soitec Silicon On Insulator Procede de traitement d'un substrat donneur pour la fabrication d'un substrat.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101484296B1 (ko) * 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7927975B2 (en) * 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR2949606B1 (fr) 2009-08-26 2011-10-28 Commissariat Energie Atomique Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US8673733B2 (en) 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
FR2981501B1 (fr) * 2011-10-17 2016-05-13 Soitec Silicon On Insulator Procédé de transfert de couches matériau dans des processus d’intégration 3d et structures et dispositifs associes
TWI573198B (zh) * 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
FR2988516B1 (fr) * 2012-03-23 2014-03-07 Soitec Silicon On Insulator Procede d'implantation de fragilisation de substrats ameliore
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
JP2014138152A (ja) * 2013-01-18 2014-07-28 Fuji Electric Co Ltd 半導体薄膜フィルムの製造方法
CN104143496B (zh) * 2013-05-08 2016-12-28 中国科学院上海高等研究院 一种基于层转移的晶硅薄膜的制备方法
WO2015034118A1 (ko) * 2013-09-09 2015-03-12 Yoo Bong Young 실리콘 기판의 표면 박리 방법
JP6487454B2 (ja) 2014-02-07 2019-03-20 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 層状半導体構造体の製造方法
CN104979425B (zh) * 2014-04-09 2017-03-15 中国科学院上海高等研究院 一种应用于层转移薄膜生长的籽晶阵列的制备方法
US10546915B2 (en) 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
JP7160943B2 (ja) 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187668A (ja) * 1997-09-04 1999-03-30 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
WO2000019499A1 (en) * 1998-09-30 2000-04-06 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Method for the transfer of thin layers of monocrystalline material onto a desirable substrate
JP2002502122A (ja) * 1998-02-02 2002-01-22 エス オー イ テク シリコン オン インシュレータ テクノロジース 原子注入による半導体基板のキャビティ形成法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
DE2849184A1 (de) * 1978-11-13 1980-05-22 Bbc Brown Boveri & Cie Verfahren zur herstellung eines scheibenfoermigen silizium-halbleiterbauelementes mit negativer anschraegung
US4956698A (en) * 1987-07-29 1990-09-11 The United States Of America As Represented By The Department Of Commerce Group III-V compound semiconductor device having p-region formed by Be and Group V ions
DE59209470D1 (de) * 1991-06-24 1998-10-01 Siemens Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5424863A (en) * 1993-09-23 1995-06-13 Ael Industries, Inc. Dual-polarization fiber optic communications link
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
JP3352340B2 (ja) * 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびsoi基板の製造方法
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2747506B1 (fr) * 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2748850B1 (fr) * 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
DE19653831A1 (de) * 1996-12-21 1998-06-25 Bosch Gmbh Robert Elektrisches Gerät
US6162705A (en) * 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US5920764A (en) * 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせsoi基板の製造方法
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Soi基板およびその製造方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
WO2000063965A1 (en) * 1999-04-21 2000-10-26 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
FR2797347B1 (fr) * 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
US6263941B1 (en) * 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
JP2003531492A (ja) * 2000-04-14 2003-10-21 エス オー イ テク シリコン オン インシュレータ テクノロジース 特に半導体材料製の基板又はインゴットから少なくとも一枚の薄層を切り出す方法
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
FR2823373B1 (fr) * 2001-04-10 2005-02-04 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6593212B1 (en) * 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
US6607969B1 (en) * 2002-03-18 2003-08-19 The United States Of America As Represented By The Secretary Of The Navy Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques
US6767749B2 (en) * 2002-04-22 2004-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making piezoelectric resonator and surface acoustic wave device using hydrogen implant layer splitting

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187668A (ja) * 1997-09-04 1999-03-30 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
JP2002502122A (ja) * 1998-02-02 2002-01-22 エス オー イ テク シリコン オン インシュレータ テクノロジース 原子注入による半導体基板のキャビティ形成法
WO2000019499A1 (en) * 1998-09-30 2000-04-06 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Method for the transfer of thin layers of monocrystalline material onto a desirable substrate

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN5005010110; AGARWAL A: 'Efficient production of silicon-on-insulator films by co-implantation of He+ with H+' APPLIED PHYSICS LETTERS V72 N9, 19980302, P1086-1088, AMERICAN INSTITUTE OF PHYSICS *
JPN6010010871; Cerofolini GF, et al.: '"Hydrogen and helium bubbles in silicon"' MATERIALS SCIENCE & ENGINEERING:R:REPORTS Vol. 27, No. 1-2, 20000414, pp. 46-50 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023058355A1 (ja) 2021-10-06 2023-04-13 信越半導体株式会社 ヘテロエピタキシャル膜の作製方法

Also Published As

Publication number Publication date
KR101174594B1 (ko) 2012-08-16
DE60332261D1 (de) 2010-06-02
ATE465514T1 (de) 2010-05-15
US20070037363A1 (en) 2007-02-15
FR2847075B1 (fr) 2005-02-18
EP1559138B1 (fr) 2010-04-21
TW200414320A (en) 2004-08-01
TWI323912B (en) 2010-04-21
WO2004044976A1 (fr) 2004-05-27
CN100587940C (zh) 2010-02-03
KR101116540B1 (ko) 2012-02-28
KR20050072793A (ko) 2005-07-12
AU2003292305A1 (en) 2004-06-03
JP5258146B2 (ja) 2013-08-07
CN1708844A (zh) 2005-12-14
FR2847075A1 (fr) 2004-05-14
KR20110048584A (ko) 2011-05-11
JP2006505941A (ja) 2006-02-16
EP1559138A1 (fr) 2005-08-03

Similar Documents

Publication Publication Date Title
JP5258146B2 (ja) 同時注入により基板内に脆性領域を生成する方法
US7029548B2 (en) Method for cutting a block of material and forming a thin film
JP4425631B2 (ja) 超小型構成部品を含む薄膜層を製造するための方法
JP5142528B2 (ja) 共注入後の薄膜層のカタストロフィ的転写方法
US7498245B2 (en) Embrittled substrate and method for making same
KR100745700B1 (ko) 가압을 이용한 박막 제조방법
JP5412289B2 (ja) 注入によってGaN薄層を調製および出発基板を再利用するための方法
US7115481B2 (en) Method for concurrently producing at least a pair of semiconductor structures that each include at least one useful layer on a substrate
KR100742790B1 (ko) 특히 반도체 재료(들)로 제조된 기판 또는 잉곳에서 적어도 하나의 박층을 절단하는 방법 및 장치
JP5214160B2 (ja) 薄膜を製造する方法
KR101526245B1 (ko) 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법
JP2003506892A (ja) 過度の脆弱化ステップを有した薄層の移送方法
KR20040028993A (ko) 전자 회로용의 자립 반도체 박층을 얻는 방법
JP4987470B2 (ja) 自立を誘発することによって薄肉化された極薄層の製造方法
TW201140662A (en) Method for the preparation of a multi-layered crystalline structure

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120606

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20130306

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20130403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131008

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140304