KR20050072793A - 공-이온주입에 의한 기판의 취약한 영역의 형성 방법 - Google Patents

공-이온주입에 의한 기판의 취약한 영역의 형성 방법 Download PDF

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Abstract

본 발명은 기판(1)에 화학종을 이온주입하여 매립된 취약한 영역을 형성하고 이후에 상기 취약한 영역을 따라 기판(1)의 균열을 개시하여 그로부터 얇은 층(6)을 분리시킬 수 있는, 얇은 층의 제작 방법에 관한 것이다. 본 발명은 상기 제작 방법이 특히 (a) 기판(1)에 주요한 화학종(4)을 주요한 깊이(5)로 주요한 이온주입을 수행하는 단계; (b) 상기 기판(1)에, 기판(1)을 취약화시키는데 있어서 상기 주요한 화학종(4)보다 덜 효과적인 1가지 이상의 제2의 화학종(2)을 상기 주요한 화학종(4)의 농도보다 더 높은 농도로 상기 주요한 깊이(5)와는 다른 제2의 깊이(3)로 1회 이상 제2의 이온주입을 수행하는 단계; (c) 상기 제2의 화학종(2)의 일부분 이상을 상기 주요한 깊이(5)의 근처까지 이동시키는 단계; 및 (d) 상기 주요한 깊이(5)를 따라 균열을 개시하는 단계를 포함함을 특징으로 한다. 본 발명은 또한 본 발명의 방법에 의해 수득된 얇은 층에도 관련된다.

Description

공-이온주입에 의한 기판의 취약한 영역의 형성 방법{METHOD FOR FORMING A BRITTLE ZONE IN A SUBSTRATE BY CO-IMPLANTATION}
본 발명은, 통상적으로 "타겟(target)" 기판에 얇은 층을 전달하기 위해, "소스(source)" 기판 표면에서 얇은 층을 분리시키는 방법에 관한 것이다.
"얇은 층"이란 통상적으로 보통 수십 Å 단위 내지 수 마이크로미터의 두께를 갖는 층을 의미한다.
선험적으로 집적화 층을 제조하는데 부적합한 지지체상에서 집적화 층 문제점의 해결책으로서 층 전달 기술이 제시되는 많은 응용분야의 예들이 존재한다. 다른 지지체상으로 얇은 층을 전달함으로써, 기술자들은 불가능했던 구조물을 고안하는데 있어서 매우 유용한 선택사항들을 가질 수 있다.
예를 들어, 이러한 박막 제거 기술은 "매립" 구조물, 예를 들어 커패시터가 제작된 후 또다른 규소 기판으로 전달되고 그다음 회로의 나머지 부분들이 새로운 기판상에서 제작되는 동적 랜덤 악세스 메모리(dynamic random access memory, DRAM)용 매립 커패시터를 제조할 수 있다.
텔레커뮤니케이션 및 마이크로웨이브와 관련된 응용분야에서 또다른 예가 존재한다. 이 경우, 마이크로컴포넌트(microcomponent)는 최종 단계에서 높은 비저항, 전형적으로 수 kΩㆍcm 이상의 비저항을 갖는 지지체상에 집적되는 것이 바람직할 수 있다. 그러나, 통상적으로 사용되는 표준 기판과 동일한 품질의 높은 비저항을 갖는 기판을 동일한 비용으로 수득하기란 쉽지 않다. 한 가지 해결책은 표준 기판상에 마이크로컴포넌트를 제조한 후, 이 마이크로컴포넌트를 포함하는 얇은 층을 최종 단계 동안 유리, 석영 또는 사파이어와 같은 절연성 기판상으로 전달하는 것으로 구성된다.
기술적 관점에서, 이러한 전달 작업은 마이크로컴포넌트가 제작되는 층의 성질을 최종 지지체로서 기능하는 층의 성질과 다르게 할 수 있는(decorrelating) 주된 이점을 가지며, 따라서 그밖의 많은 상황에서 유리하다.
또한, 마이크로컴포넌트의 제작에 유용한 기판이 매우 고가인 경우가 있을 수 있다. 이 경우, 예를 들어 규소에 비해 더 양호한 성능(더 높은 사용 온도, 상당히 개선된 최대 전력 및 사용 주파수 등)을 제공하지만 가격이 매우 고가인 탄화규소의 경우, 값비싼 기판(여기서는 탄화규소)의 얇은 층을 저렴한 기판(여기서는 규소)상으로 전달하고 값비싼 기판의 나머지 부분을, 아마도 재생 작업 후에 재사용하기 위해 회수하는 것이 유리할 것이다. 전달 작업은 마이크로컴포넌트의 제작 이전에, 제작 도중에 또는 제작 이후에 수행될 수 있다.
상기 기술들은 또한 얇은 기판을 수득하는 것이 최종 응용에 중요한 모든 분야에서 유리할 수 있다. 특히, (기판이 얇을 경우 개선된) 열 방출과 관련된 이유로 또는 전류가 때때로 기판의 두께를 통해 흘러야 하기 때문에, 전류가 흐르는 두께에 비례하여 1차 근사치의 손실을 갖는 전력 응용분야를 예로 들 수 있다. 또한, 연성의 이유로 얇은 기판이 요구되는 스마트(smart) 카드 응용분야도 예로 들 수 있다. 마찬가지로, 3차원 회로 및 스택화(stacked) 구조물을 제조하기 위한 응용분야도 예로 들 수 있다.
많은 응용분야에 있어서, 1차적으로 다양한 기술 단계를 견딜 수 있는 기계적 울퉁불퉁함(ruggedness) 및 2차적으로 특정 유형의 생산 장비에서 기판의 가공과 관련된 기준에 대한 순응성의 이점을 갖는 두꺼운 기판 또는 표준 두께의 기판에 대해 예비 단계가 수행된다. 따라서, 최종 응용을 위해 얇게 만드는 공정을 수행하는 것이 필요하다.
얇은 층을 소스 기판으로부터 타겟 기판으로 전달하는 일부 선행 기술의 방법은 1가지 이상의 기체상 화학종들을 이온주입하여 물질에서 취약한 매립 층을 형성하는 것을 기초로 한다.
특허원 제FR-2 681 472호에 상기 방법이 기재되어 있다. 이온주입된 화학종들은 마이크로캐비티(microcavity), 특히 (본질적으로 구형인) 마이크로버블(microbubble) 또는 (실질적으로 렌즈-형태인) 플레이틀릿(platelet)과 같은 결함의 존재에 의해 취약화된 매립 영역을 생성한다. 매립 영역 및 소스 기판의 표면이 함께 이후에 타겟 기판으로 전달되는 얇은 층의 경계를 이룬다.
1가지 이상의 기체상 화학종들을 이온주입함으로써 취약화된 매립 층을 생성하는 다른 방법들에 대해서는 또한 문헌들 제US-5,374,564호(또는 제EP-A-53351호), 제US-6,020,252호(또는 제EP-A-807970호), 제FR-2 767 416호(또는 제EP-A-1010198호), 제FR-2 748 850호(또는 제EP-A-902843호), 제FR-2 748 851호 및 제FR-2 773 261호(또는 제EP-A-963598호)를 참조한다.
이온주입에 의해 생성된 결함들의 특징적인 크기는 1 나노미터 내지 수십 나노미터이다. 이러한 방식으로 취약화된 기판은 필요에 따라 열 처리될 수 있으며, 그다음 기판의 박리 또는 변형을 유도하는 열적 어닐링(annealing)을 방지하기 위한 단계들이 수행된다. 취약화된 기판은 또한 침착 단계, 열적 산화 단계, 기체상 또는 액체상 에피택시(epitaxy) 단계, 또는 전기적 및(또는) 광학적 마이크로컴포넌트 및(또는) 센서들을 제조하는 공정들로 처리될 수 있다.
이온주입 수준이 정확하게 선택되는 경우, 이어지는 열 처리 등에 의해 취약화된 매립 영역으로 에너지를 주입하면 마이크로캐비티의 성장이 촉진되어 마이크로크랙(microcrack)이 형성된다. 포집되는 매립 층은 기판에서 트래핑(trapping) 층으로 사용된다. 이는 바람직하게는 소스 기판 표면 및 포집 영역에 의해 경계가 정해진 얇은 표면 층의 최종 분리에 기여할 수 있는 기체상 화학종들을 충분한 양으로 트래핑 층에 국소화시킨다.
이러한 분리 단계는 적절한 열 및(또는) 기계적 처리를 사용하여 수행될 수 있다.
상기 취약한 매립 층 방법의 이점은 이 방법에 의해 수십 Ω 단위 내지 수 마이크로미터 두께 범위의, 결정질 물질(Si, SiC, InP, AsGa, LiNbO3, LiTaO3 등)에 기초한 매우 균일한 층을 제조할 수 있다는 점이다. 더 두꺼운 두께도 또한 제조가능하다.
상기 방법은 특히 분리 이후에 기판을 재사용할 수 있어 각 순환시 매우 소량의 기판이 소모된다. 기판은 실제로는 통상적으로 수백 마이크론 두께이다. 즉, 사용된 기판은 "재순환가능한" 기판으로 기술될 수 있다.
소스 기판에 이온주입되는 기체상 화학종들은, 예를 들어 수소 및(또는) 희유 기체의 이온일 수 있다.
아가왈(Agarwal) 등의 논문["Efficient production of silicon-on-insulator films by co-implantation of He+ with H+"](문헌[Appl. Phys. Lett., Vol. 72, N 9, March 1998])에는 2가지 화학종들, 즉 수소 및 헬륨에 의한 규소 기판의 공-이온주입을 포함하는 방법이 기재되어 있다. 상기 저자들은 2가지 이온주입되는 화학종들의 이온주입 프로파일(profile)이 동일한 깊이로 고정되어야 한다고 상술한다. 따라서, 2가지 화학종들중 1가지만을 사용하는 경우에 비해, 이온주입에 의해 이후에 균열을 개시할 수 있는 총 이온주입량을 감소시킬 수 있으며, 상기 저자들에 따르면, 이 기술은 총 이온주입량을 50% 정도의 양만큼 감소시킨다. 상기 저자들은 또한 2가지 이온주입되는 화학종들이 이온주입되는 순서가 중요하며, 수소가 먼저 이온주입되어야 하고 헬륨이 두번째로 주입되어야 한다고 설명한다. 이들은 만일 헬륨이 먼저 이온주입되는 경우, 총 이온주입량의 감소율이 더 낮을 것이라고 주장한다.
원자들을 소스 기판으로, 예를 들어 이온주입에 의해 침투시키는 경우, 이들 원자들은, 특정 깊이에서 피크(peak)로 특징지워지는 최대 농도를 갖는 쿠아시-가우시안(quasi-Gaussian) 프로파일에 따라 분포하며, 이때 상기 깊이는 원자 이온주입 에너지에 따라 증가한다. 본원에서 "임계" 농도로 지칭되는 농도에서, 이온주입된 원자들은 상기 설명된 바와 같이 물질의 결정 품질을 저하시키는 물질의 결함들, 예를 들어 마이크로버블 및(또는) 플레이틀릿 및(또는) 마이크로캐비티 및(또는) 전위 루프(dislocation loop) 형태의 결함들 및(또는) 기타 결정 결함들을 생성한다. 임계 농도는 이온주입된 화학종들 및 이온주입되는 소스 기판의 성질에 따라 크게 좌우된다.
이후의 기판의 균열은 결정 결함들의 밀도가 충분히 높고 이온주입된 농도가 충분한 양만큼 임계 농도를 초과하는 것이 요구되는 깊이에서 나타날 것이다. 이온주입 피크의 깊이는 이온주입 에너지의 함수이므로, 최종 분석에서 전달될 얇은 층의 두께를 결정짓는 것은 바로 이온주입 에너지이다.
균열 이후에, 전달되는 얇은 층은 표면에 교란 층(disturbed layer)을 갖는다. 본 발명의 문맥에서, "교란 층"이란 표현은 조도 및 결정 결함의 형태로 이온주입의 파괴적 효과의 흔적을 포함하는 층을 지칭한다. 교란 층의 두께는 이온주입 에너지 및 이온주입되는 이온 농도에 따라 증가한다.
뛰어난 품질의 전달되는 얇은 층을 수득하기 위해서는, 교란 층을 제거하여야 한다. 이를 제거하는 많은 기술들이 있다. 예를 들어, 화학-기계적 연마, 희생적(sacrificial) 산화 및 (습식 또는 건식) 화학적 에칭(etching)을 들 수 있다. 층의 두께를 더 많이 제거할수록, 전달되는 얇은 층의 두께의 균일성이 저하될 위험이 더 커짐을 주지한다. 교란 층의 두께가 얇으면 전술한 가공 정도가 제한되고 따라서 전달되는 얇은 층을 그의 두께에서 균일하게 촉진시키는 특별한 이점을 갖는다. 몇몇 응용분야에서, 전달 이후에 기판을 가공하는 비용이 감소되는 것도 주된 이점이다.
특허원 제WO 99/39378호에는 균열 단계 이후에 전달되는 얇은 층의 표면에 존재하는 교란 층의 두께를 감소시키는 방법이 개시되어 있다. 상기 문헌은 소스 기판에서 다중 이온주입법을 제안한다. 이 방법은,
- 소스 기판에 원자들을 제1 깊이로 이온주입하여 제1 깊이에서 원자들의 제1 농도를 수득하는 단계;
- 상기 동일한 기판에 원자들을 제2 깊이로 이온주입하여 제2 깊이에서 제1 농도보다 더 낮은 원자들의 제2 농도를 수득하는 단계; 및
- 제2 깊이에서 이온주입된 원자들의 적어도 일부가 제1 깊이를 향해 이동하도록 유도하는데 적합한 가공법으로, 바람직하게는 제1 깊이에서 마이크로캐비티를 생성하도록 하는 방식으로 기판을 가공하는 단계로 구성된다.
본 발명의 일반적인 이론은 2개 이상의 상이한 깊이로 일련의 2회 이상의 이온주입 단계를 수행하는데 있다. "주요한 피크(main peak)"란 표현은 이하에서 균열이 이후에 발생할 이온주입된 화학종의 피크를 지칭하기 위해 사용되며, "제2의 피크(secondary peak)"란 표현은 이하에서 그밖의 이온주입된 모든 화학종들을 지칭하기 위해 사용된다.
상기 방법의 단점은 (제1의 피크를 위한 원자들의 저장소를 형성하는) 제2의 피크(들)에서의 이온주입된 이온의 농도가 주요한 피크에서의 농도보다 낮게 유지된다는 점이다. 따라서, (균열 이후에 교란 영역의 두께를 감소시키기 위해) 제1 깊이로 이온주입되는 이온의 농도를 상당히 감소시켜야 하는 경우, 상기 제1의 피크 수준에서 이후의 균열을 수득하는데 필요한 양의 원자들을 소스 기판으로 도입시키기 위해서는 많은 회수의 연속된 이온주입법을 수행하여야 한다. 많은 회수의 이온주입법을 수행하게 되면, 공정비가 증가하고 단계들의 연결이 매우 복잡해진다.
이러한 단점들을 제거하기 위해, 제1 양태에서, 본 발명은,
(a) 기판에 "주요한" 화학종을 "주요한" 깊이로 "주요한" 이온주입을 수행하는 단계; 및
(b) 상기 기판에, 기판을 취약화시키는데 있어서 상기 주요한 화학종보다 덜 효과적인 1가지 이상의 "제2의" 화학종을 상기 주요한 화학종의 농도보다 더 높은 농도로 상기 주요한 깊이와는 다른 "제2의" 깊이로 1회 이상 "제2의" 이온주입을 수행하는 단계; 및 추가로,
(c) 상기 제2의 화학종의 일부분 이상을 상기 주요한 깊이의 근처까지 이동시키는 단계; 및
(d) 상기 주요한 깊이를 따라 균열을 개시하는 단계
를 포함하고, 이때 상기 단계 (a) 및 (b)는 어떠한 순서로도 수행될 수 있음을 특징으로 하는, 기판에 화학종을 이온주입하여 취약한 매립 영역을 형성하고 이후에 상기 취약한 영역을 따라 기판의 균열을 개시하여 그로부터 얇은 층을 분리시킬 수 있는, 얇은 층의 제작 방법을 제공한다.
즉, 본 발명에 따라, 소스 기판에서 취약화된 영역을 형성하는데 있어서 상이한 효과를 가짐을 특징으로 하는 2가지 이상의 상이한 화학종들이 이온주입된다. 취약화란 형태, 크기 및 밀도가 상기 영역에서 이후에 균열을 전파시키는데 적합한 마이크로버블 및(또는) 마이크로캐비티 및(또는) 플레이틀릿 및(또는) 기타 결정 결함 유형들의 특정한 결함들이 형성됨을 의미한다. 취약화된 영역을 형성하는데 있어서 소정의 화학종의 효과는 기판을 구성하는 물질에 크게 의존한다. 예를 들어, 이온주입되는 주요한 화학종은 수소 이온으로 구성될 수 있고, 이온주입되는 제2의 화학종은 1종 이상의 희유 기체의 이온들로 구성될 수 있으며, 기판은 규소로 구성될 수 있으나, 이러한 조합들로 한정되는 것은 아니다.
이온주입되는 프로파일들중 하나는 이후에 균열이 개시되어 얇은 표면 층의 전달을 가능하게 할 균열을 국소화시키며, 다른 하나의 이온주입되는 프로파일은 이동 이후에 균열의 전파를 촉진시키는 화학종의 저장소에 상응한다. 2회 이온주입이면 일반적으로 충분하다.
덜 효과적인 화학종의 제2의 농도는 제2의 이온주입 수준에서 이후에 기판에서 균열이 발생하기에 충분할 농도의 대부분과 동일할 수 있음은 이해될 것이다(이러한 제2의 농도를 선택하는 경우, 당연히 이 수준에서 기판의 균열을 방지하기 위한 소정의 안전성 한계점을 유지하는 것이 필요하다). 본 발명에 따라, 제2의 화학종은 주요한 화학종보다 덜 효과적이므로, 실제로 상기 제2의 농도는 주요한 농도보다 매우 높을 수 있음을 의미한다.
즉, 본 발명에 따라, 이후에 균열 선으로 기능하는데 적합하고 교란 층도 또한 비교적 얇은 취약화된 영역이 적은 회수의 이온주입을 사용하여 수득된다.
명확한 물리학적 설명을 제공하고자 하는 것은 아니지만, 이러한 본 발명의 이점들은 하기 메카니즘(mechanism)에서 기인할 수 있다. 이 메카니즘을 고려하면, 이온주입 이후에 이온주입된 이온들이 아마도 중성 원자를 형성하거나 기판에 결합될 수 있음을 명심해야 한다.
화학종의 "효과", 즉 기판을 취약화시키는 능력은 이온주입에 의해 생성된 결함들에서 이온주입된 화학종의 전술한 트래핑과 보조를 맞추는 것 같다. 예를 들어, 규소에 H+ 이온을 이온주입하는 경우, 이들 2가지 효과는 아마도 기판과 화학적 결합을 형성하는 상기 화학종의 능력으로부터 유래하는 것으로 알려져 있다. 따라서, 정확하게는 제2의 화학종이 주요한 화학종보다 덜 효과적이기 때문에, 단계 (c) 동안, 이온주입 피크로부터 벗어나서 확산하려는 경향이 주요한 화학종보다 제2의 화학종에서 더 강하다. 그다음 농축된 유리 기체 형태의 제2의 화학종은 주요한 이온주입에 의해 미리 생성된 마이크로캐비티에 수용되어, 주요한 피크 수준에서 교란 영역의 크기를 동시에 증가시키지 않으면서 마이크로캐비티의 성장을 촉진시킨다.
특정 태양에 따라, 상기 제2의 깊이는 상기 주요한 깊이보다 더 깊다. 이 경우, 제2의 이온주입에 의해 생성된 임의의 결정 결함은 본 발명에 따른 방법에 의해 수득된 얇은 층 외부에 위치한다. 따라서 이러한 배열은 고품질의 얇은 층을 수득하는데 기여한다.
다른 특정 태양에 따르면, 제2의 깊이는 반대로 주요한 깊이보다 더 얕다. 이는, 예를 들어 얇은 층에 국소화된 특정한 결정 결함들의 층을 형성하기 위해 제2의 이온주입이 요구되는 일부 응용분야에서 유리할 수 있으며, 이때 이러한 결함들의 층은, 예를 들어 전기적 절연성 및(또는) 트래핑 성질들을 가질 수 있다.
특정 태양에 따라, 이동하는 단계 (c)는 적절한 열 처리에 의해 촉진된다. 이러한 태양은 본 발명에 따른 방법의 효과를 상당히 증가시키며, 또한 이온주입 시간을 감소시킨다. 이는 이러한 유형의 열 처리가 이중 역할을 하기 때문이다. 첫째로, 열 처리는 주요한 피크 수준에 존재하는 결정 결함들의 성장을 촉진시키며, 둘째로, 열 처리는 동시에 제2의 화학종(이온 또는 원자)의 이동을 촉진시킨다.
다른 특정 태양에 따르면, 단계 (d)는 적절한 열 처리에 의해 수행된다. 이러한 열 처리로 인해, 제2의 화학종 기체는 소스 기판을 균열시키는데 기여하는 주요한 이온주입 피크 수준에서 주된 압력 효과를 제공한다.
적용되는 열 처리의 특성은 관련 응용분야의 함수로서 조심스럽게 선택된다. 예를 들어, 일부 응용분야의 경우, 단계 (b) 및 (c)의 부재하에, 즉 선행 기술에 따라 균열을 개시하는데 필요할 수준보다 더 낮은 열 부하(thermal budget)로 작업하는 것(본 발명으로 인해 가능해진)이 유리할 수 있다("열 부하"란 표현은 소정의 시간 동안 소정의 온도로 처리함을 의미한다). 또다른 측면에서는, (본 발명의 특정한 응용에 의해 요구되는) 소정의 예정된 열 부하에 따르도록, 필요에 따라 상기 예정된 열 부하보다 더 높은 열 부하내에서 균열을 개시하는데 필요할 양보다 더 많은 양의 제2의 화학종을 이온주입하는 조치를 취한다.
제2 양태에서, 본 발명은 최종 지지체상으로 전달하기 전후의, 앞서 약술한 방법들중 하나에 의해 수득된 얇은 층에 관한 것이다.
본 발명의 다른 양태들 및 이점들은 비제한적인 실시예로서 제공된 본 발명의 구체적인 실시태양들에 대한 하기 상세한 설명을 숙지함으로써 자명하게 이해될 것이다.
첨부된 도면들에 대한 기재는 다음과 같다:
도 1은 하기 실시예에서 사용된 3가지 이온주입량에 대한, 기판에 이온주입된 수소 이온 또는 원자의 농도 프로파일들을 기판에서의 깊이의 함수로서 보여주는 그래프이다.
도 2는 규소에 H+ 이온을 이온주입한 경우에 교란 영역의 두께를 이온주입량의 함수로서 보여주는 그래프이다.
도 3a 내지 3d는 본 발명에 따른 방법의 연속적인 주요 단계들을 보여준다.
도 4는 도 3a 및 3b에 도시된 단계 동안 이온주입된 주요한 화학종 및 제2의 화학종의 농도 프로파일을 기판에서의 깊이의 함수로서 보여주는 그래프이다.
도 1은 하기 실시예에 개시된 규소 기판에서의 H+ 이온의 3가지 이온주입 프로파일들을 도시한다. 이 프로파일들은 1.5x1016 H+/㎠, 6.0x1016 H+/㎠ 및 1.0x1017 H+/㎠의 이온주입량 및 대략 75keV의 에너지에서, 기판에서 수득되는 농도(㎤당 수소 이온 또는 원자의 수로서 표시함)를 기판의 이온주입된 표면 아래의 깊이의 함수로서 나타낸다. 상기 도면은 순수하게 예시 목적으로서 이온주입에 의해 야기된 결정 결함들이 생성되는 최소한의 농도 수준(임계 농도)을 보여준다.
여기에서, 3가지 농도 곡선은 임계 농도 위로 상승하며, 따라서 이러한 사실로부터 기판에 교란 영역(이온주입에 의해 야기된 결정 결함들을 포함하는 영역)이 존재하고 이 영역이 곡선이 임계 농도 선과 교차하는 2가지 깊이 사이에 필수적으로 배치된다는 것이 각 농도 곡선에 대해서 유추될 수 있다.
따라서, 교란 영역의 상응하는 두께는 도 1에서 단지 예시 목적으로 도시된 바와 같이, 충분히 많은 이온주입량에 의한 각각의 이온주입과 관련될 수 있다. 도 2는 0.5x1016 H+/㎠ 내지 1.2x1017 H+/㎠의 이온주입량 범위 및 대략 75keV의 에너지에서, 이러한 두께와 관련된 실험적인 데이타를 도시한다. 교란 영역의 폭이 이온주입량에 따라, 여기서는 대략 50 내지 250 나노미터(nm) 사이에서 증가함을 주지한다. 균열 이후에, 전달된 얇은 층의 표면상에 나타나는 교란 층의 두께는 균열 이전의 교란 영역의 두께의 대략 1/3 내지 2/3이다.
도 3a 내지 3d는 본 발명의 실시태양에 따른 방법의 연속적인 주요 단계들을 도시한다.
도 3a는 "제2의" 화학종(2)을 소스 기판(1)에 이온주입하여 기판(1)내에서 "제2의" 깊이의 피크(3) 주위에 제2의 화학종(2)의 농도를 생성함을 도시한다.
도 3b는 기판(1)의 동일 부분 위로부터 "주요한" 화학종(4)을 이온주입하여 기판(1)내에서 "주요한" 깊이의 피크(5) 주위에 주요한 화학종(4)의 농도를 생성함을 도시한다.
본 발명에 따른 방법은 소스 기판을 취약화시키는데 매우 효과적인 화학종(4)을 주요한 피크(5) 수준으로 이온주입함을 교시한다. 취약화시키는 결함들을 형성하는데 덜 효과적인 화학종(2)은 제2의 피크(3) 수준으로 이온주입된다.
여기서 도시된 실시태양은 공정의 최후 단계에서 수득된 얇은 층의 품질을 최적화시키는 것이 중요한 응용분야와 관련된다. 이는 원자들의 저장소를 구성하는 기능을 하는 제2의 화학종(2)의 이온주입이 이후에 기판(1)이 균열되는 주요한 화학종(4)의 이온주입 깊이(5)보다 더 깊은 깊이(3)로 수행되기 때문이다.
도 3c는 본 발명의 이러한 실시태양의 다음 단계를 도시한다. 이 단계 동안, 상기 도입부에서 설명된 바와 같이, 열 처리가 바람직하게 수행된다(용광로 및(또는) 국소 가열 및(또는) 레이저 빔(beam), 또는 기타 방법). 그다음 이들 화학종의 대부분이 주요한 피크(5) 수준에서의 결정 결함에 공급되어 이들 결함들의 성장을 촉진시킨다.
최종적으로, 도 3d는 경우에 따라 타겟 기판(도시되지 않음)으로 전달될 수 있는 얇은 층(6)이 소스 기판(1)으로부터 분리되도록 주요한 깊이(5)에서 기판(1)을 균열시키는 통상적인 작업을 도시한다. 분리시키면 얇은 층(6)의 표면상에 미세한 교란 층(7) (및 소스 기판(1)의 표면상에 또다른 교란 층)이 노출된다.
균열은 임의로, 공지된 방식으로, 열 처리함으로써(용광로 및(또는) 국소 가열 및(또는) 레이저 빔, 또는 기타 방법), 그리고(또는) 유체(기체, 액체) 분사물을 분사하고(하거나) 취약화된 영역에 블레이드(blade)를 삽입하는 것과 같은 기계적 응력을 적용함으로써, 그리고(또는) 기판에 견인력, 전단력, 절곡 응력 및(또는) 음파(초음파 또는 기타)를 적용함으로써 개시될 수 있다.
이동 단계 동안 열 처리를 수행하는 것을 선택하는 경우, 이를 간단하게 수행하기 위해, 단계 (d)와 동일한 열 처리를 사용하는 것이 유리하다. 그다음 2가지 단계 (c) 및 (d)를 편의상 중단 없이 수행할 수 있다.
변형 양태에 따라, 산화물 또는 질화물 등과 같은 증점제 층을 공지된 방식으로 먼저 적용한다. 이러한 지지체의 존재는 취약화된 기판으로부터 전달된 층을, 특히 수송 및(또는) 마무리 단계 동안 강화시킨다. 따라서, 주요한 피크 수준에서 균열이 전파되면, 소스 기판으로부터의 얇은 층과 증점제 층을 포함하는 자기-지지성 층(self-supporting layer)이 수득된다.
또다른 변형 양태는 타겟 기판에 이온주입된 소스 기판을 결합시키는 것이다. 예를 들어, 타겟 기판은 규소, 플라스틱 물질 또는 유리로 제조될 수 있고, 연성이거나 강성일 수 있다. 예를 들어, 직접 결합(분자간 접착력)에 의해 또는 아교나 다른 접착제를 사용하여 부착시킬 수 있다. 그다음 취약화된 영역을 따라 발생한 거시적인 균열로 인해, 소스 기판 및 타겟 기판으로 구성된 결합된 구조물이 2부분으로, 즉 소스 기판으로부터 타겟 기판으로 전달된 얇은 표면 층으로 구성된 제1 부분, 및 얇은 표면 층이 벗겨진 소스 기판으로 구성된 제2 부분으로 분리된다.
또다른 변형 양태는, 단계 (d)의 이전에 또는 도중에, 기판(1)에 "핸들(handle)" 지지체를 적용한 후, 얇은 층(6)을 최종 지지체 상으로 전달하는 것이다.
상기 얇은 표면 층의 분리 및 전달 이후에, 나머지 취약화된 기판은 소스 기판으로서 또는 경우에 따라 타겟 기판으로서 재순환될 수 있다.
문헌 제WO 99/39378호에 기재된 기술에 비해 본 발명에 따른 방법의 이점은, 주요한 피크 및 부차적인 피크 수준으로 이온주입되는 2가지 화학종들의 성질들이 다르기 때문에, 주요한 피크 수준으로 이온주입되는 이온주입량을 단일 이온주입의 경우에 필요한 통상적인 이온주입량(예를 들어, 수소 이온만을 규소에 이온주입하는 경우, 통상적인 이온주입량은 5x1016 H+/㎠ 내지 1017 H+/㎠이다)에 비해 매우 줄일 수 있다. 본 발명자들은 주요한 화학종의 이온주입량이 80%만큼 크게 감소됨을 측정하였다. 이와 나란하게, 제2의 피크(3) 수준으로 이온주입되는 화학종(2)의 농도는, 도 4에서 볼 수 있는 바와 같이, 주요한 피크(5) 수준으로 이온주입되는 화학종(4)의 농도를 상당히 초과할 수 있다. 즉, 제2의 피크(3)는 제2의 화학종(2)을 주요한 피크(5)를 향해 이동시키기 위한 제2의 화학종(2)의 저장소로서 기능한다.
본 발명은 낮은 열 부하를 요구하는 응용분야에 특히 적합하다. 예를 들어, 물질 A의 얇은 층을 물질 B의 기판으로 전달하고 결합시키는 것이 요구되고 2가지 물질들의 기계적 성질들(예를 들어, 이들의 열팽창 계수)이 상이한 경우, 적용되는 열 처리는 물질 A 및 B의 2가지 기판들로 구성된 결합 구조물이 손상(예를 들어, 파단 및(또는) 떼어짐)을 입을 수 있는 특정한 열 부하를 초과하지 않을 수 있다.
이러한 유형의 응용분야에서, 본 발명에 따른 방법은 예정된 깊이에서 저온에서 균열이 개시되고 동시에 교란 영역의 예정된 두께가 수득되도록 2가지 화학종의 이온주입량을 선택함으로써 실시될 수 있다. 이때 그다음 균열의 동역학을 촉진시키기 위해 제2의 화학종(3)의 이온주입량을 본 발명에 따른 이온주입량보다 증가시킨다. 또한, 주요한 피크 수준으로 이온주입되는 화학종(4)의 이온주입량은 본 발명에 따른 이온주입량 내지 균열을 국소화시키기 위해 필요한 통상적인 이온주입량의 사이에 있다. 이러한 양태들로 인해, 균열 이후에 관찰된 교란 영역이 얇다는 사실에서 기인하는 이점을 보유하면서도 저온에서 합리적인 시간에 균열을 수득할 수 있다.
발명의 상세한 설명을 완성하기 위해, 이하에 본 발명의 실시태양의 3가지 실시예를 기술한다.
제1 실시예에서, 기판상에 50nm 두께의, 예를 들어 열적 실리카(SiO2)의 층을 갖는 규소(Si) 기판에 네온 원자를 2x1016 Ne/㎠의 비율로 210keV의 에너지로 이온주입한 후, 수소를 7x1015 H+/㎠의 비율로 20keV의 에너지로 이온주입하였다. 이 소스 기판을 그다음 타겟 Si 기판에 직접 결합시켜 부착시켰다. 그다음 500℃에서 열 처리하여 수소 피크 수준에 국소화된 마이크로캐비티 및(또는) 플레이틀릿의 성장을 유도하였다. 네온 원자들이 수소 피크로 이동하여 최종 균열을 일으키는 결정 결함들의 성장에 참여하였다. 선행 기술에 따라 (5x1016 H+/㎠ 정도의 비율로) 단일 이온주입한 경우 교란 영역의 폭이 대략 150nm인 반면, 본 발명에서는 교란 영역의 폭이 대략 70nm 이하이었다.
제2 실시예에서, 100nm 두께의, 예를 들어 SiO2의 층이 침착된 게르마늄(Ge) 기판에 헬륨 원자를 4x1016 He/㎠의 비율로 180keV의 에너지로 이온주입한 후, 수소를 2x1016 H+/㎠의 비율로 60keV의 에너지로 이온주입하였다. 이 소스 기판을 그다음 타겟 Si 기판에 직접 결합시켜 부착시켰다. 그다음 300℃에서 열 처리하여 수소 피크 수준에 국소화된 마이크로캐비티 및(또는) 플레이틀릿의 성장을 유도하였다. 헬륨 원자들은 이러한 결정 결함들의 영역까지 멀리 확산되어 결정 결함들의 가압 및 발생에 참여하였다. 수소 프로파일 수준에서 최종 균열이 발생함으로써 Ge의 층이 Si 기판으로 전달되었다. 선행 기술에 따라 단일 이온주입한 경우 교란 영역의 폭이 대략 400nm인 반면, 본 발명에서는 교란 영역의 폭이 단지 약 300nm이었다.
제3 실시예에서, 기판상에 200nm 두께의, 예를 들어 열적 SiO2의 층을 갖는 Si 기판에 헬륨 원자를 4x1016 He/㎠의 비율로 180keV의 에너지로 이온주입한 후, 수소를 2x1016 H+/㎠의 비율로 75keV의 에너지로 이온주입하였다. 그다음 이 소스 기판을 융합된 실리카 타겟 기판에 직접 결합시켜 부착시켰다. 2가지 물질의 열팽창 계수간 차이로 인해 열 처리시 통상적으로 300℃ 정도의 저온에서도 균열이 발생할 수 있었다. 통상적으로 사용되는 수소만의 이온주입량(9x1016 H+/㎠의 정도이다)에서는, 이 온도에서 취약한 영역을 따라 Si 기판의 균열이 개시될 수 있는데는 며칠이 걸릴 것이다. 이와는 대조적으로, 상기 공-이온주입 조건에서는, 열 처리시 수소 피크 수준에 국소화된 캐비티의 성장이 유도되고, 헬륨 원자들이 결정 결함들 영역까지 멀리 확산되어 결정 결함들의 가압 및 발생에 참여함으로써, 수소 프로파일 수준에서 최종 균열이 단지 약 1 시간만에 수득될 수 있다. 즉, 융합된 실리카 기판으로 Si 층이 효율적으로 전달되었다. 나아가, 선행 기술에 따라 단일 이온주입한 경우 교란 영역의 폭이 대략 230nm인 반면, 본 발명에서는 교란 영역의 폭이 단지 약 110nm이었다.

Claims (18)

  1. (a) 기판(1)에 "주요한" 화학종(4)을 "주요한" 깊이(5)로 "주요한" 이온주입을 수행하는 단계; 및
    (b) 상기 기판(1)에, 기판(1)을 취약화시키는데 있어서 상기 주요한 화학종(4)보다 덜 효과적인 1가지 이상의 "제2의" 화학종(2)을 상기 주요한 화학종(4)의 농도보다 더 높은 농도로 상기 주요한 깊이(5)와는 다른 "제2의" 깊이(3)로 1회 이상 "제2의" 이온주입을 수행하는 단계; 및 추가로,
    (c) 상기 제2의 화학종(2)의 일부분 이상을 상기 주요한 깊이(5)의 근처까지 이동시키는 단계; 및
    (d) 상기 주요한 깊이(5)를 따라 균열을 개시하는 단계
    를 포함하고, 이때 상기 단계 (a) 및 (b)는 어떠한 순서로도 수행될 수 있음을 특징으로 하는, 기판(1)에 화학종을 이온주입하여 취약한 매립 영역을 형성하고 이후에 상기 취약한 영역을 따라 기판(1)의 균열을 개시하여 그로부터 얇은 층(6)을 분리시킬 수 있는, 얇은 층의 제작 방법.
  2. 제1항에 있어서, 제2의 깊이(3)가 주요한 깊이(5)보다 더 깊음을 특징으로 하는 제작 방법.
  3. 제1항에 있어서, 제2의 깊이(3)가 주요한 깊이(5)보다 더 얕음을 특징으로 하는 제작 방법.
  4. 제2항 또는 제3항에 있어서, 주요한 이온주입 이전에 1회 이상 제2의 이온주입을 수행함을 특징으로 하는 제작 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 단계 (c)를 적절한 열 처리에 의해 촉진시킴을 특징으로 하는 제작 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 단계 (d)를 적절한 열 처리의 보조하에 수행함을 특징으로 하는 제작 방법.
  7. 제5항 또는 제6항에 있어서, 단계 (c) 및 (d)를 동일한 열 처리 공정 동안 수행함을 특징으로 하는 제작 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 단계 (b) 및 (c)의 부재하에 균열을 개시하는데 필요할 열 부하(thermal budget)보다 더 낮은 열 부하내에서 열 처리를 수행함을 특징으로 하는 제작 방법.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서, 필요에 따라, 예정된 열 부하보다 더 높은 열 부하를 갖는 균열을 개시할 수 있기 위해 필요할 양보다 더 많은 양의 제2의 화학종(2)을 이온주입함으로써 예정된 열 부하를 수행함을 특징으로 하는 제작 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 열 처리가 용광로내 가열 및(또는) 국소 가열 및(또는) 레이저 가열을 포함함을 특징으로 하는 제작 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 단계 (d)에서 기계적 응력의 적용을 포함함을 특징으로 하는 제작 방법.
  12. 제11항에 있어서, 기계적 응력이 유체의 분사물을 사용하고(하거나) 이온주입된 영역으로 블레이드(blade)를 삽입하고(하거나) 기판(1)에 견인력, 전단력 또는 절곡 응력을 적용하고(하거나) 음파를 적용함을 포함함을 특징으로 하는 제작 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 단계 (d)의 이전에 또는 도중에, 기판(1)으로부터 얇은 층(6)을 분리시킨 후에 상기 얇은 층(6)의 지지체로서 기능하는 증점제를 기판(1)에 적용함을 특징으로 하는 제작 방법.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서, 단계 (d)의 이전에 또는 도중에, "핸들(handle)" 지지체를 기판(1)에 적용한 후, 얇은 층(6)을 최종 지지체상으로 전달함을 특징으로 하는 제작 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 주요한 화학종(4)이 수소 이온 또는 원자로 구성됨을 특징으로 하는 제작 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 제2의 화학종(2)이 1종 이상의 희유 기체의 이온들 또는 원자들을 포함함을 특징으로 하는 제작 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 따른 방법에 의해 제작됨을 특징으로 하는 얇은 층(6).
  18. 제17항에 있어서, 연성 또는 강성 지지체상으로 전달됨을 특징으로 하는 얇은 층(6).
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
KR101134485B1 (ko) * 2004-09-21 2012-04-24 소이텍 공동 주입 및 후속 주입에 의해 박막을 획득하는 방법
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
DE102005052357A1 (de) 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
EP1798764A1 (en) 2005-12-14 2007-06-20 STMicroelectronics S.r.l. Process for manufacturing wafers usable in the semiconductor industry
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
FR2905801B1 (fr) * 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
FR2907965B1 (fr) * 2006-10-27 2009-03-06 Soitec Silicon On Insulator Procede de traitement d'un substrat donneur pour la fabrication d'un substrat.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101484296B1 (ko) * 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR2949606B1 (fr) 2009-08-26 2011-10-28 Commissariat Energie Atomique Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
FR2981501B1 (fr) * 2011-10-17 2016-05-13 Soitec Silicon On Insulator Procédé de transfert de couches matériau dans des processus d’intégration 3d et structures et dispositifs associes
TWI573198B (zh) * 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8673733B2 (en) 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
US8841742B2 (en) 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
FR2988516B1 (fr) 2012-03-23 2014-03-07 Soitec Silicon On Insulator Procede d'implantation de fragilisation de substrats ameliore
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
JP2014138152A (ja) * 2013-01-18 2014-07-28 Fuji Electric Co Ltd 半導体薄膜フィルムの製造方法
CN104143496B (zh) 2013-05-08 2016-12-28 中国科学院上海高等研究院 一种基于层转移的晶硅薄膜的制备方法
WO2015034118A1 (ko) * 2013-09-09 2015-03-12 Yoo Bong Young 실리콘 기판의 표면 박리 방법
US10068795B2 (en) 2014-02-07 2018-09-04 Globalwafers Co., Ltd. Methods for preparing layered semiconductor structures
CN104979425B (zh) * 2014-04-09 2017-03-15 中国科学院上海高等研究院 一种应用于层转移薄膜生长的籽晶阵列的制备方法
US10546915B2 (en) 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
JP7160943B2 (ja) 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
WO2019236320A1 (en) * 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture
KR20240088776A (ko) 2021-10-06 2024-06-20 신에쯔 한도타이 가부시키가이샤 헤테로에피택셜막의 제작방법

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
DE2849184A1 (de) * 1978-11-13 1980-05-22 Bbc Brown Boveri & Cie Verfahren zur herstellung eines scheibenfoermigen silizium-halbleiterbauelementes mit negativer anschraegung
US4956698A (en) * 1987-07-29 1990-09-11 The United States Of America As Represented By The Department Of Commerce Group III-V compound semiconductor device having p-region formed by Be and Group V ions
DE59209470D1 (de) * 1991-06-24 1998-10-01 Siemens Ag Halbleiterbauelement und Verfahren zu seiner Herstellung
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5424863A (en) * 1993-09-23 1995-06-13 Ael Industries, Inc. Dual-polarization fiber optic communications link
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2747506B1 (fr) * 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748850B1 (fr) * 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
DE19653831A1 (de) * 1996-12-21 1998-06-25 Bosch Gmbh Robert Elektrisches Gerät
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
JP3412470B2 (ja) * 1997-09-04 2003-06-03 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
US5920764A (en) * 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせｓｏｉ基板の製造方法
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
WO2000063965A1 (en) * 1999-04-21 2000-10-26 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
FR2797347B1 (fr) * 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
US6263941B1 (en) * 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
AU2001254866A1 (en) * 2000-04-14 2001-10-30 S.O.I.Tec Silicon On Insulator Technologies Method for cutting out at least a thin layer in a substrate or ingot, in particular made of semiconductor material(s)
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
FR2823373B1 (fr) * 2001-04-10 2005-02-04 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6593212B1 (en) * 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
US6607969B1 (en) * 2002-03-18 2003-08-19 The United States Of America As Represented By The Secretary Of The Navy Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques
US6767749B2 (en) * 2002-04-22 2004-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making piezoelectric resonator and surface acoustic wave device using hydrogen implant layer splitting

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