JP2008518486A - プリント回路基板の信号層遷移を改善するための装置及び方法 - Google Patents

Abstract

プリント回路基板の信号層遷移を改善するための方法及び装置について記載する。一実施例で、当該方法は、プリント回路基板（ＰＣＢ）内に第１のビアの構造を有する。同時に、第２のビアがＰＣＢ内に形成されている。一実施例で、第２のビアは、第１のビアと第２のビアとの間の電磁結合を可能にするよう第１のビアの近くに位置付けられる。第２のビアの構成後、第１のビア及び第２のビアは、第１のビアと第２のビアとの間の直列接続を提供するよう接続される。一実施例で、第１のビアと第２のビアとの間の直列接続は、第１のビアに対するスタブ長さを低減して、例えば短信号層遷移のために、スタブ共振を低減し、場合によっては除去する。他の実施例も記載され、請求される。

Description

１又はそれ以上の実施例は、概して、集積回路及びコンピュータシステム設計の分野に関する。更に具体的には、それらの実施例のうちの１又はそれ以上は、プリント回路基板の信号層遷移を改善するための方法及び装置に関する。

一般的に、ビアは、本願で「信号層遷移」と呼ばれる、プリント回路基板（ＰＣＢ）における２つの層の間での信号送信のために用いられる。一般に、ビアを有するＰＣＢは、４又はそれ以上の金属層を有し、難燃性４（ＦＲ４）材料から構成されうる。一般的な４層基板では、２つの層は信号伝送のために用いられ、他の２つの層は電源供給及び接地のために用いられる。複雑な基板は、幾つかの電源層と、多数の接地層及び伝送層とを備える４０を超える層を有することもある。ＰＣＢの厚さは様々であるが、一般的には０．０６０インチから０．２５０インチの間にある。基板の厚さは、概して、適正な電力伝送、平面容量、接地基準、遮蔽、所望のトレースインピーダンス及び都合の良い経路を提供するために必要とされる層の数によって必然的に決められる。

図１に表されるように、回路基板１０は、１２層（１２〜２６）を有する。図示されるように、ビア３０は、例えば、回路基板１０のマイクロストリップ層１２とストリップライン金属層１６との間の信号層遷移を提供する。めっきスルーホール（ＰＴＨ）は、ビアを実装する共通手段であって、最初にラミネート加工された基板を貫通する穴を機械的にドリルで空けて、次に銅又は他の導体によりその穴の壁面をめっきすることによって、ＰＣＢの製造中に形成される。これは、基板の全体の厚さを通る連続的な電気的経路としての役目を果たす管状又は固体化した導電バレルを形成して、バレルと境を接する如何なる金属層又はトレースも接続する。

ＰＴＨビアの欠点は、その電気的挙動が、どの信号層がそのバレルを通過するかに依存する点である。貫通ビアは、基板を貫通して基板の反対側へ信号を送るＰＴＨであって、一般的に、如何なる著しい共振も存在しないように設計されうるが、そのような共振は、少量の損失及び非常に幅広い周波数の反射に寄与しうる。図１に表されるように、ＰＴＨビア３０は、本願で「短層遷移」と呼ばれる基板の厚さよりも小さい信号層遷移を提供する。例えば、短層遷移、即ち、０．０９２インチ厚の基板のうちの０．０１０インチのみに使用されるＰＴＨは、図１に示されるように、本願で「ビアスタブ」と呼ばれる層間で直接的な信号を搬送しないその長さ（２８）のかなりの部分をもたらす。図１に表されるように、ＰＴＨビア３０の未使用の長さは、信号がそのスタブ共振周波数に近づくにつれて、強い周波数依存動作を示すビアスタブ２８を構成する。

ＰＣＢのビアスタブによって示される高周波共振は、共通の問題である。スタブ共振は、ビア処理により回路基板において層を横切る如何なる信号も、ビアスタブによって示される固有受動共振によって影響を及ぼされるところの、よく知られた現象である。共振は、ＰＣＢの局所的なジオメトリ及び構成によって与えられる周波数となる。この効果は、送信機への反射を増大させる一方で、目的とする受信機に到達するエネルギーの割合を劇的に低下させうる。ビアスタブは、また、基板共振及びビア間クロストークの一因となる平行板モード変換の影響を増大させうる。

更に、ビアスタブの影響は、回路基板で用いられるデータレートが多重ギガビット／秒（ｇｂ／ｓ）へと増大するにつれて、ますます問題となっており、かなりの信号周波数スペクトル成分が、それらのスタブの共振周波数に近づく。ビア処理による高い反射及び低い送信は、回路基板におけるデータ伝送速度の更なる増大に対して主たる障害である。現在、従来のオープンフィールド層遷移、又は集積回路パッケージ、チップセット若しくはコネクタを取り付けるために用いられるビアを含む、多数の共通のビア構成には、ビアスタブを減じるための経済的且つ簡単な方法は存在しない。

スタブを扱う現在の技術は、多数の大量生産（ＨＶＭ）型の回路基板製造施設で現在利用可能な処理技術によっては適用され得ない。幾つかの方法は、ビア共振効果を軽減し、さもなければビアの電気寄生の影響を最小限とするよう開発されてきた。これらの方法は、ビアのパッド及びアンチパッドの大きさ並びに形状、又はドリル穴の大きさを調整するステップを含みうる。それらは、また、バックドリルビア、ブラインドビア、及び埋め込みビアを含みうる。しかし、それらの方法の多くは、ＨＶＭ工程で利用可能でない追加の処理操作を必要とする。

本発明の様々な実施例は、限定としてではなく、一例として、添付の図面の図で表される。

以下の記載で、例えば、信号及びバスのロジック実装、大きさ及び名称、システム構成要素の種類及び相互関係、並びにロジック分割／統合選択などの多数の特定の細部は、より完全な理解を提供するために挙げられる。しかし、当業者には明らかであるように、記載される実施例は、このような特定の細部を用いずに実行されても良い。他の例では、制御構造及びゲートレベル回路は、記載される実施例を分かりにくくすることを回避するために詳細には示されていない。当業者は、含まれる記載により、必要以上の経験を伴わずに適切な回路を導入することができる。

以下の記載で、ある専門用語は、本発明の特徴を記載するために用いられる。例えば、語「ロジック」は、１又はそれ以上の関数を実行するために構成されるハードウェア及び／又はソフトウェアを表す。例えば、「ハードウェア」の例は、それだけに限定されないが、集積回路、有限状態機械、又は組合せロジックを含む。集積回路は、例えばマイクロプロセッサ、特定用途向け集積回路、デジタル信号処理装置、マイクロコントローラなどのプロセッサの形をとっても良い。

図２は、一実施例に従う、１又はそれ以上の回路基板層の間の信号層遷移を提供するよう直列に結合された一対のビア（１３２及び１３４）を含む回路基板１００を表すブロック図である。本明細書に記載されるように、１又はそれ以上の回路基板層の間の信号層遷移を提供するよう直列に接続されたビアの対は、時々、本明細書中で「ブーメランビア」と呼ばれる。一実施例において、ブーメランビアは、反射、クロストーク、及び平行板共振モードへの結合を低減しながら回路での信号伝送を改善するよう、直列に結合されたビアの組合せから形成される構造を有する。

一実施例において、図２は、基板を通る２又はそれ以上の直列ビア遷移の性能が、例えば図１に示されるように、信号ビア遷移の性能よりも著しく優れた信号層遷移を可能にするところの、基板経路指定の新しい手段を提供するブーメランビア１３０を表す。図示されるように、ブーメランビア１３０は、回路基板、即ちＰＣＢ１００の金属マイクロストリップ層１０２と金属ストリップライン層１０６との間の信号層遷移を提供する。図１に示されるような従来のＰＴＨビア３０とは対照的に、ブーメランビア３０は、金属マイクロストリップ層１０２を含むＰＣＢ１００の表面１０１からＰＣＢ１００の背面１１９まで及び、背面１１９で直列に結合された第１のビア１３２及び第２のビア１３４を有する。一実施例において、第１のビア１３２及び第２のビア１３４は、共にＰＣＢ１００内に形成される。図示されるように、第１のビア１３２及び第２のビア１３４は、ブーメランビア１３０を形成するように第１のビア１３２と第２のビア１３４との間の直列接続を提供するよう、金属マイクロストリップ層１１８で接続されている。図示されるように、ブーメランビア１３０のビアスタブ１２８は、図１に示されるようなビアスタブ２８とは対照的に、回路基板１００の層１０２と１０６との間の改善された信号層遷移を提供するよう著しく減じられる。

図３Ａは、図２を参照して表される実施例に従う、ブーメランビア１３０を含む回路基板１００を表すブロック図である。図示されるように、ブーメランビア１３０は、回路基板１００の第１の層１０２と第３の層１０６との間の信号層遷移を提供する。更に表されるように、第１のビア１３２と第２のビア１３４との間の直列接続は、金属マイクロストリップ層１０２を起点として回路基板１００の背面１１９に設けられている。一実施例において、ブーメランビア１３０の第１のビア１３２と第２のビア１３４との間の間隔は、ドリルサイズ及び他のパラメータと同様に、遷移を更に改善するために、ビア１３２及び１３４の結合を制御して、ブーメランビア１３０の性能を調整するよう変更されても良い。一実施例において、平行板モード結合及び他のクロストークメカニズムは、記載される実施例に従って、ブーメランビアの構造に関する様々なパラメータを調整することによって更に低減されうる。

図３Ｂは、回路基板１００の背面で直列に結合された第１のビア１３２及び第２のビア１３４を有するブーメランビア１３０を含む回路基板１００を表すブロック図である。しかし、図３Ａと対比して、第１のビア１３２と第２のビア１３４との間の間隔は、図３Ａを参照して表されたように第１のビア１３２及び第２のビア１３４の近い間隔によって与えられる密結合とは対照的に、第１のビア１３２と第２のビア１３４との間に疎結合を与えるよう広げられる。

図３Ｃは、更に、一実施例に従う、アンチパッドが増されたところのブーメランビア１３０を表す。図示されるように、第１のビア１３２はアンチパッド１３６を有し、第２のビア１３４はアンチパッド１３８を有する。表される実施例では、アンチパッド１３６は、アンチパッド１３８よりも大きい。一実施例において、ブーメランビア１３０は、ブーメランビア構造の自己インダクタンス及びキャパシタンスを最適化するよう、アンチパッド１３６とアンチパッド１３８との間の大きさの違いにより形成される。一実施例において、アンチパッドの形状は、（図示される）円形以外の、例えば四角形又はそれらの組合せといった形であっても良く、短絡回路を禁じるようにマイクロストリップが接地層に接続するための十分な空間を提供する。

図３Ｄは、一実施例に従う、第２のビア１３４が第１のビア１３２よりも大きい直径を有するところのブーメランビア１３０を表すブロック図である。一実施例において、ブーメランビア１３０の第１のビア１３２及び第２のビア１３４の直径の調整は、従来のシングルエンド又は差分ビア構造における層遷移の特定のスタックに関して自己インダクタンス及びキャパシタンスを最適化するよう実行される。幾つかの実施例では、第１のビア１３２は、第２のビア１３４よりも大きな直径を有しても良い。

図３Ｅは、更に、回路基板１００の内層１１４において第１のビア１３２と第２のビア１３４との間の直列接続を与えるブーメランビア１３０を表す。一実施例において、このような構造は、第１のビア１３２と第２のビア１３４との間の減少した相互インダクタンスをもたらすよう提供される。図３Ｆに表されるように、一実施例において、ブーメランビア１３０は、多数の回路基板層（１１４及び１１８）で第１のビア１３２と第２のビア１３４との間の直列接続を提供することによって形成されても良い。図示されるように、第１のビア１３２は、図３Ｅに示されるように内層１１４で、及び図３Ａ〜３Ｄで示されるように回路基板１００の背面で、第２のビア１３４へ結合されている。

図３Ｇ及び３Ｈは、回路基板１００の第５の層１０９と第７の層１１２との間の信号層遷移を提供するブーメランビア１３０を表す。図３Ｇに示されるように、第１のビア１３２と第２のビア１３４との間の直列接続は、回路基板１００の背面で与えられている。図示されるように、図３Ｇに示される直列接続から得られる残りのスタブは、より大きな厚さを有する基板にとって重要である。従って、一実施例において、図３Ｈに示されるように、ブーメランビア１３０は、図３Ｇに示されるように、スタブを削除するよう回路基板１００の第１の層１０２及び底面層１１８で並列接続を設けられる。

図４Ａは、一実施例に従う、量産コネクタピン領域２００にある差分ブーメランビア（２３０及び２６０）を表すブロック図である。幾つかの実施例では、１又はそれ以上のビアが直列に結合されても良い。図示されるように、ブーメランビア２３０及びブーメランビア２６０は、差分信号ビア２３４と２６４との間の疎結合とともに、ブーメランビアを形成するために用いられる夫々のビアの間の疎結合を提供するよう形成される。従って、表されるように、第１のブーメランビア２３０は、第１のビア２３２及び第２のビア２３４を含む。同様に、第２のブーメランビア２６０は、第３のビア２６２及び第４のビア２６４を含む。示されるように、第１のブーメランビア２３０の第１及び第２のビア（２３２及び２３４）並びに第２のブーメランビア２６０の第３及び第４のビア（２６２及び２６４）は、夫々のビアの間の疎結合を提供するように間隔を空けられる。同様に、示されるように、第２のビア２３４は、第２のビア２３４と第４のビア２６４との間の結合を制限するよう第４のビア２６４から離して置かれる。一実施例において、導電体は、電磁結合を増大させるために、例えば環状リングを形成するよう第１のビア及び第２のビアのうちの少なくとも１つへ加えられても良い。

図４Ｂに示されるように、第１のビア２３２と第２のビア２３４との間の間隔及び第３のビア２６２と第４のビア２６４との間の間隔は、図４Ａに示されるものと同じである。しかし、第２のビア２３４及び第４のビア２６４は、一実施例に従って、第２のビア２３４と第４のビア２６４との間の密結合を提供するよう互いに近くに位置付けられる。一実施例において、第１の差分信号ピンは第１のビア２３２へ結合され、第２の差分信号ピンは第３のビア２６２へ結合されている。図示されるように、第２のビア２３４へ結合された第１の信号トレース２４０及び第４のビア２６４へ結合された第２の信号トレース２７０は、差分信号対を与える。

図４Ｃは、更に、図４Ａ及び４Ｂに示されるように、第１のブーメランビア２３０及び第２のブーメランビア２６０の一実施例を表す。図４Ｃでは、第１のビア２３２と第２のビア２３４との間の間隔及び第３のビア２６２と第４のビア２６４との間の間隔は、第１のブーメランビア２３０及び第２のブーメランビア２６０の夫々のビア間の密結合を提供するよう狭められている。図４Ａに示された実施例と同様に、第２のビア２３４及び第４のビア２６４は、第２のビア２３４と第４のビア２６４との間の疎結合を提供するよう間隔を空けられている。

図４Ｄは、更に、第１のブーメランビア２３０及び第２のブーメランビア２６０が、図４Ａに示されるように、第１のブーメランビア２３０及び第２のブーメランビア２６０の夫々のビア間の疎結合を提供するよう配置されるところの一実施例を表す。しかし、図４Ａを参照して表された実施例と対比して、図４Ｄに示されるように、接地ビア２８２が、一実施例に従って、差分トレース２４０及び２７０の改善された共通モード性能及び遮蔽を与えるよう、第２のビア２３４と第４のビア２６４との間に設けられている。一実施例において、追加の接地ビア２８２は、近くの信号ビアからの更なる遮蔽とともに、ループインダクタンスをより良く制御するよう更なる接地リターン経路を与える。これは、ピン領域で追加されたビアが、クロストークの潜在的な発生源又は受信部のより近くに信号を置くことができるからである。

図５Ａ及び５Ｂは、例えば図２に示されるような比較的薄い０．０６２インチ厚の１２層基板で処理は異なるが同一のジオメトリを有する現実の基板貫通接続ビア３０４とスタブ接続ビア３０２との間で、図５Ａに示される伝送（挿入損失）３００と、図５Ｂに示される反射（リターン損失）とを比較することによってビアスタブの影響を表す。上述されたように、貫通ビアは、基板を貫通して基板の反対側へ信号を送るＰＴＨであって、一般的に、如何なる著しい共振も存在しないように設計されうるが、そのような共振は、少量の損失及び非常に幅広い周波数の反射に寄与しうる。

比較的薄くて、層数の少ない基板に関して、未使用ビアスタブの第１の共振周波数は、１５ギガヘルツ（ＧＨｚ）範囲にある。高速なバックプレーン及びコンピュータサーバで一般的に用いられるようなより大きな回路基板は、１０ＧＨｚを下回るより一層低いスタブ共振周波数を有しうる。一般的に、スタブ共振の影響は、信号反射の増大及び信号送信の減少を示す。基板で使用される信号伝送が共振周波数に近いかなりの周波数成分を処理するならば、その信号は減衰及び歪みを生じうる。

再び図５Ａ及び５Ｂを参照すると、差分信号伝送は高いデータレートでますます一般的になっているので、図５Ａ及び５Ｂに示される全てのプロットは差分経路指定方式に関して発生したが、同様の現象がシングルエンド及び差分信号経路指定の両方で生ずる。図示されるように、ビアスタブ共振周波数が１０ＧＨｚを下回る場合には、その影響はＧＨｚ領域においてさえ顕著である。１５デシベル（ｄＢ）のリターン損失閾値は、しばしばコネクタの許容性の指標を用い、２．２ＧＨｚにある。より厚い０．２５０インチ厚の基板は、より一層悪い性能を示し、現在のデータレートでさえ、データ伝送を妨げうる相応により低い共振周波数を有しうる。

図６Ａ及び６Ｂは、図５Ａ及び５Ｂを作成するために用いられた同一のスタックアップ及びビア構造に関するプロットを表す。図６Ａ及び６Ｂで、これらの同一の結合ビアの対は、一実施例に従って、夫々の信号に関してブーメランビア３５４を形成するよう直列に接続される。図示されるように、その性能は、有利に、図６Ａ及び６Ｂに示されるように、１２ＧＨｚを超えるまで単一の貫通ビア３５２の性能と比較する。図示されるように、１ｄＢ伝送周波数は、５ＧＨｚから１３ＧＨｚまで広げられている。同様に、１５ｄＢ反射周波数は、２．２ＧＨｚから１２Ｇｚまで広げられている。この改善は、最適化への試みを伴わずに得られた。

しかし、図３Ａから３Ｈ及び図４Ａから４Ｄを参照して表されたように、同様のパラメータが、望ましい実施例に従って、例えばブーメランビアのようなビア構造の性能を更に改善するために利用可能である。一実施例において、電磁気シミューレタの使用は、例えば、ブーメランビアを用いる特定のスタックアップ及び層遷移のための自己インダクタンス及びキャパシタンスを最適化するよう、ホール直径、パッドサイズ、アンチパッドサイズ及び形状の調整を含め、幾つかのパラメータを変更することによって最適化を可能にする。一般的に、差分経路指定に用いられる従来のビアは、それらの間隔の調整によって別個の導体の間の相互インダクタンス及びキャパシタンスの最適化を可能にする。それらの要素の全ては、一実施例に従って、シングルエンド及び差分経路指定ブーメランビアにより同様に調整されうる。

ブーメランビアの導入により、差分経路指定に用いられる４つのドリル穴のいずれかの間の間隔（図４Ａ〜４Ｄ参照。）は、更なる最適化のために使用されうる幾つかの追加パラメータを提供しうる。一実施例において、ブーメラン接続ビアは同じ直径である必要はない。これは、経路指定スペースの節約又は更に最適な結合の達成において有用となりうる。更に、一実施例において、２よりも多いビアが、実施例及び特許請求の範囲の適用範囲を逸脱することなく、更なる利点を提供するよう直列に用いられても良い。一実施例において、ブーメランビアは、部品面マイクロストリップラインを設けられるスルーホール又は圧入構造を提供するために使用されても良い。このようなスルーホール又は圧入構造は、通常、多大な共振下の困難に直面する。例えば、図４Ａから４Ｂを参照して表されたように、コネクタピンは第１のビア２３２に挿入され、一方、トレースは、図４Ａに示されるように第２のビア２３４へ結合されている。

図７は、図１に示されるようなビア共振効果を減ずるための方法を表すための回路基板４００を表す図である。図示されるように、図７は、当該技術で知られるバックドリルビア４１０、埋め込みビア４３０及びブラインドビア４５０を表す。図７に表されるビア構造は、ビアスタブの長さを低減する。図示されるように、バックドリルビアは、一般的に、基板製造のめっきの後に形成される。このようなめっきの後に、ＰＴＨバレルの未使用部は、空気の円筒空間４１２を残しながら、潜在的に共振するステップを低減又は除去するよう必要以上に大きいドリルにより穴を空けられる。

従来、このようなバックドリル工法、又は制御深さドリル工法は、夫々の基板が個々に扱われて、更なるドリル手順を受けることを必要とするが、従来のＰＴＨドリル工法は、同時に多くの基板において１度の手順で実行可能である。更に、正確な深さ制御及び合わせが夫々のバックドリル穴で必要とされるが、スルーホールドリル工法は厳密な深さ制御を必要とせず、全体的にそれほど厳しくないドリル合わせを可能にする。バックドリルビアに必要とされる追加の操作及び処理は、基板の費用を増加させ、更に、生産量に悪影響を与えうる。

図７に示されるように、埋め込みビア４３０及びブラインドビア４５０は、所望の遷移に必要とされるスタブ及びドリル穴を伴わずに特定の層遷移にかかるめっきスルーホールを作るために用いられうる。従来、ブラインドビア及び埋め込みビアは、完全な基板への最終のラミネート加工及びその後の最終のスルーホールドリル穴空け及びめっき工程の前に、ＰＣＢ層の個々の層又はグループにおいて作られる。埋め込みビア４３０及びブラインドビア４５０を作る工程は、遷移の夫々の組に別々のドリル穴空けステップ及びめっきステップを必要とすることによって、従来のめっきスルーホールとは異なる。これは、バックドリル工法と同じく、回路基板の費用を高め、生産量を低減しうる多数工程の方法である。更に、ブラインドビア及び埋め込みビアは、一般的に、貫通スルーホール及び圧入部品と互換性を有さない。

図８は、一実施例に従う、直列バックドリルビアの対を表すように回路基板５００の図を表す。図示されるように、回路基板５００は、結合バックドリルビア５３０及び結合バックドリルビア５５０とともに、従来のバックドリルビア５１０を有する。表されるように、結合バックドリルビア５３０は、内部の回路基板層で直列に結合された第１のバックドリルビア５３２及び第２のバックドリルビア５３４を有する。表されるように、ボア５３６及び５３８は、第１のビア５３２及び第２のビア５３４の直列接続の下にある如何なる追加のビアスタブも除去する。更に表されるように、結合バックドリルビア５５０は、ボア５５６を有するバックドリルビア５５４へ直列に接続されたビア５５２でめっきスルーホールを有する。表されるように、バックドリル結合信号ビア５３０及び５５０の構造は、回路基板の一方の側へのアクセスを必要とし、更に、単一のバックドリルビアに関して性能改善を提供しながら単一のホール深さを必要とする。

図９は、一実施例に従う、埋め込み結合信号ビアを表すために回路基板６００を表す図である。図示されるように、埋め込みビア６１０は、直列接続ビアを含むことによって改善され得ない。しかし、埋め込み結合信号ビア６３０、６５０及び６７０は、更なる結合信号ビアを伴わないビアと比較して改善をもたらす。図示されるように、埋め込み結合信号ビア６３０は、回路基板層内で直列に結合された埋め込みビア６３２及びめっきスルーホール６３４を有する。同様に、埋め込み結合信号ビア６５０は、一実施例に従って、回路基板層内で直列に結合された埋め込みビア６５２及びめっきスルーホール６５４を有する。埋め込み結合信号ビア６７０は、一実施例において内部回路基板層において直列に結合された第１の埋め込みビア６７２及び第２の埋め込みビア６７４を有する。

図１０は、一実施例に従う、ブラインド結合信号ビアの対を含む回路基板７００を表す図である。図示されるように、ブラインドビア７１０は、直列接続ビアの追加により改善され得ない。図示されるように、ブラインド結合信号ビア７３０は、一実施例に従って、内部回路基板層において直列に結合された第１のブラインドビア７３２及び第２のブラインドビア７３４を有する。ブラインド結合ビア７５０は、一実施例に従って、直列に結合されためっきスルーホール７５２及びブラインドビア７５４を有する。ブラインド結合ビア７７０は、第１のブラインドビア７７４−１及び第２のブラインドビア７７４−２へ直列に結合されためっきスルーホール７７２を有する。従って、図８〜１０を参照して表されるように、直列接続された結合信号ビアの使用は、スタブ共振を更に低減するよう未使用スタブを更に除去することによって、バックドリルビア、ブラインドビア及び埋め込みビアなどの技術のステップ長さを低減するために利用されても良い。

図１１は、図２に表される回路基板１００など、少なくとも１つの電子アセンブリを組み込まれた電子システム８００のブロック図である。電子システム８００は、電子システム８００の様々な部品をともに電気的に結合するためのシステムバス８１０を有するコンピュータシステムであっても良い。システムバス８１０は、単一バス又は、複数のバスの如何なる組合せであっても良い。回路基板１００は、システムバス８１０へ電気的に結合され、いずれかの回路又は回路の組合せを有しうる。一実施例において、回路基板１００は、処理装置１４０を有する。処理装置１４０は、如何なる形式であっても良い。

本明細書で用いられるように、処理装置は、それだけに限定されないが、例えば、マイクロプロセッサ、マイクロコントローラ、画像プロセッサ、デジタル信号プロセッサなど、如何なる形式の回路をも意味する。回路基板１００に含まれうる他の形式の回路は、例えば、携帯電話、ポケットベル、携帯型コンピュータ、双方向ラジオ、及び同様の電子システムなどの無線装置で使用される通信回路１５０のようなカスタム回路又は特定用途向け集積回路である。電子システム８００は、また、外部メモリ８４０を有しても良い。外部メモリ８４０は、ランダムアクセスメモリ（ＲＡＭ）の形をしたメインメモリ８４２、１又はそれ以上のハードドライブ８４４、及び／又は、例えばディスケット、コンパクトディスク（ＣＤ）、及びデジタルビデオディスク（ＤＶＤ）などのリムーバブルメディアを処理する１又はそれ以上のドライブ８４６など、特定の用途に適した１又はそれ以上のメモリ素子を有しても良い。

電子システム８００は、また、ディスプレイ装置８２０と、スピーカ８３０と、例えばキーボード、マウス、トラックボール、ゲームコントローラ、マイクロホン、音声認識装置、又は電子システム８００に情報を入力するいずれかの他の装置などのコントローラ８６０とを有しても良い。本明細書に示されるように、回路基板１００は、電子パッケージ、電子システム及びコンピュータシステムを含め、多種多様な実施例で実装可能である。素子、材料、ジオメトリ及び寸法は、全て、特定の必要条件に適応させるよう変更可能である。

図１２は、開示される技術による設計のシミュレーション、エミュレーション及びファブリケーション９３０のための様々な表示又はフォーマットを表すブロック図である。設計を表すデータは、多数の方法で設計を表すことができる。第１に、シミュレーションで有用であるように、ハードウェアは、ハードウェア記述言語又は他の機能記述言語により表されうる。このような言語は、基本的に、設計されたハードウェアがどのように機能することを期待されるかという計算モデルを提供する。ハードウェアモデル９１０は、そのモデルがシミュレーションソフトウェア９２０によりシミュレーションされうるように、例えばコンピュータメモリなどの記憶媒体９００に記憶されても良い。シミュレーションソフトウェア９２０は、ハードウェアモデル９１０が実際に意図されたように機能するかどうかを判断するために、ハードウェアモデル９１０へ特定の試験ソフト９３０を適用する。幾つかの実施例において、シミュレーションソフトウェアは、媒体に記録、補足又は包含されない。

更に、ロジック及び／又はトランジスタゲートを有する回路レベルモデルは、設計工程の幾つかの段階で製造されうる。そのモデルは、プログラム可能なロジックを用いてモデルを形成する専用のハードウェアシミュレータによって、いずれかのタイミングで同様にシミュレーションされうる。更に行われるこのような形式のシミュレーションは、エミュレーション技術であっても良い。どんな場合でも、再構成可能なハードウェアは、開示された技術を用いるモデルを記憶する機械読取可能な媒体を含みうる他の実施例である。

更に、ある段階にあるほとんどの設計は、ハードウェアモデルの様々な装置の物理的位置を表すデータのレベルに達する。従来の半導体製造技術が使用される場合に、ハードウェアモデルを表すデータは、集積回路を作るために使用される異なったマスク層又はマスクに関して様々な特徴の存在又は不存在を特定するデータでありうる。先と同じく、集積回路を表すこのようなデータは、回路ロジック及びデータがそれらの技術を実行するようシミュレーションされ、あるいは製造されうる点で、開示された技術を具体化する。

設計の如何なる表示でも、データは、如何なる形の機械読取可能な媒体に記憶されても良い。このような情報を伝送するために変調又は生成される光導波又は電波９６０、メモリ９５０又は、例えばディスクなどの磁気若しくは光学記憶装置９４０は、機械読取可能な媒体であっても良い。このような媒体のいずれかにより設計情報を搬送することができる。従って、語「搬送（ｃａｒｒｙ）」（例えば、情報を搬送する機械読取可能な媒体）は、記憶媒体に記憶された情報又は搬送波に符号化若しくは変調された情報を対象とする。設計を記述するビットの組又は設計の個々の項目は、（例えば、キャリア又は記録媒体などの機械読取可能な媒体に具体化される場合に、）それ自体の内外に差し込まれうる、あるいは、更なる設計又は製造のために第三者によって使用されうる項目である。

［変形例］
他の実施例に関して、異なるシステム構成が使用されても良いことは明らかである。例えば、システム８００は単一のＣＰＵを有するが、他の実施例では、（１又はそれ以上の処理装置が上記ＣＰＵ１４０と構造及び動作が類似するところの）マルチプロセッサシステムが、様々な実施例の直列結合ビアから利益を享受しうる。更に、例えば、サーバ、ワークステーション、デスクトップコンピュータシステム、ゲームシステム、埋め込み式コンピュータシステム、ブレードサーバなどの他の形式のシステム又は他の形式のコンピュータシステムが、他の実施例のために使用されても良い。

実施例が開示され、最良のモード、改良及び変形は、特許請求の範囲によって定められる本発明の実施例の適用範囲を逸脱することなく開示された実施例に対して行われることが可能である。

従来のめっきスルーホールビアを有する回路基板を表すブロック図である。 一実施例に従う、直列に接続された一対の直列結合ビアを表すブロック図である。 Ａ〜Ｈは、１又はそれ以上の実施例に従う、図２の直列結合ビアの様々な実施を表すブロック図である。 Ａ〜Ｄは、１又はそれ以上の実施例に従う、量産コネクタピン領域にある差分直列結合ビアを示す。 Ａ及びＢは、貫通ビアとスタブ接続とを対比してディファレンシャル伝送と反射との間の比較を表すグラフを示す。 Ａ及びＢは、一実施例に従って、貫通ビアと直列結合ビアとを対比してディファレンシャル伝送及び反射を表すグラフを示す。 従来のバックドリルビア、従来の埋め込みビア及び従来のブラインドビアを含む回路基板を表す図である。 一実施例に従う、直列結合バックドリルビアを表す回路基板の図である。 一実施例に従う、直列結合埋め込みビアを表す回路基板の図である。 一実施例に従う、直列結合ブラインドビアを含む回路基板を表す図である。 一実施例に従う、直列結合ビアを含む回路基板を有する電子システムを表すブロック図である。 開示された技術による設計のエミュレーション、シミュレーション及びファブリケーションのための様々な設計表示又はフォーマットを表すブロック図である。

Claims (40)

1. 回路基板内に第１のビアを形成するステップと、
   前記回路基板内に第２のビアを形成するステップと、
   前記第１のビア及び前記第２のビアを直列に接続するステップとを有し、
   前記第２のビアは、前記第１のビアと前記第２のビアとの間の電磁結合を可能にするよう前記第１のビアの近くに位置付けられる方法。
2. 前記第１のビアの直径は、前記第２のビアの直径よりも大きい、請求項１記載の方法。
3. トレースが前記第２のビアへ接続される場合に前記第１のビア内に部品ピンを挿入するステップを更に有する、請求項１記載の方法。
4. 前記第１のビア及び前記第２のビアの未使用スタブをバックドリル工法により除去するステップを更に有する、請求項１記載の方法。
5. 前記第１のビアはブラインドビアを有し、前記第２のビアはめっきスルーホールビアを有する、請求項１記載の方法。
6. 前記第１のビアは埋め込みビアを有し、前記第２のビアはめっきスルーホールビアを有する、請求項１記載の方法。
7. 前記第１のビアと前記第２のビアとの間の前記電磁結合を増大させるよう前記第１のビア及び前記第２のビアの少なくとも１つの中に導電体を置くステップを更に有する、請求項１記載の方法。
8. 前記第２のビアを形成するステップは：
   前記第２のビアのアンチパッドが前記第１のビアのアンチパッドに交わるように前記第２のビアを前記第１のビアの近くに位置付けるステップを有する、請求項１記載の方法。
9. 前記回路基板内に第３のビアを形成するステップと、
   前記回路基板内に第４のビアを形成するステップと、
   前記第３のビア及び前記第４のビアを直列に接続するステップとを更に有し、
   前記第４のビアは、前記第３のビアと前記第４のビアとの間の結合を与えるよう前記第３のビアの近くに位置付けられる方法。
10. 前記第４のビアを形成するステップは：
    前記第２のビアと前記第４のビアとの間の結合を与えるよう前記第４のビアを前記第２のビアの近くに位置付けるステップを有する、請求項９記載の方法。
11. １又はそれ以上の回路基板層の間に信号層遷移を与えるよう直列に接続された少なくともひとまとまりの複数の信号ビアを有する回路基板。
12. 前記複数の信号ビアは：
    第１のビアと、
    第２のビアとを有し、
    該第２のビアは、前記第１のビアと前記第２のビアとの間の電磁結合を可能にするよう前記第１のビアの近くに位置付けられる、請求項１１記載の回路基板。
13. 前記第１のビアの直径は、前記第２のビアの直径よりも大きい、請求項１２記載の回路基板。
14. 前記第１のビアのアンチパッドの大きさは、前記第２のビアのアンチパッドの大きさよりも小さい、請求項１２記載の回路基板。
15. 第３のビアと、
    第４のビアとを更に有し、
    該第４のビアは、前記第３のビアと前記第４のビアとの間の電磁結合を可能にするよう前記第３のビアの近くに位置付けられ、前記第３のビア及び前記第４のビアは直列に接続される、請求項１２記載の回路基板。
16. 前記第１のビアへ結合された第１のコネクタピンと、
    前記第２のビアへ結合された第１のトレースと、
    前記第３のビアへ結合された第２のコネクタピンと、
    前記第４のビアへ結合された第２のトレースとを更に有し、
    前記第１のトレース及び前記第２のトレースは、差分信号対を与える、請求項１５記載の回路基板。
17. 前記第２のビアと前記第４のビアとの間に形成された接地ビアを更に有する、請求項１５記載の回路基板。
18. 前記第４のビアは、前記第２のビアと前記第４のビアとの間の電磁結合を可能にするよう前記第２のビアの近くに位置付けられる、請求項１５記載の回路基板。
19. 前記第２のビアのアンチパッドの形は、前記第１のビアのアンチパッドの形とは異なる、請求項１２記載の回路基板。
20. 前記第２のビアのアンチパッドは、前記第１のビアのアンチパッドに交わる、請求項１２記載の回路基板。
21. 回路基板の製造のために当該媒体上で具体化された回路設計を有する機械読取可能な媒体であって、
    前記回路基板は、製造されるときに、
    第１のビアと、
    第２のビアとを有し、
    該第２のビアは、前記第１のビアと前記第２のビアとの間の電磁結合を可能にするよう前記第１のビアの近くに位置付けられ、
    前記第１のビア及び前記第２のビアは、１又はそれ以上の回路基板層の間に信号層遷移を与えるよう直列に接続される、機械読取可能な媒体。
22. 前記第１のビアの直径は、前記第２のビアの直径よりも大きい、請求項２１記載の機械読取可能な媒体。
23. 前記回路基板は、
    第３のビアと、
    第４のビアとを更に有し、
    該第４のビアは、前記第３のビアと前記第４のビアとの間の電磁結合を可能にするよう前記第３のビアの近くに位置付けられ、前記第３のビア及び前記第４のビアは直列に接続される、請求項２１記載の機械読取可能な媒体。
24. 前記回路基板は、
    前記第１のビアへ結合された第１のコネクタピンと、
    前記第２のビアへ結合された第１のトレースと、
    前記第３のビアへ結合された第２のコネクタピンと、
    前記第４のビアへ結合された第２のトレースとを更に有し、
    前記第１のトレース及び前記第２のトレースは、差分信号対を与える、請求項２３記載の機械読取可能な媒体。
25. 前記第２のビアのアンチパッドの大きさは、前記第１のビアのアンチパッドの大きさよりも大きい、請求項２１記載の機械読取可能な媒体。
26. 前記第１のビア及び前記第２のビアの接続は、前記回路基板の背面で結合される、請求項２１記載の機械読取可能な媒体。
27. 前記第２のビアのアンチパッドの形は、前記第１のビアのアンチパッドの形とは異なる、請求項２１記載の機械読取可能な媒体。
28. 更に、前記回路基板の内部層で前記第１のビア及び前記第２のビアを結合する、請求項２１記載の機械読取可能な媒体。
29. 前記回路基板は、
    前記第１のビアと前記第２のビアとの間の前記電磁結合を増大させるよう前記第２のビアのバレルへ取り付けられた環状リングを更に有する、請求項２１記載の機械読取可能な媒体。
30. 前記第１のビアは、バックドリルビア、ブラインドビア及び埋め込みビアのうちの１つを有し、前記第２のビアは、めっきスルーホールビアを有する、請求項２１の機械読取可能な媒体。
31. バスと、
    該バスへ結合されたメモリと、
    前記バスへ電気的に接続され、第１のビア及び第２のビアを有し、前記第２のビアが前記第１のビアと前記第２のビアとの間の電磁結合を可能にするよう前記第１のビアの近くに位置付けられ、前記第１のビア及び前記第２のビアが１又はそれ以上の回路基板層の間に信号層遷移を与えるよう直列に接続される回路基板とを有する電子システム。
32. 前記第１のビアの直径は、前記第２のビアの直径よりも大きい、請求項３１記載のシステム。
33. 第３のビアと、
    第４のビアとを更に有し、
    該第４のビアは、前記第３のビアと前記第４のビアとの間の電磁結合を可能にするよう前記第３のビアの近くに位置付けられ、前記第３のビア及び前記第４のビアは直列に接続される、請求項３１記載のシステム。
34. 前記第１のビアへ結合された第１のコネクタピンと、
    前記第２のビアへ結合された第１のトレースと、
    前記第３のビアへ結合された第２のコネクタピンと、
    前記第４のビアへ結合された第２のトレースとを更に有し、
    前記第１のトレース及び前記第２のトレースは、差分信号対を与える、請求項３１記載のシステム。
35. 前記第２のビアのアンチパッドは、前記第１のビアのアンチパッドに交わる、請求項３１記載のシステム。
36. 前記第１のビアはブラインドビアを有し、前記第２のビアはめっきスルーホールビアを有する、請求項３１記載のシステム。
37. 前記第１のビアは埋め込みビアを有し、前記第２のビアはめっきスルーホールビアを有する、請求項３１記載のシステム。
38. 前記第１のビアはバックドリルビアを有し、前記第２のビアはめっきスルーホールビアを有する、請求項３１記載のシステム。
39. 前記第２のビアと前記第４のビアとの間に形成された接地ビアを更に有する、請求項３３記載のシステム。
40. 前記第４のビアは、前記第２のビアと前記第４のビアとの間の電磁結合を可能にする用前記第２のビアの近くに位置付けられる、請求項３３記載のシステム。

Images