JP2004289164A - 多層回路基板における層間接合及びコネクタマウントのための方法と装置 - Google Patents

Abstract

【課題】印刷回路基板の各層を接続するビアにおいて発生する共鳴を実質的に低減または排除できる装置と方法を提供すること。
【解決手段】実質的に同じ電気的長さを有する２つの電気的経路によって印刷回路基板内の第１の伝送線をこの回路基板内の第２の伝送線に電気的に結合することによって回路基板の各層を接続するビア内に発生する共鳴を実質的に低減または排除する装置が開示される。２つの電気的経路は、第１の伝送線を第１のビアに接続し、これを、今度は、２つのビア間に複数の接続電気的経路を備える第２の伝送線を有する第２のビアに接続することによって作成される。１つの例示的実施形態において、電気的トレースは第１のビアの頂部を第２のビアの頂部に、および、第１のビアの底部を第２のビアの底部に接続するために使用される。
【選択図】図７

Description

本発明は一般に回路基板の設計に関し、さらに詳細には高速データ・スループットの能力がある回路基板の設計に関する。

高速電気信号の効率的な伝送は、１０ギガビット／秒（Ｇｂｐｓ）以上で動作する電気通信ネットワーク・システムの要求の多い要件を満たすために不可欠である。印刷回路基板と、伝送線およびコネクタなどそれらの回路基板上の個々の回路要素とは、信号の損失を最小限に抑えるために慎重に設計しなければならない。これらの伝送線とコネクタの間の渡りの重要性は、電気通信システムがより高速で動作するに従って増している。周波数が１０ＧＨｚ以上に高まるにつれ、これらの渡りは無線周波数での性能にとって重要となってくる。

高速電気通信の応用例（ならびに、多くの他の応用例）において使用される最も重要な回路基板は、多層印刷回路基板である。１つのそのような回路基板の一部を図１に示す。図１の回路基板において、このような回路基板では典型的なことだが、（トレースとも呼ばれる）回路経路１０１および１１１は回路基板を横切って電気信号を搬送する。説明用の回路基板は層１０２、１０５、１０６、および、１０７を有し、前述の層は、前述の層の少なくともいくつかが、この回路基板に接続された２つ以上の異なる構成部品間でデータを搬送できるように、よく知られている組み立て技術を使用して組み立てられている。それらの個々の層上のトレースを電気的に絶縁するため、および、たとえば伝送線インピーダンスを規定するために、誘電体層が層１０２、１０５、１０６、および、１０７の間に設置されている。典型的に、ひとたび回路基板の各層が多層回路基板に組み立てられたなら、回路基板の１つの層上のトレースを回路基板の他の層上のトレースに接続するための経路を提供するために、接続パッド１０４、１０８、１０９、および、１１０を有するビア１０３などのビアが多層回路基板に穿設され、銅などの導電性材料でコーティングされる。加えて、回路基板の組み立ての後、チップおよびソケット、ならびに、他の構成部品が回路基板上にハンダ付けされる。動作において、たとえば、信号は、ビア１０３に到達するまで、方向１１２で進入トレース１０１に沿って進行する。ビア１０３の前述の導電性材料は、信号を、出口トレース１１１にまでビア１０３の長さだけ伝導する。続いて、出口トレース１１１は、信号を、トレース１１１に接続された回路基板構成部品などの所望の目的地に方向１１３で伝導する。

図２は、回路基板の異なる層における２つのトレースを接続するためのビアを使用する代わりに、外部パッケージを回路基板の特定の層でトレースに接続するためにビアがどのように使用できるかを示す。特に、外部電子パッケージは、ビア１０３に合うようなサイズになった圧入式コネクタ２０１などの１つまたは複数のコネクタを典型的に有する。動作において、たとえば、信号はビアを介して電子パッケージのコネクタによって伝送され、ビアで信号は出口トレース１１１を経由してその目的地まで経路選択される。このような実施において、図１のビア１０１は使用されない。

図１および図２に示す例示的なビアは回路基板の設計において広範に使用され、内部および外部の信号、アース、および、電圧線を、特に、低い伝送周波数で回路基板の異なる層に接続するために効果的である。しかし、信号伝送速度（たとえば、５Ｇｂｐｓ以上）および周波数が上昇するにつれ、上述のビアは効果的ではなくなる。特に、当技術分野ではよく知られているように、周波数が高くなると、ビアの使用が共鳴をもたらす。したがって、ビアを出て行く信号の振幅は、周波数が上昇するにつれて大幅に狭められる。

図３は回路基板におけるビアの使用によってどのようにして共鳴が発生するかを示す。やはり上述したように、データを搬送する信号は回路基板層３０２におけるトレース３０１に沿って方向３１２で進行する。信号は、ビア３０３に到達すると、層３０４のトレース３０６に方向３０５で伝送される。続いて、信号は所望の目的地にトレース３０６に沿って経路選択される。しかし、ビア３０３によって共鳴が発生される。なぜなら、トレース３０６まで経路３０５内を進行することに加え、信号は、ビア３０３の導電性コーティングに沿って経路３０９、３１０、３１１、および、３１２に沿っても部分的に進行する。信号の周波数と波長、および、経路３０９、３１０、３１１、および、３１２の電気的な長さに依存して、ビアは共鳴し、信号３０５に破壊的な干渉をもたらす。

図４Ａは、回路基板上で伝送線を接続するための図３に示すようなビアによって経験される典型的な信号損失のグラフ４０１を示す。特に、グラフ４０１は、（図４Ｂに示すような）特定のトレースの信号強度を表す線４０２、および、（図４Ｃに示すような）トレースに接続されたビアの使用の結果を示す線４０３を示す。

図４Ｂは回路基板４１５上のトレース４１６からなる伝送線を示す。プロット４０２は、特定の周波数の信号の点Ａでの入力に対する点Ｂでの信号出力のシミュレーションを表す。再び図４Ａのプロット４０２を参照すると、信号損失は、伝送線および周囲の誘電体層内のよく知られている導電体損失および材料損失がほぼ原因となって、信号がトレースに沿って伝送されると発生する。グラフ４０１の線４０２は、非常に低い周波数において、信号損失が実質的にないことを示す。また、この線は、１０ＧＨｚにおいて信号損失が約３．５ｄＢに等しくなるまで信号の振幅が周波数の上昇とともに低下することも示す。

図４Ａのプロット４０３は、プロット４０２を作成するための入力として使用されたものと同じ原信号を搬送する伝送線とともにビアを使用した結果を示す。さらに詳細には、プロット４０３は、図４Ｃに示すような２つのビアに接続されたトレースにわたって経験された損失を表す。図４Ｃの配置構成において、信号は点Ａ’で回路基板に進入し、方向４０６でトレース４０５に沿って回路基板４０４内を伝導される。ビア４０７は、たとえば長さが２００ｍｍであり回路基板４０４のトレース４０５とは異なる層にあるトレース４１０に、方向４０８で信号を伝導する。信号はトレース４１０に沿って方向４０９で進行する。ビア４１１は信号を方向４１２でトレース４１４に伝導し、これは信号を点Ｂ’に方向４１３で伝導する。図４Ａのプロット４０３は図４Ｂの点Ｂ’で取られたシミュレーションされた測定値を表したものである。

この配置構成の場合、プロット４０３は、１ＧＨｚの周波数以下で開始されると、共鳴は伝送される信号を非線形の形で劣化させることを示す。３ＧＨｚにおいて、共鳴は約３ｄＢの穏やかな信号損失をもたらす。しかし、共鳴は、約８ＧＨｚにおいて結果として得られる信号損失が１６ｄＢを超えるまで、周波数に応じて非線型的に増加する。したがって、特に他の回路設計要素と接続されたとき、典型的な従来技術のビアは高周波数の応用例には適さない。

図５および６は、図３に示す共鳴の効果を低減するための従来の試みを示す。図５は上述の共鳴を少なくとも部分的に低減するために有用である、ブラインド・ビアとして知られている方法を示す。図５において、トレース５０２は、例として、データ信号が方向５０８でビア５０３に搬送されるデータ搬送トレースである。別法として、既に検討したように、コネクタ５０６は、外部電子パッケージからビア５０３に信号を導入するために、方向５０７でビア５０３に挿入することができる。もしビア５０３がそのような外部パッケージに接続するために使用されていれば、トレース５０２は一般に存在しないはずである。次に、トレース５０５は挿入された信号を方向５０９で意図される目的地に経路選択される。しかし、図５と図３を比較すると、ビア３０３とは異なり、ビア５０３は回路基板５０１の深さ全体に延長していないことが分かる。これは、ブラインド・ビア技術を使用することは、指定された深さのビアだけを穿設することを可能にするからである。したがって、図３の経路３０９と同様の経路は図５には存在せず、したがって、共鳴は大幅に低減される。しかし、図３のビア３０３に比較してビア５０３の大部分が排除されている一方、部分５１１などの小さな部分が残っているため、共鳴は排除されない。加えて、ブラインド・ビアはトレース５０２上のビア５０３の部分５１０を排除しない。したがって、ビア５０３の部分５１０および５１１は、図３のビア３０３内で経験される共鳴に比較して大幅に低減されてはいるが、あるレベルの信号干渉共鳴に導く。ブラインド・ビアを穿設することに対する最も重要な短所はコストである。回路基板上のビアをブラインド・ビアで置き換えることは、図３の従来のビアを使用する回路基板に比較して、このような回路基板を製造するコストを少なくとも倍増させる。

図６は図３の共鳴を排除するための他の従来の試みを示す。特に、図６は、ビアを逆から穿設することによってビアの共鳴に誘発された不要部分を除去する技術を示す。図５のブラインド・ビア実施形態に比較して、図６のビア６０１は回路基板５０１を完全に通して穿設され、導電性材料５０４はビア６０１の内部表面上に設けられている。領域６０８は、導電性材料５０４が除去されるような方法で逆から穿設することによって除去され、したがって、図３の信号経路３０９などの共鳴を起こす信号経路を除去する。しかし、図６の実施形態において、図５の実施形態とともに、部分６０９および６１０などのビアの小さな部分は典型的に残り、その結果、信号経路の品質は劣化する。加えて、深座ぐりを使用する回路基板は、製造するのに少なくとも２５％〜３０％さらに高価になる。

本発明者らは、印刷回路基板の各層を接続するビアにおいて発生する共鳴が、実質的に同じ電気的な長さを有する２つの電気的な経路によって、回路基板の第１の伝送線を回路基板の第２の伝送線に電気的に結合することによって実質的に排除できることを発見した。電気的な長さは本明細書において以下に検討する。２つの電気的な経路は、等しい電気的な長さの複数の接続電気経路を備えた第２の伝送線を有する第２のビアに、今度は接続される第１のビアに第１の伝送線を接続することによって作成される。第１の伝送線は回路基板の層上に設けられた電気的トレースであってよく、第１のビアに接続することができる。別法として、第１の伝送線は第１のビアにプラグで挿入されるか、ハンダ付けされる外部電気回路へのコネクタであってよい。

本発明の１つの例示的実施形態において、第１の伝送線によって第１のビアに導入された信号は、今度は第２の伝送線に電気的に接続される第２のビアへの２つの電気的経路に沿って伝導される。第１の電気的経路は、第１のビアの頂部を第２のビアの頂部に電気的に接続することによって作成される。第２の電気的経路は、第１のビアの底部を第２のビアの底部に電気的に接続することにより作成される。これらの２つの電気的接続は、たとえばよく知られている電気的トレースによって作成される。電気的トレースの長さは、第１の電気経路が第２の電気的経路と電気的な長さにおいて等しくなるように選択される。したがって、データ信号を搬送するような電磁パルスが第１の電気的経路を介して進行するための時間は、その信号が第２の電気的経路を介して進行するために必要な時間に等しい。

図７は、本発明の原理による回路基板の一部を示し、これによって、従来の試みの前述の共鳴は、２つの分離した遅延経路によって電気的に結合される２つのビアの使用を介して根本的に排除される。図７において、回路基板７０１は、アースビア７０３の１つによって分離される信号ビア７０２Ａおよび７０２Ｂを有する。ビア７０２Ａおよび７０２Ｂはそれぞれ回路基板７０１を介して完全に穿設される。アースビアを使用してビアを分離することは、各ビアを異なるチャンネルに設置し、２つのビア７０２Ａおよび７０２Ｂの電気的絶縁を確実にする。これは、ビア７０２Ａおよび７０２Ｂの内部を伝導する信号間の相互作用を防止する。

信号は回路基板層７０１Ａのトレース７０４に沿って回路基板７０１に入る。信号は方向７０８で信号トレース７０４に沿ってビア７０２Ａ上の、トレース７０４がビア７０２Ａと電気的に接触する信号入力位置まで伝導される。本明細書では、信号入力位置は、電気信号がビアに入力されるビア上の位置である。この位置は、トレースがビアに接触する位置であるか、あるいは、コネクタがビアに挿入される位置のいずれかである。ビア７０２Ａは従来の試みで使用されたような所望の目的地に信号を伝導するための単一の出口トレースを有さない。代わりに、ビア７０２Ａは遅延トレース７０６および７０７によってビア７０２Ｂに電気的に接続される。トレース７０６および７０７は、それらのトレースをトレース７０４および７０５から差分するための「遅延トレース」と呼ばれる。トレース７０６および７０７はビア７０２Ａの底部端および頂部端をそれぞれビア７０２Ｂの底部端および頂部端に接続する。方向７０８で進行する信号がビア７０２Ａに到達すると、それは、方向７１０および７１１の双方で進行する。しかし、ビア７０２Ａのいずれかの端部に到達した際に反射される代わりに、方向７１０および７１１で進行する結果として得られる信号の各々は、それぞれ遅延トレース７０７および７０６に沿ってビア７０２Ｂに伝導される。したがって、図７に示すようにビアの端部を接続することは、反射された信号と図３のビア内の結果として得られる共鳴とによってもたらされた図４のトレース４０３によって示される共鳴を効果的に排除する。

ビア７０２Ａのどちらの端部からの信号も、トレース７０６および７０７に沿ってビア７０２Ｂの対応する端部に伝導される。ひとたびビア７０２Ｂに到達すると、信号は方向７１２および７１３で、たとえば回路基板７０１の層７０１Ｂ内のトレース７０５に進行する。ビア７０２Ｂの信号出力位置に位置するトレース７０５に到達した際に、方向７１２および７１３で進行する信号は結合し、トレース７０５に沿って方向７０９で所望の目的地まで伝導される。本明細書において使用される信号出力位置は、信号がビアから出力されるビア上の位置である。そのような位置は、たとえばトレースがビアに電気的に接続される位置である。

一見すると、従来の試みの前述の共鳴問題は、単にビア７０２Ａからビア７０２Ｂに転送されただけであるように見える。ビア７０２Ｂ内のいかなる共鳴または干渉も防止するために、遅延トレース７０７および７０６の設計は重要である。特に、これらのトレースは、方向７１０および７１２で進行中の信号によって進行される経路の電気的な長さが、方向７１１および７１３で進行する信号の経路の電気的な長さと正確に同じとなるように、設計されなければならない。本明細書では、電気的な長さは、電磁波が知られている時間の長さで知られている距離を進行する電気的経路の長さと定義される。電気的な長さは、たとえば経路を作成するために使用される材料、ならびに、経路の周囲の電場の特性に依存する。そのような設計は、初期に方向７１０および７１１で進行している信号の各々がトレース７０５に同時に到着し、互いに破壊的に干渉しないことを確実にする。トレースを特定の電気的な長さに設計するための方法は非常によく知られており、本明細書の開示に照らして、ビア７０２Ａおよび７０２Ｂの頂部および底部から信号を伝導するためのそのようなトレースをどのようにして設計するのかは、当業者に明らかである。

図８は、図７の二連ビア配置構成が使用されるときに結果として得られる周波数に応じた信号の振幅のグラフを示す。この図のプロット８０２を得るために使用されたモデルは、図４Ｂのビア４０７および４１１の各々が図７に示すものと同様の二連ビア配置構成で置き換えられていることを除いて、図４Ｂのプロットを得るために使用されたモデルと同一である。図８を参照すると、図７の二連ビアを備えたモデルを使用してプロット８０２によって表される信号損失がプロット４０３によって表される単一ビアの手法に比較して、大幅に低減されていることが明らかである。

図７の実施形態が高周波数の応用例のために単一のビアを使用することの悪影響を大幅に低減し、そのような応用例にとって非常に満足のいくものである一方、それは、回路基板上に大きな占有面積を必要とする傾向にある。これは、上記に検討したように、信号ビア７０２Ａおよび７０２Ｂが二つの信号ビア７０２Ａと７０２Ｂとの間にアースビア７０３を設置することによって異なるチャンネルに分離されるからである。これがビアを互いに電気的に隔離する一方、信号ビアを接続する遅延トレース７０６および７０７は適切な距離をおいてアースビアの周囲に経路選択しなければならず、したがって、図７の二連ビアの手法を実施するために必要な回路基板の面積は比較的大きくなる。

図９は、本発明の原理による他の例示的な実施形態を示す図であり、これによって、二連ビアは、単一ビア配置構成の高周波数使用によって発生される信号の干渉の大部分を排除するために再び使用される。しかし、図９の実施形態は図７の実施形態よりはるかに小さな回路基板空間を占有する。なぜなら、信号ビア９０２Ａおよび９０２Ｂは仲介アースビアなしで同じチャンネルに設置されるからである。したがって、遅延トレース９０４および９０５はアースビアの周囲に経路選択される必要はなく、したがって、より小さな回路基板空間が使用される。

図９において、信号は回路基板９０１の層９０１Ａ上のトレース９０６に導入され、方向９１２でトレース９０６上をビア９０２Ａに向けて伝導される。別法として、信号をビアトレース９０６に導入する代わりに、信号を、たとえば外部電子パッケージから導入するために、圧入式コネクタ９０７などの例示的なコネクタを使用することができる。再び、もし信号をビア９０２Ａに導入するためにコネクタが使用されていれば、トレース９０６は典型的に存在しない。

ひとたび信号がビア９０２Ａに導入されたなら、信号の一部は経路９０９を辿り、信号の一部は経路９１０を辿る。経路９０９を辿る信号はビア９０２Ａに沿って遅延トレース９０４に上方に伝導され、遅延トレース９０４は今度は信号をビア９０２Ｂの頂部に伝導する。続いて、信号はトレース９０７へビア９０２Ｂを下方に伝導される。ビア９０２Ａに進入する信号の他の部分は経路９１０に沿って遅延トレース９０５に下方に、続いて、ビア９０２Ｂの底部に横切って伝導される。続いて、信号は回路基板層９０１Ｂ上の信号トレース９０７に上方に伝導され、ここで、経路９０９からの信号と結合され、所望の目的地に経路選択される。再び、もし経路９０９の電気的長さが経路９１０のそれと同一であれば、それらの経路に沿って進行する信号は破壊的な干渉を伴なわずに結合する。

図１０は、図９の二連ビア配置構成が使用されたときにもたらされる周波数に応じた信号振幅のグラフを示す。この図のプロット１００２を得るために使用されたモデルは、図４Ｂのビア４０７および４１１の各々が図９に示すものと同様の二連ビア配置構成で置き換えられ、ビアが単一のチャンネルに設けられていることを除いて図４Ｂのプロット４０３を得るために使用されたものと同一である。図１０を参照すると、図９の二連ビアを備えたモデルを使用するプロット１００２によって表される信号損失は、プロット４０３によって表される単一ビアの手法に比較して大幅に低減されていることが明らかである。加えて、プロット１００２は、信号ビアがアースビアによって分離されている場合に信号の信号振幅を表すプロット８０２にわたる増大された信号振幅も示す。

当業者には、図９の実施形態が、この図の信号ビア９０２Ａおよび９０２Ｂが単一のチャンネルに一緒に結合され、したがって、２つのビア間にクロストークを経験するモデルを示すことが理解されよう。このクロストークが１５ＧＨｚと２０ＧＨｚとの間に大きな共鳴を発生することがあり、ビアおよびトレース配置構成によっては、そのような単一のチャンネル配列が約１０ＧＨｚの高周波数レベル以上で良好に機能する一方、回路基板上に最小限の空間を必要とする。

上記の実施形態は、信号が信号トレースによって、または、圧入式コネクタなどのコネクタのいずれかによってどのようにしてビアに導入することができるかを示した。図１１は、本発明の実施形態が、外部電子パッケージを回路基板に装着するための典型的なマルチピン・コネクタ１１０１とともに、どのようにして使用することができるかを表す回路基板の部分の上面図を示す。特に、（図９のビア９０２Ａと同様のビアである）ビア１１０２の各々は、図９の検討において説明したように、２つの遅延線で第２のビア１１０３に電気的に接続される。頂部遅延線１１０４は図９の遅延線９０４に対応する。コネクタのすべてはアースビア１１０６間の単一のチャンネル内に設けられる。接続が所望されるときは、（たとえば、圧入式接続ピンを有する）典型的なマルチピン・コネクタ上のピンの各々がビア１１０２に挿入される。図１１に示す例示的実施形態において、８つのそのようなピンはビア１１０２の各々に挿入される。外部パッケージからの信号は、たとえば、下方にビア１１０２に、そして、頂部遅延線１１０４（および、図示しない底部遅延線）に経路選択され、続いて、上述したように、トレース１１０５に沿って所望の目的地に経路選択される。

マルチピン接続の信号密度の高い環境において、または、他の信号密度の高い環境において使用されるときの遅延線およびビアの特定の配置構成は慎重に設計されなければならない。特に、図１１に示す信号ビアおよびアースビアおよび遅延線の構造を含むチャンネル・サイズは、マルチピン・コネクタ（たとえば、２ｍｍ×２ｍｍまたは２．５ｍｍ×１．５ｍｍ）の典型的な表面積内に合わなければならない。このように、ビアの直径および遅延線の幅および長さはビアの必要とされる固有インピーダンスを維持するために十分小さい。しかし、そのような必要なインピーダンスを達成するために必要な極端に小さなビアは、典型的な厚い多層回路基板を通して穿設することが困難であることが非常にしばしばである。板の厚さに対するビアの幅の比の現実的な限界は、板の品質によっては典型的に１：１０と１：２０との間である。したがって、５．０８ｍｍの典型的な板厚では、ビアの直径は１：１０の比で５００ミクロン以上に留まらなければならない。しかし、このことは、所望の１００オームのインピーダンスよりはるかに低い６０オームのインピーダンスをもたらす。したがって、遅延線のインピーダンスは共鳴を防止するためにそれに従って、この場合では約１７０オームに整合されなければならない。しかし、典型的なトレース線で達成することは非常に困難である。なぜなら、このトレースは、現在の印刷回路基板リソグラフィにおける限界である１００ミクロンより小さくなるからである。

図１１に示す上部遅延線の例示的な配置構成はこの障害を克服する。特に、図１１の遅延線のヘアピン配置構成は、１２０オームの定格インピーダンスを備えた強力に結合された対伝送線である。この結合された対は偶数モードおよび奇数モードの２つのモードを提供する。この場合、定格インピーダンス（ここでは、約１５０オーム）より高いインピーダンスに曝される偶数モードのみが、入射する信号搬送電磁波によって励起される。当業者は、この配置構成が、信号の大部分を、第１のビア（図１１のビア１１０２）を下方に、このビアの底部を介して、かつ、第２のビア（図１１の１１０３）を上方に出口トレース（図１１の１１０５）に伝送されるように導くことを認識するであろう。比較的小さな量の信号は、頂部遅延線（図１１の１１０４）を介して通過する。しかし、頂部遅延線および底部遅延線を介した双方の信号は、上記に検討したように、未だに非破壊的な形で結合される。この配置構成は、製造コストを低減し、高い信号密度の環境において優れた信号完全性を提供するより大きなビア直径を可能にする。

図１２は本発明による実施形態を示し、これによって、図７、９、および、１１にあるような２つのビアを接続する２つの遅延トレース線を使用する代わりに、単一の遅延トレース線が使用される。図１２において、信号は、たとえば圧入式コネクタであるコネクタ１２０１を経由してビア１２０２Ａに例示的に導入される。信号はビア１２０２Ａを下方に経路１２０３に沿って遅延トレース１２０４に伝導される。遅延トレース１２０４は、信号を経路１２０３に沿ってビア１２０２Ｂに伝導する。既に検討したように、チャンネルは、図７のアースビア７０３などのアースによって回路基板の他の部分から電気的に絶縁されている回路基板の部分である。

信号がビア１２０２Ｂに到達すると、信号の部分はビア１２０２Ｂを上方に経路１２０６に沿って伝導され、部分は継続する経路１２０３に沿って伝導される。経路１２０３に沿って進行する信号がトレース１２０７に到達すると、信号は経路１２０３に沿って所望の目的地に伝導される。共鳴を最小限に低減するために、この所望の目的地は、ビア１２１２および１２１１などの２つのビアも使用する。このことは、上述したように、所望の目的地の単一のビアからもたらされることがあるいかなる共鳴も防止する。特に、信号は、ビア１２１２に接続されるトレース１２０７上の経路１２０３に沿って進行する。信号がビア１２１２に到達すると、信号の部分は経路１２０８に沿ってビア１２１２を上方に伝導され、部分は経路１２０３に沿ってビア１２１２を下方に伝導される。続いて、信号は、経路１２０３に沿って遅延トレース１２０９を横切りビア１２１０に進行し、この点で信号は経路１２０３に沿ってビア１２１０を上方に例示的な電子パッケージ１２１１に引き続き進行する。

前述の説明に照らして明らかなように、比較的小さな量の不要な共鳴は、経路１２０６および１２０８に沿って伝導される信号によって発生する。既に検討したように、図７、９、および、１１の実施形態において使用されたような、ビア１２０２Ａおよび１２０２Ｂとビア１２１２および１２１０とのそれぞれ間での２つの遅延トレース線の使用は、この共鳴がビア１２０２Ｂおよびビア１２１２内に発生することを防止する。しかし、当業者は、本明細書の説明に照らして、図１２における遅延トレース１２０４および１２０９などの単一のトレース遅延線が従来技術の試みに比較して共鳴を大幅に低減することを認識するであろう。したがって、特定の応用例について、図１２の例示的実施形態の性能は、ビアの各対の間の第２の遅延トレース線が、そのような第２の線に関連する増加したコストとともに、必要ではなくなるように、適切にすることができる。

上記は本発明の原理を単に例示するに過ぎない。したがって、本明細書には明示的に説明または示していないにせよ、本発明の原理を実施し、その精神および範囲内にあるさまざまな配列を工夫することが当業者には可能であることは理解されよう。さらに、本明細書に引用されるすべての例および条件付きの言語は、本発明の原理を理解するうえで読者の一助となる明示的に教示上の目的のみのためであることを意図され、そのような特に引用された例および条件への限定なしに解釈されるものである。さらに、本発明の態様および実施形態を引用する本明細書のすべての記載、ならびに、その特定の例は、本発明の機能的等価物を包含することを意図される。

回路基板の異なる層に信号を経路選択するためにビアを使用する従来技術の回路基板の一部を示す図である。 図１のビアとともに使用される典型的な従来技術の圧入式コネクタを示す図である。 信号が図１のビア内を進行し、したがって、破壊的な共鳴を引き起こす異なる信号経路を示す図である。 従来技術の妨害のない信号トレースにわたる信号損失に比較した、図３の共鳴によって引き越された信号損失のグラフである。 図４Ａにプロットされた信号損失の測定をシミュレートするために使用される第１のモデルを示す図である。 図４Ａにプロットされた信号損失の測定をシミュレートするために使用される第２のモデルを示す図である。 図４Ａに示す共鳴に誘発された信号損失を低減する従来技術のブラインド・ビア法を示す図である。 図４Ａに示す共鳴に誘発された信号損失を低減する従来技術の深座ぐり法を示す図である。 本発明の原理による例示的な実施形態を示す図であり、これによって、図４Ａに示す共鳴が実質的に排除されるような方法で２つのビアを分離されたチャンネルに接続するために、２つの遅延線が使用される。 図７の例示的実施形態についての信号損失のプロットを示す図である。 本発明の原理による他の例示的な実施形態を示す図であり、これによって、図４Ａに示す共鳴が実質的に排除されるような方法で２つのビアを同じチャンネルに接続するために、２つの遅延線が使用される。 図９の例示的実施形態についての信号損失のプロットを示す図である。 本発明の原理によるマルチピン・コネクタを示す図である。 本発明の例示的実施形態を示す図である。

Claims (14)

1. 信号入力位置を有する第１のビアと、
   信号出力位置を有する第２のビアと、
   前記信号入力位置と前記信号出力位置との間に第１の電気的経路を形成する前記第１のビアと前記第２のビアの間の第１の電気的接続と、
   前記信号入力位置と前記信号出力位置との間に第２の電気的経路を形成する前記第１のビアと前記第２のビアの間の第２の電気的接続とを含み、
   前記第１の電気的経路の電気的長さが、前記第２の電気的経路の電気的長さに等しい回路基板。
2. 前記信号入力位置が、電磁波を前記ビアに入力するために電気的伝送線が前記第１のビアに接続する位置を含む請求項１に記載の回路基板。
3. 前記信号出力位置が、電磁波を前記ビアから出力するために前記電気的伝送線が前記第２のビアに接続する位置を含む請求項１に記載の回路基板。
4. 前記第１のビアの第１の端部が、前記第２のビアの第１の端部に接続する請求項１に記載の回路基板。
5. 前記第１のビアの第２の端部が、前記第２のビアの第２の端部に接続する請求項４に記載の回路基板。
6. 前記第１のビアおよび前記第２のビアが、前記回路基板上の同じチャンネルに設けられる請求項１に記載の回路基板。
7. 前記第１のビアおよび前記第２のビアが、前記回路基板内の少なくとも第１のアースによって分離された別個のチャンネルに設けられる請求項１に記載の回路基板。
8. 少なくとも第１の信号入力位置を備えた第１のビアと、少なくとも第１の信号出力位置を有する第２のビアとを有する回路基板であって、
   前記第１の信号入力位置と前記第１の信号出力位置の間に複数の電気的経路を含み、
   前記複数の電気的経路の各々の電気的長さが等しい回路基板。
9. 前記信号入力位置が、電磁波を前記ビアに入力するために電気的伝送線が前記第１のビアに接続する位置を含む請求項１０に記載の回路基板。
10. 前記信号出力位置が、電磁波を前記ビアから出力するために電気的伝送線が前記第２のビアに接続する位置を含む請求項１０に記載の回路基板。
11. 前記第１のビアおよび前記第２のビアが、前記回路基板上の同じチャンネルに設けられる請求項１０に記載の回路基板。
12. 前記第１のビアおよび前記第２のビアが、前記回路基板内の少なくとも第１のアースビアによって分離された別個のチャンネルに設けられる請求項１０に記載の回路基板。
13. 第１の信号入力位置を有する第１のビアと、
    第１の信号出力位置を有する第２のビアと、
    前記第１の信号入力位置と前記第１の信号出力位置の間に電気的経路を形成する前記第１のビアと前記第２のビアの間の電気的接続と、
    第２の信号入力位置を有する第３のビアと、
    第２の信号出力位置を有する第４のビアと、
    前記第１の信号出力位置と前記第２の信号入力位置の間の電気的接続であって、
    前記第２の信号入力位置と前記第２の信号出力位置の間に電気的経路を形成する前記第３のビアと前記第４のビアとの間に電気的接続を形成する接続と
    を含む回路基板。
14. 回路基板における共鳴を低減するための方法であって、
    前記回路基板上に信号入力位置を有する第１のビアを設ける工程と、
    前記回路基板上に信号出力位置を有する第２のビアを設ける工程と、
    前記第１のビアと前記第２のビアとを電気的に接続し、前記信号入力位置と前記信号出力位置との間に第１の電気的経路を形成する工程と、
    前記第１のビアと前記第２のビアとを電気的に接続し、前記信号入力位置と前記信号出力位置との間に第２の電気的経路を形成する工程とを含み、
    前記第１の電気的経路の電気的長さが、前記第２の電気的経路の電気的長さに等しい方法。
    

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