KR20040084780A - 회로 기판 및 회로 기판 내 공진 감소 방법 - Google Patents

Abstract

실질적으로 동일한 전기 길이를 갖는 두 개의 전기 경로들에 의해 회로 기판 내 제 1 전송 라인을 회로 기판 내 제 2 전송 라인에 전기적으로 결합시킴으로써 인쇄회로 기판의 층들을 연결하는 비아들에서 발생하는 공진을 거의 감소시키거나 제거하는 장치를 개시한다. 두 개의 전기 경로들은 제 1 전송 라인을 제 1 비아에 연결하고 제 1 비아가 두 개의 비아들 간 연결하는 복수의 전기 경로들에 의해 제 2 전송 라인을 갖는 제 2 비아에 연결됨으로써 만들어진다. 일 실시예에서, 전기적 트레이스들은 제 1 비아의 상부를 제 2 비아의 상부에 연결하고 제 1 비아의 하부를 제 2 비아의 하부에 연결하는데 사용된다.

Description

회로 기판 및 회로 기판 내 공진 감소 방법{Method and apparatus for intra-layer transitions and connector launch in multilayer circuit boards}

본 발명은 일반적으로 회로 기판 설계에 관한 것으로, 특히 고속의 데이터 스루풋이 가능한 회로 기판들의 설계에 관한 것이다.

초당 10기가비트(10 Gbps) 이상에서 동작하는 전기통신 네트워크 시스템들의 요구되는 요건들을 충족시키는 데에는 고속 전기신호의 효율적 전송이 필수이다. 인쇄회로 기판들 및 이들 기판들 상의 전송 라인들 및 커넥터들 등의 개개의 회로요소들은 신호손실을 최소화하도록 주의 깊게 설계되어야 한다. 전기통신 시스템들이 보다 빠른 속도로 동작함에 따라, 이들 전송 라인들과 커넥터들 간 이음부들(transitions)의 중요성이 증가하고 있다. 주파수들이 10GHz 이상으로 높아짐에 따라 이들 이음부들이 RF 수행에 결정적인 것이 되고 있다.

고속 전기통신 애플리케이션들(아울러 이외 많은 다른 애플리케이션들)에서 사용되는 대부분의 회로는 다층 인쇄회로 기판들이다. 이러한 기판의 일부를 도 1에 도시하였다. 이러한 회로 기판들에 있어서는 전형적인 것인 도 1의 기판에서, 회로경로들(101, 111)(트레이스들(traces)이라고도 함)은 회로 기판을 거쳐 전기신호들을 전한다. 예시된 회로 기판은 공지의 제조기술들을 사용하여 제조되는 층들(102, 105, 106, 107)을 구비하여 이들 층들의 적어도 일부가 기판에 접속된 2개 이상의 서로 다른 성분들 간에 데이터를 전할 수 있게 한다. 이들 개개의 층들 상의 트레이스들을 전기적으로 분리하고 또한 예를 들면 전송 라인 임피던스를 형성하게 층들(102, 105, 106, 107) 사이에 유전층들이 개재된다. 통상, 일단 기판의 층들이 다층회로 기판으로 조립되면, 이를테면 접속패드들(104, 108, 109, 110)을 구비하는 비아(via:103)와 같은 비아들이 다층회로 기판에 천공되고 회로 기판의 일 층 상의 트레이스를 회로 기판의 다른 층 상의 트레이스에 연결하는 경로를 제공하기 위해, 구리와 같은 도전물질로 피복된다. 또한, 기판의 조립 후에, 칩들 및 소켓들 및 이외 다른 성분들이 기판에 납땝된다. 동작 시, 예를 들면, 신호는 진입 트레이스(101)를 따라 비아(103)에 도달할 때까지 방향(112)으로 나아간다. 비아(103)의 전술한 도전물질은 비아(103)의 길이 아래로 신호를 출구 트레이스(112)로 전도시킨다. 그러면 출구 트레이스(111)는 회로 기판 성분이 접속된 트레이스(111)와 같은 원하는 목적지로 신호를 방향(113)으로 전도시킨다.

도 2는 회로 기판의 서로 다른 층들의 두 트레이스들을 연결하기 위해 비아들을 사용하는 대신 회로 기판의 특정 층의 트레이스에 외부 패키지들을 연결하는 데에 비아들이 어떻게 사용될 수 있는가를 도시한 것이다. 특히, 외부 일렉트로닉스 패키지들은 통상 비아(103) 내에 들어맞는 크기의, 이를테면 프레스-피트 커넥터(press-fit connector:21)와 같은, 하나 이상의 커넥터들을 갖고 있다. 동작 시, 예를 들면, 신호는 일렉트로닉스 패키지 커넥터에 의해 신호가 보내지는 지점의 비아를 통해서 출구 트레이스(111)를 거쳐 이 신호의 목적지로 전송된다. 이러한 구현에서, 도 1의 비아(101)는 사용되지 않을 것이다.

도 1 및 도 2에 도시한 비아들은 회로 기판 설계에선 광범위하게 사용되고 내부 혹은 외부신호, 접지라인 및 전압라인을 특히 낮은 전송 주파수들에서, 기판의 서로 다른 층들에 연결하는데 효과적이다. 그러나, 신호 전송속도들(예를 들면 5Gbps 이상) 및 주파수들이 높아짐에 따라, 전술한 비아들은 덜 효과적인 것이 되고 있다. 구체적으로, 이 기술에 잘 알려진 바와 같이, 주파수가 높아짐에 따라, 비아들의 사용은 공진을 야기한다. 이에 따라, 비아에서 나가는 신호의 진폭은 주파수가 높아짐에 따라 크게 감소된다.

도 3은 회로 기판들에 비아들의 사용에 기인하여 어떻게 하여 공진이 야기되는가를 도시한 것이다. 전술한 바와 같이, 데이터를 전하는 신호가 회로 기판층(302) 내 트레이스(301)를 통해 방향(312)으로 나아간다. 신호가 비아(303)에 도달하였을 때, 이 신호는 층(304) 내 트레이스(306)의 방향(305)으로 전송된다. 이어서 신호는 트레이스(306)를 따라 원하는 목적지로 보내진다. 그러나, 트레이스(306)로 신호가 경로(305)로 이동하는 것 외에도, 상기 신호의 일부가 비아(30)의 도전성 코팅을 따라 경로들(309, 310, 311, 312)을 따라서도 이동하기 때문에 공진이 야기된다. 신호의 주파수 및 파장과 경로들(309, 310, 311, 312)의 전기 길이(electrical length)에 따라, 비아가 공진하여 신호(305)와의 소멸 상호 간섭(destructive interference)을 야기할 것이다.

도 4a는 도 3에 도시한 바와 같은, 회로 기판 상의 전송 라인들을 연결하는 비아들에 일어나는 전형적인 신호손실 그래프(401)를 도시한 것이다. 즉, 그래프(401)는 주어진 트레이스(도 4b에 도시한 바와 같은)의 신호강도를 나타내는 선(402)과, 트레이스(도 4c에 도시한 바와 같은)에 접속된 비아들의 사용 결과들을 나타내는 선(403)을 도시한 것이다.

도 4b는 회로 기판(415) 상의 트레이스(416)로 구성된 전송 라인을 도시한 것이다. 선(402)은 주어진 주파수의 신호의 지점(A)에의 입력에 대한 지점(B)에서의 출력의 시뮬레이션을 나타낸 것이다. 도 4a의 선(402)을 보면, 신호가 트레이스를 따라 전송될 때 주로 잘 알려진 전송 라인에서의 도체 손실(conductor loss) 및 물질 손실(material loss)과 주위의 유전층들로 인해서 신호 손실(signal loss)이 발생한다. 그래프(401)에 선(402)은 매우 낮은 주파수들에서는 실질적으로 신호손실은 없음을 보여준다. 이 선은 10GHz에서 신호손실이 대략 3.4dB와 같아질 때까지 주파수를 높임에 따라 신호진폭이 강하됨을 보여주고 있다.

도 4a에서 선(403)은 선(402)이 나오게 하는 입력으로서 사용된 것과 동일한 원 신호를 전하는 전송 라인과 함께 비아들을 사용한 결과들을 나타낸다. 특히, 선(403)은 도 4c에 도시한 바와 같은, 두 비아들에 연결된 트레이스에 걸쳐 일어난 손실을 나타낸다. 도 4c의 구성에서, 신호는 지점(A')에서 회로 기판에 진입하여 방향(406)으로 트레이스(405)를 따라 회로 기판(404) 내에서 전도된다. 비아(407)는 예를 들면 길이가 200mm이고 트레이스(405)와는 회로 기판(404)의 다른 층에 있는 트레이스(410)로 신호를 방향(408)으로 전도시킨다. 신호는 트레이스(410)를 따라 방향(409)으로 이동한다. 비아(411)는 방향(413)으로 신호를 지점(B')에 전도시키는 트레이스(414)에 신호를 방향(412)으로 전도시킨다. 도 4a에서 선(403)은 도 4b의 지점(B')에서 취한 시뮬레이트한 측정들을 나타낸 것이다.

이러한 구성에서, 선(403)은 1GHz 주파수 미만에서 시작하여 전송되는 신호가 공진으로 인해 비선형으로 저하되는 것을 나타내고 있다. 3GHz에서는 공진에의해 대략 3dB의 별로 많지 않은 신호손실이 야기된다. 그러나, 대략 8GHz에서 결과적인 신호손실이 16dB을 초과하기까지 주파수의 함수로서 비선형으로 공진이 증가한다. 이에 따라, 특히 다른 회로설계 요소들과 연결될 때, 전형적인 종래 기술의 비아들은 고주파 애플리케이션들엔 적합하지 않다.

도 5 및 도 6은 도 3에 도시된 공진 효과들을 감소시키려는 종래의 시도들을 도시한 것이다. 도 5는 전술한 공진을 최소한 부분적으로 감소시키는데 유용한 것으로 블라인드-비아(blind-via)라고 알려진 방법을 도시한 것이다. 도 5에서, 트레이스(502)는 데이터 신호가 방향(508)으로 비아(503)에 전하는 데이터 전달 트레이스를 예시한 것이다. 대안으로, 전술한 바와 같이, 외부 일렉트로닉스 패키지로부터의 신호를 비아(503)에 전하기 위해서 방향(705)으로 비아(503)에 커넥터(506)가 삽입될 수 있다. 그러나, 도 5를 도 3과 비교하면, 비아(303)와는 달리, 비아(503)는 회로 기판(501)의 깊이 전체로 확장하지 않은 것을 알 수 있다. 이것은 블라인드-비아 기술의 사용에선 단지 명시된 깊이만의 비아를 뚫게 하기 때문이다. 따라서, 도 3에서 경로(309)와 유사한 경로는 도 5에선 존재하지 않고, 따라서, 공진이 크게 감소된다. 그러나, 도 3의 비아(303)에 비교해서 비아(503)의 큰 부분이 제거되지 않고 부분(511)과 같은 작은 부분이 남아있기 때문에 공진은 제거되지 않는다. 또한, 블라인드 비아는 트레이스(502) 위의 비아(503)의 부분(510)을 제거하지 않는다. 따라서, 도 3의 비아(303) 내에서 일어나는 공진에 비해 크게 감소됨에도 불구하고 비아(503)의 부분들(510, 511)에 의해 어떤 레벨의 신호-간섭 공진을 일으킨다. 블라인드 비아를 뚫는 가장 현저한 문제는 비용이다. 회로 기판 상에 비아들을 블라인드 비아들로 대치시키는 것은 도 3의 통상의 비아들을 사용하는 기판에 비해 이러한 기판을 제조하는 비용을 최소한 2배가 들게 한다.

도 6은 도 3의 공진을 제거하는 또 다른 종래의 시도를 도시한 것이다. 구체적으로, 도 6은 비아의 불필요한 공진 유발부분을, 비아를 카운터보어링(counterboring)함으로써 제거하는 기술을 도시한 것이다. 도 5의 블라인드 비아 실시예에 비교해, 도 6의 비아(601)는 회로 기판(501)을 완전히 관통하여 천공되고 비아(601)의 내면에 도전물질(504)이 배치된다. 영역(608)은 도전물질(504)이 제거되게 카운터보어링하여 제거되고, 이에 따라 도 3에 신호경로(309)와 같은, 공진을 야기하는 신호경로를 제거한다. 그러나, 도 6의 실현예에서, 도 5의 실현예에서와 같이, 부분들(609, 610)과 같은 비아의 작은 부분들이 통상 남게되고, 결국, 신호경로 질이 악화된다. 또한, 카운터보어링을 사용한 회로 기판들은 제조하는데 있어 적어도 25%-30% 이상 비싸다.

인쇄회로 기판의 층들을 연결하는 비아들에서 일어나는 공진은 두 전기 경로들(electrical paths)의 전기 길이(electrical length)를 실질적으로 동일하게 하여 회로 기판 내 제 1 전송 라인을 회로 기판 내 제 2 전송 라인에 전기적으로 결합시킴으로써 거의 제거될 수 있다는 것을 발견했다. 전기 길이를 이하 기술한다. 전기 경로들은 제 1 전송 라인을 제 1 비아에 연결하고 제 1 비아가 동일 전기 길이의 복수의 연결하는 전기 경로들로 제 2 전송 라인을 갖는 제 2 비아에 연결됨으로써 만들어진다. 제 1 전송 라인은 회로 기판의 층 상에 배치된 전기 트레이스일수도 있고 제 1 비아에 연결될 수도 있다. 대안으로, 제 1 전송 라인은 제 1 비아에 끼워 넣어지거나 납땜되는 외부 전기회로에의 커넥터일 수도 있다.

본 발명의 일 실시예에서, 제 1 전송 라인에 의해 제 1 비아에 들여오는 신호는 제 2 전송 라인에 전기적으로 연결된 제 2 비아에 두 개의 전기 경로들을 따라 전도된다. 제 1 전기 경로는 제 1 비아의 상부를 제 2 비아의 상부에 전기적으로 연결함으로써 만들어진다. 제 2 전기 경로는 제 1 비아의 하부를 제 2 비아의 하부에 전기적으로 연결함으로써 만들어진다. 이들 두 전기적 접속들은 예를 들면 공지의 전기적 트레이스들에 의해 만들어진다. 전기 트레이스들의 길이들은 제 1 전기 경로가 상기 제 2 전기 경로에의 전기 길이와 동일하게 되도록 선택된다. 그러므로, 제 1 전기 경로로 이동하는, 데이터 신호를 전하는 것 등의, 전자기 펄스에 대한 시간은 제 2 전기 경로로 이동하는 상기 신호에 필요한 시간과 동일할 것이다.

도 1은 회로 기판의 다른 층에 신호를 전달하기 위해 비아를 사용하는 종래 기술의 회로 기판의 부분을 도시한 도면.

도 2는 도 1의 비아에 사용되는 전형적인 종래 기술의 프레스-피트 커넥터(press fit connector)를 도시한 도면.

도 3은 도 1의 비아로 신호가 이동하는 서로 다른 신호 경로들로서, 이에 따라 소멸 공진(destructive resonance)을 야기하는 것을 도시한 도면.

도 4a는 종래 기술의 연속된 신호 트레이스를 걸친 신호손실에 비교한, 도 3의 공진에 의해 야기되는 신호손실의 그래프.

도 4b는 도 4a에 도시된 신호손실의 측정을 시뮬레이트하는데 사용된 제 1 모델을 도시한 도면.

도 4c는 도 4a에 도시된 신호손실의 측정을 시뮬레이트하는데 사용된 제 2 모델을 도시한 도면.

도 5는 도 4a에 도시된 공진 유발 신호손실을 감소시키는 종래 기술의 블라인드-비아 방법(blind-via method)을 도시한 도면.

도 6은 도 4a에 도시된 공진 유발 신호손실을 감소시키는 종래 기술의 카운터보어링(counterboring) 방법을 도시한 도면.

도 7은 도 4a에 도시된 공진이 실질적으로 제거되게, 분리된 채널들에 두 개의 비아들을 연결하는 데에 두 개의 지연라인들을 사용하는 본 발명의 원리에 따른 실시예를 도시한 도면.

도 8은 도 7의 실시예에 대한 신호손실을 도시한 도면.

도 9는 도 4a에 도시된 공진이 실질적으로 제거되게 동일 채널들에 두 개의 비아들을 연결하는 데에 두 개의 지연라인들을 사용하는 본 발명의 원리에 따른 실시예를 도시한 도면.

도 10은 도 9의 실시예에 대한 신호손실을 도시한 도면.

도 11은 본 발명의 원리에 따른 다핀 커넥터를 도시한 도면.

도 12는 도 7, 9등의 두 비아로 접속된 두 지연 트레이스 라인을 사용하는 대신, 단일 지연 트레이스 라인(sigle delay trace line)을 사용한 본 발명의 다른 실시예를 도시한 도면.

* 도면 상의 주요 부분에 대한 부호의 설명 *

101, 111, : 회로 경로(트레이스)

102, 105, 106, 107 : 회로 기판층

104, 108, 109, 110 : 접속 패드

103 : 비아

도 7은 2개의 분리된 지연 경로들에 의해 전기적으로 결합된 두 개의 비아들을 사용하여 종래 기술의 전술한 공진을 근본적으로 제거시키는 본 발명의 원리에 따른 회로 기판 부분을 도시한 것이다. 도 7에서, 회로 기판(701)은 접지 비아들(ground vias:703) 중 하나에 의해 분리된 신호 비아들(702A, 702B)을 구비한다. 비아들(702A, 702B) 각각은 회로 기판(701)을 완전히 관통되게 천공된다. 비아들을 접지 비아로 분리시킴으로써 각 비아는 서로 다른 채널에 놓여지게 되고 두 개의 비아들(702A, 702B)이 전기적으로 분리될 수 있다. 이에 따라비아들(702A, 702) 내 전도하는 신호들간 상호작용이 방지된다.

신호는 회로 기판층(701A) 내 트레이스(704)를 따라 회로 기판(701)에 진입한다. 신호는 트레이스(704)가 전기적으로 비아(702A)에 접촉하는, 비아(702A) 상의 신호 입력 지점으로 신호 트레이스(704)를 따라 방향(708)으로 전도된다. 여기서 사용되는 신호 입력 지점은 전기신호가 비아에 입력되는 비아 상의 지점이다. 이 지점은 트레이스가 비아와 접촉하는 지점이거나, 혹은 커넥터가 비아에 삽입되는 지점일 수 있을 것이다. 비아(702A)는 종래 기술들에서 사용되는 것과 같은, 원하는 목적지로 신호들을 전도시키기 위한 단일의 출구 트레이스를 구비하지 않는다. 대신에, 비아(702A)는 지연 트레이스들(706, 707)에 의해 비아(702B)에 전기적으로 접속된다. 트레이스들(706, 707)을 트레이스들(704, 705)로부터의 트레이스들과 구별짓기 위해서 "지연 트레이스들"이라 명명한다. 트레이스들(706, 707)은 비아(702A)의 저측 단부와 상측 단부를 각각 비아(702B)의 저측 단부와 상측 단부에 연결한다. 방향(708)으로 이동하는 신호가 비아(702A)에 도달하였을 때, 이 신호는 양 방향(710, 711)으로 이동한다. 그러나, 비아(702A)의 어느 한 단부에 도달하였을 때 반사되는 것이 아니라, 방향들(710, 711)로 이동하는 결과적인 신호들 각각은 각각 비아(702B)로 지연 트레이스들(707, 706)을 따라 전도된다. 이에 따라, 도 7에 도시된 바와 같이 비아들의 단부들을 연결함으로써, 도 3의 비아에서 반사한 신호들 및 결과적인 공진에 의해 야기되었던 도 4의 트레이스(403)에 의해 보여졌던 공진이 효과적으로 제거된다.

비아(702A)의 어느 한 단부로부터의 신호들은 트레이스들(706, 707)을 따라비아(702B)의 대응하는 단부로 전도된다. 일단 비아(702B)에 도달하면, 신호들은 예를 들면 회로 기판(701)의 층(701B)에 있는 트레이스(705)를 향하여 방향(712, 713)으로 나아간다. 비아(702B)의 신호 출력 지점에 놓여 있는 트레이스(705)에 도달하였을 때, 방향(712, 713)으로 이동하는 신호들이 결합하여 원하는 목적지로 방향(709)으로 트레이스(705)를 따라 전도된다. 여기 사용되는 신호 출력 지점은 비아로부터 신호가 출력되는 비아 상의 지점이다. 이러한 지점은 예를 들면 트레이스가 비아에 전기적으로 연결되는 지점이다.

일견하면, 종래 기술들의 전술한 공진 문제는 단순히 비아(702A)에서 비아(702B)로 옮겨진 것으로 보일 것이다. 비아(702B) 내 어떠한 공진 혹은 상호간섭이든 방지하기 위해서, 지연 트레이스들(707, 706)의 설계는 중요하다. 즉, 이들 트레이스들은 방향들(710, 72)로 이동하는 신호가 나아가는 경로의 전기 길이가 방향들(711, 713)로 나아가는 신호의 경로의 전기 길이와 정확히 동일하게 되도록 설계되어야 한다. 여기 사용되는 전기 길이는 전자기파가 기지의 시간동안 기지의 거리를 이동하게 되는 전기 길이의 길이로서 정의된다. 전기 길이는 예를 들면 경로 주의의 전계 특성들뿐만 아니라, 경로를 만드는데 사용된 물질에 따른다. 이러한 설계로 초기에 방향들(710, 711)로 이동하는 신호들 각각이 트레이스(705)에 동시에 도달하게 되어 서로간에 소멸적으로 간섭하지 않게 될 것이다. 특정의 전기 길이로 트레이스들을 설계하는 방법들은 공지되어 있고 여기 개시된 바에 비추어 비아들(702A, 702B)의 상측 및 하측으로부터의 신호들을 전도시키도록 이러한 트레이스들을 설계하는 방법은 이 기술에 숙련된 자에겐 자명할 것이다.

도 8은 도 7의 이중 비아 구성이 사용되었을 때 결과로 나타난 주파수의 함수로서의 신호 진폭의 그래프를 도시한 것이다. 이 도면에서 선(802)을 얻는데 사용된 모델은, 도 4b에 비아들(407, 411) 각각이 도 7에 도시된 것과 유사한 이중 비아 구성으로 대치된 것을 제외하곤 도 4b의 선을 얻는데 사용된 것과 동일하다. 도 8에서 도 7의 이중 비아들에 의한 모델을 사용하여 선(802)으로 나타낸 신호손실이 선(403)으로 나타낸 단일 비이 방식에 비해 크게 감소된 것이 명백하다.

도 7의 실시예가 고주파 애플리케이션들에 단일 비아 사용에 따른 부정적인 효과를 크게 감소시키지만, 회로 기판 상에 큰 풋프린트(footprint)를 필요로 하는 경향이 있다. 이것은 전술한 바와 같이 두 개의 신호 비아들(702A, 702B) 사이에 접지 비아(703)를 배치함으로써 신호 비아들(702A, 702B)이 서로 다른 채널들로 분리되기 때문이다. 이것은 비아들을 서로간에 전기적으로 분리시키지만, 신호 비아들을 연결하는 지연 트레이스들(706, 707)의 루트가 적합한 거리로 접지 비아를 우회하여 정해져야 하고 이에 따라 도 7의 이중 비아 방식을 구현하는데 필요한 회로 기판의 면적이 비교적 커진다.

도 9는 단일 비아 구성의 고주파 사용에 의해 유발되는 신호 상호간섭 대부분을 제거하기 위해 이중 비아들을 사용하는 본 발명의 원리에 따른 또 다른 실시예를 도시한 것이다. 그러나, 도 9의 실시예는 개재된 접지 비아 없이 동일 채널에 신호 비아들(902A, 902B)이 놓여지므로 도 7의 실시예보다는 훨씬 적은 회로 기판 공간을 취한다. 이에 따라, 지연 트레이스들(904, 905)은 접지비아를 우회하여 루트를 정할 필요가 없고, 따라서 회로 기판 공간을 덜 사용한다.

도 9에서, 신호는 회로 기판(901)의 층(901A) 상의 트레이스(906)에 들어와 비아(902A)를 향해 트레이스(906) 상의 방향(912)으로 전도된다. 대안으로, 트레이스(907)를 통해 신호를 들여오는 대신, 이를테면 외부 일렉트로닉스 패키지로부터의 신호를 전하기 위해 이를테면 프레스-피트 커넥터(907)와 같은 커넥터가 사용될 수 있다. 비아(902A)에 신호를 들여오는 데에 커넥터가 사용된다면, 트레이스(906)는 통상 없게 될 것이다.

일단 신호가 비아(902A)에 들어왔으면, 신호의 일부는 경로(909)를 따라가고 신호 일부는 경로(910)를 따라 간다. 경로(909)를 따라가는 신호는 비아(902A)를 따라 위로 지연 트레이스(904)로 전도되고 지연 트레이스(delay traces:904)는 신호를 비아(902B)의 상측으로 전도시킨다. 이어서 신호는 비아(902B)를 통해 아래로 트레이스(907)로 전도된다. 비아(902A)에 들어가는 신호의 다른 부분은 경로(910)를 따라 아래로 지연 트레이스(905)로 전도되고 이어서 비아(902B)의 하측으로 횡단해간다. 이어서 신호는 경로(909)로부터의 신호가 결합되는 곳인 회로 기판층(901B) 상의 신호 트레이스(907)로 위로 전도되고 원하는 목적지로 보내진다. 경로(909)의 전기 길이가 경로(910)의 전기 길이와 동일하다면, 이들 경로들을 따라 이동하는 신호들은 소멸 상호간섭없이 결합할 것이다.

도 10은 도 9의 이중 비아 구성이 사용될 때 결과로 나타나는 주파수의 함수로서의 신호 진폭의 그래프를 도시한 것이다. 이 도면에서 선(1002)을 얻는데 사용된 모델은 도 4b의 비아들(407, 411) 각각이 도 9에 도시된 것과 유사한 이중 비아 구성으로 대치되었고 비아들이 단일 채널에 배치된 것을 제외하곤 도 4b의선(403)을 얻는데 사용된 것과 동일하다. 도 10에서 도 9의 이중 비아들에 의한 모델을 사용하여 선(1002)으로 나타난 신호손실이 선(403)으로 나타난 단일 비아 방식에 비해 크게 감소됨이 명백하다. 또한, 선(1002)은 접지 비아로 신호 비아들이 분리되는 신호의 신호 진폭을 나타내는 선(802)에 비해 증가된 신호 진폭을 보여주고 있다.

이 기술에 숙련된 자는 도 9에서 단일 비아들(902A, 902B)이 단일 채널에 함께 결합되고 이에 따라 두 비아들 간에 크로스 토크가 생기는 모델을 도 9의 실시예가 나타내고 있음을 알 것이다. 이 크로스 토크는 비아 및 트레이스 구성에 따라 15GHz 내지 20GHz에서 큰 공진을 야기할 수 있지만, 이러한 단일 채널 구성은 회로 기판 상에 최소의 공간을 요하면서도 대략 10Ghz의 고주파수 레벨들 이상에서 잘 수행한다.

위의 실시예들은 신호가 신호 트레이스에 의해서 혹은 프레스-피트 커넥터와 같은 커넥터에 의해 비아에 어떻게 들여올 수 있는가를 보였다. 도 11은 외부 일렉트로닉스 패키지를 회로 기판에 부착하기 위해 전형적인 다핀 커넥터(1101)에 본 발명의 실시예들이 사용될 수 있는 방법을 나타내는 회로 기판 부분의 평면도를 도시한 것이다. 특히, 비아들(1102)(도 9의 비아(902A)와 유사한 비아임) 각각은 도 9의 설명에서 기술된 바와 같이 두 개의 지연라인들로 제 2 비아(1103)에 전기적으로 접속된다. 상측의 지연라인(1104)은 도 9의 지연라인(904)에 대응한다. 모든 커넥터들은 접지 비아들(1106) 사이에 단일 채널 내에 배치된다. 연결이 요망될 때 전형적인 다핀 커넥터(예를 들면, 프레스-피트 연결핀들을 구비한) 상의 핀들각각이 비아들(1102)에 삽입된다. 도 11에 도시한 실시예에서, 8개의 이러한 핀들이 비아들(1102) 각각에 삽입될 것이다. 외부 패키지로부터의 신호는 예를 들면 비아(1102) 및 상측의 지연라인들(1104)(아울러 도시되지 않은 하측의 지연라인) 아래로 보내지고, 이어서 전술한 바와 같이 트레이스들(1105)을 따라 원하는 목적지로 보내진다.

다핀 연결의 신호 조밀 환경(signal-dense environment), 혹은 이외 신호 조밀 환경들에서 사용될 때 지연라인들 및 비아들의 특정한 구성은 주의 깊게 설계되어야 한다. 특히, 도 11에 도시한 신호 비아들과 접지 비아들 및 지연라인들의 구조를 포함하는 채널 크기는 다핀 커넥터의 전형적인 표면적(예를 들면, 2mm x 2mm 혹은 2.5mm x 1.5mm) 이내로 맞아야 한다. 이러한 경우, 상기 비아의 직경 및 상기 지연 라인들의 폭 및 길이는 필요한 상기 비아의 고유 임피던스를 충분히 유지할 만큼 작다. 그러나, 이러한 필요한 임피던스를 달성하는데 필요한 극히 작은 비아들은 전형적인 두께의 다층 회로 기판을 관통하여 구멍을 내기가 대부분은 어렵다. 비아 폭 대 회로 기판 두께의 비의 실제적인 한계는 통상 회로 기판의 품질에 따라 1:10 내지 1:20이다. 그러므로, 5.08mm의 전형적인 기판 두께에서, 비아 직경은 1:10 비에서 500마이크론 이상에 있어야 한다. 그러나, 이에 따라 임피던스는 약 60 오옴으로 되어 요망되는 100 오옴 임피던스보다 훨씬 낮다. 그러므로, 이에 따라 지연라인 임피던스는 공진을 방지하기 위해서, 이 경우엔 대략 170 오옴에 맞추어져야 한다. 그러나, 이것은 현 인쇄회로 기판 리소그래피에선 한계인 100 마이크론보다도 트레이스가 작을 것이기 때문에 전형적인 트레이스 라인으론달성하기가 매우 어렵다.

도 11에 도시된 상측의 지연라인들의 구성은 이러한 장애를 극복한다. 구체적으로, 도 11에 지연라인들의 머리핀 구성은 120 오옴의 공칭 임피던스를 가진 쌍으로 강력하게 결합된 전송 라인이다. 이 결합된 쌍은 우수 모드와 기수 모드인 두 모드를 제공한다. 이 경우, 부수적인 신호 전달 전자기파에 의해, 공칭 임피던스(여기서는 대략 150 오옴)보다 큰 임피던스로 되는 우수 모드만이 유발된다. 이 기술에 숙련된 자는 이러한 구성으로 신호 대부분이 제 2 비아(도 11에서 비아(1102)) 아래로 해서 비아의 하측을 거쳐 제 2 비아(도 11에서 1103) 위로 해서 출구 트레이스(도 11의 1105)로 전송될 것임을 알 것이다. 비교적 소량의 신호가 상측 지연라인(도 11에서 1104)을 통과할 것이다. 그러나, 전술한 바와 같이, 상측 지연라인 및 하측 지연라인에 의한 신호들은 비소멸로 여전히 결합될 것이다. 이러한 구성으로 비아 직경들을 크게 할 수 있어 제조비용을 낮추고 높은 신호 조밀 환경에서 우수한 신호 무결성을 제공한다.

도 12는 도 7, 도 9 및 도 11과 같이, 두 개의 비아들을 연결하는 두 개의 지연 트레이스 라인들을 사용하는 대신에, 단일의 지연 트레이스 라인을 사용하는 본 발명에 따른 실시예를 도시한 것이다. 도 12에서, 신호는 예를 들면 프레스-피트 커넥터인 커넥터(1201)를 통해 비아(1202A)에 들어온다. 신호는 비아(1202A) 아래로 해서 경로(1203)를 따라 지연 트레이스(1204)로 전도된다. 지연 트레이스(1204)는 신호를 경로(1203)를 따라 비아(1202B)로 전도한다. 전술한 바와 같이, 채널은 이를테면 도 7의 접지 비아들(703)같은 접지들에 의해 회로 기판의 다른 부분들과는 전기적으로 분리된 회로 기판 부분이다.

신호가 비아(1202B)에 도달하였을 때, 신호의 일부가 비아(1202B) 위로 해서 경로(1206)를 따라 전도되고 일부는 계속 이어진 경로(1203)를 따라 전도된다. 경로(1203)를 따라 이동하는 신호가 트레이스(1207)에 도달하였을 때, 신호는 경로(1203)를 따라 원하는 목적지로 전도된다. 공진을 최소로 줄이기 위해서, 이 원하는 목적지는 비아들(1212, 1211)과 같은 두 개의 비아들을 사용할 것이다. 이것은 전술한 바와 같이 원하는 목적지에 단일 비아에 기인할 수도 있을 어떠한 공진이든 방지할 것이다. 즉, 신호는 비아(1212)에 연결되는 트레이스(1207)의 경로(1203)를 따라 이동한다. 신호가 비아(1212)에 도달하였을 때, 신호의 일부는 비아(1212) 위로해서 경로(1208)를 따라 전도되고 일부는 경로(1203)를 따라 비아(1212) 아래로 전도된다. 이어서 신호는 지연 트레이스(1209)를 거쳐 경로(1203)을 따라 비아(1210)로 이동하고 이 지점에서 신호는 경로(1203)를 따라 비아(1210) 위로 해서 일렉트로닉스 패키지(1211)로 계속된다.

전술한 바에 비추어 명백한 바와 같이, 비교적 적은 량의 바람직하지 못한 공진이 경로들(1206, 1208)을 따라 전도되는 신호에 기인하여 발생한다. 전술한 바와 같이, 도 7, 도 9 및 도 11의 실시예들에서 사용되는 것과 같은, 각각, 비아(1202A)와 비아(122B) 및 비아(1212)와 비아(1210) 사이에 두 개의 지연 트레이스의 사용으로 이러한 공진이 비아(1220B) 및 비아(1212)에서 발생하는 것이 방지될 것이다. 그러나, 이 기술에 숙련된 자는 여기 기술된 바에 비추어, 도 12에지연 트레이스들(1204, 1209)과 같은 단일 트레이스 지연라인은 종래 기술의 시도들에 비해 공진을 현격히 감소시킬 것임을 알 것이다. 그러므로, 어떤 애플리케이션들에 있어서, 도 12의 실시예의 수행은 제 2 라인에 연관하여 비용을 증가시키는, 비아들의 각 쌍 사이에 제 2 지연 라인이 필요하지 않게 하는데 적합할 수 있다.

전술한 바는 본 발명의 원리를 단지 예시한 것이다. 따라서 이 기술에 숙련된 자들은 여기 명료하게 기술 혹은 도시하진 않았으나, 본 발명의 원리를 실현하고 본 발명의 정신 및 범위 내에 있는 다양한 구성들을 발명할 수 있을 것이다. 또한, 모든 예들 및 여기 인용된 조건부 언어는 읽는 자에게 본 발명의 원리를 이해시키는데 도움이 되게 교시목적만을 위해 사용되게 한 것이고 이러한 구체적으로 인용된 예들 및 조건들로 한정되지 않는 것으로 해석되게 한 것이다. 또한, 본 발명의 구체적인 예들뿐만 아니라 본 발명의 면들 및 실시예들을 인용하는 모든 서술문들은 본 발명의 기능적 등가물을 포괄하도록 한 것이다.

Claims (14)

1. 회로 기판에 있어서,

   신호 입력 지점을 구비한 제 1 비아(via)와,

   신호 출력 지점을 구비한 제 2 비아와,

   상기 신호 입력 지점과 상기 신호 출력 지점 간에 제 1 전기 경로(electrial path)를 형성하는, 상기 제 1 비아와 상기 제 2 비아 간의 제 1 전기적 접속과,

   상기 신호 입력 지점과 상기 신호 출력 지점 간에 제 2 전기 경로를 형성하는, 상기 제 1 비아와 상기 제 2 비아 간의 제 2 전기적 접속을 포함하고,

   상기 제 1 전기 경로의 전기 길이(electrical length)는 상기 제 2 전기 경로의 전기 길이와 동일한, 회로 기판.
2. 제 1 항에 있어서,

   상기 신호 입력 지점은 전자기파를 상기 제 1 비아에 입력하기 위해 전기 전송 라인이 상기 제 1 비아와 접속되는 지점을 포함하는, 회로 기판.
3. 제 1 항에 있어서,

   상기 신호 출력 지점은 전자기파를 상기 제 2 비아에 입력하기 위해 전기 전송 라인이 상기 제 2 비아와 접속되는 지점을 포함하는, 회로 기판.
4. 제 1 항에 있어서,

   상기 제 1 비아의 제 1 단부가 상기 제 2 비아의 제 1 단부에 접속되는, 회로 기판.
5. 제 4 항에 있어서, 상기 제 1 비아의 제 2 단부가 상기 제 2 비아의 제 2 단부에 접속되는, 회로 기판.
6. 제 1 항에 있어서,

   상기 제 1 비아 및 상기 제 2 비아는 상기 회로 기판 상의 동일 채널에 배치되는, 회로 기판.
7. 제 1 항에 있어서,

   상기 제 1 비아 및 상기 제 2 비아는 상기 회로 기판 내 적어도 하나의 접지에 의해 분리된 별도의 채널들에 배치되는, 회로 기판.
8. 적어도 제 1 신호 입력 지점을 갖는 제 1 비아 및 적어도 제 1 신호 출력 지점을 갖는 제 2 비아를 구비한 회로 기판에 있어서,

   상기 제 1 신호 입력 지점과 상기 제 1 신호 출력 지점 간에 복수의 전기 경로들을 포함하고,

   상기 복수의 전기 경로들 각각의 전기 길이는 동일한, 회로 기판.
9. 제 8 항에 있어서,

   상기 신호 입력 지점은 전자기파를 상기 제 1 비아에 입력하기 위해 전기 전송 라인이 상기 제 1 비아와 접속되는 지점을 포함하는, 회로 기판.
10. 제 8 항에 있어서,

    상기 신호 출력 지점은 전자기파를 상기 제 2 비아에 입력하기 위해 전기 전송 라인이 상기 제 2 비아와 접속되는 지점을 포함하는, 회로 기판.
11. 제 8 항에 있어서,

    상기 제 1 비아 및 상기 제 2 비아는 상기 회로 기판 상의 동일 채널에 배치되는, 회로 기판.
12. 제 8 항에 있어서,

    상기 제 1 비아 및 상기 제 2 비아는 상기 회로 기판 내 적어도 하나의 접지에 의해 분리된 별도의 채널들에 배치되는, 회로 기판.
13. 회로 기판에 있어서,

    제 1 신호 입력 지점을 구비한 제 1 비아와,

    제 1 신호 출력 지점을 구비한 제 2 비아와,

    상기 제 1 신호 입력 지점과 상기 제 1 신호 출력 지점 간에 전기 경로를 형성하는, 상기 제 1 비아와 상기 제 2 비아 간의 전기적 접속과,

    제 2 신호 입력 지점을 구비한 제 3 비아와,

    제 2 신호 출력 지점을 구비한 제 4 비아와,

    상기 제 2 신호 입력 지점과 상기 제 2 신호 출력 지점 간에 전기 경로를 형성하는, 상기 제 3 비아와 상기 제 4 비아 간의 전기적 접속을 포함하는, 회로 기판.
14. 회로 기판에서 공진을 감소시키는 방법에 있어서,

    상기 회로 기판 상에 신호 입력 지점을 구비한 제 1 비아를 배치하는 단계와,

    상기 회로 기판 상에 신호 출력 지점을 구비한 제 2 비아를 배치하는 단계와,

    상기 제 1 비아와 상기 제 2 비아를 전기적으로 접속하여, 상기 신호 입력 지점과 상기 신호 출력 지점 간에 제 1 전기 경로를 형성하는 단계와,

    상기 제 1 비아와 상기 제 2 비아를 전기적으로 접속하여, 상기 신호 입력 지점과 상기 신호 출력 지점 간에 제 2 전기 경로를 형성하는 단계를 포함하고,

    상기 제 1 전기 경로의 전기 길이는 상기 제 2 전기 경로의 전기 길이와 동일한 회로 기판에서 공진 감소 방법.