WO2020189610A1 - スルーホールビアおよび回路基板 - Google Patents

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卓哉 中村
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Ｎｅｃプラットフォームズ株式会社
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    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Definitions

  • the present invention relates to through-hole vias and circuit boards.
  • Patent Document 1 proposes a technique for reducing parasitic capacitance caused by stubs by removing a part of through holes by, for example, a machining process called a back drill.
  • 6A to 6D schematically show an example of machining processing by a back drill related to Patent Document 1.
  • a circuit conductor 92 is provided on the surface of the multilayer board 91.
  • the circuit conductor 92 is connected to an annular land on the upper surface of a continuous cylindrical through-hole via 93.
  • the through-hole via 93 is formed by drilling a through hole that penetrates a multilayer substrate 91 having a plurality of circuit board layers 94 in the thickness direction, and a conductor inside the through hole.
  • a part of the through hole via 93 is removed together with the multilayer board 91 by cutting from the side opposite to the circuit conductor 92, that is, the lower surface of FIG. 6B with a tool such as a drill.
  • the process of forming the back drill hole 95 is performed. This process is a process of reducing the area of the conductor constituting the through-hole via 93 to minimize the stub.
  • the circuit conductor 92 of the multilayer board 91 forms a signal path as shown by an arrow a in FIG. 6B, and the back drill hole 95 forms a signal path. Unrelated conductors are removed. As a result, the range of the stub is shortened to the range shown by the arrow b in FIG. 6B.
  • the process of removing the stub by the back drilling process as shown in FIGS. 6A to 6D has the following problems, although the stub can be kept short. That is, a machining process using a back drill is required in addition to the machining process for forming the through hole in the substrate and the process such as masking and plating for providing the conductor in the through hole. Further, since the back drilling process forms a hole (back drill hole 95) having a diameter larger than that of the through-hole via 93, the mountable area of the multilayer board 91 is reduced. As a result, when planning the mounting layout on the multilayer board or when designing the conductor pattern, it is necessary to consider bypassing the part where the back drilling process is performed. That is, there is a problem that the degree of freedom in the mounting layout of the multilayer board is limited, and further, it hinders the sophistication of the mounting density of the multilayer board.
  • Patent Document 2 closes the end portion of the through hole with an electric conductor, but it is necessary to further add a step of providing the electric conductor to the manufacturing process.
  • the stub processing technique described in Patent Document 3 merely divides the conductor of the through hole. That is, a concrete configuration of how to apply it to a so-called multilayer substrate in which a plurality of layers of conductor patterns are stacked has not yet been developed.
  • the processing of through-hole vias that change the signal transmission path causes stubs that cause signal deterioration in a multi-layered substrate.
  • the through hole via of the present invention is a through hole via that penetrates a circuit board having a plurality of wiring layers in which a conductor pattern is formed on the surface of the insulating layer in the thickness direction.
  • the two through conductors, the first land portion connecting the first through conductor to the conductor pattern of one insulating layer, and the first through conductor and the second through conductor are insulated from the first through conductor. It has a second land portion connected by another insulating layer different from the layer.
  • the length of the via stub can be shortened while minimizing the design change of the mounting layout and the conductor pattern of the multi-layer board.
  • a comparative example it is a top view which shows the through-hole via which adopted the 1st Embodiment and is not provided with a slit. It is sectional drawing which shows the through hole via of the comparative example. It is a bottom view which shows the through-hole via of a comparative example. It is a perspective view of only the through-hole via part in the comparative example. It is a top view which shows the through hole via of 1st Embodiment.
  • FIGS. 1A to 1C are views of the through-hole via
  • FIG. 1B is a cross-sectional view of the through-hole via
  • FIG. 1C is a bottom view of the through-hole via.
  • the circuit board 1 includes a plurality of wiring layers in which a conductor pattern 2 is formed on the surface of the insulating layer.
  • a through-hole via 3 penetrating in the thickness direction is formed on the circuit board 1.
  • the through-hole via 3 has a first through conductor 3a, a second through conductor 3b, a first land portion 3c, and a second land portion 3d.
  • the first through conductor 3a is arranged in the through hole 1a penetrating the circuit board 1 and is formed by the conductor.
  • the second through conductor 3b is arranged in the through hole 1a at a distance from the first through conductor 3a.
  • the first through conductor 3a and the second through conductor 3b are separately arranged in the through hole 1a.
  • the first land portion 3c connects the first through conductor 3a to the conductor pattern 2 of one insulating layer (the upper layer in FIGS. 1A to 1C).
  • the first land portion 3c does not electrically connect the first through conductor 3a and the second through conductor 3b.
  • the first through conductor 3a and the second through conductor 3b are other than the one insulating layer, and another insulating layer having no signal connection (lower surface in FIGS. 1A to 1C). Layer) to connect.
  • the second land portion 3d electrically connects the first through conductor 3a and the second through conductor 3b.
  • the second through-hole conductor 3b separated from the first through-conductor 3a is electrically connected to the lower surface of the circuit board 1 by the second land portion 3d. Therefore, the risk that the second through conductor 3b becomes a so-called stub and causes noise is reduced. Further, the through-hole via 3 can be provided in the through hole 1a having the same diameter as the normal through-hole via. Therefore, the through-hole via 3 is less likely to be a constraint on the mounting plan of the circuit board and the conductor pattern design.
  • FIGS. 2A to 2D show through-hole vias before applying the structure of this embodiment as a comparative example. That is, FIGS. 2A to 2D show an example of a through-hole via in which a slit is not provided.
  • FIG. 2A is a top view of the through-hole via in the comparative example
  • FIG. 2B is a sectional view of the through-hole via in the comparative example
  • FIG. 2C is a bottom view of the through-hole via in the comparative example
  • FIG. 2D shows only the through-hole via portion in the comparative example.
  • the circuit board 1 composed of a large number of layers includes a plurality of wiring layers in which a conductor pattern 2 is formed on the surface of the insulating layer.
  • the circuit board layer inside the circuit board 1 is indicated by reference numeral 4, and the conductor pattern inside is indicated by reference numerals 2A, 2B, and 2C.
  • a through-hole via 3 penetrating in the thickness direction is formed on the circuit board 1.
  • the entire through-hole via 3 is formed of an integral electric conductor, for example, copper. Further, as shown in FIG.
  • the conductor pattern 2 is connected to the land 13 on the upper surface of the circuit board 1, and the conductor pattern 2 is not connected to the land 13 on the lower surface as shown in FIG. 2C. Further, the conductor pattern 2A of the internal circuit layer is connected to the intermediate portion of the through-hole via 3.
  • the signal transmission path indicated by the arrow a is formed in FIG. 2B or FIG. 2D.
  • the range indicated by the arrow b in the figure is a stub.
  • FIG. 3A-3D show the first embodiment.
  • 3A is a top view of the through-hole via in the first embodiment
  • FIG. 3B is a sectional view of the through-hole via
  • FIG. 3C is a bottom view of the through-hole via
  • FIG. 3D is a perspective view of only the through-hole via portion.
  • the same reference numerals are given to the configurations common to those shown in FIG. 1 in the drawings to simplify the description.
  • the through-hole via 3 is arranged in a through hole 1a penetrating the circuit board 1, and has a first through conductor 3a, a second through conductor 3b, a first land portion 3c, and an annular second. It has a land portion 3d of.
  • the first through conductor 3a is formed of a conductor.
  • the second through conductor 3b is arranged in the through hole 1a at a distance from the first through conductor 3a in the circumferential direction of the through hole 1a.
  • the conductor pattern 2A of the circuit layer located at a position other than the end portion in the thickness direction of the circuit board 1 is connected to the second through conductor 3b.
  • the first land portion 3c connects the first through conductor 3a to the conductor pattern 2 of one insulating layer (upper surface layer as shown in FIG. 3A).
  • the first through conductor 3a and the second through conductor 3b are other than the one insulating layer, and another insulating layer having no signal connection (as shown in FIG. 3C). Connect with the lower layer).
  • the first through conductor 3a and the second through conductor 3b are separated from each other, for example, by forming a slit in the thickness direction of the circuit board 1 in the conductor layer formed in an integral tubular shape. , Can be easily formed. Further, the first land portion 3c and the second land portion 3d can be integrally formed with the conductor pattern 2 or the through-hole via 3 during processing such as plating and trimming.
  • the region shaded by pointillism indicates a gap provided between the first through conductor 3a and the second through conductor 3b. It is a space where there are no conductors, insulators, etc. in reality.
  • the range before and after the 0 o'clock position and the range before and after the 6 o'clock position are gaps G, and the first through conductor 3a and the second through conductor 3b are insulated.
  • the first land portion 3c is formed, for example, by cutting out a part of the conductor of the conductor pattern connecting the first through conductor 3a and the second through conductor 3b.
  • the first land portion 3c includes a plurality of divided conductor patterns.
  • the shape of each of the divided conductor patterns is fan-shaped.
  • the shape of each conductor pattern is not limited to this example.
  • the second land portion 3d connects the first through conductor 3a and the second through conductor 3b in the insulating layer in which the conductor pattern is not formed.
  • the second land portion 3d is, for example, an annular conductor pattern provided around a hole penetrating the circuit board 1.
  • the second land portion 3d may have any shape as long as the first through conductor 3a and the second through conductor 3b are electrically connected.
  • the range indicated by the arrow b is a stub, and the length of the stub is narrower than in the case of the comparative example shown in FIGS. 2A to 2D.
  • the through-hole via 3 has a first through-conductor 3a and a second through-conductor 3b having ends on the upper and lower surfaces of the circuit board 1, and the first through hole via 3 has one of the upper and lower end portions.
  • the through conductor 3a and the second through conductor 3b are electrically connected.
  • the first through conductor 3a and the second through conductor 3b are separated from each other and are not electrically connected at any position other than one end. As a result, the length of the stub can be suppressed.
  • FIG. 4A-4D show the second embodiment.
  • 4A is a top view of the through-hole via 3 in the second embodiment
  • FIG. 4B is a sectional view of the through-hole via 3
  • FIG. 4C is a bottom view of the through-hole via 3
  • FIG. 4D is a perspective view of only the through-hole via portion. is there.
  • the through-hole via 3 has a first through conductor 3a, a second through conductor 3b, a first land portion 3c, and a second land portion 3d, as in the first embodiment.
  • the second through conductor 3b is arranged in the through hole 1a at a distance from the first through conductor 3a.
  • the first land portion 3c connects the first through conductor 3a to the conductor pattern 2 of one insulating layer.
  • the region (indicated by reference numeral G) shaded by pointillism in FIGS. 4A and 4B is a gap provided between the first through conductor 3a and the second through conductor 3b. As shown in the top view of FIG. 4A, the gap G is formed before and after the position from 0:00 to 2:00 and before and after the position from 6:00 to 8:00, and the first through conductor 3a and the second through conductor 3b And are insulated.
  • 5A-5D show a third embodiment.
  • 5A is a top view of the through-hole via 3 in the third embodiment
  • FIG. 5B is a sectional view of the through-hole via 3
  • FIG. 5C is a bottom view of the through-hole via 3
  • FIG. 5D is a perspective view of only the through-hole via portion. ..
  • the same reference numerals are given to the configurations common to those in FIG. 1, and the description will be simplified.
  • the through-hole via 3 has a first through conductor 3a, a second through conductor 3b, a first land portion 3c, and a second land portion 3d. And have.
  • the second through conductor 3b is arranged in the through hole 1a at a distance from the first through conductor 3a.
  • the conductor pattern 2A of the circuit layer located near the lower surface of the circuit board 1 is connected to the second through conductor 3b.
  • the first land portion 3c connects the first through conductor 3a to the conductor pattern 2 of one insulating layer.
  • the region (indicated by reference numeral G) shaded by pointillism in FIGS. 5B and 5C is a gap provided between the first through conductor 3a and the second through conductor 3b. As shown in the bottom view of FIG. 5C, the range around 0 o'clock and the range around 6 o'clock are gaps G, and the first through conductor 3a and the second through conductor 3b are insulated.
  • the conductor pattern 2A connected to the second through conductor 3b is arranged at a position closer to the lower surface of the circuit board 1. Therefore, the second land portion 3d is connected to the upper surface of the circuit board 1, that is, the side far from the conductor pattern 2A to the first land portion 3c. As a result, consideration is given to shortening the stub b. As described above, the second land portion 3d for electrically connecting the first through conductor 3a and the second through conductor 3b is formed on the upper and lower surfaces of the circuit board 1 having a large distance from the conductor pattern 2A. Provided.
  • first through conductor 3a and the second through conductor 3b are electrically connected to each other at the end portion of the circuit board 1 in the thickness direction that has a larger distance from the conductor pattern 2A.
  • a first land portion 3c that does not electrically connect the first through conductor 3a and the second through conductor 3b is provided on the surface of the upper and lower surfaces of the circuit board 1 that is small in distance from the conductor pattern 2A. Be done. That is, the first through conductor 3a and the second through conductor 3b are not electrically connected to each other at the end portion of the circuit board 1 in the thickness direction, which is smaller in distance from the conductor pattern 2A.
  • the distance to the insulating layer on which the conductor pattern 2A is formed is such that the second land portion 3d is the first through conductor 3a and the second through conductor 3b from the one insulating layer on which the conductor pattern 2 is formed.
  • the other insulating layer that electrically connects with is larger.
  • the first land portion is provided on either the upper surface or the lower surface, and the second land portion is provided on one of the other surfaces, but the present invention is limited to this example. is not.
  • Either or both of the first land portion and the second land portion may be provided in the intermediate layer of the circuit board having a multi-layer structure. That is, the first land depends on which circuit layer is susceptible to stubs, considering the difference in electrical characteristics of each layer, or the difference in the frequency of the signal flowing through each layer. The position and number of parts and second land parts, or the number and arrangement of through-hole vias should be determined.
  • the present invention can be used for a circuit board provided with a circuit having a conductor pattern over a plurality of layers.
  • Circuit board (multilayer board) 2,2A, 2B, 2C conductor pattern (circuit conductor) 3 Through-hole via 3a 1st through conductor 3b 2nd through conductor 3c 1st land part 3d 2nd land part 4 Circuit board layer 13 Land

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Abstract

絶縁層の表面に導体パターンを形成した配線層を複数備えた回路基板を厚さ方向に貫通するスルーホールビアであって、前記回路基板を貫通する孔内に配置され、導体により形成された第１の貫通導体と、この第１の貫通導体との間に前記孔の円周方向に間隔をおいて、前記孔の内に配置された第２の貫通導体と、前記第１の貫通導体を一の絶縁層の前記導体パターンに接続する第１のランド部と、前記第１の貫通導体と前記第２の貫通導体とを前記一の絶縁層とは異なる他の絶縁層で接続する第２のランド部と、を有するスルーホールビア。

Description

スルーホールビアおよび回路基板
　本発明は、スルーホールビアおよび回路基板に関する。
　導体回路パターンを複数層にわたって備えた、いわゆる多層プリント基板においては、一の層の回路パターンと他の層の回路パターンとの間での信号配線の配線層乗り換えを、スルーホールビア、すなわち、多数の配線層を貫通して配置された棒状（あるいは筒状）の導体を介して行うことがある。
　この配線層乗り換えの際、回路パターンに接続されていて、スルーホールビアの信号伝送路となる以外の経路に存在する導体はスタブとなり、信号伝送の劣化要因となる。
　このスタブは、長くなるほど信号劣化への影響が大きくなるため、スタブが短くなるように信号配線層が調整される。または、スタブが長くなった場合は、スタブとなる箇所を後に別途の工程において、バックドリル工法等の機械加工により除去し、できるだけスタブを短くすることが行われている。
　このスタブへの対策に関連する技術として、特許文献１、２、３に記載されたものがある。
　特許文献１は、スルーホールの一部を例えばバックドリルと呼ばれる機械加工処理によって除去することにより、スタブに起因する寄生容量の削減を図る技術を提案するものである。図６Ａ～図６Ｄは、特許文献１に関連するバックドリルによる機械加工処理の例を模式化して示すものである。
　多層基板９１の表面には、回路導体９２が設けられている。この回路導体９２は、連続した円筒状のスルーホールビア９３の上面の環状のランドに接続されている。前記スルーホールビア９３は、複数の回路基板層９４を有する多層基板９１を厚さ方向に貫通する貫通孔を穿孔し、その内側に導体によって形成されている。また、この多層基板９１にあっては、前記回路導体９２と反対側、すなわち、図６Ｂの下面からドリル等の工具で切削してスルーホールビア９３の一部を多層基板９１とともに除去することにより、バックドリル穴９５を形成する処理がなされている。この処理は、すなわち、スルーホールビア９３を構成する導体の面積を削減して、スタブを最小限とする処理である。
　すなわち、前記バックドリル穴９５が形成されることにより、多層基板９１の回路導体９２によって、図６Ｂに矢印ａで示すような信号経路が形成されることとなり、前記バックドリル穴９５によって信号経路と無関係な導体が取り除かれる。これにより、スタブの範囲が図６Ｂの矢印ｂに示す範囲に短縮されている。
特開２０１３－１４３４６１号公報 特開２０１４－２２９８６５号公報 特開２０１６―１８１６２３号公報
　しかしながら、図６Ａ～図６Ｄに示すようなバックドリル加工によりスタブを取り除く加工は、スタブを短く抑えることができるももの、次の課題がある。すなわち、基板へスルーホールを形成するための機械加工工程や、スルーホール内に導体を設けるための、マスキングやめっき等の工程とは別に、バックドリルを用いた機械加工の工程を必要とする。
　また、バックドリル加工によって、スルーホールビア９３より大きな径の孔（バックドリル穴９５）が形成されるため、多層基板９１の実装可能面積が減少する。これにより、多層基板への実装レイアウト計画に際し、あるいは導体パターンの設計に際し、バックドリル加工が施される個所を迂回する等の配慮が必要となる。すなわち、多層基板の実装レイアウトの自由度が制限され、さらには、多層基板の実装密度の高度化の妨げとなるという課題がある。
　また特許文献２に記載されたスタブ処理の技術は、スルーホールの端部を電気伝導体で塞ぐものであるが、この電気伝導体を設ける工程を製造工程にさらに追加することが必要となる。
　また特許文献３に記載されたスタブ処理の技術は、単にスルーホールの導体を分割したに過ぎない。すなわち、複数層の導体パターンが重ねられたいわゆる多層基板にいかに適用するかについての具体的な構成は、未だ開発されていない。
　本発明は、従来のスタブの低減方法である配線層の調整やバックドリル工法とは異なり、信号伝送経路を変更するスルーホールビアの加工により、複数層構成の基板における信号劣化の原因となるスタブ低減方法を提案する。
　上記課題を解決するために、本発明のスルーホールビアは、絶縁層の表面に導体パターンを形成した配線層を複数備えた回路基板を厚さ方向に貫通するスルーホールビアであって、前記回路基板を貫通する孔内に配置され導体により形成された第１の貫通導体とこの第１の貫通導体との間に前記孔の円周方向に間隔をおいて、前記孔内に配置された第２の貫通導体と、前記第１の貫通導体を一の絶縁層の前記導体パターンに接続する第１のランド部と、前記第１の貫通導体と前記第２の貫通導体とを前記一の絶縁層とは異なる他の絶縁層で接続する第２のランド部とを有する。
　本発明によれば、複数層基板の実装レイアウトや導体パターンの設計変更を最小限にしつつ、ビアスタブの長さを短くすることができる。
実施形態のスルーホールビアの最小構成を示す上面図である。 実施形態のスルーホールビアの最小構成を示す断面図である。 実施形態のスルーホールビアの最小構成を示す下面図である。 比較例として、第１実施形態を採用されていたスリットが設けられていないスルーホールビアを示す上面図である。 比較例のスルーホールビアを示す断面図である。 比較例のスルーホールビアを示す下面図である。 比較例におけるスルーホールビア部のみの斜視図である。 第１実施形態のスルーホールビアを示す上面図である。 第１実施形態のスルーホールビアを示す断面図である。 第１実施形態のスルーホールビアを示す下面図である。 第１実施形態におけるスルーホールビア部のみの斜視図である。 第２実施形態のスルーホールビアを示す上面図である。 第２実施形態のスルーホールビアを示す断面図である。 第２実施形態のスルーホールビアを示す下面図である。 第２実施形態におけるスルーホールビア部のみの斜視図である。 第３実施形態のスルーホールビアを示す上面図である。 第３実施形態のスルーホールビアを示す断面図である。 第３実施形態のスルーホールビアを示す下面図である。 第３実施形態におけるスルーホールビア部のみの斜視図である。 実施形態に関連するバックドリルによる穴形成を示す上面図スルーホールビア部、バックドリル部のみの斜視図である。 実施形態に関連するバックドリルによる穴形成を示す断面図である。 実施形態に関連するバックドリルによる穴形成を示す下面図である。 実施形態に関連するスルーホールビア部、バックドリル部のみの斜視図である。
　本実施形態の最小構成にかかるスルーホールビアを図１Ａ～図１Ｃにより説明する。図１Ａはスルーホールビアの上面図、図１Ｂはスルーホールビアの断面図、図１Ｃはスルーホールビアの下面図を示す。
　回路基板１は、絶縁層の表面に導体パターン２を形成した配線層を複数備える。この回路基板１には、厚さ方向に貫通するスルーホールビア３が形成されている。
　このスルーホールビア３は、第１の貫通導体３ａと、第２の貫通導体３ｂと、第１のランド部３ｃと、第２のランド部３ｄとを有する。第１の貫通導体３ａは、前記回路基板１を貫通する貫通孔１ａ内に配置され、導体により形成される。第２の貫通導体３ｂは、この第１の貫通導体３ａとの間に間隔をおいて、前記貫通孔１ａ内に配置される。貫通孔１ａ内に、第１の貫通導体３ａと第２の貫通導体３ｂとが分離して配置される。第１のランド部３ｃは、前記第１の貫通導体３ａを一の絶縁層（図１Ａ～図１Ｃでは上面の層）の導体パターン２に接続する。第１のランド部３ｃは、第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続していない。第２のランド部３ｄは、前記第１の貫通導体３ａと第２の貫通導体３ｂとを前記一の絶縁層以外であって、信号接続の無い他の絶縁層（図１Ａ～図１Ｃでは下面の層）で接続する。第２のランド部３ｄは、第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続する。
　上記構成のスルーホールビア３は、第１の貫通導体３ａから分離している第２の貫通導体３ｂが回路基板１の下面で第２のランド部３ｄによって電気的に接続されている。このため、第２の貫通導体３ｂがいわゆるスタブとしてノイズの原因となるリスクが小さくなる。また、スルーホールビア３は、通常のスルーホールビアと同径の貫通孔１ａ内に設けることができる。このため、スルーホールビア３が回路基板の実装計画や、導体パターン設計の制約となることが少ない。
　図２、図３を例示して説明することにより、第１実施形態を説明する。なお、図中の図１と共通の構成には同一符号を付し、説明を簡略化する。
　図２Ａ～図２Ｄは本実施形態の構造を適用する前のスルーホールビアを比較例として示すものである。すなわち、図２Ａ～図２Ｄは、スリットが設けられていないスルーホールビアの一例を示す。図２Ａは比較例のスルーホールビアの上面図、図２Ｂは比較例のスルーホールビアの断面図、図２Ｃは比較例のスルーホールビアの下面図、図２Ｄは比較例におけるスルーホールビア部のみの斜視図である。
　多数層で構成された回路基板１は、絶縁層の表面に導体パターン２を形成した配線層を複数備える。図２Ａ～図２Ｃにおいて、回路基板１の内部の回路基板層が符号４，内部の導体パターンが符号２Ａ、２Ｂ、２Ｃで示される。この回路基板１には、厚さ方向に貫通するスルーホールビア３が形成されている。
　図２Ａ～図２Ｄでは、スルーホールビア３の全体が一体の電気伝導体、例えば銅により形成されている。また回路基板１の上面のランド１３には、図２Ａに示すように、導体パターン２が接続され、下面のランド１３には、図２Ｃに示すように、導体パターン２が接続されていない。またスルーホールビア３の中間部分には、内部の回路層の導体パターン２Ａが接続されている。
　このような接続とされた結果、比較例にあっては、図２Ｂあるいは図２Ｄに矢印ａで示す信号伝送経路が形成される。上面の導体パターン２から導体パターン２Ａに到る矢印ａで示す信号伝送経路より下部のスルーホールビア３において、図中矢印ｂで示す範囲がスタブとなっている。
　図３Ａ～図３Ｄは第１実施形態を示すものである。図３Ａは、第１実施形態におけるスルーホールビアの上面図、図３Ｂはスルーホールビアの断面図、図３Ｃはスルーホールビアの下面図、図３Ｄはスルーホールビア部のみの斜視図である。図中の図１と共通の構成には同一符号を付し、説明を簡略化する。
　このスルーホールビア３は、前記回路基板１を貫通する貫通孔１ａ内に配置され、第１の貫通導体３ａと、第２の貫通導体３ｂと、第１のランド部３ｃと、環状の第２のランド部３ｄとを有する。第１の貫通導体３ａは、導体により形成される。第２の貫通導体３ｂは、この第１の貫通導体３ａとの間に貫通孔１ａの円周方向へ相互に間隔をおいて、前記貫通孔１ａ内に配置される。第２の貫通導体３ｂに、回路基板１の厚み方向の端部以外に位置する回路層の導体パターン２Ａが接続される。第１のランド部３ｃは、前記第１の貫通導体３ａを一の絶縁層（図３Ａに示すように上面の層）の導体パターン２に接続する。環状の第２のランド部３ｄは、前記第１の貫通導体３ａと第２の貫通導体３ｂとを前記一の絶縁層以外であって、信号接続の無い他の絶縁層（図３Ｃに示すように下面の層）で接続する。
　前記第１の貫通導体３ａと第２の貫通導体３ｂとは、例えば、一体の筒状に形成された導体層に回路基板１の厚さ方向へのスリットを形成することによって互いに分離することによって、容易に形成することができる。また第１のランド部３ｃ、及び第２のランド部３ｄは、導体パターン２、あるいはスルーホールビア３を形成するめっき、トリミング等の加工に際して、これらと一体に形成することができる。
　なお、図３Ａ及び図３Ｂにおいて点描により影を付して示す領域（符号Ｇを付す）は、第１の貫通導体３ａと第２の貫通導体３ｂとの間に設けられた間隙を示すものであって、実際には導体、絶縁体等が存在しない空間である。図３Ａの上面図に示すように、０時位置の前後の範囲、６時位置の前後の範囲が間隙Ｇとなっていて、第１の貫通導体３ａと第２の貫通導体３ｂとが絶縁されている。
　第１のランド部３ｃは、例えば、第１の貫通導体３ａと第２の貫通導体３ｂとを接続する導体パターンの、導体の一部を切り欠くことによって形成される。例えば、第１のランド部３ｃは、分断された複数の導体パターンを備える。図３Ａの上面図の例によると、分断された各導体パターンの形状は扇状である。ただし、各導体パターンの形状はこの例に限定されるものではない。
　第２のランド部３ｄは、導体パターンが形成されていない絶縁層において、第１の貫通導体３ａと第２の貫通導体３ｂとを接続する。第２のランド部３ｄは、例えば、回路基板１を貫通する孔の周囲を囲んで設けられる環状の導体パターンである。第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続すれば、第２のランド部３ｄはいずれの形状であってもよい。
　上記構成の回路基板１にあっては、図３Ａ～図３Ｄに矢印ａで示すように、導体パターン２から、第１の貫通導体３ａ、第２のランド部３ｄ、第２の貫通導体３ｂ、導体パターン２Ａに順次、到る信号伝送経路が形成される。この場合、導体パターン２Ａより上側の、第２の貫通導体３ｂにおける矢印ｂで示す範囲がスタブとなる。
　図３Ａ～図３Ｄに示す第１実施形態にあっては、矢印ｂで示す範囲がスタブとなり、図２Ａ～図２Ｄに示す比較例の場合よりスタブとなる長さが狭くなる。これにより、スタブの長さ（面積）の大きさに依存して発生する寄生容量の増加に起因する、多層回路基板の電気的特性への悪影響を小さくすることができる。
　このように、スルーホールビア３は回路基板１の上下面に端部を有する第１の貫通導体３ａ及び第２の貫通導体３ｂを有し、上下面の端部のいずれか一方で第１の貫通導体３ａと第２の貫通導体３ｂとが電気的に接続される。第１の貫通導体３ａと第２の貫通導体３ｂとは分離しており、いずれか一方の端部以外の位置では電気的に接続されていない。これにより、スタブの長さを抑制することができる。
　図４Ａ～図４Ｄは第２実施形態を示すものである。図４Ａは第２実施形態におけるスルーホールビア３の上面図、図４Ｂはスルーホールビア３の断面図、図４Ｃはスルーホールビア３の下面図、図４Ｄはスルーホールビア部のみの斜視図である。図４において、図３と共通の構成には同一符号を付し、説明を簡略化する。
　このスルーホールビア３は、前記第１実施形態と同様、第１の貫通導体３ａと、第２の貫通導体３ｂと、第１のランド部３ｃと、第２のランド部３ｄとを有する。第２の貫通導体３ｂは、この第１の貫通導体３ａとの間に間隔をおいて、前記貫通孔１ａ内に配置される。第１のランド部３ｃは、前記第１の貫通導体３ａを一の絶縁層の導体パターン２に接続する。なお図４Ａ及び図４Ｂにおいて点描により影を付して示す領域（符号Ｇを付す）は、第１の貫通導体３ａと第２の貫通導体３ｂとの間に設けられた間隙である。図４Ａの上面図に示すように、０時～２時の位置の前後、６時～８時の位置の前後が間隙Ｇとなっていて、第１の貫通導体３ａと第２の貫通導体３ｂとが絶縁されている。
　上記第２実施形態にあっても、図４Ａ～図４Ｄに矢印ａで示すように、導体パターン２から、第１の貫通導体３ａ、第２のランド部３ｄ、第２の貫通導体３ｂ、導体パターン２Ａに順次、到る信号伝送経路が形成される。この場合、導体パターン２Ａより上側の、第２の貫通導体３ｂにおける矢印ｂで示す範囲がスタブとなる。したがって、矢印ｂで示す範囲がスタブとなり、図２Ａ～図２Ｄに示す比較例の場合よりスタブとなる範囲が狭くなる。これにより、多層回路基板の電気的特性への悪影響を小さくすることができる。
　図５Ａ～図５Ｄは第３実施形態を示すものである。図５Ａは３実施形態におけるスルーホールビア３の上面図、図５Ｂはスルーホールビア３の断面図、図５Ｃはスルーホールビア３の下面図、図５Ｄはスルーホールビア部のみの斜視図である。図５において、図１と共通の構成には同一符号を付し、説明を簡略化する。
　このスルーホールビア３は、前記第１実施形態、第２実施形態と同様、第１の貫通導体３ａと、第２の貫通導体３ｂと、第１のランド部３ｃと、第２のランド部３ｄとを有する。第２の貫通導体３ｂは、この第１の貫通導体３ａとの間に間隔をおいて、前記貫通孔１ａ内に配置される。第２の貫通導体３ｂに、回路基板１の下面寄りに位置する回路層の導体パターン２Ａが接続される。第１のランド部３ｃは、前記第１の貫通導体３ａを一の絶縁層の導体パターン２に接続する。なお図５Ｂ及び図５Ｃにおいて点描により影を付して示す領域（符号Ｇを付す）は、第１の貫通導体３ａと第２の貫通導体３ｂとの間に設けられた間隙である。図５Ｃの下面図に示すように、０時前後の範囲、６時前後の範囲が間隙Ｇとなっていて、第１の貫通導体３ａと第２の貫通導体３ｂとが絶縁されている。
　なお第３実施形態にあっては、第２の貫通導体３ｂに接続された導体パターン２Ａが回路基板１の下面寄りの位置に配置されている。そこで、第２のランド部３ｄを回路基板１の上面、すなわち、導体パターン２Ａから遠い側で第１のランド部３ｃに接続する構成とする。これによって、スタブｂを短くするよう配慮されている。
　このように、回路基板１の上下面のうち導体パターン２Ａからの距離が大きい面に、第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続する第２のランド部３ｄが設けられる。すなわち、回路基板１の厚み方向の端部のうち、導体パターン２Ａからの距離が大きい方の端部で、第１の貫通導体３ａと第２の貫通導体３ｂとが電気的に接続される。
　換言すると、回路基板１の上下面のうち導体パターン２Ａからの距離が小さい面に、第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続しない第１のランド部３ｃが設けられる。すなわち、回路基板１の厚み方向の端部のうち、導体パターン２Ａからの距離が小さい方の端部では、第１の貫通導体３ａと第２の貫通導体３ｂとが電気的に接続されない。
　このように、回路基板１の上下面（各端部）から導体パターン２Ａまでの各距離に基づいて、いずれか一方の面（端部）のみで、第１の貫通導体３ａと第２の貫通導体３ｂとが電気的に接続される。このため、導体パターン２Ａが形成された絶縁層までの距離は、導体パターン２が形成された一の絶縁層より、第２のランド部３ｄが第１の貫通導体３ａと第２の貫通導体３ｂとを電気的に接続する他の絶縁層がより大きい。導電パターン２Ａの配置に応じて、第１のランド部３ｃ及び第２のランド部３ｄを設けることにより、スタブの範囲を効率的に抑制できる。
　上記第３実施形態にあっても、図５Ａ～図５Ｄに矢印ａで示すように、下面の導体パターン２から、第１の貫通導体３ａ、第２のランド部３ｄ、第２の貫通導体３ｂ、導体パターン２Ａに順次、到る信号伝送経路が形成される。この場合、導体パターン２Ａより下側の第２の貫通導体３ｂにおける矢印ｂで示す範囲がスタブとなる。したがって、矢印ｂで示す範囲がスタブとなり、図２Ａ～図２Ｄに示す比較例の場合よりスタブとなる範囲が狭くなる。これにより、多層回路基板の電気的特性への悪影響を小さくすることができる。
　上記第１～第３実施形態にあっては、上面、下面のいずれか一方に第１のランド部を設け、いずれか他方に第２のランド部を設けたが、この例に限定されるものではない。多層構成とされた回路基板の中間層に第１のランド部、第２のランド部のいずれか、あるいは両方を設けるようにしても良い。すなわち、層毎の電気的特性の相違、ありは、層毎を流れる信号の周波数の相違等を考慮して、スタブの影響を受け易い回路層がいずれであるかに応じて、第１のランド部、第２のランド部の位置、数、あるいは、スルーホールビアの数、配置を決定すべきものである。
　以上、第１～第３実施形態について図面を参照して詳述したが、具体的な構成はこれらの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
　この出願は、２０１９年３月１９日に日本出願された特願２０１９－０５１０３０号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、導体パターンの回路を複数層にわたって備えた回路基板に利用することができる。
　　　１　回路基板（多層基板）
　　　２、２Ａ、２Ｂ、２Ｃ　導体パターン（回路導体）
　　　３　スルーホールビア
　　　３ａ　第１の貫通導体
　　　３ｂ　第２の貫通導体
　　　３ｃ　第１のランド部
　　　３ｄ　第２のランド部
　　　４　　回路基板層
　　　１３　ランド

Claims (7)

  1. 　絶縁層の表面に導体パターンを形成した配線層を複数備えた回路基板を厚さ方向に貫通するスルーホールビアであって、
    　前記回路基板を貫通する孔内に配置され、導体により形成された第１の貫通導体と、
    　この第１の貫通導体との間に前記孔の円周方向に間隔をおいて、前記孔の内に配置された第２の貫通導体と、
    　前記第１の貫通導体を一の絶縁層の前記導体パターンに接続する第１のランド部と、
    　前記第１の貫通導体と前記第２の貫通導体とを前記一の絶縁層とは異なる他の絶縁層で接続する第２のランド部と、
    　を有するスルーホールビア。
  2. 　前記第２のランド部は、信号が流れる前記導体パターンが形成されていない前記他の絶縁層で前記第１の貫通導体と前記第２の貫通導体とを互いに接続する、
    　請求項１に記載のスルーホールビア。
  3. 　前記第２のランド部は、前記孔の周囲を囲んで設けられ、前記第１の貫通導体と前記第２の貫通導体とを互いに接続する環状の導体パターンである、請求項１または２のいずれか１項に記載のスルーホールビア。
  4. 　前記第１のランド部は、前記第１の貫通導体と前記第２の貫通導体との間に前記孔の周囲を囲んで設けられ、前記第１の貫通導体と前記第２の貫通導体とを互いに接続する環状の導体パターンの、環状の導体の一部を切り欠くことによって互いに分離して形成された、請求項１～３のいずれか１項に記載のスルーホールビア。
  5. 　前記第１のランド部は前記回路基板の上下いずれか一方の面に設けられ、前記第２のランド部は、前記回路基板の上下いずれか他方の面に設けられた、請求項１～４のいずれか１項に記載のスルーホールビア。
  6. 　前記第２のランド部は、前記一の絶縁層と前記他の絶縁層とのうち、前記第２の貫通導体が接続される一の導体パターンが形成される絶縁層までの距離が大きい前記他の絶縁層で前記第１の貫通導体と前記第２の貫通導体とを接続する請求項１～５のいずれか１項に記載のスルーホールビア。
  7. 　請求項１～６のいずれか１項に記載の前記スルーホールビアと、複数層の導体パターンとを有する回路基板。
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