JP2009059873A - プリント配線基板 - Google Patents

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Abstract

【課題】貫通型同軸コネクタをプリント配線基板に実装する際に発生する特性インピーダンス不整合を抑制すること。
【解決手段】絶縁体層3を介して複数層に積層されたGND層2と、信号端子用スルーホール6と、信号端子用スルーホール6とGND層2の間の領域に設けられたアンチパッドとなるクリアランス5と、信号端子用スルーホール6からクリアランス5を通じて第m−1層と第m+1層のGND層2間に延在する信号配線4と、を備える。第m−1層と第m+1層のGND層2は、クリアランス5部分において信号配線4の一部と重なるように配置されるとともに信号配線4のインピーダンスを調整する配線インピーダンス調整領域2aを有する。
【選択図】図2

Description

本発明は、プリント配線基板に関し、特に、高速信号伝送用のスルーホールを有するプリント配線基板に関する。
通信装置の処理能力向上に伴い、信号速度の向上は著しいものがある。信号速度の高速化に伴って、高周波特性の確保のために、特性インピーダンスのコントロールが不可欠である。このようなことから、通信装置に内蔵されたプリント配線基板間を伝送させるにあたって、従来のバックプレーン伝送だけでなく同軸コネクタを介した同軸ケーブルを使わざるを得ない状況も見えてきた。また、従来のバックプレーン伝送であっても、バックプレーン伝送を実現するために実測評価を行う場合があり、プリント配線基板と測定器との接続には同軸コネクタを使わざるを得ない状況にある。
同軸コネクタ(例えば、BNC(Bayonet Neill Concelman)やSMA(Sub Miniature Type A)など)のプリント配線基板への実装に関し、特性劣化、すなわち特性インピーダンス不整合を引き起こす主な原因は次の3点が考えられる。第1に、プリント配線基板に形成された同軸コネクタ用のスルーホール自体のインピーダンス不整合が考えられ、第2にスルーホールから信号配線へ渡る部分のインピーダンス不整合が考えられ、第3に信号用スルーホールに寄生するスタブ(分岐)によるインピーダンス不整合が考えられる。このようなインピーダンス不整合を解決する手段として、以下のような技術が提案されている。
特開2003−217745号公報 特開2004−165200号公報 特開2004−327690号公報 特開2005−175189号公報 特開2005−351731号公報 特開平8−274513号公報 特開2005−5539号公報 特開2003−86954号公報
特許文献1では、ドータボードのスルーホール近傍の伝送路に電気的なショートスタブを設けることにより、ドータボードとバックボードとのインピーダンス不整合を吸収するという技術が開示されている。しかしながら、高速信号では、信号の立ち上がりが急峻になるため、ショートスタブやスルーホール内のスタブですら伝送線路として振舞い、更に多重反射を発生する要因になることは明白である。また、ショートスタブによりGND(接地)に接続されるため、実際の信号伝送では意図しないオフセット電圧になるという問題もある。
特許文献2では、差動信号のスキュー削減に関する技術が開示されている。しかしながら、スルーホールの反射抑制の課題に対しては言及がない。
特許文献3では、プリント配線基板のスルーホールにおけるリターン電流経路を確保するため、スルーホールを同軸型にしたものが開示されている。しかしながら、多層配線基板で発生するスルーホールのスタブに関する解決策が示されていない。
特許文献4では、プリント配線基板のスルーホールにおけるリターン電流経路を確保するため、2つのグランド層の間に導電層を設けたものが開示されている。しかしながら、特許文献3と同様、多層配線基板におけるスルーホールのスタブの解決策が示されていない。
特許文献5では、接地(GND)に接続された導体パターンのスルーホール中に金属プローブを挿入することによりテストソケットを構築する技術が開示されている。しかしながら、特許文献3と同様、スルーホールのスタブに関する言及がない。
特許文献6では、導波管と基板を接続する技術が開示されている。しかしながら、この技術は、基板内に構成した擬似導波管のインピーダンス可変に関するものであり、スルーホールに関するインピーダンス不整合を解決するものではない。
特許文献7では、インピーダンスを高整合した状態で、同軸コネクタや同軸ケーブルをプリント基板に実装する技術が開示されている。しかしながら、この技術は、特性の異なるプリント基板とインピーダンス整合基板を接続してインピーダンスを調整するものであり、スルーホールから信号配線に渡る部分の構成が不明で当該部分でのインピーダンス不整合を解決しているとはいえない。
特許文献8では、隣接する開口部の平面形状および貫通導体の断面形状がそれぞれ楕円形状であるとともに、これら開口部および貫通導体を楕円形状の短径方向に並べて配列することで、電流経路のインダクタンス成分を小さくし、かつ、同時スイッチングノイズを抑制する技術が開示されている。しかしながら、この技術は、貫通導体から信号配線に渡る部分の構成が不明で当該部分でのインピーダンス不整合を解決しているとはいえない。
本発明の主な課題は、貫通型同軸コネクタをプリント配線基板に実装する際に発生する特性インピーダンス不整合を抑制することである。
本発明の一視点においては、プリント配線基板において、絶縁体層を介して複数層に積層された接地層と、第1のスルーホールと、前記第1のスルーホールと前記接地層の間の領域に設けられたアンチパッドとなるクリアランスと、前記第1のスルーホールから前記クリアランスを通じて所定の前記接地層間に延在する信号配線と、を備え、所定の前記接地層は、前記クリアランス部分において前記信号配線の一部と重なるように配置されるとともに前記信号配線のインピーダンスを調整する配線インピーダンス調整領域を有することを特徴とする。
本発明によれば、クリアランスを通る信号配線の特性インピーダンスを補償することができるので、スルーホールに接続される同軸コネクタの性能を、信号帯域を劣化させることなく、引き出すことができる。
本発明の実施形態に係るプリント配線基板では、絶縁体層(図2の3)を介して複数層に積層された接地層(図2のGND層2)と、第1のスルーホール(図2の信号端子用スルーホール6)と、前記第1のスルーホール(図2の信号端子用スルーホール6)と前記接地層(図2のGND層2)の間の領域に設けられたアンチパッドとなるクリアランス(図2の5)と、前記第1のスルーホール(図2の信号端子用スルーホール6)から前記クリアランス(図2の5)を通じて所定の前記接地層間(図2の第m−1層と第m+1層のGND層2間)に延在する信号配線(図2の4)と、を備え、所定の前記接地層(図2の第m−1層と第m+1層のGND層2)は、前記クリアランス(図2の5)部分において前記信号配線(図2の4)の一部と重なるように配置されるとともに前記信号配線(図2の4)のインピーダンスを調整する配線インピーダンス調整領域(図2の2a)を有する。
本発明の実施例1に係るプリント配線基板について図面を用いて説明する。図1は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した第1層側から見たときの部分平面図である。図2は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した図1のX−X´間の部分断面図である。図3は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した図1のY−Y´間の部分断面図である。図4は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第1層部分、及び(B)第2層部分の部分断面図である。図5は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第m−1層部分、(B)第m層部分、及び(C)第m+1層部分の部分断面図である。図6は、本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第n−1層部分、及び(B)第n層部分の部分断面図である。
なお、図1では、絶縁体層3を省略している。また、図面においては、同軸コネクタの信号端子に接続する信号配線を第m層の信号配線を使用すると仮定している。
図1〜図3を参照すると、プリント配線基板1は、GND層2と絶縁体層3が交互に積層された多層配線基板であり、同軸コネクタ(図示せず)を実装可能なものである。プリント配線基板1は、GND層2と、絶縁体層3と、信号配線4と、クリアランス5と、信号端子用スルーホール6と、GND端子用GNDスルーホール7と、インピーダンス調整用GNDスルーホール8と、を有する。
GND層2は、銅等の導体よりなるGND(接地)と接続された導体層である。GND層2は、絶縁体層3を介して複数層にわたって積層している。第m−1層のGND層2と第m+1層のGND層2の間には、絶縁体層3を介して信号配線4が配されている(図2参照)。各層のGND層2には、信号端子用スルーホール6の外周に配置されるクリアランス5と対応する位置に円形状の開口部が形成されている。第m−1層および第m+1層以外のGND層2(図1では第1層、第3層、第n−2層、第n層のGND層2)では、クリアランス5と対応する開口部が円形状に形成されている(図4(A)、図6(B)参照)。第m−1層および第m+1層のGND層2は、第m−1層および第m+1層以外のGND層2の開口部領域内に配線インピーダンス調整領域2aが配されている(図1参照)。第m−1層および第m+1層のGND層2では、配線インピーダンス調整領域2aを除いて、第m−1層および第m+1層以外のGND層2の開口部と同様に、クリアランス5に対応する開口部が形成されている。GND層2の開口部内には、信号端子用スルーホール6が配されている。各層のGND層2は、クリアランス5に対応する開口部の外周部分で、信号端子用スルーホール6の軸を中心とする同心円10の外周で接するようにGND端子用GNDスルーホール7及びインピーダンス調整用GNDスルーホール8が形成されている。各層のGND層2は、GND端子用GNDスルーホール7及びインピーダンス調整用GNDスルーホール8と接続されている(図3参照)。
配線インピーダンス調整領域2aは、クリアランス5領域に配された信号配線4の特性インピーダンスを調整する領域である。配線インピーダンス調整領域2aは、第m−1層および第m+1層のGND層2に形成され、第m層の信号配線4の一部と重なるように配されている(図1参照)。配線インピーダンス調整領域2aは、GND層2本体と一体に構成され、GND層2の電位と同電位であり、信号端子用スルーホール6と絶縁されている(図5(A)、(B)参照)。配線インピーダンス調整領域2aと信号端子用スルーホール6の間の間隙は、基板の製造で問題ない範囲で信号配線4の上下に導体が無い領域が極力小さくなるようにすることが好ましい。配線インピーダンス調整領域2aは、信号端子用スルーホール6から離れるにしたがい広くなる扇状(信号端子用スルーホール6の中心からGND端子用GNDスルーホール7の中心へと延びた線上でクリアランス円周上との交点を半径とした扇状)に形成されている。なお、配線インピーダンス調整領域2aは、第m−1層および第m+1層以外のGND層2には形成されない。
絶縁体層3は、エポキシ樹脂等の絶縁体よりなる層である。絶縁体層3は、GND層2間に配されている。絶縁体層3には、第m−1層および第m+1層のGND層2の間の部分において信号配線4が配されている(図2参照)。絶縁体層3は、GND層2のクリアランス5に対応する開口部内にも配されている。絶縁体層3には、クリアランス5領域内の中央に、ドリル穴面6bが形成されており、ドリル穴面6bの壁面に信号端子用スルーホール6が形成されている(図2参照)。絶縁体層3には、クリアランス5領域の外周部分に、ドリル穴面7aが形成されており、ドリル穴面7aの壁面にGND端子用GNDスルーホール7が形成されている(図3参照)。絶縁体層3には、クリアランス5領域の外周部分に、ドリル穴面8aが形成されており、ドリル穴面8aの壁面にインピーダンス調整用GNDスルーホール8が形成されている(図3参照)。
信号配線4は、銅等の導体よりなる信号用の配線である。信号配線4は、第m−1層および第m+1層のGND層2の間の第m層の絶縁体層3において形成されている(図2参照)。信号配線4は、第m−1層および第m+1層のGND層2の配線インピーダンス調整領域2aの間に配されている。信号配線4は、信号端子用スルーホール6と接続されており、信号端子用スルーホール6の外周にて雫状に形成されたティアドロップ部4aを有する。ティアドロップ部4aは、信号配線4と配線インピーダンス調整領域2aが重ならない領域の信号配線4のインピーダンス特性劣化を防ぐためのものである。信号配線4は、インピーダンス調整用GNDスルーホール8間を通るように配置されている。
クリアランス5は、信号端子用スルーホール6とGND層2の間の領域に配されたアンチパッドとなる部分である。クリアランス5には、絶縁体層3が配されている。クリアランス5は、第m−1層および第m+1層にて、配線インピーダンス調整領域2aによって狭くなっている。
信号端子用スルーホール6は、同軸コネクタ(図示せず)の信号端子(図示せず)と接続するためのスルーホールである。信号端子用スルーホール6は、同軸コネクタ(図示せず)の信号端子(図示せず)の形状に応じて構成される。信号端子用スルーホール6は、銅等の導体よりなる。信号端子用スルーホール6は、クリアランス5の中央の絶縁体層3に貫通して形成されたドリル穴面6bの壁面に形成されており、上面及び下面の周縁部にランド6aを有し、信号配線4のティアドロップ部4aと接続されている。
GND端子用GNDスルーホール7は、同軸コネクタ(図示せず)のGND端子(図示せず)と接続するためのスルーホールである。GND端子用GNDスルーホール7は、同軸コネクタ(図示せず)のGND端子(図示せず)の形状に応じて構成される。GND端子用GNDスルーホール7は、銅等の導体よりなる。GND端子用GNDスルーホール7は、GND層2のクリアランス5に対応する開口部の外周部分で、信号端子用スルーホール6の軸を中心とする同心円10の外周で接するように貫通して形成されたドリル穴面7aの壁面に形成されており、各層のGND層2と接続されている。
インピーダンス調整用GNDスルーホール8は、信号端子用スルーホール6の特性インピーダンスを調整するためのGNDスルーホールである。インピーダンス調整用GNDスルーホール8は、銅等の導体よりなる。インピーダンス調整用GNDスルーホール8は、GND層2のクリアランス5に対応する開口部の外周部分で、信号端子用スルーホール6の軸を中心とする同心円10の外周で接するように貫通して形成されたドリル穴面8aの壁面に形成されており、各層のGND層2と接続されている。インピーダンス調整用GNDスルーホール8は、同心円10に均一になるように配置されている。インピーダンス調整用GNDスルーホール8同士の間隔は、信号配線4が通る十分な間隔が確保されるように配置される。インピーダンス調整用GNDスルーホール8は、概して1cm角程度のSMAコネクタを使用した場合、図1のようなGND端子用GNDスルーホール7の間に2個程度の構成となる。
次に、本発明の実施例1に係るプリント配線基板の動作について説明する。
まず、信号端子用スルーホール6の特性インピーダンスのコントロールについて図面を用いて説明する。図7は、(A)同軸断面構造、及び(B)本発明の実施例1に係るプリント配線基板の断面構造を模式的に示した図である。
一般に同軸構造(図7(A)参照)の特性インピーダンスZは、数式1によって求められる。
Figure 2009059873
数式1より、特性インピーダンスZは、芯線(内部導体)の半径a、外部導体の内径bだけで決定することができる。なお、εは比誘電率、log は自然対数を示す。
図7(B)は、実施例1の構造を示したもので、中心の信号端子用スルーホール6の周囲にGNDスルーホール7、8が同心円状に配置されている。この構造は同軸構造に近く擬似同軸とみなせる。ここで、信号端子用スルーホール6のドリル径R1を図7(A)の半径aとし、GNDスルーホール7、8の同心円半径R2を図7(B)の半径bとして、数式1に代入することで、同軸コネクタ用のスルーホールの特性インピーダンスを予測することができる。
次に、クリアランス5上の配線インピーダンス調整領域について、比較例を用いながら図面を用いて説明する。図8は、比較例に係るプリント配線基板に同軸コネクタを実装した状態のクリアランスおよびスタブのそれぞれの形状を変えてインピーダンス解析を行った結果を示した図である。図9は、本発明の実施例1に係るプリント配線基板に同軸コネクタを実装した状態でインピーダンス解析を行った結果を示した図である。なお、比較例は、実施例1の配線インピーダンス調整領域2a、ティアドロップ部4a、及びインピーダンス調整用GNDスルーホール8がないものを想定している。
図8(比較例)を参照すると、クリアランスに注目する場合、クリアランスが小さいと信号端子用スルーホールとGND層との間の容量性結合により、設計した特性インピーダンス値が小さくなることが確認できる(図8(a)参照)。このことから、信号端子用スルーホール自体の特性インピーダンスにとってはクリアランスが大きい方がよいことがいえる。しかし、クリアランスを大きくするとクリアランスを通過する信号配線の特性インピーダンスが高くなるという結果が出てくる(図8(b)、(c)参照)。図8(a)、(b)、(c)の結果から、信号端子用スルーホールに極力容量性結合を与えず、信号配線のインピーダンスを確保するような構造、すなわち、図1の扇型構造の配線インピーダンス調整領域2aを付加することが有効である。また、信号端子用スルーホールと配線インピーダンス調整領域との間のわずかな領域では、図1のティアドロップ部4aを構成しインピーダンス勾配を与えることが有効である。そこで、実施例1(図1参照)に係るプリント配線基板では、クリアランス5を中とし、配線インピーダンス調整領域2a、ティアドロップ部4a、及びインピーダンス調整用GNDスルーホール8を追加すると、図9のように特性インピーダンス値が高くもなく低くもならないように調整された状態にすることができる。
図8でスタブの有無による特性解析に注目すると、スタブがインピーダンス低下を引き起こすことが確認できる(図8(d)、(e)、(f)参照)。さらに、スタブを除去することで特性が格段に良好になることも解析結果から明らかである(図8(g)参照)。実施例1(図2参照)に係るプリント配線基板の信号端子用スルーホール6のスタブを、図8(g)のように削り取れば、特性がさらに良好になる。
実施例1によれば、同軸コネクタでの信号帯域劣化を大幅に改善できる。従来、同軸コネクタ自身の帯域は20GHz以上あるにも関わらず、プリント配線基板に実装すると信号帯域が5GHzにも満たない事例があった。一方、実施例1を適用することにより、同軸コネクタの性能を引き出し、信号帯域を劣化させることなく同軸コネクタの性能を引き出すことができる。
本発明の実施例2に係るプリント配線基板について図面を用いて説明する。図10は、本発明の実施例2に係るプリント配線基板の構成を模式的に示した部分断面図である。図11は、本発明の実施例2に係るプリント配線基板の構成を模式的に示した除去部側の部分斜視図である。なお、図10の断面は図1のX−X´間に相当するものである。
実施例2では、GND端子用GNDスルーホール7を避けるようにクリアランス5を大きくし、インピーダンス調整用GNDスルーホール(図1の8に相当)を廃止し、信号端子用スルーホール6で発生するスタブ(分岐)を除去している。その他の構成は実施例1と同様である。
信号配線4が形成される第m層が半田面(第n層側)に近いと信号端子用スルーホール6のスタブによる影響はないとみなせ、実施例1(図2参照)のようにスタブの除去は不要である。しかし、設計条件で第m層が部品面(第1層側)に近い層を使わざるを得ない場合、信号端子用スルーホール6のスタブを物理的に除去する必要がある。そして、信号端子用スルーホール6のスタブを除去しても、信号端子用スルーホール6と同軸コネクタの信号端子とを接合させる半田の半田付け作業が行いやすくなければならない。そこで、信号端子用スルーホール6のスタブを除去する場合は、図11のように溝状の除去部11とする。除去部11は、短辺方向は半田ごてのこて先が入る幅、長手方向は半田付け作業ができる程度の長さとする。除去部11の形成方法には、バックドリル(あるいはカウンターボーリング)と呼ばれる手法があり、信号端子用スルーホール6のスタブ構成部分をドリルで削り取るというものである。ここではドリルの径を太くし、半田ごてが挿入できる広さを確保する。実施例2によれば、実施例1と同様な効果を奏する。
本発明の実施例3に係るプリント配線基板について図面を用いて説明する。図12は、本発明の実施例3に係るプリント配線基板の構成を模式的に示した第1層側から見たときの部分平面図である。なお、図12では、絶縁体層を省略している。
実施例3は、バックプレーン用コネクタを適用する場合の例である。この例は差動伝送の例であるが、特性インピーダンスの不整合を防止するため、クリアランス5領域において第m−1層と第m+1層のGND層2に配線インピーダンス調整領域2aを設け、配線インピーダンス調整領域2aと信号端子用スルーホール6の間の領域の信号配線4にティアドロップ部4aを設けて信号端子用スルーホール6と信号配線4を接続し、クリアランス5の外周のGND層2にインピーダンス調整用GNDスルーホール8を設けたものである。クリアランス5内には複数の信号端子用スルーホール6が配置され、クリアランス5は配線インピーダンス調整領域2aを除いて四角形に形成されている。第m層の信号配線4は、第m−1層と第m+1層のGND層2の間に配され、第m−1層と第m+1層の配線インピーダンス調整領域2aの間にも配されている。実施例3によれば、実施例1と同様な効果を奏する。
本発明の実施例1に係るプリント配線基板の構成を模式的に示した第1層側から見たときの部分平面図である。 本発明の実施例1に係るプリント配線基板の構成を模式的に示した図1のX−X´間の部分断面図である。 本発明の実施例1に係るプリント配線基板の構成を模式的に示した図1のY−Y´間の部分断面図である。 本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第1層部分、及び(B)第2層部分の部分断面図である。 本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第m−1層部分、(B)第m層部分、及び(C)第m+1層部分の部分断面図である。 本発明の実施例1に係るプリント配線基板の構成を模式的に示した(A)第n−1層部分、及び(B)第n層部分の部分断面図である。 (A)同軸断面構造、及び(B)本発明の実施例1に係るプリント配線基板の断面構造を模式的に示した図である。 比較例に係るプリント配線基板に同軸コネクタを実装した状態のクリアランスおよびスタブのそれぞれの形状を変えてインピーダンス解析を行った結果を示した図である。 本発明の実施例1に係るプリント配線基板に同軸コネクタを実装した状態でインピーダンス解析を行った結果を示した図である。 本発明の実施例2に係るプリント配線基板の構成を模式的に示した部分断面図である。 本発明の実施例2に係るプリント配線基板の構成を模式的に示した除去部側の部分斜視図である。 本発明の実施例3に係るプリント配線基板の構成を模式的に示した第1層側から見たときの部分平面図である。
符号の説明
1 プリント配線基板
2 GND層(導体層)
2a 配線インピーダンス調整領域
3 絶縁体層
4 信号配線
4a ティアドロップ部
5 クリアランス
6 信号端子用スルーホール
6a ランド
6b ドリル穴面
7 GND端子用GNDスルーホール
7a ドリル穴面
8 インピーダンス調整用GNDスルーホール
8a ドリル穴面
10 同心円
11 除去部
20 内部導体
21 絶縁体
22 外部導体
30 GND端子

Claims (11)

  1. 絶縁体層を介して複数層に積層された接地層と、
    第1のスルーホールと、
    前記第1のスルーホールと前記接地層の間の領域に設けられたアンチパッドとなるクリアランスと、
    前記第1のスルーホールから前記クリアランスを通じて所定の前記接地層間に延在する信号配線と、
    を備え、
    所定の前記接地層は、前記クリアランス部分において前記信号配線の一部と重なるように配置されるとともに前記信号配線のインピーダンスを調整する配線インピーダンス調整領域を有することを特徴とするプリント配線基板。
  2. 前記配線インピーダンス調整領域は、前記第1のスルーホールから離れるにしたがい広くなる扇状に形成されていることを特徴とする請求項1記載のプリント配線基板。
  3. 前記信号配線は、前記第1のスルーホールの外周にて雫状に形成されたティアドロップ部を有し、
    前記ティアドロップ部は、前記クリアランス部分において前記信号配線と前記配線インピーダンス調整領域が重ならない領域に配置されることを特徴とする請求項1又は2記載のプリント配線基板。
  4. 前記クリアランスの外周に配置されるとともに各前記接地層と接続される複数の第2のスルーホールを備えることを特徴とする請求項1乃至3のいずれか一に記載のプリント配線基板。
  5. 前記クリアランスは、前記クリアランス内に前記第1のスルーホールが1個存在する場合、前記配線インピーダンス調整領域を除いて前記第1のスルーホールの軸を中心とする円形状に形成されていることを特徴とする請求項1乃至4のいずれか一に記載のプリント配線基板。
  6. 前記第1のスルーホールは、同軸コネクタの信号端子と接続され、
    前記第2のスルーホールは、前記第1のスルーホールの軸を中心とする同心円の外周で接するように配置されるとともに前記同軸コネクタの接地端子と接続されることを特徴とする請求項5記載のプリント配線基板。
  7. 前記クリアランスの外周にて前記同心円の外周で接するように配置されるとともに、各前記接地層と接続され、かつ、前記第2のクリアランスの間に配置される第3のスルーホールを備えることを特徴とする請求項6記載のプリント配線基板。
  8. 前記クリアランスは、前記クリアランス内に前記第1のスルーホールが複数個存在する場合、前記配線インピーダンス調整領域を除いて四角形に形成されていることを特徴とする請求項1乃至4のいずれか一に記載のプリント配線基板。
  9. 前記クリアランス部分の領域には、前記信号配線及び前記配線インピーダンス調整領域を除いて絶縁体層が配されることを特徴とする請求項1乃至8のいずれか一に記載のプリント配線基板。
  10. 前記第1のスルーホールが前記信号配線との接続部分から分岐したスタブ構成となっている場合に、少なくとも前記第1のスルーホールのスタブ構成部分の全部又は一部が除去された除去部を有することを特徴とする請求項1乃至9のいずれか一に記載のプリント配線基板。
  11. 前記除去部では、前記絶縁体層の一部も除去されて溝状に形成されていることを特徴とする請求項10記載のプリント配線基板。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013048197A (ja) * 2011-07-26 2013-03-07 Kyocer Slc Technologies Corp 配線基板
JP2013175569A (ja) * 2012-02-24 2013-09-05 Hitachi Ltd 配線基板
JP2014107494A (ja) * 2012-11-29 2014-06-09 Mitsubishi Electric Corp 多層基板、回路基板、情報処理装置、センサー装置、および通信装置
JP2014107493A (ja) * 2012-11-29 2014-06-09 Mitsubishi Electric Corp 多層基板、回路基板、情報処理装置、センサー装置、および通信装置
US8957325B2 (en) 2013-01-15 2015-02-17 Fujitsu Limited Optimized via cutouts with ground references
JP2016508675A (ja) * 2013-01-29 2016-03-22 エフシーアイ アジア ピーティーイー リミテッド 差動信号ルーティングを偏倚したプリント回路基板(pcb)
EP3107357A1 (en) 2015-06-19 2016-12-21 Hosiden Corporation Multilayer printed wiring board and connection structure of a multilayer printed wiring board and a connector
US10034366B2 (en) 2014-11-21 2018-07-24 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US10187972B2 (en) 2016-03-08 2019-01-22 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11057995B2 (en) 2018-06-11 2021-07-06 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11637389B2 (en) 2020-01-27 2023-04-25 Amphenol Corporation Electrical connector with high speed mounting interface
US11637403B2 (en) 2020-01-27 2023-04-25 Amphenol Corporation Electrical connector with high speed mounting interface
US11742601B2 (en) 2019-05-20 2023-08-29 Amphenol Corporation High density, high speed electrical connector

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431834B2 (en) * 2009-06-16 2013-04-30 Ciena Corporation Method for assuring counterbore depth of vias on printed circuit boards and printed circuit boards made accordingly
FR2950200A1 (fr) * 2009-09-11 2011-03-18 Thales Sa Dispositif de raccordement pour signaux haute frequence entre un connecteur et une ligne de transmission
JP5024356B2 (ja) * 2009-11-09 2012-09-12 株式会社村田製作所 電気特性測定基板
EP2505045A2 (en) * 2009-11-27 2012-10-03 BAE Systems Plc. Circuit board
US20120234580A1 (en) * 2009-11-27 2012-09-20 Bae Systems Plc Circuit board
US8729405B2 (en) * 2010-03-31 2014-05-20 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN102986307B (zh) * 2010-06-29 2017-04-05 Fci公司 结构化电路板和方法
US8889999B2 (en) * 2011-10-24 2014-11-18 Cisco Technology, Inc. Multiple layer printed circuit board with unplated vias
JP2013172036A (ja) * 2012-02-21 2013-09-02 Fujitsu Ltd 多層配線基板及び電子機器
US9545003B2 (en) 2012-12-28 2017-01-10 Fci Americas Technology Llc Connector footprints in printed circuit board (PCB)
US9603250B2 (en) * 2014-02-28 2017-03-21 Fujitsu Limited Electromagnetic field manipulation around vias
CN204244566U (zh) * 2014-11-26 2015-04-01 深圳市一博科技有限公司 一种减小通道损耗的pcb板结构
JP6520179B2 (ja) * 2015-02-13 2019-05-29 日本電産リード株式会社 中継コネクタ、及び基板検査装置
US9864829B2 (en) * 2015-04-20 2018-01-09 Toshiba Memory Corporation Multilayer substrate, design method of multilayer substrate, manufacturing method of semiconductor device, and recording medium
JP2017011093A (ja) * 2015-06-22 2017-01-12 イビデン株式会社 プリント配線板
US9755333B2 (en) * 2015-12-04 2017-09-05 Raytheon Company Radio frequency connector receptical
JP6571035B2 (ja) * 2016-03-18 2019-09-04 日本ルメンタム株式会社 プリント回路基板、光モジュール、及び伝送装置
JP6810001B2 (ja) * 2017-08-24 2021-01-06 株式会社Soken 高周波伝送線路
US10993315B2 (en) * 2017-10-31 2021-04-27 Avl Technologies, Inc. Printed circuit via for KA satcom circuit boards
US10667385B2 (en) * 2018-10-03 2020-05-26 Arista Networks, Inc. Impedance control using anti-pad geometries
US11564316B2 (en) 2018-11-29 2023-01-24 Lockheed Martin Corporation Apparatus and method for impedance balancing of long radio frequency (RF) via
US20190116668A1 (en) * 2018-12-21 2019-04-18 Intel Corporation Differential via with per-layer void
KR102639871B1 (ko) * 2019-05-21 2024-02-23 삼성전자 주식회사 전기적 연결 장치 및 그것을 포함하는 전자 장치
CN111640682B (zh) * 2020-05-31 2022-07-08 西南电子技术研究所(中国电子科技集团公司第十研究所) 分离器件金丝键合过渡结构
EP3979436B1 (de) * 2020-10-01 2024-05-08 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Elektrischer steckverbinder, leiterplattenanordnung und verfahren zur montage einer leiterplattenanordnung
US20220252660A1 (en) * 2021-02-11 2022-08-11 R & D Circuits, Inc. System and method for detecting defective back-drills in printed circuit boards
CN113163624B (zh) * 2021-04-28 2022-10-25 恒为科技(上海)股份有限公司 一种关于差分过孔的反焊盘设计方法、印制电路板
US11903124B2 (en) * 2021-08-10 2024-02-13 Rockwell Collins, Inc. Wide band printed circuit board through connector
US20240008180A1 (en) * 2022-06-30 2024-01-04 Marvell Israel (M.I.S.L) Ltd. Printed circuit board via structures with reduced insertion loss distortion

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302964A (ja) * 1993-04-16 1994-10-28 Oki Electric Ind Co Ltd 高速信号伝送用回路基板
JP2001244633A (ja) * 2000-02-28 2001-09-07 Nec Corp 多層プリント配線板
JP2003158381A (ja) * 2001-11-19 2003-05-30 Nec Corp 多層配線基板およびその製造方法
JP2003217745A (ja) * 2002-01-18 2003-07-31 Mitsubishi Electric Corp 信号中継装置
JP2004165200A (ja) * 2002-11-08 2004-06-10 Mitsubishi Electric Corp プリント基板
JP2004327690A (ja) * 2003-04-24 2004-11-18 Fuji Xerox Co Ltd プリント配線基板
JP2005175189A (ja) * 2003-12-11 2005-06-30 Fuji Xerox Co Ltd プリント配線基板
WO2005086554A1 (en) * 2004-03-09 2005-09-15 Nec Corporation Via transmission lines for multilayer printed circuit boards
JP2005351731A (ja) * 2004-06-10 2005-12-22 Fujitsu Ltd テストソケット

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605654B2 (ja) 1995-03-31 1997-04-30 日本電気株式会社 複合マイクロ波回路モジュール及びその製造方法
US6639154B1 (en) * 2000-10-10 2003-10-28 Teradyne, Inc. Apparatus for forming a connection between a circuit board and a connector, having a signal launch
JP2003086954A (ja) 2001-09-07 2003-03-20 Kyocera Corp 多層配線基板
US6828513B2 (en) 2002-04-30 2004-12-07 Texas Instruments Incorporated Electrical connector pad assembly for printed circuit board
US7435912B1 (en) * 2002-05-14 2008-10-14 Teradata Us, Inc. Tailoring via impedance on a circuit board
JP2005005539A (ja) 2003-06-12 2005-01-06 Yamaichi Electronics Co Ltd プリント基板実装方法および基板構造
US7492146B2 (en) * 2005-05-16 2009-02-17 Teradyne, Inc. Impedance controlled via structure
US7457132B2 (en) * 2005-10-20 2008-11-25 Sanmina-Sci Corporation Via stub termination structures and methods for making same
JP2007201112A (ja) 2006-01-26 2007-08-09 Hitachi Ltd 掘削深さ検出構造を備えた回路基板及びこれが搭載された伝送装置
US20070278001A1 (en) * 2006-05-31 2007-12-06 Romi Mayder Method and apparatus for a high frequency coaxial through hole via in multilayer printed circuit boards

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302964A (ja) * 1993-04-16 1994-10-28 Oki Electric Ind Co Ltd 高速信号伝送用回路基板
JP2001244633A (ja) * 2000-02-28 2001-09-07 Nec Corp 多層プリント配線板
JP2003158381A (ja) * 2001-11-19 2003-05-30 Nec Corp 多層配線基板およびその製造方法
JP2003217745A (ja) * 2002-01-18 2003-07-31 Mitsubishi Electric Corp 信号中継装置
JP2004165200A (ja) * 2002-11-08 2004-06-10 Mitsubishi Electric Corp プリント基板
JP2004327690A (ja) * 2003-04-24 2004-11-18 Fuji Xerox Co Ltd プリント配線基板
JP2005175189A (ja) * 2003-12-11 2005-06-30 Fuji Xerox Co Ltd プリント配線基板
WO2005086554A1 (en) * 2004-03-09 2005-09-15 Nec Corporation Via transmission lines for multilayer printed circuit boards
JP2005351731A (ja) * 2004-06-10 2005-12-22 Fujitsu Ltd テストソケット

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013048197A (ja) * 2011-07-26 2013-03-07 Kyocer Slc Technologies Corp 配線基板
JP2013175569A (ja) * 2012-02-24 2013-09-05 Hitachi Ltd 配線基板
JP2014107494A (ja) * 2012-11-29 2014-06-09 Mitsubishi Electric Corp 多層基板、回路基板、情報処理装置、センサー装置、および通信装置
JP2014107493A (ja) * 2012-11-29 2014-06-09 Mitsubishi Electric Corp 多層基板、回路基板、情報処理装置、センサー装置、および通信装置
US8957325B2 (en) 2013-01-15 2015-02-17 Fujitsu Limited Optimized via cutouts with ground references
CN109327955A (zh) * 2013-01-29 2019-02-12 安费诺富加宜(亚洲)私人有限公司 具有偏移差分信号通路的pcb
JP2016508675A (ja) * 2013-01-29 2016-03-22 エフシーアイ アジア ピーティーイー リミテッド 差動信号ルーティングを偏倚したプリント回路基板(pcb)
US11950356B2 (en) 2014-11-21 2024-04-02 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US11546983B2 (en) 2014-11-21 2023-01-03 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US10034366B2 (en) 2014-11-21 2018-07-24 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US10849218B2 (en) 2014-11-21 2020-11-24 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US10455689B2 (en) 2014-11-21 2019-10-22 Amphenol Corporation Mating backplane for high speed, high density electrical connector
KR20160149999A (ko) * 2015-06-19 2016-12-28 호시덴 가부시기가이샤 다층프린트 배선판 및 다층프린트 배선판과 커넥터와의 접속구조
KR102537254B1 (ko) * 2015-06-19 2023-05-26 호시덴 가부시기가이샤 다층프린트 배선판 및 다층프린트 배선판과 커넥터와의 접속구조
EP3107357A1 (en) 2015-06-19 2016-12-21 Hosiden Corporation Multilayer printed wiring board and connection structure of a multilayer printed wiring board and a connector
US10548220B2 (en) 2015-06-19 2020-01-28 Hosiden Corporation Multilayer printed wiring board, and connection structure of multilayer printed wiring board and connector
JP2017011046A (ja) * 2015-06-19 2017-01-12 ホシデン株式会社 多層プリント配線板及び多層プリント配線板とコネクタとの接続構造
US11765813B2 (en) 2016-03-08 2023-09-19 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10993314B2 (en) 2016-03-08 2021-04-27 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11096270B2 (en) 2016-03-08 2021-08-17 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10638599B2 (en) 2016-03-08 2020-04-28 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11553589B2 (en) 2016-03-08 2023-01-10 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10485097B2 (en) 2016-03-08 2019-11-19 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11805595B2 (en) 2016-03-08 2023-10-31 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10187972B2 (en) 2016-03-08 2019-01-22 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11057995B2 (en) 2018-06-11 2021-07-06 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11758656B2 (en) 2018-06-11 2023-09-12 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11742601B2 (en) 2019-05-20 2023-08-29 Amphenol Corporation High density, high speed electrical connector
US11637403B2 (en) 2020-01-27 2023-04-25 Amphenol Corporation Electrical connector with high speed mounting interface
US11637389B2 (en) 2020-01-27 2023-04-25 Amphenol Corporation Electrical connector with high speed mounting interface

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