JPWO2021009865A1 - 高密度多層基板、及びその製造方法 - Google Patents

Abstract

ＩＶＨを含む貫通ビアが形成された多層基板２に代わる高密度多層基板１であって、複数の絶縁層Ｒ１〜Ｒ５及び複数の配線層Ｌ１〜Ｌ６が交互に積層された多層配線板１０と、第１電極端子２２及び第２電極端子２３が両端に設けられ、これらが多層配線板１０の積層方向に垂直な方向に離間する向きで絶縁層Ｒ３に埋設されるチップ部品２０と、多層配線板１０の両面に形成された配線層Ｌ１及びＬ６のそれぞれと第１電極端子２２及び第２電極端子２３の少なくとも一方とを導通し、複数のレーザビアが重ねて形成されるスタックビア３０と、を備える。

Description

本発明は、高密度多層基板、及びその製造方法に関する。

電気・電子機器に使用される回路基板は、近年の多機能化及び小型化に伴い、複数の配線層により積層化されると共に、各配線層を互いに接続する複数の導通ビアや基板を貫通して設けられる複数のスルーホールが峡ピッチで形成される傾向にある。ここで、多層基板を貫通するスルーホールは、多層基板に穿設される貫通孔の長さに応じて貫通孔の径が太くなり、実装面積を圧迫することになる。そのため、峡ピッチ化が必要な多層基板においては、各配線層を層間接続する複数のビアホールを介して両面の外層配線層を互いにさせることにより、スルーホールに替えて省スペース化された貫通ビアが形成されることが多い。

上記のような高密度多層基板は、各配線層の間隔が比較的小さいときにはレーザビアによる層間接続を行うことができるが、間隔が比較的大きいときにはアスペクト比の制約によりレーザビアを形成することができない場合がある。このため、比較的厚みのある絶縁層を有する多層基板においては、当該絶縁層にドリルによる孔あけ等の機械的な手段で貫通孔を形成し、絶縁層の両面の各配線層を互いに導通させる非貫通ビアホール（ＩＶＨ：Interstitial Via Hole）を設けることにより、両面の外層配線層に導電路を形成することができる。

より具体的には、ＩＶＨは、例えば特許文献１に開示されているように、ドリル加工により両面板に孔を穿設し、当該孔の内壁にめっき加工を施して両面の配線層と導通させると共に、孔内部に樹脂を充填することにより形成される。また、ＩＶＨは、孔内部の樹脂を封止する蓋めっきを形成することにより、隣接する絶縁層に設けられる導通ビアを積層方向に並べて配置することができる。

さらに、ＩＶＨは、特許文献１に開示されているように、両面板に積層された絶縁層を介して接続される導通ビアをずらして配置することにより、蓋めっきの形成が不要となり製造コストを抑制することができる。

特開２０１４−２０８７５１号公報

しかしながら、上記のように機械的な穿設孔によりＩＶＨを形成した場合には、絶縁層に負荷が掛かることになるため、絶縁層に含まれるガラスクロスに沿って微小なクラックが発生し、ＩＶＨの近傍に配置される内蔵部品又は導通ビア等の隣接部品と当該ＩＶＨとが短絡するマイグレーションに繋がる虞が生じる。そのため、ＩＶＨが形成される高密度多層基板は、短絡を抑制するためにＩＶＨと隣接部品とを離間して配置しなければならず、峡ピッチ化が妨げられる虞が生じる。特に、２つのＩＶＨを隣接して配置する場合には、両者の間でマイグレーションが発生する虞がより高まることになる。

本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、ＩＶＨを含む貫通ビアが形成された多層基板に代えて、マイグレーションの発生を抑制しつつ峡ピッチ化が可能な高密度多層基板、及びその製造方法を提供することにある。

本発明に係る高密度多層基板は、ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板であって、複数の絶縁層及び複数の配線層が交互に積層された多層配線板と、一対の電極端子が両端に設けられ、前記一対の電極端子が前記多層配線板の積層方向に垂直な方向に離間する向きで前記絶縁層に埋設されるチップ部品と、前記多層配線板の両面に形成された外層配線層のそれぞれと前記一対の電極端子の少なくとも一方とを導通し、複数のレーザビアが重ねて形成されるスタックビアと、を備える。

また、本発明に係る高密度多層基板の製造方法は、ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板の製造方法であって、第１配線層に積層して形成される絶縁層に、一対の電極端子が両端に設けられるチップ部品を、前記一対の電極端子が積層方向に垂直な方向に離間する向きで埋設し、前記絶縁層の表面に第２配線層を設けて両面板を形成する両面板形成工程と、前記両面板を多層化して多層配線板を形成する多層化工程と、を含み、前記多層化工程においては、前記多層配線板の両面に形成された外層配線層のそれぞれが前記一対の電極端子の少なくとも一方と導通するように、複数のレーザビアを重ねてスタックビアが形成される。

本発明によれば、ＩＶＨを含む貫通ビアが形成された多層基板に代えて、マイグレーションの発生を抑制しつつ峡ピッチ化が可能な高密度多層基板、及びその製造方法を提供することができる。

本発明の第１実施形態に係る高密度多層基板の断面図である。 第１実施形態に係る高密度多層基板の部品実装工程を表す断面図である。 第１実施形態に係る高密度多層基板の両面板形成工程を表す断面図である。 第１実施形態に係る高密度多層基板の孔あけ工程を表す断面図である。 第１実施形態に係る高密度多層基板のめっき処理工程を表す断面図である。 第１実施形態に係る高密度多層基板のパターニング工程を表す断面図である。 第１実施形態に係る高密度多層基板の作用効果を説明する断面図である。 ＩＶＨを含む貫通ビアが形成された従来技術に係る多層基板の断面図である。 本発明の第２実施形態に係る高密度多層基板の断面図である。 ＩＶＨを含む貫通ビアが形成された従来技術に係る多層基板の断面図である。

以下、図面を参照し、本発明の実施の形態について詳細に説明する。尚、本発明は、以下に説明する内容に限定されるものではなく、その要旨を変更しない範囲において任意に変更して実施することが可能である。また、実施の形態の説明に用いる図面は、いずれも構成部材を模式的に示すものであって、理解を深めるべく部分的な強調、拡大、縮小、または省略などを行っており、構成部材の縮尺や形状等を正確に表すものとはなっていない場合がある。

また、本願におけるＩＶＨ（Interstitial Via Hole：非貫通ビアホール）とは、ドリルによる孔あけ等の機械的な手段により形成される導通ビアを意味し、レーザビア等の層間接続を含まないものとして説明する。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る高密度多層基板１の断面図である。高密度多層基板１は、多層配線板１０、チップ部品２０、及びスタックビア３０を備える。高密度多層基板１は、図示しない各種電子部品が実装されると共に、配線回路及びソルダレジストが適宜形成されることにより、例えば機械的強度に優れた車載用プリント配線板として使用することができる。

多層配線板１０は、本実施形態においては、複数の絶縁層Ｒ１〜Ｒ５及び複数の配線層Ｌ１〜Ｌ６が交互に積層されて形成されるものとしているが、層数についてはこれに限定されるものではなく種々の変更が可能である。また、本実施形態における多層配線板１０は、複数の絶縁層Ｒ１〜Ｒ５のうち、中央の絶縁層Ｒ３が他と比較して厚く形成されている。

チップ部品２０は、多層配線板１０の絶縁層Ｒ３に埋設される基板埋設用の角型チップ部品であり、例えば本実施形態では積層セラミックコンデンサ(ＭＬＣＣ: Multi-Layer Ceramic Capacitor)である。そして、チップ部品２０は、寸法が規格品の中から選択され、例えば、平面視した場合に0.4ｍｍ×0.2ｍｍの寸法を有する所謂「０４０２」や、0.3ｍｍ×0.15ｍｍの寸法を有する所謂「０３０１５」を採用することができる。

スタックビア３０は、複数のレーザビアが直線上に重ねて形成されることにより多層配線板１０における層間接続を行う。本実施形態におけるスタックビア３０は、第１スタックビア３０ａ、第２スタックビア３０ｂ、第３スタックビア３０ｃ、及び第４スタックビア３０ｄを含み、チップ部品２０の一対の電極端子と多層配線板１０の両面に形成された外層配線層とを導通している。

より具体的には、第１スタックビア３０ａは、チップ部品２０の一方の電極端子、及び配線層Ｌ１において当該一方の電極端子に対向する位置に設けられる第１ランド３１を互いに接続する。第２スタックビア３０ｂは、チップ部品２０の一方の電極端子、及び配線層Ｌ６において当該一方の電極端子に対向する位置に設けられる第２ランド３２を互いに接続する。すなわち、高密度多層基板１は、第１スタックビア３０ａ、一方の電極端子、及び第２スタックビア３０ｂを介して、外層配線層としての配線層Ｌ１と配線層Ｌ６とが互いに導通される。

また、第３スタックビア３０ｃは、チップ部品２０の他方の電極端子、及び配線層Ｌ１において当該他方の電極端子に対向する位置に設けられる第３ランド３３を互いに接続する。第４スタックビア３０ｄは、チップ部品２０の他方の電極端子、及び配線層Ｌ６において当該他方の電極端子に対向する位置に設けられる第４ランド３４を互いに接続する。すなわち、高密度多層基板１は、第３スタックビア３０ｃ、他方の電極端子、及び第４スタックビア３０ｄを介して、外層配線層としての配線層Ｌ１と配線層Ｌ６とが互いに導通される。

すなわち、高密度多層基板１は、第１ランド３１と第２ランド３２とを直線的に結ぶスルーホール、及び第３ランド３３と第４ランド３４とを直線的に結ぶスルーホールを互いに隣接して形成する必要がある場合に、チップ部品２０及びスタックビア３０からなる図１の構造を多層配線板１０に形成することで、２つのスルーホールに相当する導電路を峡ピッチで形成するものである。峡ピッチ化が可能となる理由については詳細を後述する。

続いて、上記した高密度多層基板１の製造方法の一例について、図２乃至６を参照しながら説明する。高密度多層基板１の作成においては、まず、後の工程で配線層Ｌ４となる銅箔１１にチップ部品２０を実装する部品実装工程が行われる。図２は、第１実施形態に係る高密度多層基板１の部品実装工程を表す断面図である。

図２に示すように、チップ部品２０は、「第１配線層」としての銅箔１１の表面に印刷された接着剤１２を介して銅箔１１に実装される。ここで、接着剤１２は、例えば樹脂などの絶縁性を有する材料からなり、銅箔１１の表面においてチップ部品２０が配置される場所に所定の厚みで設けられる。

チップ部品２０は、より詳しくは、部品本体２１と、部品本体２１の両端にそれぞれ銅めっきで形成された「一対の電極端子」としての第１電極端子２２及び第２電極端子２３とから構成される。そして、チップ部品２０は、第１電極端子２２及び第２電極端子２３の両方が接着剤１２に接する向きで実装される。

次に、チップ部品２０が実装された銅箔１１に樹脂層及び金属層を積層することにより、チップ部品２０を内蔵する両面板を形成する。図３は、第１実施形態に係る高密度多層基板１の両面板形成工程を表す断面図である。

両面板形成工程においては、銅箔１１に実装されたチップ部品２０が絶縁層Ｒ３により埋設されると共に、絶縁層Ｒ３の表面に「第２配線層」としての銅箔１３が設けられることにより、絶縁層Ｒ３の両面に銅箔１１及び銅箔１３をそれぞれ備える両面板が形成される。

ここで、絶縁層Ｒ３は、例えばガラスクロスにエポキシ樹脂を含浸して形成されるガラスエポキシ樹脂であるが、ガラスクロスを含まないプリプレグを採用してもよい。また、絶縁層Ｒ３は、チップ部品２０以外の図示しない電子部品等を埋設してもよい。

次に、両面板に内蔵されるチップ部品２０の導電路を確保するための孔あけ工程が行われる。図４は、第１実施形態に係る高密度多層基板１の孔あけ工程を表す断面図である。

孔あけ工程においては、図４に示すように、銅箔１１及び銅箔１３のそれぞれからチップ部品２０の第１電極端子２２及び第２電極端子２３のそれぞれに向けて、例えばＣＯ_２レーザによりビアホール１４が形成される。これにより、第１電極端子２２及び第２電極端子２３の金属面が露出することになる。尚、ビアホール１４の形成においては、適宜デスミア処理を施し、孔内部に残留している絶縁樹脂を除去することが好ましい。また、ビアホール１４の形成によって露出した各電極端子には更にソフトエッチング処理を施し、露出面の酸化物や有機物を除去することが好ましい。これにより、被覆形成が無く金属の表面が露出することになり、その後のめっき処理において析出する金属との密着性が高まり、結果として電気的な接続信頼性が向上する。

次に、銅箔１１及び銅箔１３と第１電極端子２２及び第２電極端子２３とを導通させると共に、銅箔１１及び銅箔１３をそれぞれ配線層Ｌ３及び配線層Ｌ４にするためのめっき処理が行われる。図５は、第１実施形態に係る高密度多層基板１のめっき処理工程を表す断面図である。

めっき処理工程においては、両面板の銅箔１１及び銅箔１３とビアホール１４とに銅めっきを施すことで、ビアホール１４が銅めっきで充填されたフィルドビア１５が形成されると共に、フィルドビア１５と導通する銅箔１１及び銅箔１３の厚みが増加する。

そして、厚みが増加した銅箔１１及び銅箔１３に回路を形成して配線層Ｌ３及び配線層Ｌ４とするためのパターニング処理が行われる。図６は、第１実施形態に係る高密度多層基板１のパターニング工程を表す断面図である。

パターニング工程においては、図６に示すように、銅箔１１及び銅箔１３からなる導体層を例えば公知のフォトリソグラフィにより所望の回路パターンに加工することで、配線層Ｌ３及び配線層Ｌ４を形成することができる。

このとき、配線層Ｌ３及び配線層Ｌ４におけるフィルドビア１５と接続される部分には、後の工程でスタックビア３０を形成するためにランド１６が形成される。

そして、図６に示す両面配線板に対して、複数の樹脂層及び複数の金属層を積層する公知のビルドアップ工法を適用することで、図１に示す多層配線板１０が形成される。すなわち、図６に示す両面配線板の両面に対して、樹脂層の積層、銅箔の積層、レーザビアの形成、銅めっき処理、及びパターニング処理の一連の工程による配線層の追加を繰り返す多層化工程により多層配線板１０を形成することができる。尚、基板の多層化については従来の公知技術を採用することができるため、ここでは詳細な説明を省略する。

ただし、本発明の高密度多層基板１は、上記の多層化工程において、チップ部品２０の第１電極端子２２及び第２電極端子２３に対応する位置において上記のスタックビア３０が形成される。より具体的には、図１に示す高密度多層基板１は、ビルドアップにより層を追加するごとに、チップ部品２０の第１電極端子２２及び第２電極端子２３に対して直線上に導通するフィルドビア１５を重ねて形成することで、４つのスタックビア３０が構成される。これにより、高密度多層基板１は、第１電極端子２２及び第２電極端子２３をそれぞれ介して、配線層Ｌ１と配線層Ｌ６とを導通する互いに独立した２つの導電路が形成される。

続いて、本発明の作用効果について説明する。図７は、第１実施形態に係る高密度多層基板１の作用効果を説明する断面図である。図７においては、図１と同様の高密度多層基板１の構成が示されている。

本発明の第１実施形態に係る高密度多層基板１は、上記したように、チップ部品２０の一対の電極端子のそれぞれが両方の外層配線層にそれぞれ接続されている。すなわち、高密度多層基板１は、第１スタックビア３０a、第１電極端子２２、及び第２スタックビア３０ｂにより一方の貫通ビアが構成され、第３スタックビア３０ｃ、第２電極端子２３、及び第４スタックビア３０ｄにより他方の貫通ビアが構成される。

ここで、スタックビア３０のそれぞれは、従来のレーザビア形成手段により、例えばレーザビアの直径Ｗ１を75μm、ランド１６の直径Ｗ２を１50μm、隣接するランド間隔Ｗ３を１00μmとして形成することができる。

そして、高密度多層基板１は、チップ部品２０の第１電極端子２２及び第２電極端子２３を介して構成される２つの貫通ビアが、チップ部品２０の寸法に応じた離間間隔で配置されることになる。このとき、双方の貫通ビアは、コンデンサとしてのチップ部品２０の特性により電気的に遮断されているため、印加される電位が互いに異なる場合であっても短絡が生じることなく独立した導電路として構成されることになる。尚、チップ部品２０としてのコンデンサは、定格電圧が双方の貫通ビアの間に想定される最大電位差よりも大きくなるように設定されることで、より確実に短絡を防止することができる。

これにより、高密度多層基板１は、例えばチップ部品２０の規格が「０４０２」である場合には、互いの貫通ビアのピッチＰ１を約250μmに抑えることができる。また、高密度多層基板１は、例えばチップ部品２０の規格が「０３０１５」である場合には、互いの貫通ビアのピッチＰ１を約200μmに抑えることができる。

また、高密度多層基板１は、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、製造過程における絶縁層Ｒ３の損傷を防止することができる。このため、高密度多層基板１は、チップ部品２０の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化が妨げられる虞を低減することができる。

次に、本発明に係る高密度多層基板１に対する比較例として、ＩＶＨを利用した２つの貫通ビアを隣接して配置する従来技術について説明する。図８は、ＩＶＨを含む貫通ビアが形成された従来技術に係る多層基板２の断面図である。図８に示す多層基板２の内部構成は、配線層Ｌ３と配線層Ｌ４とがＩＶＨにより導通されている点において上記した本発明の高密度多層基板１と異なる。

より具体的には、従来技術に係る多層基板２は、絶縁層Ｒ３に形成された第１非貫通ビアホールＩＶＨ１を介して一方の貫通ビアが構成され、絶縁層Ｒ３に形成された第２非貫通ビアホールＩＶＨ２を介して他方の貫通ビアが構成されている。ここで、それぞれのＩＶＨは、両面に配線層Ｌ３及び配線層Ｌ４がそれぞれ形成された絶縁層Ｒ３にドリルで孔を形成し、当該孔の内壁に銅めっきを施すと共に、内部空間に樹脂を充填することにより形成される。また、ＩＶＨは、図８で示すように、孔内部の樹脂を封止する蓋めっきを形成することにより、当該蓋めっきを介して導通ビアを直接接続することができる。

しかしながら、従来技術に係る多層基板２は、第１非貫通ビアホールＩＶＨ１及び第２非貫通ビアホールＩＶＨ２の形成において、ドリルによる機械的な牙設が行われることにより孔の径が約100μmに達し、これに伴いＩＶＨの両端におけるランドの直径Ｗ２が約300μmとなってしまう。

また、従来技術に係る多層基板２は、ＩＶＨの形成に伴い絶縁層Ｒ３が損傷されることでマイグレーションが発生し易く、絶縁層Ｒ３が一般材料で形成される場合には、第１非貫通ビアホールＩＶＨ１と第２非貫通ビアホールＩＶＨ２との短絡を防止するために両者の間隔Ｗ４を0.4mm以上に設定する必要が生じる。尚、絶縁層Ｒ３を高信頼性材料で形成して絶縁性を向上させる場合であっても、両者の間隔Ｗ４を0.25mm以上に設定する必要がある。

このため、従来技術に係る多層基板２は、たとえＩＶＨの両端におけるランドの間隔Ｗ３を50μmに抑えたとしても、短絡に対する信頼性を確保するために、互いの貫通ビアのピッチＰ２を約350μmに設定しなければならず、また、第１非貫通ビアホールＩＶＨ１及び第２非貫通ビアホールＩＶＨ２の近傍には他の電子部品等を配置できず、峡ピッチ化が妨げられてしまう。

以上のように、本発明に係る高密度多層基板１は、多層配線板１０における絶縁層Ｒ３にチップ部品２０が埋設され、チップ部品２０の各電極端子、及びこれに接続されるスタックビア３０を介した貫通ビアが形成されることにより、多層配線板１０の両面に形成された外層配線層同士が導通される。このため、高密度多層基板１は、チップ部品２０の寸法に応じて、多層配線板１０の積層方向に垂直な方向に離間して配置される２つのスタックビア３０のピッチを設定することができる。このとき、高密度多層基板１は、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、チップ部品２０が埋設される絶縁層Ｒ３の損傷を防止することができる。

これにより、高密度多層基板１は、貫通ビアを構成するチップ部品２０の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化が妨げられる虞を低減することができる。従って、本発明によれば、ＩＶＨを含む貫通ビアが形成された多層基板２に代えて、マイグレーションの発生を抑制しつつ峡ピッチ化が可能な高密度多層基板１を提供することができる。

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。第２実施形態に係る高密度多層基板３は、上記した第１実施形態の高密度多層基板１に対して、内蔵されるチップ部品４０が抵抗器であり、且つ第２スタックビア３０ｂ及び第３スタックビア３０ｃを備えない代わりに配線層Ｌ１〜Ｌ６の面積が拡張されている。以下、第１実施形態と異なる部分について説明することとし、第１実施形態と共通する構成要素については、同じ符号を付して詳細な説明を省略する。尚、高密度多層基板３は、製造方法における各工程が上記した第１実施形態の高密度多層基板１とほぼ共通するため、製法についての詳細な説明は省略する。

図９は、本発明の第２実施形態に係る高密度多層基板３の断面図である。第２実施形態の高密度多層基板３におけるチップ部品４０は、上記した第１実施形態に係るチップ部品２０と同様に、基板埋設用の角型チップ部品であり、部品形状がチップ部品２０と共通している。一方、第２実施形態におけるチップ部品４０は、抵抗器であるため、第１電極端子２２と第２電極端子２３との間における通電が許容されている。

そのため、第２実施形態に係る高密度多層基板３は、配線層Ｌ１に形成される第１ランド３１と配線層Ｌ６に形成される第４ランド３４とが、第１スタックビア３０a、チップ部品４０、及び第４スタックビア３０ｄを介して導通する貫通ビアを備えることになる。すなわち、高密度多層基板３は、基板積層方向において直線上に並ばない第１ランド３１と第４ランド３４との導通を図る場合に採用される貫通ビアが形成されている。

ここで、チップ部品４０は、貫通ビアの一部の区間に相当する導通路として、その抵抗値が出来るだけ低く設定されるのが好適であり、本実施形態においてはゼロオーム抵抗器が採用されている。

また、チップ部品４０は、本実施形態においても寸法が規格品の中から選択される。このため、第２実施形態に係る高密度多層基板３は、第１スタックビア３０aと第４スタックビア３０ｄとの間隔をチップ部品４０の寸法に応じて設定することができる。これにより、第２実施形態に係る高密度多層基板３は、上記した第１実施形態と同様に、例えばチップ部品４０の規格が「０４０２」である場合には、第１スタックビア３０aと第４スタックビア３０ｄとのピッチＰ３を約250μmに抑えることができ、例えばチップ部品４０の規格が「０３０１５」である場合には、ピッチＰ３を約200μmに抑えることができる。

また、第２実施形態に係る高密度多層基板３は、上記した第１実施形態と同様に、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、製造過程における絶縁層Ｒ３の損傷を防止することができる。このため、高密度多層基板３は、チップ部品４０の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化することができる。

さらに、第２実施形態に係る高密度多層基板３は、チップ部品４０の各電極端子の上面又は下面の一方がレーザビアにより接続されていないため、この部分に対向する位置において配線層Ｌ３及び配線層Ｌ４を拡張して有効に利用することもできる。

次に、本発明に係る高密度多層基板３に対する比較例として、ＩＶＨを介して形成される貫通ビアと配線層Ｌ１及び配線層Ｌ６との接続位置が多層配線板１０の両面で対向しない場合の従来技術について説明する。図１０は、ＩＶＨを含む貫通ビアが形成された従来技術に係る多層基板４の断面図である。図１０に示す多層基板４の内部構成は、配線層Ｌ３と配線層Ｌ４とがＩＶＨにより導通されている点において上記した本発明の高密度多層基板３と異なる。

より具体的には、従来技術に係る多層基板４は、絶縁層Ｒ３に形成された第３非貫通ビアホールＩＶＨ３を介して配線層Ｌ３と配線層Ｌ４とが導通されており、絶縁層Ｒ１と絶縁層Ｒ２とに形成されたスタックビア、第３非貫通ビアホールＩＶＨ３、及び絶縁層Ｒ４と絶縁層Ｒ５とに形成されたスタックビアが、いずれも多層配線板１０の積層方向に対して直線上に並ばない配置となっている。

ここで、第３非貫通ビアホールＩＶＨ３は、両面に配線層Ｌ３及び配線層Ｌ４がそれぞれ形成された絶縁層Ｒ３にドリルで孔を形成し、当該孔の内壁に銅めっきを施すと共に、内部空間に樹脂を充填することにより、蓋めっきを行うことなく形成されている。すなわち、第３非貫通ビアホールＩＶＨ３は、導通ビアを直接接続しない構成であることから、蓋めっきの形成を行わないことで製造コストを抑制している。

しかしながら、従来技術に係る多層基板４は、図１０において２つの破線楕円で示すように、第３非貫通ビアホールＩＶＨ３の両端付近が配線禁止領域となるため、絶縁層Ｒ１及び絶縁層Ｒ２に形成されるスタックビアと第３非貫通ビアホールＩＶＨ３との間隔、及び絶縁層Ｒ４及び絶縁層Ｒ５に形成されるスタックビアと第３非貫通ビアホールＩＶＨ３との間隔を離間させる必要が生じ、両者のピッチＰ２を約450μmに設定しなければならなくなる。

また、従来技術に係る多層基板４は、ＩＶＨの形成に伴い絶縁層Ｒ３が損傷されることでマイグレーションが発生し易くなるため、第３非貫通ビアホールＩＶＨ３の近傍には他の電子部品等を配置できず峡ピッチ化が妨げられてしまう。さらに、従来技術に係る多層基板４は、上記した配線禁止領域により配線層Ｌ３及び配線層Ｌ４の面積が制限されることにもなる。

以上のように、本発明に係る高密度多層基板３は、多層配線板１０における絶縁層Ｒ３にチップ部品４０が埋設され、チップ部品４０の各電極端子、及びこれに接続されるスタックビア３０を介した貫通ビアが形成されることにより、多層配線板１０の両面に形成された外層配線層同士が導通される。このため、高密度多層基板３は、チップ部品４０の寸法に応じて、多層配線板１０の積層方向に垂直な方向に離間して配置される２つのスタックビア３０のピッチを設定することができる。このとき、高密度多層基板３は、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、チップ部品４０が埋設される絶縁層Ｒ３の損傷を防止することができる。

これにより、高密度多層基板３は、貫通ビアを構成するチップ部品４０の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化が妨げられる虞を低減することができる。従って、本発明によれば、ＩＶＨを含む貫通ビアが形成された多層基板４に代えて、マイグレーションの発生を抑制しつつ峡ピッチ化が可能な高密度多層基板３を提供することができる。

以上で実施形態の説明を終えるが、本発明は上記した各実施形態に限定されるものではない。例えば、上記の各実施形態では、「チップ部品」としてコンデンサ又は抵抗器を採用する場合を例示したが、両端に電極端子を備える基板埋設用の角型チップ部品であれば、貫通ビアが多層配線板１０の回路構成を阻害しない限りにおいて、種々の電子部品を採用することができる。また、上記の各実施形態では、１つのチップ部品を介した１又は２の貫通ビアを形成する形態を例示したが、複数のチップ部品を介して更に多くの貫通ビアを形成し、より複雑な回路構成を構築してもよい。

＜本発明の実施態様＞
本発明の第１の態様は、ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板であって、複数の絶縁層及び複数の配線層が交互に積層された多層配線板と、一対の電極端子が両端に設けられ、前記一対の電極端子が前記多層配線板の積層方向に垂直な方向に離間する向きで前記絶縁層に埋設されるチップ部品と、前記多層配線板の両面に形成された外層配線層のそれぞれと前記一対の電極端子の少なくとも一方とを導通し、複数のレーザビアが重ねて形成されるスタックビアと、を備える高密度多層基板である。

本発明の第１の態様に係る高密度多層基板は、多層配線板における絶縁層にチップ部品が埋設され、当該チップ部品の電極端子及びこれに接続されるスタックビアを介した貫通ビアが形成されることにより、多層配線板の両面に形成された外層配線層同士が導通される。このため、高密度多層基板は、当該チップ部品の寸法に応じて、多層配線板の積層方向に垂直な方向に離間して配置される２つのスタックビアのピッチを設定することができる。このとき、高密度多層基板は、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、チップ部品が埋設される絶縁層の損傷を防止することができる。これにより、本発明の第１の態様に係る高密度多層基板によれば、貫通ビアを構成するチップ部品の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化が妨げられる虞を低減することができる。

本発明の第２の態様は、上記した本発明の第１の態様において、前記チップ部品は、寸法が規格品の中から選択される、高密度多層基板である。

本発明の第２の態様によれば、例えば工業規格に準拠した既存のチップ部品を採用することにより、量産品であることによるコストメリットを得られるほか、チップ部品の実装やレーザビアとの導通における製造プロセスがパターン化されることで製造コストが低減され歩留まりも改善される高密度多層基板を提供することができる。

本発明の第３の態様は、上記した本発明の第１又は２の態様において、前記チップ部品は、コンデンサであり、前記一対の電極端子のそれぞれが両方の前記外層配線層にそれぞれ接続されている、高密度多層基板である。

本発明の第３の態様によれば、多層配線板の両面に形成されたそれぞれの外層配線層を接続する電気的に互いに独立した２つの貫通ビアを、短絡させることなく峡ピッチで配置することができる。

本発明の第４の態様は、上記した本発明の第３の態様において、前記コンデンサは、定格電圧が前記一対の電極端子に想定される最大電位差よりも大きくなるように設定される、高密度多層基板である。

本発明の第４の態様によれば、２つの貫通ビアの電位が独立に変化する場合であっても、両者の間に想定される最大電位差よりも定格電圧が大きいコンデンサが選定されているため、当該コンデンサの充電量に応じて両者の電位差を保持することで２つの導電路の独立性を確実に担保することができる。

本発明の第５の態様は、上記した本発明の第１又は２の態様において、前記チップ部品は、抵抗器であり、前記外層配線層のそれぞれが前記一対の電極端子のいずれか一方に接続されている、高密度多層基板である。

本発明の第５の態様によれば、多層配線板に形成される貫通ビアの外層配線層との接続位置が多層配線板の両面でそれぞれ互いに異なる場合であっても、チップ部品の寸法に応じて貫通ビアの経路を設定することができ、当該接続位置の間隔を峡ピッチに設定することができる。

本発明の第６の態様は、上記した本発明の第５の態様において、前記抵抗器は、ゼロオーム抵抗器である、高密度多層基板である。

本発明の第６の態様によれば、多層配線板の両面の外層配線層を導通する貫通ビアにおいて、チップ部品による電圧降下を防止することができる。

本発明の第７の態様は、ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板の製造方法であって、第１配線層に積層して形成される絶縁層に、一対の電極端子が両端に設けられるチップ部品を、前記一対の電極端子が積層方向に垂直な方向に離間する向きで埋設し、前記絶縁層の表面に第２配線層を設けて両面板を形成する両面板形成工程と、前記両面板を多層化して多層配線板を形成する多層化工程と、を含み、前記多層化工程においては、前記多層配線板の両面に形成された外層配線層のそれぞれが前記一対の電極端子の少なくとも一方と導通するように、複数のレーザビアを重ねてスタックビアが形成される、高密度多層基板の製造方法である。

本発明の第７の態様に係る高密度多層基板の製造方法によれば、多層配線板における絶縁層にチップ部品が埋設され、当該チップ部品の電極端子及びこれに接続されるスタックビアを介した貫通ビアが形成されることにより、多層配線板の両面に形成された外層配線層同士が導通される。このため、高密度多層基板は、当該チップ部品の寸法に応じて、多層配線板の積層方向に垂直な方向に離間して配置される２つのスタックビアのピッチを設定することができる。このとき、高密度多層基板は、機械的な手段で形成されるＩＶＨを使用することなく上記の貫通ビアが形成されているため、チップ部品が埋設される絶縁層の損傷を防止することができる。これにより、本発明の第７の態様に係る高密度多層基板の製造方法によれば、貫通ビアを構成するチップ部品の周囲に他の電子部品等が配置されていても、これらの間にマイグレーションが発生する虞を抑制でき、峡ピッチ化が妨げられる虞を低減することができる。

本発明の第８の態様は、上記した本発明の第７の態様において、前記チップ部品は、寸法が規格品の中から選択される、高密度多層基板の製造方法である。

本発明の第８の態様によれば、例えば工業規格に準拠した既存のチップ部品を採用することにより、量産品であることによるコストメリットを得られるほか、チップ部品の実装やレーザビアとの導通における製造プロセスがパターン化されることで製造コストが低減され歩留まりも改善される高密度多層基板の製造方法を提供することができる。

本発明の第９の態様は、上記した本発明の第７又は８の態様において、前記チップ部品は、コンデンサであり、前記一対の電極端子のそれぞれが両方の前記外層配線層にそれぞれ接続されている、高密度多層基板の製造方法である。

本発明の第９の態様によれば、多層配線板の両面に形成されたそれぞれの外層配線層を接続する電気的に互いに独立した２つの貫通ビアを、短絡させることなく峡ピッチで配置することができる。

本発明の第１０の態様は、上記した本発明の第９の態様において、前記コンデンサは、定格電圧が前記一対の電極端子に想定される最大電位差よりも大きくなるように設定される、高密度多層基板の製造方法である。

本発明の第１０の態様によれば、２つの貫通ビアの電位が独立に変化する場合であっても、両者の間に想定される最大電位差よりも定格電圧が大きいコンデンサが選定されているため、当該コンデンサの充電量に応じて両者の電位差を保持することで２つの導電路の独立性を確実に担保することができる。

本発明の第１１の態様は、上記した本発明の第７又は８の態様において、前記チップ部品は、抵抗器であり、前記外層配線層のそれぞれが前記一対の電極端子のいずれか一方に接続されている、高密度多層基板の製造方法である。

本発明の第１１の態様によれば、多層配線板に形成される貫通ビアの外層配線層との接続位置が多層配線板の両面でそれぞれ互いに異なる場合であっても、チップ部品の寸法に応じて貫通ビアの経路を設定することができ、当該接続位置の間隔を峡ピッチに設定することができる。

本発明の第１２の態様は、上記した本発明の第１１の態様において、前記抵抗器は、ゼロオーム抵抗器である、高密度多層基板の製造方法である。

本発明の第１２の態様によれば、多層配線板の両面の外層配線層を導通する貫通ビアにおいて、チップ部品による電圧降下を防止することができる。

１ 高密度多層基板
１０ 多層配線板
２０ チップ部品
２２ 第１電極端子
２３ 第２電極端子
３０ スタックビア
Ｒ１〜Ｒ５ 絶縁層
Ｌ１〜Ｌ６ 配線層

Claims (12)

1. ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板であって、
   複数の絶縁層及び複数の配線層が交互に積層された多層配線板と、
   一対の電極端子が両端に設けられ、前記一対の電極端子が前記多層配線板の積層方向に垂直な方向に離間する向きで前記絶縁層に埋設されるチップ部品と、
   前記多層配線板の両面に形成された外層配線層のそれぞれと前記一対の電極端子の少なくとも一方とを導通し、複数のレーザビアが重ねて形成されるスタックビアと、を備える高密度多層基板。
2. 前記チップ部品は、寸法が規格品の中から選択される、請求項１に記載の高密度多層基板。
3. 前記チップ部品は、コンデンサであり、前記一対の電極端子のそれぞれが両方の前記外層配線層にそれぞれ接続されている、請求項１又は２に記載の高密度多層基板。
4. 前記コンデンサは、定格電圧が前記一対の電極端子に想定される最大電位差よりも大きくなるように設定される、請求項３に記載の高密度多層基板。
5. 前記チップ部品は、抵抗器であり、前記外層配線層のそれぞれが前記一対の電極端子のいずれか一方に接続されている、請求項１又は２に記載の高密度多層基板。
6. 前記抵抗器は、ゼロオーム抵抗器である、請求項５に記載の高密度多層基板。
7. ＩＶＨを含む貫通ビアが形成された多層基板に代わる高密度多層基板の製造方法であって、
   第１配線層に積層して形成される絶縁層に、一対の電極端子が両端に設けられるチップ部品を、前記一対の電極端子が積層方向に垂直な方向に離間する向きで埋設し、前記絶縁層の表面に第２配線層を設けて両面板を形成する両面板形成工程と、
   前記両面板を多層化して多層配線板を形成する多層化工程と、を含み、
   前記多層化工程においては、前記多層配線板の両面に形成された外層配線層のそれぞれが前記一対の電極端子の少なくとも一方と導通するように、複数のレーザビアを重ねてスタックビアが形成される、高密度多層基板の製造方法。
8. 前記チップ部品は、寸法が規格品の中から選択される、請求項７に記載の高密度多層基板の製造方法。
9. 前記チップ部品は、コンデンサであり、前記一対の電極端子のそれぞれが両方の前記外層配線層にそれぞれ接続されている、請求項７又は８に記載の高密度多層基板の製造方法。
10. 前記コンデンサは、定格電圧が前記一対の電極端子に想定される最大電位差よりも大きくなるように設定される、請求項９に記載の高密度多層基板の製造方法。
11. 前記チップ部品は、抵抗器であり、前記外層配線層のそれぞれが前記一対の電極端子のいずれか一方に接続されている、請求項７又は８に記載の高密度多層基板の製造方法。
12. 前記抵抗器は、ゼロオーム抵抗器である、請求項１１に記載の高密度多層基板の製造方法。

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