JP2005502259A - 無線システムにおけるクロックおよび電力制御の方法および装置 - Google Patents
無線システムにおけるクロックおよび電力制御の方法および装置 Download PDFInfo
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Abstract
Description
関係する出願の相互参照
本出願は、2001年8月29日出願の、米国特許仮出願第60/315,655号の利益を主張するものであり、その全文を本明細書に参照により組み入れる。
発明の分野
本発明は、無線通信に関し、より具体的には、無線システムにおけるクロックおよび電力制御に関する。
【0002】
発明の背景
無線通信ネットワークの急速な進歩によって、新しい無線通信標準が頻繁に創出されて、旧式の時代遅れとなった標準に置き換わる。しかしながら、新標準に基づく新しい無線ネットワークを、広い物理的領域にわたって実装するには時間を要することが多い。したがって、既存の無線ネットワークとともに、新しい無線ネットワークとも通信できる無線端末を有することが望ましいことが多い。さらに、無線コンピュータデータネットワークの急速な成長によって、これらのネットワークと通信し、それによってユーザがインターネットをブラウズしたり、または電子メイルを送受信したりできる、無線端末を有するのが望ましいことが多い。さらに、異なる無線システムと同時に通信して、ユーザが、例えば、第2世代無線ネットワーク(2G wireless network)上で音声電話通話をしながら、無線データネットワーク上で電子メイルをチェックすることができれば有用である。
【0003】
そのような無線システムは、異なる時間ベースを使用することが多い。例えば、第2世代GSMネットワーク(2G GSM network)は、フレームが4.615msecの継続時間を有して、8つのタイムスロットに分割された時間ベースを使用している。しかしながら、第3世代WCDMAネットワーク(3G WCDMA network)は、フレームが10msecの継続時間を有して、15のタイムスロットに分割された時間ベースを使用している。移動端末内での事象は、その移動端末が1つの無線システムで動作するか、または同時に2つまたは3つ以上の無線システムと共に動作するかにかかわらず、無線システムのそれぞれに対して正確にタイミングを合わせ、同期されていなければならない。
また、携帯性を維持するために無線端末は、通常、バッテリ給電されており、再充電までの時間は、使用される電流の逆関数となる。再充電までの間に、ユーザができるだけ長く無線端末を使えることが望ましいので、電力管理は重要な検討事項である。
【0004】
発明の概要
本発明の第1の態様によれば、ディジタルベースバンドプロセッサが提供される。このディジタルベースバンドプロセッサは、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、第1のクロック信号が必要であることを示す第1の状態と、第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、前記システム発振器から取り出される第2のクロック信号を必要するする第2のモジュールであって、第2のクロック信号が必要であることを示す第1の状態と、第2のクロック信号が必要でないことを示す第2の状態と有する第2のインジケータ信号を提供する、前記第2のモジュールと、前記第1および第2のインジケータ信号に応答して、前記第1のインジケータ信号が第2状態にあり、かつ前記第2のインジケータ信号が第2の状態にあるときに、前記システム発振器を動作不能にするとともに、イネーブル信号に応答して前記システム発振器を動作可能にする電力管理回路とを含む。
【0005】
本発明に別の態様によれば、ディジタルベースバンドプロセッサの動作に関する方法が提供される。この方法は、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールからの第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、前記システム発振器から取り出される第2のクロック信号を必要とする第2のモジュールからの第2のインジケータ信号を受け取るステップであって、前記第2のインジケータ信号が、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する前記ステップと、前記第1のインジケータ信号が前記第2の状態にあり、かつ第2のインジケータ信号が第2の状態にあるときに、前記システム発振器を動作不能にするステップと、システム発振器出力が、前記第1のモジュールと前記第2のモジュールとを含む群の少なくとも1つによって必要とされるときに、前記システム発振器を動作可能にするステップとを含む。
【0006】
本発明のさらに別の態様によれば、無線用途のベースバンドプロセッサが提供される。このベースバンドプロセッサは、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、前記システム発振器から取り出される第2のクロック信号を必要するする第2のモジュールであって、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する第2のインジケータ信号を提供する、前記第2のモジュールと、前記第1のインジケータ信号が前記第2の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを阻止し、前記第2のインジケータ信号が第2の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを阻止し、かつ前記第1のインジケータ信号が前記第1の状態にあるときに、前記第1のクロック信号が通過するのを許可し、かつ前記第2のインジケータ信号が前記第1の状態にあるときに、前記第2のクロック信号が通過するのを許可する、電力管理回路とを含む。
【0007】
本発明の別の態様によれば、無線用途のベースバンドプロセッサの動作に関する方法が提供される。この方法は、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールからの第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、前記システム発振器から取り出される第2のクロック信号を必要とする第2のモジュールからの第2のインジケータ信号を受け取るステップであって、前記第2のインジケータ信号が、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する前記ステップと、前記第1のインジケータ信号が前記第2の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを阻止し、前記第2のインジケータ信号が前記第2の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを阻止し、かつ前記第1のインジケータ信号が前記第1の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを許可し、かつ前記第2のインジケータ信号が前記第1の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを許可するステップとを含む。
【0008】
本発明のさらに別の態様によれば、無線用途のベースバンドプロセッサが提供される。このベースバンドプロセッサは、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、前記第1のインジケータ信号に応答して、前記第1のインジケータ信号が前記第2状態にあるときに、前記システム発振器を動作不能にするとともに、イネーブル信号に応答して、前記システム発振器を動作可能にする電力管理回路とを含む。
【0009】
本発明のさらに別の態様によれば、無線用途のベースバンドプロセッサの動作に関する方法が提供される。この方法は、システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールからの第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、前記第1のインジケータ信号が前記第2の状態にあるときに、前記システム発振器を動作不能にするステップと、前記第1のモジュールが前記システム発振器を必要とするときに、前記システム発振器を動作可能にするステップとを含む。
【0010】
詳細な説明
無線端末は、無線ユニット、ディジタルベースバンドプロセッサ、ユーザインターフェイスおよびバッテリー(電池)を含むことがある。ベースバンドプロセッサは、信号処理アルゴリズムおよびその他の複雑な計算を実行するディジタル信号プロセッサと、制御機能および比較的簡単な計算を実行するマイクロコントローラとを含むことがある。無線端末内のベースバンドプロセッサが実行する多くのタスクは、正確なタイミングを必要とする。例えば、無線通信ネットワークにおいて、無線チャネル上の動作は、所定の時刻に指定の精度で発生するようにスケジュールされている。専用のタイミング・事象プロセッサ(TEP)を使用して、そのようなタイミング精度を達成することができる。例えば、TEPは、タイミング信号の生成、事象のスケジュール、プロセッサへの割込みの生成、他のモジュールにおける動作の開始、および無線ユニットのようなオフチップ回路用の制御信号の生成を担当することができる。TEPは、ディジタル信号プロセッサ、マイクロコントローラおよびベースバンドプロセッサの他の構成要素と一緒に使用することによって、無線端末内のすべてのタイミングおよび事象を制御することができる。
【0011】
いくつかの異なる無線システムと同時に通信するのが望ましいことがある。例えば、通信プロセッサは、ブルートゥース(Bluetooth)ネットワークのようなデータネットワークと通信して、無線CDMAネットワークのページングチャネルの新しい音声電話通話をモニタしながら、同時にユーザの電子メイルアカウントの新しいメイルをモニタすることができる。往々にして、通信プロセッサが通信する別個の無線システムは、異なる時間ベースを利用している。TEPは、共通基準クロックを通信プロセッサが通信する任意の無線システムに対する事象をスケジュールするための時間ベースとして使用することによって、無線システムの事象をスケジュールすることができる。
【0012】
本発明の一実施態様によるベースバンド通信プロセッサ100のブロック図を図1に示してある。図1に示すプロセッサは、2つのコア処理装置を含む。ディジタル信号プロセッサ(DSP)コア102は、セルサーチ、信号の相関、チャネル符号化および復号化などに関連する、通信プロセッサ100のディジタル信号処理機能を実施するのに使用することができる。その他の多数の信号処理機能をDSPコア102で実施することができる。この実施態様の使用に好適なDSPコアの例が、2000年11月16日公開のPCT公開WO00/687783号に開示されている。しかしながら、その他多くの種類のディジタル信号プロセッサを使用することが可能であり、本発明はいかなる特定のディジタル信号プロセッサにも限定されないことを理解すべきである。マイクロコントローラユニット(MCU)104コア処理装置は、プロトコルスタック命令の実行などの、通信プロセッサ100の制御コードを実行するのに使用することができる。本発明の使用に好適な市販のMCUの例としては、アドバンスドRISCマシン社(Advanced RISC Machines, Ltd.)が販売するARM7TDMIコアがある。しかしながら、他にも多種類のマイクロコントローラを使用することが可能であり、本発明はいかなる特定のマイクロコントローラにも限定されないことを理解すべきである。
【0013】
通信プロセッサ100はまた、システムメモリ106を含む。システムメモリ106は、スタティックランダムアクセスメモリ(SRAM)、またはダイナミックランダムアクセスメモリ(DRAM)、シンクロナスDRAM(SDRAM)、強誘電体RAM(FRAM)などの、その他任意の種類の揮発性もしくは不揮発性メモリとすることができる。DSPコア102およびMCU104は、共通メモリマップを使用する。したがって、これらのプロセッサは、システムメモリ106へのアクセスを共有して、システムメモリ106を介して互いに通信することができる。
図1に示す構成要素のそれぞれは、単一の集積回路として、または複数の集積回路として実装することができる。実施態様によっては、通信プロセッサ100全体が、単一チップ上に製作される。本発明は、この点に関して限定されないことを理解すべきである。
【0014】
ダイレクトメモリアクセス(DMA)コントローラ134、136は、通信プロセッサ100内におけるデータ転送を容易にするために設けられている。DMAコントローラ134、136は、デバイスとメモリ(例えば、システムメモリ106)の間で、プロセッサ介入なしに、データを直接転送することを可能にする。DMAチャネルをデバイスに割り当てることによって、それらのデバイスが、DMA転送を要求できるようになる。チャネル構成は、DSPコア102およびMCU104によって決定することができる。両プロセッサは、各DMAチャネルにアクセスすることができるが、1群のチャネルに対するチャネル構成は、MCUコア104によって制御し、別の群のチャネルに対するチャネル構成をMCUコア104によって制御してもよい。同様に、DMAコントローラ134は、DSPコア102によって構成されるチャネルに対するDMA転送を制御することが可能であり、同時にDMAコントローラ136はMCU104によって構成されるチャネルに対するDAM転送を制御することができる。
【0015】
DSPコア102には、キャッシュされたデータにアクセスするときの待ち時間(latency)を少なくるために、レベル1(L1)命令キャッシュ144およびL1データキャッシュ146を含めることができる。DSPコア102には、L1データキャッシュ146に接続された2つのデータバス、L1命令キャッシュ144に接続された命令バス、およびキャッシュ144および146に接続されたDMAバスを備えることができる。レベル2(L2)メモリ148は、DSPコア102による使用に対して専用のSRAMとすることができる。メモリ148には、DMAコントローラ134がアクセス可能である。メモリ148には、MCU104、DMAコントローラ136、および外部アプリケーションプロセッサインターフェイス(EAPI)142もアクセスすることができる。
システムバスインターフェイスユニット(SBIU)132は、バスブリッジ機能を実施する。例えば、SBIU132は、非対称クロスバースイッチとして機能し、このスイッチは、DSPコア102、DMAコントローラ134、MCU104、DMAコントローラ135、および外部アプリケーションプロセッサインターフェイス142を、L1キャッシュ144、L1キャッシュ146、L2メモリ148、およびその他のシステム資源などの、適当なシステム資源に経路設定することができる。SBIU132は、様々なバス間での並列かつ同時のデータ転送を可能にする。
【0016】
マンマシンインターフェイス(MMI)モジュール150は、通信プロセッサ100へのハードウエアユーザインターフェイスを提供し、PBUSバス128を介してアクセス可能である。MMI150モジュールには、通信プロセッサ100の汎用I/O(GPIO)ピンへのインターフェイスを含めることができる。このようなピンは、無線ユニットおよびその他の外部デバイスへのインターフェイスを含み、様々な目的に使用することができる。その他のMMIモジュールとしては、ディスプレイスクリーンインターフェイス、シリアルポートインターフェイス、汎用非同期式送受信インターフェイス(UART)、USBインターフェイス、および通信プロセッサ100が組み込まれる無線端末の特定のシリアル番号を含む、加入者識別モジュール(SIM)が挙げられる。その他多くのインターフェイスモジュールを、MMI150に含めることができる。
【0017】
ハウスキーピングモジュールは、通信プロセッサ152のための様々なハウスキーピング機能を実施し、PBUSバス128を介してアクセスすることができる。そのような機能としては、通信プロセッサにおけるソフトウエアデッドロックの事象において時間切れしてリセットを生成するウォッチドッグタイマ(WDT)、提供されていない場合には、汎用タイミング機能のためのトリガを生成するのに使用することのできる汎用タイマ、およびDSPコア102およびMCU104への割込みを管理するIRQコントローラが挙げられる。
【0018】
無線システムモジュール154は、通信プロセッサ100の外部の無線システム構成要素に対するインターフェイスを提供し、PBUSバス128を介してアクセスすることができる。例えば、無線システムモジュール154には、アナログベースバンドチップへの制御シリアルポートインターフェイスであるCSポート、および周波数シンセサイザへのインターフェイスを含めることができる。
DSP周辺装置は、DSPコア102と連結して様々なディジタル信号処理機能を実施し、DPBUSバス110を介してアクセスすることができる。DSP周辺装置には、例えば、コプロセッサインターフェイス162、BSポート164、フラグI/O166、高速ロガー168、暗号エンジン170およびDSP IRQコントローラ172を含めることができる。
【0019】
データは、1つまたは複数のバスを使用して、通信プロセッサの様々な構成要素間、および通信プロセッサとオフチップデバイスの間で転送することができる。各バスは、パラレルバスまたはシリアルバスとすることができる。さらに、各バスには、片方向でも両方向でもよい。さらに、各バスは、アドレスバス、データバス、および制御バスのいずれも含めることができる。図1に示す、通信プロセッサ100のバス構成は、複数のバスシステムを含む。各バスシステムの機能を、概略的に以下に記述する。当業者であれば、図1に示すバス構成に対する、多くの変形、修正、および改良を思い付くであろうが、これらは本発明の主旨と範囲に含まれるものである。
【0020】
SYSL2バス108が、SBIU132とL2メモリ148の間に結合されて、L2メモリ148へのインターフェイスを提供している。メモリ144は、MCU104、システムDMAコントローラ136、DSP DMAコントローラ134、およびDSP102によって共有される。DPBUSバス110は、DSP周辺バスであり、これは、ベースバンドシリアルポートとすることのできるBSPort164、コプロセッサインターフェイス162、フラグI/O166、高速ロガー168、暗号エンジン170およびDSP IRQコントローラ172などの、様々なDPS周縁装置へのインターフェイスを提供する。DPBUSバス110へのアクセスは、MCU104、システムDMAコントローラ136およびDSP DMAコントローラ134の間で共有される。DSPコア102は、SBIU132を介して、DPBUSバス110にもアクセスすることができる。DSPBUSバス112は、DSPコア102の、PBUSバス128、システムメモリ106、およびEBUSバス100へのインターフェイスである。DABUSバス114は、SBIU132へのDSP DMAコントローラインターフェイスとして機能する。DMABUSバス116は、システムDMAコントローラ136と、PBSUバス128、RBUSバス118、およびEBUSバス120上の資源との間のインターフェイスである。RBUSバス118は、システムメモリ106へのインターフェイスである。
【0021】
RBUSバス118へのアクセスは、MCU104、システムDMAコントローラ136、DSP DMAコントローラ134、およびDSPコア102の間で共有される。EBUSバス120は、通信プロセッサ100の外部に配置されたFLASHメモリおよびSRAMへのインターフェイスとして機能する。SBUSバス122は、MCU104のメインシステムバスである。EAPIバス124は、通信プロセッサ100の外部のアプリケーションプロセッサから、通信プロセッサ100の資源へのインターフェイスとして機能する。EABUSバス140は、EAPI142と通信プロセッサ100の外部にあるアプリケーションプロセッサの間のインターフェイスである。外部アプリケーションプロセッサを設けることが必須ではないことを理解すべきである。CBUS126は、外部コプロセッサに対するインターフェイスである。PBUS128は、周辺バスであり、このバスは、無線システム周辺装置154、ハウスキーピング周辺装置152、およびMMI周辺装置150の、MCU104、システムDMAコントローラ136、DSP DMAコントローラ134、およびDSPコア102へのインターフェイスを提供する。
【0022】
PBUSバス128およびRBUSバス118などのいくつかのバスへのアクセスは、複数の構成要素によって共有されるので、バスアービタ130a、130bおよび130cを設けて、これらのバスへのアクセスを管理する。通信プロセッサ100は、タイミング・事象プロセッサ(TEP)138を含み、このプロセッサは、通信プロセッサ100の事象をスケジュールするのに使用することができる。そのような事象には、例えば、I/Oピンの設定および消去、DSPコア102およびMCU104への割込みの生成、TEP138と通信プロセッサ100のその他のモジュールとの間のDMAメモリ転送の開始が挙げられる。TEP138は、DPBUS110を介して通信プロセッサ100のその他のモジュールに接続されるとともに、DSP DMAコントローラ134およびDSP IRQコントローラ172にも接続されている。
【0023】
TEP138において、異なる無線システム時間ベースが、統一時間ベースに変換され、この統一時間ベースは、いかなる無線システムにも特有のものではない。事象は、この統一時間ベースを使用して、絶対的な時点に対するトリガとしてスケジュールされる。TEP138は、高精度自走式(free-running)高速クロックを較正基準として使用することによって、較正された低速ロックを統一時間ベースの基準として生成して、較正低速クロックの長期安定性を達成する。較正低速クロックは、統一時間ベースに対するクロックとして使用し、これは自走式低速クロックからクロックパルスを除去することによって生成する。これによって、位相誤差が導入されるが、それは正確なタイミング信号を得るために補償される。位相補償は、自走式低速クロックの各クロックサイクルに対して計算される。この位相補償は、自走式高速クロックのクロックサイクル数として表され、これを較正低速クロックと一緒に使用して、厳密なタイミングを提供する。1つの特徴は、自走式高速クロックのスイッチが切られても、位相補償値が維持されることである。これらの特徴について、以下に詳細に述べる。
【0024】
図5は、TEP138の機能の例を表す概略図である。TEP138は、GPIOピンを設定、および消去して、外部デバイスとのインターフェイスを制御することができる。TEP138はまた、システムDMAコントローラ136およびDSP DMAコントローラ134と通信して、DMAチャネルを動作可能にすることができる。また、専用DMAチャネル516を使用することによって、TEP138は、任意のメモリマップ場所からの読み取り、およびそこへの書き込みが可能であり、それによってTEP138が、無線システム154のようなその他のモジュールと通信して、例えば、周波数シンセサイザインターフェイス154aを使用して周波数シンセサイザをプログラムすることが可能になる。TEP138は、DSPおよびMCU IRQコントローラ506とインターフェイスをとることによって、各プロセッシングコアに対する割込みを生成することができ、それによってコア処理装置が、必要がない場合にはアイドル状態に入り、必要なときには、TEP138からの割込みを受け取ることによってアイドル状態から出ることができる。TEP機能のすべては、下記のように正確にタイミングをとり、かつスケジュールすることができる。
【0025】
図2は、本発明の一実施態様による、TEPアーキテクチャ138の例を示すブロック図である。TEP138は、通信プロセッサ100に対する、タイミングおよびスケジュール機構としての役割を果たすことができる。無線システムの動作においては、すべての無線制御事象は、スケジュールされた時刻において発生し、正確なタイミングを必要とする。通信プロセッサ100の動作中のある時刻において、特に無線通信用途において、MCU104およびDSPコア102の両方とも、いずれの処理機能も実行する必要がなく、アイドルモードまたは「スリープ」モードに入ることがある。このモードにおいては、コア処理装置は、もうクロックを提供する必要がなく、それによって発振器の電源を切ることが可能となる。通信プロセッサ100は、無線端末に組み込むことが可能であるとともに、バッテリーで給電することができる。必要のないときに、プロセッサをアイドリング状態にさせたり、発振器の電源を遮断したりすることによる電力節減によって、充電までの時間を延長することができる。しかしながら、コア処理装置は、アイドル状態にされる前に、それを再開する必要がある時刻を、TEP138に示す場合がある。
【0026】
TEP138には、一般に、TEP138によって使用される、時間指定動作(time-specific actions)を実行するための命令を実行する機能を果たす、複数のシーケンサ202a〜202nを含めることができる。またTEP138には、メモリ206を含め、このメモリを、例えば、スタティックRAM(SRAM)とすることができる。シーケンサ202a〜202nには、コードおよびデータを記憶するメモリ206を使用してもよい。メモリアクセスレゾルバ(memory access resolver)208は、シーケンサ202a〜202nおよびDPBUSバス110から入ってくるメモリアクセス要求を処理する。DPBUSバスインターフェイスモジュール210は、TEP138内の、システムクロックとDPBUSバスクロックドメインとの間のブリッジを提供する。DPBUSバスインターフェイスモジュール210について、以下にさらに詳細を記述する。TEP138は、TEP内の統一時間ベースのクロック較正に使用することのできる、クロック較正ブロック212をさらに含む。クロック較正ブロック212については、以下にさらに詳細に述べる。TEP138には、また、シーケンサ202a〜202nがタミング目的で使用することのできる、絶対カウンタ214を含めてもよい。絶対カウンタ214については、より詳細に以下に述べる。TEP138には、シーケンサ202a〜202nから受け取られる矛盾信号を解消するための、I/Oコンフリクトリゾルバ204を含めてもよい。I/Oコンフリクトリゾルバ204については、より詳細に以下に述べる。クロック・電力制御ブロック216は、以下により詳細に述べるが、可能なときに、システムクロックの電源を切るために使用する。
【0027】
シーケンサ202a〜202nは、RISCプロセッサのような、専用の命令セットを有するプロセッサであり、複数の無線システムに同時にタイミングを提供することができる。すなわち、シーケンサ202a〜202nは、GPIOピンを設定、消去し、DMAコントローラに信号を送り、かつDSPコア102およびMCU104に対する割込みを生成する信号を生成ことができる。各無線システムを同時に支援するための命令を実行するために、シーケンサを設けることができる。各無線システムに対して、2つまたは3つ以上のシーケンサを設けることによって、性能改善を得ることができる。例えば、本発明の一実施態様において、2つのシーケンサを、同時に支援するそれぞれの無線システムに設けることができる。この構成においては、一方のシーケンサは、他方のシーケンサに命令がロードされている間に、命令を実行することができる。単一のシーケンサが、複数の無線システムを支援することができることを理解すべきである。単一のシーケンサに、2つの異なる無線システムに関する命令をロードすることができる。しかしながら、第1の無線システムに関する命令の実行の時間が、第2の無線システムに関する別の命令を実行する時間と重なる可能性があるために、同時性は、単一のシーケンサを使用して達成することはできない。これらの命令は、単一のシーケンサによって順番に実行されるので、それらを同時に実行することはできない。
【0028】
しかしながら、各無線システムに対して2つのシーケンサを使用する必要はないことを理解すべきである。無線システム毎に1つのシーケンサを使用するか、または各無線システムに、3つまたは4つ以上のシーケンサを使用することができる。無線システム処理に関係のない追加のシーケンサを、汎用タイミングを提供するのに使用することができる。例えば、追加のシーケンサを使用して、無線端末のディスプレイスクリーン上のクロック更新に関係する、事象のタイミングをスケジュールすることができる。実施態様によっては、TEP138は、同時に支援される、各無線システムに対して2つのシーケンサと、1つの追加のシーケンサとを含む。
複数のシーケンサを使用することによって、無線システムが異なるタイミングを使用することにもかかわらず、通信プロセッサ100は、いくつかの異なる無線システムと同時に通信することが可能となる。例えば、無線端末は、無線LAN、ブルートゥース(Bluetooth)ネットワーク、あるいはその他の802.11bネットワークからのデータを同時に受信する間に、GSMネットワークのページングチャネルをモニタすることができる。同様に、複数のシーケンサを有する通信プロセッサを備える無線端末は、始動すると、第2世代GSMネットワークおよび第3世代WCDMAネットワークの両方についてのセルサーチを同時に実行することができる。
【0029】
上述のように、TEP138は、GPIOピンを設定および消去し、DMAチャネルを動作可能にし、割込みを生成し、かつクロック較正を実行することができる。しかしながら、2または3以上のシーケンサは、競合信号をアサートする可能性がある。例えば、1つのシーケンサが、特定のI/Oピンに対する設定信号をアサートし、他方、別のシーケンサが同じピンに対する消去信号を同時にアサートする場合がある。図2に示す、I/Oコンフリクトリゾルバ204は、そのような競合に対処する。I/Oコンフリクトリゾルバ204は、競合を解消するルールを含む。例えば、1つのルールは、すべての消去信号が設定信号に優先することである。例外を生成して、ソフトウエアプロセスに競合を通知することが可能であり、割込みをコア処理装置に送ることができる。割込みおよびDMAチャネル動作可能化に対して、例えば、論理OR処理を使用して、競合信号を単に互いに結合してもよい。
【0030】
図2に示すメモリ206は、DPBUSバス110とのインターフェイスを提供するDPBUSバスインターフェイス210を介して、プロセッサからアクセス可能である。本発明の一実施態様によれば、メモリ206は26ビット幅で、多重ポートを有し、シーケンサ202a〜202nおよびDPBUSバス110による同時アクセスが可能である。メモリ206に設けられる読み取りおよび書き込みポートの数は、TEP138内のシーケンサの数に基づいて選択することができる。例えば、1つの読み取りポートおよび1つの書き込みポートを、各シーケンサに設けることができる。しかしながら、多数のポートは、チップ上の面積を消費し、かつより多数の命令復号器を必要することがある。代替手法として、1つの命令復号器を、各シーケンサに設けることができる。さらに、すべてのシーケンサが、同一のクロックサイクル内にメモリアクセスを必要とすることはまれである。したがって、メモリ206に対する、読み取りポートの数は、同時に支援される無線システムの数に基づいて選択することができる。例えば、1つの読み取りポートを、支援される各無線システムに対して設けることができる。書き込みアクセスは、読み取りアクセスよりも頻度が低いために、読み取りポートよりも少ない書き込みポートの数を設けてもよい。メモリ206用のポート数は、任意の基準に基づいて選択することができ、本発明は、メモリ206用のポートのいかなる特定の数によっても限定されない。
【0031】
上述のように、メモリアクセスリゾルバ208は、シーケンサ202a〜202nおよびDPBUSバス110から入る、メモリ206へのアクセス要求を処理する。メモリアクセスリゾルバ208はまた、例えば読み取りポートの数よりも多いアクセス要求がある場合に、競合に対処することもできる。メモリアクセスリゾルバ208は、例えば、ラウンドロビン方式に基づいて要求を優先順位づけをすることによって、そのような状況に対処することができる。そのようなラウンドロビン方式において、シフトバックレジスタを使用して優先順位を決めることができる。一実施態様においては、メモリアクセスに対する競合が発生するとき、レジスタがシフトされる。別の実施態様においては、いずれかのシーケンサがメモリアクセスする度に、シフトバックレジスタがシフトされる。しかしながら、要求競合に対処する他の多くの方法を使用できることを理解すべきである。
【0032】
DPBUSバスインターフェイスモジュール210は、TEP138内で、システムクロックと、DPBUSバスクロックドメインとのブリッジを提供する。DPBUSインターフェイスモジュール210は、DPBUSバス110と内部TEPバスとの16/32ビットインターフェイスにも対処する。
本発明の一実施態様によるDPBUSバスインターフェイスモジュール210のブロック図を図8に示してある。上述のように、DPBUSバスインターフェイス210は、DPBUSバスクロックとシステムクロックとのクロック間同期を実施する。各クロックドメインは、相互同期にハンドシェ−ク信号を使用して、別個に制御することができる。DPBUSプロトコルFSM802は、DPBUSへのハンドシェ−ク信号に対処する。TEPアクセスFSM804は、内部TEPバスへのハンドシェ−ク信号に対処する。
【0033】
図3は、本発明の一実施態様によるシーケンサ202aアーキテクチャの例を示すブロック図である。シーケンサ202aは、フェッチ、復号、実行の段階を含むパイプライン式プロセッサとすることができる。命令復号器328は、マルチプレクサ342から受け取る命令を復号する。命令は、TEP138のメモリ206からフェッチされる。シーケンサ命令は、DSPコア102およびMCU104の制御の下で、TEP138のメモリ206中にロードすることができる。マルチプレクサ342は、命令に関連するデータを、レジスタ326に誘導することができる。レジスタ326に記憶されたデータは、書き込み動作または修正動作で書き込まれるデータ、または読み取り動作から取り出されるデータとすることができる。シーケンサ202aには、DMAコントローラ134およびDMAコントローラ136とインターフェイスをとるためのDMA制御モジュール348をさらに含めることができる。シーケンサ202aには、DMAチャネルを構成するのに使用される、複数のDMAレジスタ(例えば、302、304、306、308、310)を含めることができる。シーケンサ202aには、デルタタイマ336を増分させるための時間チックを生成するのに使用するクロックプリスケールモジュール(clock pre-scale module)346を含めることができる。シーケンサ制御モジュール334は、シーケンサの全体動作を処理し、これについては以下により詳細に述べる。
【0034】
図4は、シーケンサ202a〜202nで実行することのできる命令のフォーマットの例を示す。命令400は、命令タイプを同定する6ビット操作符号(opcode)フィールドを含む。4ビットデータフィールド404には、命令を処理するのに必要なデータを含めることができる。例えば、汎用I/O(GPIO)ピンを設定する命令には、設定しようとするGPIOピンを識別するデータフィールドを含めることができる。拡張フィールド406を、データフィールド404に対する8ビット拡張として、任意選択で使用することができる。この命令に対応するデータが、4ビットデータフィールドには大きすぎる場合には、拡張フィールド406を使用してオーバフローを保持することができる。デルタ時間フィールド(Delta-time field)408を用いて、命令を実行する前の時間遅れを示すことができる。デルタ時間フィールド408は、前回の命令を実行した後、現在の命令(すなわち、命令400)を実行する前に、待つべき時間を示すことができる。
【0035】
命令復号器328によって命令が復号された後に、図3に示す、デルタタイマ336を使用して、命令のデルタ時間フィールドに示された待機期間のタイミングをとることができる。時間遅れが、デルタタイマ336における時間に達すると、実行ユニット330によって命令を実行することができる。デルタ時間に基づく命令の実行によって、シーケンサは、時間依存機能、すなわち特定の時間に作動するようにスケジュールされた機能を実施することが可能となる。例えば、シーケンサは、コア処理装置102および104(図1)へのタイミングを合わせた割込みを生成し、これによってプロセッサが、使用されないときにアイドル状態になることを可能にするとともに、適当な時刻に、これらのアイドル状態から抜けるためのタイミングを合わせた割込みを生成することができる。シーケンサ命令は、外部デバイスを制御するためのピンの設定を制御することが可能であり、また無線ユニットの電力を投入または遮断することができる。シーケンサ命令は、特定の時刻にDMAチャネルを動作可能にすることができる。
【0036】
図3に示す、クロックプリスケールモジュール346は、デルタタイマ336を増分させるための時間チックを生成するのに使用される。クロックプリスケールモジュール346は、システムクロックのクロック分割を実施して、時間チックを生成する。電力を節減するためには、無線システムによる動作に十分なタイミング精度を提供しながら、できるだけ低い周波数を使用するのが望ましい。クロック周波数は、無線システムのタイミングに依存するので、クロックプリスケールモジュール346は、2から64の任意のプリスケール値でシステムクロックを除算することができる。プリスケール値は、レジスタ314に記憶することができる。
本発明の一実施態様によるシーケンサ命令セットの例を表1に示す。
【0037】
【表1】
【0038】
【表2】
【0039】
ときには2つまたは3つ以上のI/Oピンを同時に設定または消去することが必要なこともある。シーケンサ命令セットは、I/Oピンを設定または消去する命令を提供することができるが、そのような命令は、同時に実行されるのではなく、逐次的に実行される。2つまたは3つ以上のピンを同時に設定または消去するために、設定命令および消去命令を特定の信号に同期させることができる。例えば、ピンGPIOAおよびピンGPIOBを同時に設定する必要がある場合に、シーケンサはこれらの命令をGPSigAに同期させることができる。次いで、シーケンサは、最初にset GPIOA命令を実行して、続いてset GPIOB命令を実行することができる。これらのピンは、toggle GPSigA命令が実行されるまでは実際には設定されず、この命令によって両方のピンが同時に設定される。
【0040】
シーケンサによってLongWait命令が実行されるときには、LongWait比較モジュール340が使用される。LongWait命令は、シーケンサが、所定の時間、後続の命令を実行しないときに実行することができる。LongWait命令によって、電力を節減する目的で、システムクロックの電源を切って、シーケンサにタイミング用の低速クロックを使用させることができる。
LongWait比較モジュール340は、LongWait命令に示される待ち時間と絶対カウンタ214(図2)の値を比較し、これについて以下に詳細に述べる。待ち時間は24ビット値としてもよく、これによって、8ビットデルタ時間フィールド、8ビット拡張フィールド、4ビットデータフィールド、および6ビット操作符号フィールドの4ビットを使用することが必要となる。LongWait比較モジュール340は、24ビット絶対カウンタからの入力を受け取り、その値をLongWait命令からの24ビット待ち時間と比較する。値が一致するときには、シーケンサは、次の命令を実行することができる。LongWait比較モジュール340は、アイドル情報も出力し、これを、TEP138のクロック・電力制御ブロック216が使用して、シーケンサがLongWait命令を実行しているどうかを判定し、これによってすべてのシーケンサがアイドル状態にあるときに、システムクロックの電力を切ることができる。
【0041】
PreAbs32レジスタ338は、発振器が停止されている場合に、発振器の電源を投入する時刻を決定するのに使用される。PreAbs32レジスタは、発振器の電源を投入する絶対時点を示し、これによって、現在実行中のLongWait命令が終了し、次の命令の実行が開始される前に、発振器が安定化するのに十分な時間が与えられる。
シーケンサ制御モジュール334は、プログラムフローを制御し、シーケンサ202a〜202nに対する割込みを処理する。シーケンサ制御モジュール334は、プログラムカウンタレジスタ332の内容に基づいて、メモリから命令を要求する。プログラムカウンタレジスタ322は、次に実行すべき命令のアドレスを保持する。シーケンサ制御モジュール334は、割込みセレクタ322から線路344を介して割込みを受け取ることができ、割込みセレクタは、複数の割込み源から最高優先順位の割込みを選択することができる。割込みが受け取られると、レジスタ316内の割込み許可ビット(interrupt enable bit)を設定し、割込みベクトルのアドレスを、レジスタ318にロードすることができる。シーケンサは、レジスタ318内の割込みベクトルのアドレスに飛び越し、そこから実行を継続する。
【0042】
シーケンサがハードリセットを受け取るか、またはDie命令を実行すると、シーケンサはアイドル状態に入る。ソフトリセットは、シーケンサに第1の命令をフェッチして、命令の実行を開始するように命令するのに使用される。シーケンサは、ソフトリセットまたは割込みを受け取ると、通常の実行に取り掛かることができる。シーケンサがソフトリセットを受け取る場合には、シーケンサがそこに飛び越して実行を開始するアドレスは、レジスタ320内に保持されている。シーケンサが割込みを受け取る場合には、シーケンサがそこに飛び越して実行を開始するアドレスは、レジスタ318に保持されている。
DMAレジスタ302、304、306、308、および310は、シーケンサが、DMAチャネル構成情報を記憶するのに使用される。例えば、3つのDAMレジスタが、発生アドレス、宛先アドレス、および転送すべきバイト数を記憶することができる。DMA制御モジュール348は、DSPDMAコントローラ134(図1)およびシステムDMAコントローラ136とのインターフェイスを提供し、DMA転送を開始する。
【0043】
図6は、TEP138とDMAコントローラ134のインターフェイスの例を示す。1つのDMAチャネルが、TEP138の使用の専用として、その他の資源には使用されないようにしてもよい。任意のDMAチャネルを使用することができるが、例えば、チャネル0をTEP使用に割り当ててもよい。シーケンサ202a〜202nは、例えば、表1のシーケンサ命令セットに示されている、DataMovE命令を実行することによって、固定チャネルを使用するDMA転送を開始することができる。DataMovE命令は、DMAレジスタ302、304、306、308、および310からDMAチャネル構成情報を取り出して、その情報をDMAコントローラ134の内部RAM604にコピーする。いくつかのシーケンサが、専用DMAチャネルへのアクセスを同時に要求することもある。要求リゾルバ有限状態機械(FSM)218が、これらの同時要求に対処する。例えば、要求リゾルバFSM1218は、ラウンドロビン優先順位方式を使用して、DMAチャネルアクセスをシーケンサ202a〜202nに認可することができる。アクセスが認可されるときに、DMAレジスタの値は、DMAコントローラのメモリ604にコピーされて、要求リゾルバFSM218が、専用DMAチャネルを動作可能にするためのチャネルイネーブルフラグを設定する。DMA転送が完了すると、DMAコントローラ134は、要求リゾルバFSM218に割込みを返す。また、要求リゾルバFSM218は、使用中に、DRReqSysClkフラグ(図示せず)をアサートしてDMA転送中にシステムクロックの電源が切られないことを確実にする。
【0044】
図7は、図6を参照して前述した、TEP初期DMA転送の例を概略的に示すものである。最初に、TEP138が、専用チャネルを使用して、チャネル構成情報をDMAコントローラ134に送るとともに、チャネルイネーブル信号をDMAコントローラ134に送る。DMAコントローラ134は、データ転送を実施して、TEP138への割込みを生成し、これがデータ転送の終了を示す。
図2に示すクロック較正ユニット212は、通信プロセッサ100の低速クロックを較正するのに使用される。通信プロセッサ100は、システムクロックからは、例えば13MHzの周波数で、自走式低速クロックからは、例えば32kHzの周波数でクロック信号を受け取ることができる。システムクロックのような高周波クロックが、通信プロセッサ100のコア処理装置にクロックを提供するのに必要なこともある一方で、コア処理装置がアイドル状態あって高周波クロックでクロック信号を与える必要がないときに、低速クロックをタイミング制御に使用することによって、電力を節約することができる。TEP138は、低速クロックからシステムタイミングを取り出すことができる。TEP138が処理するタイミング事象は、低速クロックの時間および、低速クロックの時間に相対的なデルタ時間(システムクロックサイクルでカウントされる)に基づいている。システム発振器は、通信プロセッサ100のいずれのモジュールも必要としないときには、電源を遮断し、次にスケジュールされた動作に必要なときには、低速クロックに依存してシステムクロックの電源投入を起動することができる。システム発振器の電源遮断については、以下により詳細に述べる。
【0045】
低速クロックは、高周波システムクロックほどは正確ではなく、温度変動に対してより敏感である。したがって、低速クロックは、所望の程度の精度を保証するために較正することができる。低速クロックは、システムクロックまたは電波を介して受信した無線システムのタイミングを使用して較正することができる。システムクロックを較正に使用する場合には、システムクロックのサイクル数を、低速クロックの選択したサイクル数にわたって計数することができる。無線システムからのタイミングを較正に使用する場合には、無線システムクロックのサイクル数(電波を介して受信)を、選択された低速クロックのサイクル数にわたって計数する。
周波数シンセサイザまたはVCOを使用して、低速クロックを較正することで消費されることになる、電力を節減するためには、低速クロックを、自走式低速クロック(free-running slow clock)からクロックサイクルを除去して、較正低速クロックを提供することができる。すなわち、自走式低速クロックの予測周波数よりも低い周波数を、較正されたクロック周波数として選択して(例えば、32kHz低速クロックの場合には31kHz)、自走式低速クロック信号からクロックパルスを除去することによって、較正されたクロック信号を生成することができる。自走式低速クロックの調整は、自走式低速クロックから周期的にクロックサイクルを除去する、分数Nクロック分割器(fractional N clock divider)によって行うことができる。自走式低速クロックからクロックサイクルを除去する周期は、指定された分数およびモジュラス値(modulus values)、ならびに低速クロックとシステムクロックを比較して得られる情報に依存する。例えば、クロックサイクルを除去する周期が、9つの低速クロックサイクルの場合、未較正の9つの低速クロックサイクル毎に、較正された8つの低速クロックサイクルが生成される。
【0046】
しかしながら、自走式低速クロックからクロックサイクルを除去することによって、較正低速クロックに位相誤差が導入される。このような位相誤差は、較正低速クロックが、正確に周期性ではないことから生じる。例えば、較正された40kHzの低速クロックが、自走式50kHzクロックから生成されたと仮定する。50kHzクロックは、20μsec毎に上昇エッジを有する。すなわち、50kHzクロックは、20μsec、40μsec、60μsec、80μsec、100μsec、120μsec、その他に上昇エッジを有することになる。40kHzの較正低速クロックは、周期的に1サイクルを除外することによって生成することができる。したがって、この較正低速クロックは、20μsec、40μsec、60μsec、100μsec、120μsecに上昇エッジを有することになる。較正低速クロックは、平均が40kHzクロック、すなわち1秒当たり40,000先頭クロックエッジ(leading clock edges)となるが、正確な40kHzクロックに対して位相がずれている。正確な40kHzクロックは、25μsec毎に上昇エッジを有することになる。例えば、正確な40kHzクロックは、25μsec、50μsec、75μsec、100μsec、125μsec、その他で上昇エッジを有する。すなわち、較正された40kHzクロックにおける上昇エッジ、および正確な40kHzクロックの上昇エッジは、異なる時刻に発生するので、以下に述べるように、位相補償を用いることによって、較正低速クロックと同一周波数の正確なクロックとの位相差を考慮する。
【0047】
図9Aおよび9Bは、それぞれ、本発明の一実施態様による位相補償付き分数Nクロック分割器の実装、および位相補償を示すタイミング図を示す。分数増分レジスタ(fractional increment register)902は、高速クロックサイクルと自走式32kHzクロックサイクルの比を記憶して、加算器904への1つの入力として機能する。位相補償レジスタ906は、加算器904の出力を累算するアキュミュレータであり、モジュラス演算器(modulus operator)912への1つの入力として機能する。モジュラスレジスタ908は、コンパレータ914によって位相補償レジスタ906の上位10ビットと比較される値を記憶する。コンパレータ914は、ANDゲート910への入力として機能し、自走式32kHzクロックがゲート910を通過するかどうかを制御する。モジュラスレジスタ908は、モジュラス演算器912への第2の入力である。モジュラス演算器912は、コンパレータが設定されているときに、位相補償レジスタ906を増分するのに使用するモジュラス値を計算する。
【0048】
動作に際しては、レジスタ906内の値が、モジュラスレジスタ908内の値に到達するときに、コンパレータ914の出力が設定され、それによってゲート910の出力が禁止される。図からわかるように、位相補償の量(すなわち、レジスタ906の値)は、累算されて、各自走式32kHzクロックサイクル毎に直線的に増加する。アキュミュレータが、モジュラスレジスタ908に到達すると、自走式32kHzクロック入力のゲートは、次のクロックサイクルまで閉じられる。次いで、位相補償アキュミュレータが、モジュラス演算器912からの計算されたモジュラス値を経由して折り返し元に戻る。
【0049】
上述のように、クロックパルスを除去することによって、較正されたクロック信号中に位相誤差が導入される。この位相誤差は、図9Bに示す、パルスを除去された較正低速クロック930が、同一の周波数の自走式クロックとは異なる時間に発生するクロックエッジを有することに起因している。図9Bの波形932に示すように、位相誤差は、各低速クロックサイクルとともに増加し、最後にパルスが除去されて、次いでゼロに復帰する。位相補償がなければ、これらの位相誤差は、無線システムにおけるタイミング誤差を生じさせることになる。較正低速クロックおよび位相誤差を表す位相補償信号を使用することによって、較正低速クロックを用いて、正確なタイミングが達成される。
【0050】
このように、較正されたクロック信号を用いて絶対カウンタ214をドライブするときには、較正されたクロック信号における位相誤差は、位相補償レジスタ906において計算された位相補償を使用することによって補償される。上述の例を参照すると、50kHz自走式低速クロックおよび40kHz較正低速クロックを使用して、事象が40kHzクロック信号の3番目の上昇エッジで発生するようにスケジュールされていると仮定する。上述のように、正確な40kHzクロックにおいては、3番目の上昇エッジは75μsecで発生する。しかしながら、較正された40kHzクロックにおいては、3番目の上昇エッジは60μsecで発生する。したがって、較正低速クロックは、正確な40kHzクロックと15μsecだけ位相がずれている。較正低速クロックが、60μsecで3番目の上昇エッジに到達するとき、システムクロックサイクルにおいて計数された、さらなる15μsecの遅れが、スケジュールされた事象の実行の前に加算される。このようにして、シーケンサは、較正されたクロック信号の調整周波数を補償する。
【0051】
時には、例えば、急速な温度変動などによって、低速クロックの十分な周波数安定性が達成できないことがある。しかしながら、それでも、絶対カウンタをドライブして、LongWait命令の実行のタイミングをとるための較正低速クロック信号を生成することが必要なことがある。そのような状況においては、システムクロックの周波数分割を使用することができる。例えば、クロック分割器FSM916によって、システムクロックを較正低速クロックに分割することができる。
図2に示す絶対カウンタ214は、較正低速クロックによってクロックを提供することができる。絶対カウンタ214は、図10にさらに詳細に示してある。一実施態様においては、絶対カウンタ214は、24ビットカウンタとしてもよく、LongWait命令を実行しているときに、シーケンサ202a〜202nが、待ち期間が終了した時期を判定するのに使用することができる。例えば、シーケンサ202a〜202nは、絶対カウンタ214の値を、LongWait命令の待ち時間と比較して、待ち時間が終了した時期を判定する。
【0052】
2つの周期トリガ発生器1002、1004を備えて、割込みのトリガやスナップショットのトリガなどの、様々な目的で使用することができる。スナップショットは、システムクロックに対する低速クロックの測定値、または電波を介して受信した無線システムのタイミングに対する低速クロックの測定値であり、これは低速クロックの較正に使用することができる。スナップショットには、所定の低速クロックサイクル数におけるシステムクロックのサイクル数を計数することが必要である。
図11Aおよび11Bは、スナップショットを得るための、ブロック図および状態遷移図をそれぞれ示す。スナップショットは、いくつかの異なる入力によって始動することができる。例えば、スナップショットは、絶対カウンタの2つの周期的なトリガのいずれかで始動するか、またはいずれかのシーケンサレジスタファイルのSeqCtrlレジスタ312(図3)内の設定ビットに基づいて、2つのコア処理装置のいずれかで稼動中のソフトウエアによって始動することができる。
【0053】
スナップショットが始動されると、較正信号がアサートされて、システムクロックの電源遮断が防止される。次に、スナップショットFSM1108が、セットアップ状態1103に入り、この状態では、システムクロック発振器の電源が遮断されていないことを示す、SysClkOk信号1110を受け取るために待機する。SysClkOk信号1110を受け取ると、スナップショットFSM1108は、スナップショット状態1105に入り、この状態で、低速クロックのあるサイクル数の間、システムクロックのサイクル数が計数される。低速クロックのサイクル数は、TCLRレジスタ1112において指定され、このレジスタはソフトウエア構成可能である。TCLRレジスタ1112に指定されたクロックサイクル数が、低速クロックサイクルカウンタ1114によって計数された後に、割込みが生成されて、スナップショットFSM1108が、リードバック状態1107に入る。スナップショットFSM1108が、リードバック状態1107にある間に、低速クロックの較正に必要なすべてのレジスタを更新するために、システムクロックサイクルカウンタ1116は、DPBUSバスインターフェイス210を経由してコア処理装置によって読み取り可能である。カウンタ1116が読み取られた後で、スナップショットFSM1108はアイドル状態1101に復帰する。
【0054】
クロック・電力制御モジュール216を図2に示してある。TEP138のあるモジュールが使用されていないときには、電力を節約するためにこれらのモジュールへのクロック信号に対してゲートが閉じられる。1つまたは複数のシーケンサがLongWait命令を実行中であり、かつその他のモジュールがいずれも、システムクロックを使用する必要がない場合には、クロック・電力制御モジュール216が、LongWait命令の持続時間が、システムクロックの電源の遮断を許可するのに十分かどうかを判定することができる。
図12は、クロック・電力制御モジュール216のブロック図である。メモリアクセスリゾルバ208やDMA要求リゾルバ218などの、いくつかのTEPモジュールが、システムクロックの使用を必要とすることがあり、それぞれ、信号1206および1208を介して、システムクロックを必要とすることをクロック・電力制御モジュール216に示すことができる。外部信号ReqSysClk1210を、外部源から供給して、TEPの外部の1つまたは複数のモジュールが、システムクロックの使用を必要とすることを示すことができる。いつReqSysClk信号を供給するかの判定について、以下に詳細を述べる。較正信号1212は、低速クロックの較正を実行するときに、クロック較正モジュールによってアサートされて、システムクロックをアクティブのままにすることを要求する。
【0055】
シーケンサ202a〜202nのそれぞれは、クロック・電力制御モジュール216に、設定・再設定フリップフロップ(SRFF)1218を介して、システムクロックが必要であることを示すことができる。SRFF1218のQ出力は、TEPReqSysClk信号1216である。システムクロックを必要としない各シーケンサは、ANDゲート1222を介してKillSysOsc信号をアサートする。いずれのシーケンサもシステムクロックを必要としないときには、SRFF1218が再設定状態になり、信号1216はアサートされない。いれずかのシーケンサがシステムクロックを使用する場合には、そのシーケンサは、ORゲート1224を介してリスタートシステム発振器信号をアサートする。それに応答して、SRFF1218が設定状態になり、信号1216がアサートされる。PreAbs32レジスタを使用して、次の命令のスケジュールされた実行時刻および発振器の必要なウォームアップ時間を考慮して、発振器の電源を切ったままでいることのできる、最も遅い時刻を記憶することができる。シーケンサは、現在時刻がそのPreAbs32レジスタ338内の時刻よりも前である場合には、KillSysOsc信号をアサートすることができる。現在時刻がPreAbs32レジスタ338内の時刻に等しい場合には、シーケンサは、RestartSysOsc信号をアサートすることができる。現在時刻が、LongWait命令の終了時刻に等しい場合には、システムクロックを安定化しなくてはならない。
【0056】
電源投入シーケンサ1226は、ORゲート1220から、TEPの内部または外部のいずれかのモジュールがシステムクロックの使用を必要とするかどうかを示す、入力信号を受け取る。この信号がアサートされる場合には、電源投入シーケンサ1226は、SysOscOn信号1236をアサートすることによって、システムクロック発振器の電源を投入することができる。クロックパッド電力投入レジスタ(CPPUR)1228がクロックパッドバッファの整定時間を記憶し、発振器ウォームアップレジスタOWUR1230が発振器のウォームアップ時間を記憶する。ORゲート1220から電力投入シーケンサ1226への入力信号がアサートされるときには、FSM1234は10ビットカウンタ1232をゼロから開始して、SysOscOn信号1236をアサートし、その結果システム発振器の電源が投入される。カウンタ1232がOWUR1230に指定された時刻に達すると、ClkBufOn信号1238がアサートされて、クロックパッドバッファが動作可能となる。カウンタ1232が、OWUR1230内に指定された時刻とCCPUR1228に指定された時間の和に等しいときには、SysClkGate信号1240がアサートされて、システムクロック発振器出力が、有効であることを示してANDゲート1242を動作可能にする。ANDゲート1242は、発振器が十分な安定化時間を費やすまで、システムクロック発振器出力を禁止する。OWUR1230に指定された発振器ウォームアップ時間にCPPUR1228に記憶されたクロックパッド電力投入遅れ時間を加えた時間の後は、発振器は安定である。この時刻に到達したときには、SysClkGate信号1240がANDゲート1242を動作可能にして、発振器からのクロック信号が、ゲートを通過することが許可される。
【0057】
上述のように、クロック・電力制御モジュール216は、ReqSysClk信号をTEP138の外部の発生源から受け取る。この信号は、DSPコア102やMCU104などのTEP138外部のいずれかのモジュールが、システム発振器の使用を必要とするかどうかを示す。図13Aは、通信プロセッサ100内でクロック信号を生成する方法を示す。電源1300は、システム発振器1301に給電する。電源は、上述のように、TEPから受け取るSysOscOn信号によって制御することができる。この信号は、発振器1301の電源を投入するか、遮断するかを制御するのに使用することができる。発振器出力は、パッドバッファ増幅器1303に入力される。バッファ増幅器1303は、TEPからの制御信号を介して、電源の投入および切断を行うことができる。バッファ増幅器1303からのクロック信号出力は、ANDゲート1305に入力される。ゲート1305への第2の入力は、TEPから受け取るSysClkGate信号であり、この信号によって、発振器のウォームアップ時間の間、発振器出力のゲートを閉じることができる。
【0058】
ゲート1305からのクロック信号出力は、位相同期ループ(PLL)1307に入力され、この位相同期ループ(PLL)は、クロック信号をDSPコア102にクロックを与えるのに適当な周波数に増幅する。DSPコアがアイドルである状況において、PLL1307を使用してクロック信号を逓倍する必要がないことがあり、ゲート1305からのクロック信号出力はPLL1307に供給されない。マルチプレクサ1309は、PLL1307からの逓倍されたクロック信号、またはゲート1305の出力のいずれかを選択する。図13Bに示すように、いくつかのクロック信号を、マルチプレクサ1309の出力から生成することができる。最初に、DCLKクロックを、PLL1307の出力として生成することができる。DCLKクロックは、DSPコア102にクロックを提供するのに使用することができる。NOTゲート付きDCLK(nGDCLK)クロック1319は、ANDゲート1311に入力することができる。DSPコアがDCLKクロックを必要としないときには、ANDゲート1311を使用して、DCLKクロックのゲートで閉じることができる。次に、DCLKクロックを分割する周波数分割器1321を使用して、DSCLKクロックを生成することができる。周波数分割器1321は、ソフトウエアプログラム可能としてもよく、DCLKクロックを1または2で割ることができる。DSCLKクロックは、DSPサブシステムにクロックを提供するのに使用してもよく、このサブシステムには、DSP周辺装置およびDSP DMAコントローラ134が含まれる。DSCLKクロックは、必要でないときには、ANDゲート1313によってそのゲートを閉じることができる。NOTゲート付きDSCLK(nGDSCLK)クロック1323を、プログラム可能クロック分割器1325に供給してもよく、このクロック分割器は、その入力信号を1から8の数で除算して、BCLKクロックを生成することができる。BCLKクロックは、通信プロセッサ100のバスをドライブするのに使用することができる。BCLKクロックは、ANDゲート1315が必要としてないときには、そのゲートを閉じることができる。MCLKクロックは、BCLKクロックと同一周波数としてもよく、MCU104にクロックを提供するのに使用することができる。MCLKクロックは、必要のないときにはANDゲート1317によって、そのゲートで閉じることができる。
【0059】
図14Aおよび14Bは、図13Bのクロック信号を、必要の無いときにゲートで閉じる方法を示している。図14Aに示すように、PLL1307は発振器出力を逓倍してクロック信号を生成する。クロック分割器1419は、図13Bのクロック分割器1321および1325と同じ動作を実行することができる。クロック分割器1419からのクロック信号出力は、nGDCLK信号、nGDSCLK信号、nGBCLK信号とすることができる。これらのクロック信号は、次いで、マルチプレクサ1309a〜1309cの1つに誘導し、次いで適当なANDゲート1311〜1315に誘導することができる。
【0060】
レジスタ1405は、MCUスリープクロック要求レジスタ(MSCRR)である。MSCRRレジスタ1405は、図14Bに示すように、MCUがスリープするか、またはアイドル状態にある間に、どのクロックが必要かを示す。同様に、MCUアクティブクロック要求レジスタ(MACRR)1407は、MCUが稼動している間に、どのクロックが必要かに関する情報を記憶する。MCU104によって生成されるMCUアクティブ信号1427は、マルチプレクサ1423によって、MSCRRレジスタ1405またはMACRRレジスタ1407の内容を出力するかどうかを決定するのに使用される。MSCRRレジスタ1405におけるPLLバイパスビットは、設定されるときには、MCU104がスリープしている間、PLL1307をバイパスさせることができる。MCU104は、アイドルモードにある間、クロック供給する必要がないことがあるので、PLL1307は、MCU104をドライブするために、発振器を高周波数に逓倍する必要がないことあがる。したがって、PLL1307をバイパスすることによって電力節減を達成することができる。また、高い処理速度が必要でない場合においては、DSPコア102およびMCU104は、PLL逓倍なしに、通信プロセッサへのシステムクロック入力で実行することができる。
【0061】
MCU104と同様に、2つのDSPレジスタが設けられ、それはDSPスリープクロック要求レジスタ(DSCRR)1401およびDSPアクティブクロック要求レジスタ(DACRR)1403である。レジスタ1401および1403は、それぞれ、DSPコアがスリープしている間にどのクロックが必要か、およびDSPコアがアクティブなときにどのクロックが必要かを示す。DSPコアによって生成されるDSPアクティブ信号は、マルチプレクサ1421がDSCRRレジスタ1401またはDACRRレジスタ1403の内容を出力するか、どうかを決定するのに使用される。ORゲート1409、1411、および1413は、MCU要求レジスタ1405および1407とDSP要求レジスタ1401および1403の出力を結合する。ANDゲート1415、1311、1313、1315および1317を使用することによって、レジスタ1401、1403、1405および1407の内容に応じて対応するクロック信号を利用可能または禁止することができる。
【0062】
必要がないときには電力を節約するために、あるクロック信号を禁止するのに加えて、通信プロセッサ100のいずれのモジュールもクロックを必要としないときには、システムクロック発振器の電源を遮断して、システムクロック信号を生成しないようにすることができる。図15は、発振器の電源を切る方法を示す。DSPコア102およびMCUコア104は、それぞれのコア処理装置がクロック信号を必要とするかどうか、およびいずれかの周辺装置がクロック信号を必要とするかどうかを示す、レジスタ1503を更新する。クロック制御モジュール1501は、レジスタ1503をモニタし、通信システム100内のいずれかのモジュールがクロックのいずれかを必要としているかどうかを判定する。これらのクロック信号のいずれも必要でない場合には、クロック制御モジュール1501は、SysClkReq信号をTEP138に供給することができる。図12を参照して上述したように、次いでTEP138は、システム発振器の電源を遮断できるかどうかの判定を行う。このようにして、電力を節約するために、必要なときにはシステム発振器の電源を投入し、必要でないときには電源を遮断することができる。
本発明の様々な実施態様について記述したが、当業者であれば、多くの改善および修正を思いつくであろう。したがって、本発明の範囲は、図に示して説明した特定の実施態様に限定されるものではない。そうではなく、本発明の範囲は、添付する特許請求の範囲とその等価物によってのみ限定されるものである。
【図面の簡単な説明】
【0063】
【図1A】本発明の一実施態様による、通信プロセッサのブロック図である。
【図1B】本発明の一実施態様による、通信プロセッサのブロック図である。
【図2A】本発明の一実施態様による、図1の通信プロセッサ内のタイミング・事象プロセッサのブロック図である。
【図2B】本発明の一実施態様による、図1の通信プロセッサ内のタイミング・事象プロセッサのブロック図である。
【図3A】本発明の一実施態様による、図2のタイミング・事象プロセッサ内のシーケンサのブロック図である。
【図3B】本発明の一実施態様による、図2のタイミング・事象プロセッサ内のシーケンサのブロック図である。
【図4】本発明の一実施態様による、シーケンサでの使用に適する命令フォーマットの例を示す図である。
【図5】本発明の一実施態様による、タイミング・事象プロセッサの機能を示す図である。
【図6A】本発明の一実施態様による、ダイレクトメモリアクセスコントローラとタイミング・事象プロセッサとのインターフェイスのブロック図である。
【図6B】本発明の一実施態様による、ダイレクトメモリアクセスコントローラとタイミング・事象プロセッサとのインターフェイスのブロック図である。
【図7】本発明の一実施態様による、タイミング・事象プロセッサを使用するダイレクトメモリアクセス転送の方法の例を示すブロック図である。
【図8A】本発明の一実施態様による、タイミング・事象プロセッサとの外部バスインターフェイスのブロック図である。
【図8B】本発明の一実施態様による、タイミング・事象プロセッサとの外部バスインターフェイスのブロック図である。
【図9A】本発明の一実施態様による、分数N分割器の例のブロック図である。
【図9B】本発明の一実施態様による、分数N分割器によって生成される較正クロックおよび位相補償を示す概略図である。
【図10】本発明の一実施態様による、全体カウンタおよび構成可能周期トリガ発生器のブロック図である。
【図11A】本発明の一実施態様による、スナップショット有限状態機械のブロック図である。
【図11B】本発明の一実施態様による、図11Aのスナップショット有限状態機械の動作を示すフローチャートである。
【図12A】本発明の一実施態様による、図2のタイミング・事象プロセッサ内のクロック・電力制御モジュールのブロック図である。
【図12B】本発明の一実施態様による、図2のタイミング・事象プロセッサ内のクロック・電力制御モジュールのブロック図である。
【図13A】本発明の一実施態様による、クロック生成モジュールの概略図である。
【図13B】本発明の一実施態様による、クロック分配モジュールの概略図である。
【図14A】本発明の一実施態様による、クロックゲーティングモジュールの概略図である。
【図14B】本発明の一実施態様による、図14Aに示すレジスタの内容を示す表である。
【図15】本発明の一実施態様による、発振器電源遮断要求を示すブロック図である。
Claims (102)
- システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、
前記システム発振器から取り出される第2のクロック信号を必要するする第2のモジュールであって、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する第2のインジケータ信号を提供する、前記第2のモジュールと、
前記第1および第2のインジケータ信号に応答して、前記第1のインジケータ信号が前記第2状態にあり、かつ前記第2のインジケータ信号が前記第2の状態にあるときに、前記システム発振器を動作不能にするとともに、イネーブル信号に応答して前記システム発振器を動作可能にする電力管理回路とを含む、無線用途のベースバンドプロセッサ。 - 電力管理回路が、第1のインジケータ信号が第2の状態にあるときに、第1のクロック信号が第1のモジュールへ通過するのを阻止し、第2のインジケータ信号が第2の状態にあるときに、第2のクロック信号が第2のモジュールへ通過するのを阻止する回路をさらに含む、請求項1に記載のプロセッサ。
- 第2のモジュールが、タイミング・事象プロセッサを含み、電力管理回路が、第2のインジケータ信号が第1の状態になるときにシステム発振器を動作可能にする回路をさらに含む、請求項1に記載のプロセッサ。
- 電力管理回路が、割込み信号の受領に応答してシステム発振器を動作可能にする、請求項1に記載のプロセッサ。
- 割込み信号が、ユーザ操作によって生成される、請求項4に記載のプロセッサ。
- 電力管理回路が、第1のモジュールに割込み信号を送ることによって、第1モジュールをアイドル状態から抜けさせる、請求項1に記載のプロセッサ。
- 第2のモジュールが、アイドル状態から出ると、第1のインジケータ信号を第1の状態にさせる、請求項1に記載のプロセッサ。
- 電力管理回路が、第1のモジュールに割込み信号を送ることによって、第2のモジュールをアイドル状態から抜けさせる、請求項1に記載のプロセッサ。
- 第2のモジュールが、アイドル状態から出ると、第2のインジケータ信号を、第1の状態にさせる、請求項8に記載のプロセッサ。
- 電力管理回路が、発振器を動作可能にした後、ある時間、前記システム発振器の出力を阻止する回路を含む、請求項1に記載のプロセッサ。
- システム発振器の出力を阻止する回路が、発振器ウォームアップ時間として前記時間を記憶するレジスタと、前記発振器ウォームアップ時間が満了した時期を判定するカウンタとを含む、請求項10に記載のプロセッサ。
- システム発振器の出力を阻止する回路が、ウォームアップ時間が満了したときにシステム発振器出力の通過を許可する手段を含む、請求項11に記載のプロセッサ。
- 第1および第2のモジュールのタイミング動作のためのタイミング・事象信号を生成するタイミング・事象プロセッサであって、システム発振器から取り出される第3のクロック信号を使用して、前記第3のクロック信号が必要でないことを示す第1の状態と、前記第3のクロック信号が必要であることを示す第2の状態とを有する第3のインジケータ信号を提供する、前記タイミング・事象プロセッサをさらに含み、前記タイミング・事象プロセッサが、低速クロック発振器から取り出される第4のクロック信号を受け取り、かつ前記タイミング・事象プロセッサが、第3のインジケータ信号が第2の状態にあるときに動作を続ける、請求項1に記載のプロセッサ。
- タイミング・事象プロセッサが、第1のモジュールおよび第2のモジュールからなる群の少なくとも1つがシステム発振器の使用を必要とするときに、第3のインジケータ信号を第1の状態に変更することによって、所定の時刻にシステム発振器を動作可能にする、請求項1に記載のプロセッサ。
- タイミング・事象プロセッサが、割込み信号を第1のモジュールに送ることによって、第1のモジュールをアイドル状態から抜けさせる、請求項13に記載のプロセッサ。
- 第1のモジュールが、アイドル状態から出ると、第1のインジケータ信号を第1の状態にする、請求項15に記載のプロセッサ。
- タイミング・事象プロセッサが、割込み信号を第2のモジュールに送ることによって、第2のモジュールをアイドル状態から抜けさせる、請求項13に記載のプロセッサ。
- 第2のモジュールが、アイドル状態から出ると、第2のインジケータ信号を第1の状態にする、請求項17に記載のプロセッサ。
- 第1のクロック信号を生成するためにシステム発振器によって生成される、第3のクロック信号の周波数用の位相同期ループ回路と、
第1のインジケータ信号が第2の状態のときに、前記第3のクロック信号に前記位相同期ループ回路をバイパスさせて、前記第1のクロック信号として作用させる、位相同期ループバイパスとをさらに含む、請求項1に記載のプロセッサ。 - 第1のクロック信号および第2のクロック信号が同一の周波数を有する、請求項1に記載のプロセッサ。
- 第1のクロック信号および第2のクロック信号が異なる周波数を有する、請求項1に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールが第2の処理ユニットを含む、請求項1に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールが前記第1の処理ユニットの周辺装置を含む、請求項1に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールがダイレクトメモリアクセスコントローラを含む、請求項1に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールがタイミング・事象プロセッサを含む、請求項1に記載のプロセッサ。
- 無線用途のベースバンドプロセッサにおいて、
システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールから第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、
前記システム発振器から取り出される第2のクロック信号を必要とする第2のモジュールから第2のインジケータ信号を受け取るステップであって、前記第2のインジケータ信号が、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する前記ステップと、
前記第1のインジケータ信号が前記第2の状態にあり、かつ前記第2のインジケータ信号が前記第2の状態にあるときに、前記システム発振器を動作不能にするステップと、
システム発振器出力が、前記第1のモジュールおよび前記第2のモジュールを含む群の少なくとも1つによって必要とされるときに、前記システム発振器を動作可能にするステップとを含む方法。 - 第1のインジケータ信号が第2の状態にあるときに、第1のクロック信号が第1のモジュールへ通過するのを阻止し、第2のインジケータ信号が第2の状態にあるときに、第2のクロック信号が第2のモジュールへ通過するのを阻止するステップをさらに含む、請求項26に記載の方法。
- システム発振器を動作可能にする操作が、第2のインジケータ信号が第1の状態になるときに、前記システム発振器を動作可能にするステップをさらに含む、請求項26に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号の受領に応答して前記システム発振器を動作可能にするステップをさらに含む、請求項26に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号を第1のモジュールに供給することによって、第1のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項26に記載の方法。
- アイドル状態から出ると、第1のインジケータ信号の状態を、第1の状態になるように変更するステップをさらに含む、請求項26に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号を第1のモジュールに供給することによって、第2のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項50に記載の方法。
- アイドル状態から出ると、第2のインジケータ信号の状態を、第1の状態になるように変更するステップをさらに含む、請求項32に記載の方法。
- 発振器を動作不能にする操作が、前記発振器を動作可能にした後、ある時間、前記システム発振器の出力を阻止するステップをさらに含む、請求項26に記載の方法。
- システム発振器の出力を阻止する操作が、発振器ウォームアップ時間として前記時間を記憶し、カウンタを使用して前記発振器ウォームアップ時間が満了した時期を判定するステップをさらに含む、請求項34に記載の方法。
- システム発振器の出力を阻止する操作が、ウォームアップ時間が満了したときに前記システム発振器の出力の通過を許可するステップをさらに含む、請求項35に記載の方法。
- 第1および第2のモジュールのタイミング動作のためのタイミング・事象信号を生成するタイミング・事象プロセッサを設けるステップであって、前記タイミング・事象プロセッサが、システム発振器から取り出される第3のクロック信号を使用して、第3のクロック信号が必要でないことを示す第1の状態と、前記第3のクロック信号が必要であることを示す第2の状態とを有する第3のインジケータ信号を提供するステップをさらに含み、前記タイミング・事象プロセッサが、低速クロック発振器から取り出される第4のクロック信号を受け取る方法であって、前記第3のインジケータ信号が第2の状態にあるときに前記第4のクロック信号を使用して前記タイミング・事象プロセッサを動作させるステップをさらに含む、請求項36に記載の方法。
- 第1のモジュールおよび第2のモジュールからなる群の少なくとも1つがシステム発振器の使用を必要とするときに、第3のインジケータ信号の状態を第1の状態に変更することによって、正確に所定の時刻に、タイミング・事象プロセッサがシステム発振器を動作可能にするステップをさらに含む、請求項37に記載の方法。
- タイミング・事象プロセッサを使用して、割込み信号を第1のモジュールに送ることによって、第1のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項37に記載の方法。
- 第1のモジュールがアイドル状態から出ると、第1のインジケータ信号を第1の状態にするステップをさらに含む、請求項39に記載の方法。
- タイミング・事象プロセッサを使用して、割込み信号を第2のモジュールに送ることによって、第2のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項37に記載の方法。
- 第2のモジュールがアイドル状態から出ると、第2のインジケータ信号を第1の状態にするステップをさらに含む、請求項41に記載の方法。
- システム発振器によって生成される第3のクロック信号の周波数を増大させて第1のクロック信号を生成する、位相同期ループ回路を設けるステップと、
第1のインジケータ信号が第2の状態のときに、前記第3のクロック信号に前記位相同期ループ回路をバイパスさせて、前記第1のクロック信号として作用させるステップとをさらに含む、請求項26に記載の方法。 - システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、
前記システム発振器から取り出される第2のクロック信号を必要するする第2のモジュールであって、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する第2のインジケータ信号を提供する、前記第2のモジュールと、
前記第1のインジケータ信号が前記第2の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを阻止し、前記第2のインジケータ信号が第2の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを阻止し、かつ前記第1のインジケータ信号が前記第1の状態にあるときに、前記第1のクロック信号が通過するのを許可し、かつ前記第2のインジケータ信号が前記第1の状態にあるときに、前記第2のクロック信号が通過するのを許可する電力管理回路とを含む、無線用途のベースバンドプロセッサ。 - 電力管理回路が、第1のインジケータ信号が第1の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つをプロセッサが必要とするかどうかを示す第1のレジスタと、第1のインジケータ信号が第2の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つを前記プロセッサが必要とするかどうかを示す第2のレジスタを含む、請求項44に記載のプロセッサ。
- 電力管理回路が、第2のインジケータ信号が第1の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つをプロセッサが必要とするかどうかを示す第1のレジスタと、第2のインジケータ信号が第2の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つを前記プロセッサが必要とするかどうかを示す第2のレジスタを含む、請求項45に記載のプロセッサ。
- システム発振器が生成する第3のクロック信号の周波数を増大させて、第1のクロック信号を生成する、位相同期ループ回路と、
第1のインジケータ信号が第2の状態にあるときに、第3のクロック信号に前記位相同期ループ回路をバイパスさせて、第1のクロック信号として作用させる、位相同期ループバイパスとをさらに含む、請求項44に記載のプロセッサ。 - 第1のクロック信号および第2のクロック信号が同一の周波数を有する、請求項44に記載のプロセッサ。
- 第1のクロック信号および第2のクロック信号が異なる周波数を有する、請求項44に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールが第2の処理ユニットを含む、請求項44に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールが第1の処理ユニットの周辺装置を含む、請求項44に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールがダイレクトメモリアクセスコントローラを含む、請求項44に記載のプロセッサ。
- 第1のモジュールが第1の処理ユニットを含み、第2のモジュールがタイミング・事象プロセッサを含む、請求項44に記載のプロセッサ。
- 無線用途のベースバンドプロセッサにおいて、
システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールからの第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、
前記システム発振器から取り出される第2のクロック信号を必要とする第2のモジュールからの第2のインジケータ信号を受け取るステップであって、前記第2のインジケータ信号が、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態とを有する前記ステップと、
前記第1のインジケータ信号が前記第2の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを阻止し、前記第2のインジケータ信号が前記第2の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを阻止し、かつ前記第1のインジケータ信号が前記第1の状態にあるときに、前記第1のクロック信号が前記第1のモジュールへ通過するのを許可し、かつ前記第2のインジケータ信号が前記第1の状態にあるときに、前記第2のクロック信号が前記第2のモジュールへ通過するのを許可するステップとを含む、方法。 - 通過を阻止する操作が、第1のインジケータ信号が第1の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つをプロセッサが必要とするかどうかを示す第1のレジスタを設けるステップと、第1のインジケータ信号が第2の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つを前記プロセッサが必要とするかどうかを示す第2のレジスタを設けるステップとをさらに含む、請求項54に記載の方法。
- 通過を防止する操作が、第2のインジケータ信号が第1の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つをプロセッサが必要とするかどうかを示す第1のレジスタを設けるステップと、第2のインジケータ信号が第2の状態にあるときに、第1のクロック信号および第2のクロック信号を含む群の少なくとも1つを前記プロセッサが必要とするかどうかを示す第2のレジスタを設けるステップとをさらに含む、請求項55に記載の方法。
- システム発振器によって生成される第3のクロック信号の周波数を増大させて第1のクロック信号を生成する、位相同期ループ回路を設けるステップと、
第1のインジケータ信号が第2の状態のときに、前記第3のクロック信号に前記位相同期ループ回路をバイパスさせて、前記第1のクロック信号として作用させるステップとをさらに含む、請求項54に記載の方法。 - システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールであって、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する第1のインジケータ信号を提供する、前記第1のモジュールと、
前記第1のインジケータ信号に応答して、前記第1のインジケータ信号が前記第2状態にあるときに、前記システム発振器を動作不能にするとともに、イネーブル信号に応答して、前記システム発振器を動作可能にする電力管理回路とを含む、無線用途のベースバンドプロセッサ。 - システム発振器から最初に取り出される第2のクロック信号を必要とする第2のモジュールであって、第2のクロック信号が必要であることを示す第1の状態と、第2のクロック信号が必要ではないことを示す第2の状態とを有する第2のインジケータ信号を提供する、前記第2のモジュールをさらに含む、請求項58に記載のプロセッサ。
- 電力管理回路が、第1および第2のインジケータ信号に応答して、第1のインジケータ信号が第2の状態にあり、かつ第2のインジケータ信号が第2の状態にあるときに、発振器を動作不能にする回路をさらに含む、請求項59に記載のプロセッサ。
- 電力管理回路が、システム発振器出力を第2のモジュールが必要とするときに、システム発振器を動作可能にする回路をさらに含む、請求項60に記載のプロセッサ。
- 電力管理回路が、第1のインジケータ信号が第2の状態にあるときに第1のクロック信号が第1のモジュールに通過するのを阻止する回路をさらに含む、請求項58に記載のプロセッサ。
- 電力管理回路が、第2のインジケータ信号が第2の状態にあるときに第2のクロック信号が第2のモジュールに通過するのを阻止する回路をさらに含む、請求項61に記載のプロセッサ。
- 電力管理回路が、割込み信号の受領に応答してシステム発振器を動作可能にする、請求項58に記載のプロセッサ。
- 割込み信号が、ユーザ操作によって生成される、請求項64に記載のプロセッサ。
- 電力管理回路が、第1のモジュールに割込み信号を送ることによって、第1モジュールをアイドル状態から抜けさせる、請求項58に記載のプロセッサ。
- 第1のモジュールが、アイドル状態から出ると第1のインジケータ信号を第2の状態にさせる、請求項66に記載のプロセッサ。
- 電力管理回路が、割込み信号を第1のモジュールに送ることによって、第2のモジュールをアイドル状態から抜けさせることができる、請求項61に記載のプロセッサ。
- 第2のモジュールが、アイドル状態から出ると、第2のインジケータ信号を第1の状態にさせる、請求項68に記載のプロセッサ。
- 電力管理回路が、発振器を動作可能にした後、ある時間、前記システム発振器の出力を阻止する回路を含む、請求項58に記載のプロセッサ。
- システム発振器の出力を阻止する回路が、発振器ウォームアップ時間として前記時間を記憶するレジスタと、前記発振器ウォームアップ時間が満了した時期を判定するカウンタとを含む、請求項70に記載のプロセッサ。
- システム発振器の出力を阻止する回路が、ウォームアップ時間が満了したときにシステム発振器出力の通過を許可する手段を含む、請求項71に記載のプロセッサ。
- 第1のモジュールのタイミング動作のためのイミング・事象信号を生成するタイミング・事象プロセッサであって、システム発振器から取り出される第3のクロック信号を使用して、第3のクロック信号が必要でないことを示す第1の状態と、前記第3のクロック信号が必要であることを示す第2の状態とを有する第3のインジケータ信号を提供する、前記タイミング・事象プロセッサをさらに含む、請求項58に記載のプロセッサ。
- タイミング・事象プロセッサが、低速クロック発振器から取り出される第4のクロック信号を受け取り、かつ前記タイミング・事象プロセッサは、第3のインジケータ信号が第2の状態にあるときに動作を続ける、請求項73に記載のプロセッサ。
- タイミング・事象プロセッサが、第1のモジュールおよび第2のモジュールを含む群の少なくとも1つがシステム発振器の使用を必要とするときに、第3のインジケータ信号の状態を第1の状態に変更することによって、システム発振器を動作可能にして、正確な所定の時間に、前記システム発振器を動作可能にする、請求項74に記載のプロセッサ。
- タイミング・事象プロセッサが、割込み信号を第1のモジュールに送ることによって、第1のモジュールをアイドル状態から抜けさせる、請求項73に記載のプロセッサ。
- 第1のモジュールが、アイドル状態から出ると、第1のインジケータ信号を第1の状態にさせる、請求項76に記載のプロセッサ。
- システム発振器によって生成される第3のクロック信号の周波数を増大させて第1のクロック信号を生成する、位相同期ループ回路と、
第1のインジケータ信号が第2の状態のときに、前記第3のクロック信号に前記位相同期ループ回路をバイパスさせて、前記第1のクロック信号として作用させる、位相同期ループバイパスとをさらに含む、請求項61に記載のプロセッサ。 - 第1のクロック信号および第2のクロック信号が同一の周波数を有する、請求項59に記載のプロセッサ。
- 第1のクロック信号および第2のクロック信号が異なる周波数を有する、請求項59に記載のプロセッサ。
- 第1のモジュールが、第1の処理ユニットを含む、請求項58に記載のプロセッサ。
- 第1のモジュールが、第1の処理ユニットの周辺装置を含む、請求項58に記載のプロセッサ。
- 第1のモジュールが、ダイレクトメモリアクセスコントローラを含む、請求項58に記載のプロセッサ。
- 第1のモジュールが、タイミング・事象プロセッサを含む、請求項58に記載のプロセッサ。
- 無線用途のベースバンドプロセッサにおいて、
システム発振器から取り出される第1のクロック信号を必要とする第1のモジュールからの第1のインジケータ信号を受け取るステップであって、前記第1のインジケータ信号が、前記第1のクロック信号が必要であることを示す第1の状態と、前記第1のクロック信号が必要ではないことを示す第2の状態とを有する前記ステップと、
前記第1のインジケータ信号が前記第2の状態にあるときに、前記システム発振器を動作不能にするステップと、
前記第1のモジュールが前記システム発振器を必要とするときに、前記システム発振器を動作可能にするステップとを含む、方法。 - システム発振器から取り出される第2のクロック信号を必要とする、第2のモジュールから第2のインジケータ信号を受け取るステップであって、前記第2のインジケータ信号が、前記第2のクロック信号が必要であることを示す第1の状態と、前記第2のクロック信号が必要でないことを示す第2の状態をとを有するステップをさらに含む、請求項85に記載の方法。
- システム発振器を動作不能にする操作が、第2のインジケータ信号が第2の状態にある場合に、前記システム発振器を動作不能にするステップをさらに含む、請求項86に記載の方法。
- システム発振器を動作可能にする操作が、システム発振器出力を第2のモジュールが必要とするときに前記システム発振器を動作可能にするステップをさらに含む、請求項87に記載の方法。
- 第1のインジケータ信号が第2の状態にあるときに、第1のクロック信号の第1のモジュールへの通過を阻止するステップをさらに含む、請求項85に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号の受領に応答して、前記システム発振器を動作可能にするステップをさらに含む、請求項85に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号を第1のモジュールに送ることによって、第1のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項85に記載の方法。
- アイドル状態から出ると、第1のインジケータ信号の状態を第1の状態になるように変更するステップをさらに含む、請求項91に記載の方法。
- システム発振器を動作可能にする操作が、割込み信号を第1のモジュールに送ることによって、第2のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項87に記載の方法。
- アイドル状態から出ると、第2のインジケータの状態を第1の状態になるように変更するステップをさらに含む、請求項93に記載の方法。
- 発振器を動作不能にする操作が、前記発振器を動作可能にした後に、ある時間、前記システム発振器の出力を阻止するステップをさらに含む、請求項85に記載の方法。
- システム発振器の出力を阻止する操作が、前記時間を発振器ウォームアップ時間として記憶するステップと、カウンタを使用して前記ウォームアップ時間が満了した時期を判定するステップとをさらに含む、請求項95に記載の方法。
- システム発振器の出力を阻止する操作が、ウォームアップ時間が満了したときに前記システム発振器の出力の通過を許可するステップをさらに含む、請求項96に記載の方法。
- 第1のモジュールのタイミング動作のためのタイミング・事象信号を生成する、タイミング・事象プロセッサを設けるステップであって、前記タイミング・事象プロセッサが、システム発振器から取り出される第3のクロック信号を使用して、前記第3のクロック信号が必要でないことを示す第1の状態と、前記第3のクロック信号が必要であることを示す第2の状態とを有する第3のインジケータ信号を提供する前記ステップをさらに含むとともに、前記タイミング・事象プロセッサが、低速クロック発振器から取り出される第4のクロック信号を受け取る方法であって、前記第3のインジケータ信号が前記第2の状態にあるときに第4のクロック信号を使用して前記タイミング・事象プロセッサを動作させるステップをさらに含む、請求項85に記載の方法。
- 第1のモジュールがシステム発振器の使用を必要とするときに、第3のインジケータ信号の状態を第1の状態に変更することによって、タイミング・事象プロセッサが、正確に所定の時刻にシステム発振器を動作可能にさせるステップをさらに含む、請求項98に記載の方法。
- タイミング・事象プロセッサを使用して、割込み信号を第1のモジュールに送ることによって、第1のモジュールをアイドル状態から抜けさせるステップをさらに含む、請求項98に記載の方法。
- 第1のモジュールがアイドル状態から出ると、第1のインジケータ信号を第1の状態にするステップをさらに含む、請求項100に記載の方法。
- システム発振器によって生成される第3のクロック信号の周波数を増大させて第1のクロック信号を生成する、位相同期ループ回路を設けるステップと、
第1のインジケータ信号が第2の状態のときに、前記第3のクロック信号に前記位相同期ループ回路をバイパスさせて、前記第1のクロック信号として作用させるステップとをさらに含む、請求項85に記載の方法。
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Families Citing this family (329)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1421490B1 (en) * | 2001-08-29 | 2006-04-12 | Analog Devices, Inc. | Methods and apparatus for improving throughput of cache-based embedded processors by switching tasks in response to a cache miss |
GB0123421D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
US7502817B2 (en) * | 2001-10-26 | 2009-03-10 | Qualcomm Incorporated | Method and apparatus for partitioning memory in a telecommunication device |
US6944780B1 (en) | 2002-01-19 | 2005-09-13 | National Semiconductor Corporation | Adaptive voltage scaling clock generator for use in a digital processing component and method of operating the same |
EP1351117A1 (en) * | 2002-04-03 | 2003-10-08 | Hewlett-Packard Company | Data processing system and method |
US7180322B1 (en) | 2002-04-16 | 2007-02-20 | Transmeta Corporation | Closed loop feedback control of integrated circuits |
US7941675B2 (en) | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
US7133972B2 (en) | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
US7117316B2 (en) | 2002-08-05 | 2006-10-03 | Micron Technology, Inc. | Memory hub and access method having internal row caching |
US7149874B2 (en) * | 2002-08-16 | 2006-12-12 | Micron Technology, Inc. | Memory hub bypass circuit and method |
US7836252B2 (en) | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
US7395447B2 (en) * | 2002-09-16 | 2008-07-01 | Silicon Labs Cp, Inc. | Precision oscillator for an asynchronous transmission system |
US7290156B2 (en) * | 2003-12-17 | 2007-10-30 | Via Technologies, Inc. | Frequency-voltage mechanism for microprocessor power management |
US7814350B2 (en) * | 2002-10-03 | 2010-10-12 | Via Technologies, Inc. | Microprocessor with improved thermal monitoring and protection mechanism |
US7770042B2 (en) * | 2002-10-03 | 2010-08-03 | Via Technologies, Inc. | Microprocessor with improved performance during P-state transitions |
US7698583B2 (en) * | 2002-10-03 | 2010-04-13 | Via Technologies, Inc. | Microprocessor capable of dynamically reducing its power consumption in response to varying operating temperature |
US7774627B2 (en) * | 2002-10-03 | 2010-08-10 | Via Technologies, Inc. | Microprocessor capable of dynamically increasing its performance in response to varying operating temperature |
US7886164B1 (en) | 2002-11-14 | 2011-02-08 | Nvidia Corporation | Processor temperature adjustment system and method |
US7849332B1 (en) * | 2002-11-14 | 2010-12-07 | Nvidia Corporation | Processor voltage adjustment system and method |
US7882369B1 (en) | 2002-11-14 | 2011-02-01 | Nvidia Corporation | Processor performance adjustment system and method |
US7080268B2 (en) * | 2002-12-03 | 2006-07-18 | Intel Corporation | Method and apparatus for regulating power to electronic circuits |
US7065663B2 (en) * | 2002-12-19 | 2006-06-20 | Intel Corporation | Methods and apparatus to control power state transitions |
US7146822B2 (en) | 2002-12-30 | 2006-12-12 | Intel Corporation | Centrifugal liquid pump with perimeter magnetic drive |
US7444524B2 (en) | 2002-12-30 | 2008-10-28 | Intel Corporation | Dynamic voltage transitions |
US7953990B2 (en) * | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
EP1578262A4 (en) | 2002-12-31 | 2007-12-05 | Therasense Inc | CONTINUOUS BLOOD SUGAR MONITORING SYSTEM AND USE METHOD |
US7228242B2 (en) | 2002-12-31 | 2007-06-05 | Transmeta Corporation | Adaptive power control based on pre package characterization of integrated circuits |
CN1759368A (zh) * | 2003-01-23 | 2006-04-12 | 罗切斯特大学 | 多时钟域微处理器 |
US7069461B1 (en) * | 2003-01-24 | 2006-06-27 | National Semiconductor Corporation | Closed-loop, supply-adjusted RAM memory circuit |
US7206959B1 (en) * | 2003-01-24 | 2007-04-17 | National Semiconductor Corporation | Closed-loop, supply-adjusted ROM memory circuit |
US7587287B2 (en) | 2003-04-04 | 2009-09-08 | Abbott Diabetes Care Inc. | Method and system for transferring analyte test data |
ATE388589T1 (de) | 2003-04-11 | 2008-03-15 | Ericsson Telefon Ab L M | Verfahren zur synchronisierung in einem mobilen funkendgerät |
JP4033066B2 (ja) * | 2003-05-07 | 2008-01-16 | ソニー株式会社 | 周波数制御装置、情報処理装置、周波数制御方法及びプログラム |
EP1623349B1 (en) * | 2003-05-07 | 2018-01-24 | Conversant Intellectual Property Management Inc. | Managing power on integrated circuits using power islands |
JP2004348662A (ja) * | 2003-05-26 | 2004-12-09 | Toshiba Corp | 電子機器、電源制御装置および電源制御方法 |
US7375553B1 (en) * | 2003-05-28 | 2008-05-20 | Actel Corporation | Clock tree network in a field programmable gate array |
US8066639B2 (en) | 2003-06-10 | 2011-11-29 | Abbott Diabetes Care Inc. | Glucose measuring device for use in personal area network |
US7245145B2 (en) | 2003-06-11 | 2007-07-17 | Micron Technology, Inc. | Memory module and method having improved signal routing topology |
US6822481B1 (en) * | 2003-06-12 | 2004-11-23 | Agilent Technologies, Inc. | Method and apparatus for clock gating clock trees to reduce power dissipation |
US7120727B2 (en) | 2003-06-19 | 2006-10-10 | Micron Technology, Inc. | Reconfigurable memory module and method |
US7260685B2 (en) | 2003-06-20 | 2007-08-21 | Micron Technology, Inc. | Memory hub and access method having internal prefetch buffers |
US7836222B2 (en) * | 2003-06-26 | 2010-11-16 | International Business Machines Corporation | System and method for tracking messages between a processing unit and an external device |
KR100540483B1 (ko) * | 2003-06-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법 |
US7389364B2 (en) * | 2003-07-22 | 2008-06-17 | Micron Technology, Inc. | Apparatus and method for direct memory access in a hub-based memory system |
US7210059B2 (en) * | 2003-08-19 | 2007-04-24 | Micron Technology, Inc. | System and method for on-board diagnostics of memory modules |
US7133991B2 (en) * | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
US7196562B1 (en) * | 2003-08-26 | 2007-03-27 | Integrated Device Technology, Inc. | Programmable clock drivers that support CRC error checking of configuration data during program restore operations |
US7136958B2 (en) | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
US7287245B2 (en) * | 2003-09-17 | 2007-10-23 | Faraday Technology Corp. | Method for real-time instruction information tracing |
US7194593B2 (en) * | 2003-09-18 | 2007-03-20 | Micron Technology, Inc. | Memory hub with integrated non-volatile memory |
US7225303B2 (en) * | 2003-09-22 | 2007-05-29 | Micron Technology, Inc. | Method and apparatus for accessing a dynamic memory device by providing at least one of burst and latency information over at least one of redundant row and column address lines |
JP4837247B2 (ja) * | 2003-09-24 | 2011-12-14 | パナソニック株式会社 | プロセッサ |
US7085943B2 (en) * | 2003-09-26 | 2006-08-01 | Freescale Semiconductor, Inc. | Method and circuitry for controlling supply voltage in a data processing system |
US20050081075A1 (en) * | 2003-10-14 | 2005-04-14 | Andrej Kocev | Computer system, carrier medium and method for adjusting an expiration period |
US7120743B2 (en) * | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
TWI254882B (en) * | 2003-11-07 | 2006-05-11 | Via Tech Inc | Rate multiplication method and rate multiplier |
GB2408357A (en) * | 2003-11-18 | 2005-05-25 | Motorola Inc | Regulating a voltage supply to a semiconductor device |
US7631307B2 (en) * | 2003-12-05 | 2009-12-08 | Intel Corporation | User-programmable low-overhead multithreading |
US7129771B1 (en) | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
US7692477B1 (en) | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
US7649402B1 (en) | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
US7012461B1 (en) | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
KR101136036B1 (ko) * | 2003-12-24 | 2012-04-18 | 삼성전자주식회사 | 유휴 모드에서의 전력 소모가 감소된 프로세서 시스템 및그 방법 |
US7330992B2 (en) | 2003-12-29 | 2008-02-12 | Micron Technology, Inc. | System and method for read synchronization of memory modules |
US7188219B2 (en) | 2004-01-30 | 2007-03-06 | Micron Technology, Inc. | Buffer control system and method for a memory system having outstanding read and write request buffers |
US7788451B2 (en) | 2004-02-05 | 2010-08-31 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
US7412574B2 (en) * | 2004-02-05 | 2008-08-12 | Micron Technology, Inc. | System and method for arbitration of memory responses in a hub-based memory system |
WO2005089103A2 (en) | 2004-02-17 | 2005-09-29 | Therasense, Inc. | Method and system for providing data communication in continuous glucose monitoring and management system |
CN100361040C (zh) * | 2004-02-24 | 2008-01-09 | 中国科学院计算技术研究所 | 一种soc架构下的处理器核动态变频装置和方法 |
US7479753B1 (en) | 2004-02-24 | 2009-01-20 | Nvidia Corporation | Fan speed controller |
US7240170B2 (en) * | 2004-02-25 | 2007-07-03 | Analog Devices, Inc. | High/low priority memory |
US7366864B2 (en) | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
US7313707B2 (en) * | 2004-03-09 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Systems and methods for configuring ports |
US7613911B2 (en) * | 2004-03-12 | 2009-11-03 | Arm Limited | Prefetching exception vectors by early lookup exception vectors within a cache memory |
FI20040418A (fi) * | 2004-03-18 | 2005-09-19 | Nokia Corp | Digitaalijärjestelmän kellokontrolli |
US7769950B2 (en) * | 2004-03-24 | 2010-08-03 | Qualcomm Incorporated | Cached memory system and cache controller for embedded digital signal processor |
US7257683B2 (en) | 2004-03-24 | 2007-08-14 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
US7120723B2 (en) | 2004-03-25 | 2006-10-10 | Micron Technology, Inc. | System and method for memory hub-based expansion bus |
US6980042B2 (en) | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
US7590797B2 (en) | 2004-04-08 | 2009-09-15 | Micron Technology, Inc. | System and method for optimizing interconnections of components in a multichip memory module |
US7363419B2 (en) | 2004-05-28 | 2008-04-22 | Micron Technology, Inc. | Method and system for terminating write commands in a hub-based memory system |
US7519788B2 (en) | 2004-06-04 | 2009-04-14 | Micron Technology, Inc. | System and method for an asynchronous data buffer having buffer write and read pointers |
US7310748B2 (en) | 2004-06-04 | 2007-12-18 | Micron Technology, Inc. | Memory hub tester interface and method for use thereof |
US7971191B2 (en) * | 2004-06-10 | 2011-06-28 | Hewlett-Packard Development Company, L.P. | System and method for analyzing a process |
US7042260B2 (en) * | 2004-06-14 | 2006-05-09 | Micron Technology, Inc. | Low power and low timing jitter phase-lock loop and method |
CN101006397A (zh) * | 2004-06-15 | 2007-07-25 | 皇家飞利浦电子股份有限公司 | 用于性能参数的二进制控制的控制方案 |
EP1607835A1 (en) * | 2004-06-15 | 2005-12-21 | Koninklijke Philips Electronics N.V. | Closed-loop control for performance tuning |
US7774625B1 (en) * | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
US7562233B1 (en) | 2004-06-22 | 2009-07-14 | Transmeta Corporation | Adaptive control of operating and body bias voltages |
US7401241B2 (en) * | 2004-06-22 | 2008-07-15 | Intel Corporation | Controlling standby power of low power devices |
KR100598011B1 (ko) * | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | 클럭 사용 회로 및 클럭 신호 발생 방법 |
US20050008095A1 (en) * | 2004-07-23 | 2005-01-13 | Rush Frederick A. | Apparatus using interrupts for controlling a processor for radio isolation and associated methods |
US8472990B2 (en) * | 2004-07-23 | 2013-06-25 | St Ericsson Sa | Apparatus using interrupts for controlling a processor for radio isolation and associated method |
US7681065B2 (en) * | 2004-08-16 | 2010-03-16 | Broadcom Corporation | Method and system for a message processor switch for performing incremental redundancy in edge compliant terminals |
US7312487B2 (en) * | 2004-08-16 | 2007-12-25 | International Business Machines Corporation | Three dimensional integrated circuit |
US7308590B2 (en) * | 2004-10-15 | 2007-12-11 | Intel Corporation | Automatic dynamic processor operating voltage control |
US7434073B2 (en) | 2004-11-29 | 2008-10-07 | Intel Corporation | Frequency and voltage scaling architecture |
US7456829B2 (en) * | 2004-12-03 | 2008-11-25 | Hewlett-Packard Development Company, L.P. | Methods and systems to control electronic display brightness |
CN1319274C (zh) * | 2004-12-10 | 2007-05-30 | 展讯通信(上海)有限公司 | 射频接收系统锁定时间及锁定后频率误差的评估方法 |
US7379718B2 (en) | 2004-12-20 | 2008-05-27 | Marvell World Trade Ltd. | Method and apparatus to manage power consumption of a semiconductor device |
US7228446B2 (en) * | 2004-12-21 | 2007-06-05 | Packet Digital | Method and apparatus for on-demand power management |
US7337335B2 (en) * | 2004-12-21 | 2008-02-26 | Packet Digital | Method and apparatus for on-demand power management |
FR2881246B1 (fr) * | 2005-01-21 | 2007-03-23 | Meiosys Soc Par Actions Simpli | Procede perdictif de gestion, de journalisation ou de rejeu d'operations non deterministes au sein du deroulement d'un processus applicatif |
FR2882449A1 (fr) * | 2005-01-21 | 2006-08-25 | Meiosys Soc Par Actions Simpli | Procede non intrusif de rejeu d'evenements internes au sein d'un processus applicatif, et systeme mettant en oeuvre ce procede |
US7409520B2 (en) * | 2005-01-25 | 2008-08-05 | International Business Machines Corporation | Systems and methods for time division multiplex multithreading |
JP2006236241A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 周辺装置 |
US20060215567A1 (en) * | 2005-03-25 | 2006-09-28 | Arun Raghunath | Method and apparatus for monitoring path statistics |
US7529911B1 (en) * | 2005-05-26 | 2009-05-05 | Sun Microsystems, Inc. | Hardware-based technique for improving the effectiveness of prefetching during scout mode |
CN1881798B (zh) * | 2005-06-16 | 2011-08-31 | 旺玖科技股份有限公司 | 有理数倍频电路与产生有理数倍频的方法 |
US8745627B2 (en) * | 2005-06-27 | 2014-06-03 | Qualcomm Incorporated | System and method of controlling power in a multi-threaded processor |
US20070008011A1 (en) * | 2005-06-29 | 2007-01-11 | Paulette Thurston | Distributed power and clock management in a computerized system |
JP2009501482A (ja) * | 2005-07-14 | 2009-01-15 | エヌエックスピー ビー ヴィ | 履歴負荷特性を用いてハンドヘルド・マルチメディア装置のプロセッサコアの動作周波数及び利用可能な電力を動的に調整する方法 |
US7953960B2 (en) * | 2005-10-18 | 2011-05-31 | International Business Machines Corporation | Method and apparatus for delaying a load miss flush until issuing the dependent instruction |
US7600145B2 (en) * | 2005-10-26 | 2009-10-06 | Intel Corporation | Clustered variations-aware architecture |
US7766829B2 (en) | 2005-11-04 | 2010-08-03 | Abbott Diabetes Care Inc. | Method and system for providing basal profile modification in analyte monitoring and management systems |
US7809928B1 (en) * | 2005-11-29 | 2010-10-05 | Nvidia Corporation | Generating event signals for performance register control using non-operative instructions |
US8253748B1 (en) | 2005-11-29 | 2012-08-28 | Nvidia Corporation | Shader performance registers |
TW200805047A (en) * | 2005-12-23 | 2008-01-16 | Koninkl Philips Electronics Nv | Performance analysis based system level power management |
CN100346306C (zh) * | 2006-01-06 | 2007-10-31 | 浙江大学 | 基于动态调频技术的节能编译方法 |
US7499724B2 (en) * | 2006-01-30 | 2009-03-03 | Harris Corporation | Event sequencer used for controlling the sequence and timing of events in software defined radio |
JP2007233718A (ja) * | 2006-03-01 | 2007-09-13 | Canon Inc | 制御装置及び半導体集積回路 |
US20070214374A1 (en) * | 2006-03-13 | 2007-09-13 | Mark Hempstead | Ultra low power system for sensor network applications |
US7620438B2 (en) | 2006-03-31 | 2009-11-17 | Abbott Diabetes Care Inc. | Method and system for powering an electronic device |
US8226891B2 (en) | 2006-03-31 | 2012-07-24 | Abbott Diabetes Care Inc. | Analyte monitoring devices and methods therefor |
US7617409B2 (en) * | 2006-05-01 | 2009-11-10 | Arm Limited | System for checking clock-signal correspondence |
US7502913B2 (en) | 2006-06-16 | 2009-03-10 | Microsoft Corporation | Switch prefetch in a multicore computer chip |
EP1870787B1 (de) * | 2006-06-20 | 2010-04-14 | Siemens Aktiengesellschaft | Verfahren zur Überwachung eines zyklischen Steuerungsprogramms |
GB2457752B (en) * | 2006-06-30 | 2010-05-05 | Intel Corp | Leakage power estimation |
US7672393B2 (en) * | 2006-08-02 | 2010-03-02 | Richtek Technology Corporation | Single-wire asynchronous serial interface |
EP1895426A1 (en) * | 2006-08-25 | 2008-03-05 | Ali Corporation | Transmitter and transmitting system utilizing the same |
JP4808108B2 (ja) | 2006-08-29 | 2011-11-02 | パナソニック株式会社 | プロセッサシステム |
US8200807B2 (en) * | 2006-08-31 | 2012-06-12 | The Mathworks, Inc. | Non-blocking local events in a state-diagramming environment |
US7958291B2 (en) * | 2006-10-10 | 2011-06-07 | Atmel Rousset S.A.S. | Supplemental communication interface |
US7840825B2 (en) * | 2006-10-24 | 2010-11-23 | International Business Machines Corporation | Method for autonomous dynamic voltage and frequency scaling of microprocessors |
EP1919103B8 (en) * | 2006-11-02 | 2016-11-30 | Google Technology Holdings LLC | Method and apparatus for automatic frequency correction in a multimode device |
WO2008056293A2 (en) * | 2006-11-08 | 2008-05-15 | Nxp B.V. | Fast adaptive voltage scaling |
TWI335531B (en) * | 2006-12-13 | 2011-01-01 | Inst Information Industry | Apparatus, method, application program, and computer readable medium thereof for generating and utilizing a feature code to monitor a program |
US7840849B2 (en) * | 2006-12-21 | 2010-11-23 | Novell, Inc. | Methods and apparatus for debugging software including divisions of an execution history of a debuggee program |
US7917784B2 (en) * | 2007-01-07 | 2011-03-29 | Apple Inc. | Methods and systems for power management in a data processing system |
US8667198B2 (en) * | 2007-01-07 | 2014-03-04 | Apple Inc. | Methods and systems for time keeping in a data processing system |
US7949801B2 (en) * | 2007-01-31 | 2011-05-24 | Pitney Bowes Inc. | Main processor initiating command timing signal via DMA to coprocessor in order to synchronize execution of instructions |
US20080199894A1 (en) | 2007-02-15 | 2008-08-21 | Abbott Diabetes Care, Inc. | Device and method for automatic data acquisition and/or detection |
US8123686B2 (en) | 2007-03-01 | 2012-02-28 | Abbott Diabetes Care Inc. | Method and apparatus for providing rolling data in communication systems |
US7937076B2 (en) * | 2007-03-07 | 2011-05-03 | Harris Corporation | Software defined radio for loading waveform components at runtime in a software communications architecture (SCA) framework |
JP4950716B2 (ja) * | 2007-03-22 | 2012-06-13 | 株式会社日立ハイテクノロジーズ | 画像処理システム、及び走査型電子顕微鏡装置 |
US7900069B2 (en) * | 2007-03-29 | 2011-03-01 | Intel Corporation | Dynamic power reduction |
US7743279B2 (en) * | 2007-04-06 | 2010-06-22 | Apple Inc. | Program counter (PC) trace |
US8161314B2 (en) * | 2007-04-12 | 2012-04-17 | International Business Machines Corporation | Method and system for analog frequency clocking in processor cores |
US7917799B2 (en) * | 2007-04-12 | 2011-03-29 | International Business Machines Corporation | Method and system for digital frequency clocking in processor cores |
DE102007019543A1 (de) | 2007-04-25 | 2008-10-30 | Rohde & Schwarz Gmbh & Co. Kg | Messgerät mit serieller digitaler Schnittstelle |
US9134782B2 (en) | 2007-05-07 | 2015-09-15 | Nvidia Corporation | Maintaining optimum voltage supply to match performance of an integrated circuit |
US20080281171A1 (en) * | 2007-05-08 | 2008-11-13 | Abbott Diabetes Care, Inc. | Analyte monitoring system and methods |
US7928850B2 (en) | 2007-05-08 | 2011-04-19 | Abbott Diabetes Care Inc. | Analyte monitoring system and methods |
US8461985B2 (en) | 2007-05-08 | 2013-06-11 | Abbott Diabetes Care Inc. | Analyte monitoring system and methods |
US8456301B2 (en) | 2007-05-08 | 2013-06-04 | Abbott Diabetes Care Inc. | Analyte monitoring system and methods |
US8665091B2 (en) | 2007-05-08 | 2014-03-04 | Abbott Diabetes Care Inc. | Method and device for determining elapsed sensor life |
US7845568B2 (en) * | 2007-05-09 | 2010-12-07 | Atmel Rousset S.A.S. | Managing power and timing in a smart card device |
WO2008153514A1 (en) * | 2007-05-23 | 2008-12-18 | Agere Systems, Inc. | System and method for time saving cell search for mobile devices in single and multiple radio technology communication systems |
US8645740B2 (en) * | 2007-06-08 | 2014-02-04 | Apple Inc. | Methods and systems to dynamically manage performance states in a data processing system |
US9313067B2 (en) * | 2007-08-14 | 2016-04-12 | Qualcomm Incorporated | Multi-bandwidth communication system using a shared baseband processor |
US7711864B2 (en) | 2007-08-31 | 2010-05-04 | Apple Inc. | Methods and systems to dynamically manage performance states in a data processing system |
TWI402647B (zh) * | 2007-09-14 | 2013-07-21 | Asustek Comp Inc | 可動態調整電壓及有效節能之電壓控制裝置、方法及電腦裝置 |
US7921312B1 (en) | 2007-09-14 | 2011-04-05 | National Semiconductor Corporation | System and method for providing adaptive voltage scaling with multiple clock domains inside a single voltage domain |
GB2453174B (en) * | 2007-09-28 | 2011-12-07 | Advanced Risc Mach Ltd | Techniques for generating a trace stream for a data processing apparatus |
US7945804B2 (en) * | 2007-10-17 | 2011-05-17 | International Business Machines Corporation | Methods and systems for digitally controlled multi-frequency clocking of multi-core processors |
US9354890B1 (en) | 2007-10-23 | 2016-05-31 | Marvell International Ltd. | Call stack structure for enabling execution of code outside of a subroutine and between call stack frames |
US20090108817A1 (en) * | 2007-10-30 | 2009-04-30 | Topower Computer Industrial Co., Ltd. | Method for actuation by boosting power source voltage |
CN101436167B (zh) * | 2007-11-16 | 2011-03-23 | 宏达国际电子股份有限公司 | 解译串行传输信号的方法 |
US8578193B2 (en) | 2007-11-28 | 2013-11-05 | International Business Machines Corporation | Apparatus, method and program product for adaptive real-time power and perfomance optimization of multi-core processors |
KR20090059602A (ko) * | 2007-12-07 | 2009-06-11 | 한국전자통신연구원 | 세션 메모리 버스를 구비한 암호화 장치 |
GB0724337D0 (en) * | 2007-12-13 | 2008-01-23 | Icera Inc | Radio access technology |
US8589706B2 (en) * | 2007-12-26 | 2013-11-19 | Intel Corporation | Data inversion based approaches for reducing memory power consumption |
US8166145B2 (en) * | 2008-01-10 | 2012-04-24 | Microsoft Corporation | Managing event-based conditional recurrent schedules |
US20090182802A1 (en) * | 2008-01-10 | 2009-07-16 | Microsoft Corporation | Mobile device management scheduling |
US8230436B2 (en) * | 2008-01-10 | 2012-07-24 | Microsoft Corporation | Aggregating recurrent schedules to optimize resource consumption |
US7841436B2 (en) | 2008-01-21 | 2010-11-30 | Amigo Mobility International | Personal mobility vehicle |
US8370663B2 (en) | 2008-02-11 | 2013-02-05 | Nvidia Corporation | Power management with dynamic frequency adjustments |
US8595538B2 (en) * | 2008-03-03 | 2013-11-26 | Quintic Holdings | Single-clock-based multiple-clock frequency generator |
US8312299B2 (en) | 2008-03-28 | 2012-11-13 | Packet Digital | Method and apparatus for dynamic power management control using serial bus management protocols |
EP2472727B1 (en) * | 2008-03-31 | 2013-07-24 | Telefonaktiebolaget L M Ericsson (publ) | Digital baseband circuit |
US7826382B2 (en) | 2008-05-30 | 2010-11-02 | Abbott Diabetes Care Inc. | Close proximity communication device and methods |
US8090826B2 (en) * | 2008-06-27 | 2012-01-03 | Microsoft Corporation | Scheduling data delivery to manage device resources |
US8112475B2 (en) | 2008-06-27 | 2012-02-07 | Microsoft Corporation | Managing data delivery based on device state |
US8904083B2 (en) * | 2008-07-30 | 2014-12-02 | Infineon Technologies Ag | Method and apparatus for storing data in solid state memory |
JP2010072897A (ja) * | 2008-09-18 | 2010-04-02 | Nec Electronics Corp | クロック供給装置 |
US8122270B2 (en) * | 2008-09-29 | 2012-02-21 | Intel Corporation | Voltage stabilization for clock signal frequency locking |
US8127160B2 (en) | 2008-10-13 | 2012-02-28 | International Business Machines Corporation | Dynamic frequency and voltage scaling for a computer processor |
JP2010097277A (ja) * | 2008-10-14 | 2010-04-30 | Toshiba Corp | 情報処理装置 |
US20100094572A1 (en) * | 2008-10-15 | 2010-04-15 | International Business Machines Corporation | Dynamic Frequency And Voltage Scaling For A Computer Processor |
JP5509579B2 (ja) * | 2008-11-21 | 2014-06-04 | セイコーエプソン株式会社 | 映像出力装置および映像出力方法ならびにプロジェクタ |
JP5330409B2 (ja) * | 2008-11-28 | 2013-10-30 | パナソニック株式会社 | メモリ制御装置、データプロセッサ及びデータ読み出し方法 |
TWI363498B (en) * | 2008-12-03 | 2012-05-01 | Ind Tech Res Inst | A tri-mode delay type phase lock loop |
JP5816407B2 (ja) * | 2009-02-27 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US8285917B2 (en) * | 2009-03-26 | 2012-10-09 | Scaleo Chip | Apparatus for enhancing flash memory access |
US9226701B2 (en) | 2009-04-28 | 2016-01-05 | Abbott Diabetes Care Inc. | Error detection in critical repeating data in a wireless sensor system |
EP2424426B1 (en) | 2009-04-29 | 2020-01-08 | Abbott Diabetes Care, Inc. | Method and system for providing data communication in continuous glucose monitoring and management system |
WO2010138856A1 (en) | 2009-05-29 | 2010-12-02 | Abbott Diabetes Care Inc. | Medical device antenna systems having external antenna configurations |
EP2473099A4 (en) | 2009-08-31 | 2015-01-14 | Abbott Diabetes Care Inc | ANALYTICAL SUBSTANCE MONITORING SYSTEM AND METHODS OF MANAGING ENERGY AND NOISE |
WO2011026147A1 (en) | 2009-08-31 | 2011-03-03 | Abbott Diabetes Care Inc. | Analyte signal processing device and methods |
EP2290542B1 (en) * | 2009-09-01 | 2013-03-27 | Research In Motion Limited | System and method for sequencing radio items for a multi downlink multi carrier receiver |
US8213974B2 (en) * | 2009-09-01 | 2012-07-03 | Research In Motion Limited | System and method for sequencing radio items for a multi downlink multi carrier receiver |
JP2011118469A (ja) * | 2009-11-30 | 2011-06-16 | Toshiba Corp | メモリ管理装置およびメモリ管理方法 |
JP2011139370A (ja) * | 2009-12-28 | 2011-07-14 | Canon Inc | 電子機器とその制御方法 |
US9256265B2 (en) | 2009-12-30 | 2016-02-09 | Nvidia Corporation | Method and system for artificially and dynamically limiting the framerate of a graphics processing unit |
US9830889B2 (en) | 2009-12-31 | 2017-11-28 | Nvidia Corporation | Methods and system for artifically and dynamically limiting the display resolution of an application |
US9582443B1 (en) * | 2010-02-12 | 2017-02-28 | Marvell International Ltd. | Serial control channel processor for executing time-based instructions |
WO2011107828A1 (en) | 2010-03-03 | 2011-09-09 | Freescale Semiconductor, Inc. | Integrated circuit device comprising clock gating circuitry, electronic device and method for dynamically configuring clock gating |
US8423802B2 (en) * | 2010-04-07 | 2013-04-16 | Andes Technology Corporation | Power scaling module and power scaling unit of an electronic system having a function unit in a standby state which is insensitive to change in frequency or voltage during synchronization |
US8839006B2 (en) | 2010-05-28 | 2014-09-16 | Nvidia Corporation | Power consumption reduction systems and methods |
US8766666B2 (en) | 2010-06-10 | 2014-07-01 | Micron Technology, Inc. | Programmable device, hierarchical parallel machines, and methods for providing state information |
CN101860353B (zh) * | 2010-06-17 | 2012-02-29 | 广州市广晟微电子有限公司 | 数模混合芯片中的时钟电路控制装置及方法 |
US8667308B2 (en) * | 2010-06-18 | 2014-03-04 | Apple Inc. | Dynamic voltage dithering |
WO2012004863A1 (ja) * | 2010-07-07 | 2012-01-12 | ルネサスエレクトロニクス株式会社 | データ処理装置およびデータ処理システム |
US20120017035A1 (en) * | 2010-07-16 | 2012-01-19 | Plx Technology, Inc. | Runtime reprogramming of a processor code space memory area |
CN103003769B (zh) * | 2010-07-20 | 2016-02-24 | 飞思卡尔半导体公司 | 时钟电路、电子设备以及提供时钟信号的方法 |
JP2012033001A (ja) | 2010-07-30 | 2012-02-16 | Toshiba Corp | 情報処理装置および情報処理方法 |
US20120042212A1 (en) * | 2010-08-10 | 2012-02-16 | Gilbert Laurenti | Mixed Mode Processor Tracing |
JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
WO2012030329A1 (en) * | 2010-08-31 | 2012-03-08 | Integrated Device Technology, Inc. | Systems, apparatuses and methods for dynamic voltage and frequency control of components used in a computer system |
US8732495B2 (en) | 2010-08-31 | 2014-05-20 | Integrated Device Technology, Inc. | Systems, apparatuses and methods for dynamic voltage and frequency control of components used in a computer system |
US20120072632A1 (en) * | 2010-09-17 | 2012-03-22 | Paul Kimelman | Deterministic and non-Deterministic Execution in One Processor |
JP5581960B2 (ja) * | 2010-10-14 | 2014-09-03 | 凸版印刷株式会社 | 半導体装置 |
CN102457270B (zh) * | 2010-10-29 | 2013-09-04 | 扬智科技股份有限公司 | 低增益压控振荡器的控制方法 |
GB2499151B (en) * | 2010-11-09 | 2016-04-20 | Ibm | Energy capture of time-varying energy sources by varying computation workload |
CN103404031B (zh) * | 2010-12-01 | 2016-01-20 | 爱立信(中国)通信有限公司 | 锁相环控制电压确定 |
DE102011122074A1 (de) | 2010-12-20 | 2012-06-21 | Dmos Gmbh | Bussystem zur Kommunikation und Stromversorgung von Teilnehmerschaltungen und Verfahren zur Reduzierung des Energieverbrauchs in Baugruppen von Bussystemen |
CN102082506B (zh) * | 2010-12-22 | 2012-12-12 | 复旦大学 | 适用于开关电源转换器的时钟频率选择电路 |
TW201232239A (en) * | 2011-01-24 | 2012-08-01 | Asmedia Technology Inc | Method and controller allocating charging ports |
CN102611148A (zh) * | 2011-01-24 | 2012-07-25 | 祥硕科技股份有限公司 | 配置充电端口的方法与控制器 |
JP5284401B2 (ja) | 2011-03-24 | 2013-09-11 | 株式会社東芝 | 動作切替装置およびプログラム |
US8572421B2 (en) | 2011-04-05 | 2013-10-29 | Apple Inc. | Adjusting device performance based on processing profiles |
US8856571B2 (en) | 2011-04-05 | 2014-10-07 | Apple Inc. | Adjusting device performance over multiple time domains |
US9588881B2 (en) | 2011-05-16 | 2017-03-07 | Cypress Semiconductor Corporation | Stack processor using a ferroelectric random access memory (F-RAM) for code space and a portion of the stack memory space having an instruction set optimized to minimize processor stack accesses |
US8934279B2 (en) * | 2011-05-16 | 2015-01-13 | Cypress Semiconductor Corporation | Stack processor using a ferroelectric random access memory (F-RAM) for code space and a portion of the stack memory space |
US9910823B2 (en) | 2011-05-16 | 2018-03-06 | Cypress Semiconductor Corporation | Stack processor using a ferroelectric random access memory (F-RAM) having an instruction set optimized to minimize memory fetch |
US9135082B1 (en) * | 2011-05-20 | 2015-09-15 | Google Inc. | Techniques and systems for data race detection |
CN102170499B (zh) * | 2011-05-24 | 2013-10-02 | 惠州Tcl移动通信有限公司 | 一种移动终端及其电源控制系统 |
US8884920B1 (en) | 2011-05-25 | 2014-11-11 | Marvell International Ltd. | Programmatic sensing of capacitive sensors |
US8855969B2 (en) | 2011-06-27 | 2014-10-07 | International Business Machines Corporation | Frequency guard band validation of processors |
US9098694B1 (en) | 2011-07-06 | 2015-08-04 | Marvell International Ltd. | Clone-resistant logic |
US9081517B2 (en) * | 2011-08-31 | 2015-07-14 | Apple Inc. | Hardware-based automatic clock gating |
US9069553B2 (en) | 2011-09-06 | 2015-06-30 | Marvell World Trade Ltd. | Switching tasks between heterogeneous cores |
GB2495959A (en) * | 2011-10-26 | 2013-05-01 | Imagination Tech Ltd | Multi-threaded memory access processor |
JP6443802B2 (ja) | 2011-11-07 | 2018-12-26 | アボット ダイアベティス ケア インコーポレイテッドAbbott Diabetes Care Inc. | 分析物モニタリング装置および方法 |
JP2013106166A (ja) * | 2011-11-14 | 2013-05-30 | Sony Corp | クロックゲーティング回路およびバスシステム |
CN104011693B (zh) * | 2011-12-21 | 2017-09-12 | 英特尔公司 | 设置基于i/o带宽的处理器频率层的装置和方法 |
CN102594344B (zh) * | 2012-01-09 | 2015-03-18 | 青岛海信移动通信技术股份有限公司 | 一种集中式时钟装置和移动终端设备 |
TWI497304B (zh) * | 2012-03-13 | 2015-08-21 | Novatek Microelectronics Corp | 序列介面傳送方法及其裝置 |
CN103324588B (zh) * | 2012-03-22 | 2016-05-04 | 联咏科技股份有限公司 | 序列接口传送方法及其装置 |
US8943352B1 (en) | 2012-05-07 | 2015-01-27 | Dust Networks, Inc. | Low power timing, configuring, and scheduling |
JP6103825B2 (ja) * | 2012-06-07 | 2017-03-29 | キヤノン株式会社 | 半導体集積回路、情報処理装置 |
US9317460B2 (en) * | 2012-06-15 | 2016-04-19 | International Business Machines Corporation | Program event recording within a transactional environment |
CN103513698B (zh) * | 2012-06-29 | 2017-03-01 | 联想(北京)有限公司 | 一种时钟信号校准方法、装置及电子设备 |
US8710879B2 (en) * | 2012-07-06 | 2014-04-29 | Silicon Integrated System Corp. | Apparatus and method for multiplying frequency of a clock signal |
US9968306B2 (en) | 2012-09-17 | 2018-05-15 | Abbott Diabetes Care Inc. | Methods and apparatuses for providing adverse condition notification with enhanced wireless communication range in analyte monitoring systems |
US9129072B2 (en) * | 2012-10-15 | 2015-09-08 | Qualcomm Incorporated | Virtual GPIO |
US9983905B2 (en) | 2012-12-06 | 2018-05-29 | White Eagle Sonic Technologies, Inc. | Apparatus and system for real-time execution of ultrasound system actions |
US9529080B2 (en) | 2012-12-06 | 2016-12-27 | White Eagle Sonic Technologies, Inc. | System and apparatus having an application programming interface for flexible control of execution ultrasound actions |
US10499884B2 (en) | 2012-12-06 | 2019-12-10 | White Eagle Sonic Technologies, Inc. | System and method for scanning for a second object within a first object using an adaptive scheduler |
US10076313B2 (en) | 2012-12-06 | 2018-09-18 | White Eagle Sonic Technologies, Inc. | System and method for automatically adjusting beams to scan an object in a body |
US9773496B2 (en) | 2012-12-06 | 2017-09-26 | White Eagle Sonic Technologies, Inc. | Apparatus and system for adaptively scheduling ultrasound system actions |
DE102013001143A1 (de) * | 2013-01-23 | 2014-07-24 | Giesecke & Devrient Gmbh | Verfahren zur Ausvührung eines Programms über einen Mikroprozessor auf einem Sicherheitsmodul |
JP5892083B2 (ja) * | 2013-02-12 | 2016-03-23 | 日本電気株式会社 | パラメータ設定装置、パラメータ設定プログラム及びパラメータ設定方法 |
US9823719B2 (en) | 2013-05-31 | 2017-11-21 | Intel Corporation | Controlling power delivery to a processor via a bypass |
US9256276B2 (en) | 2013-09-27 | 2016-02-09 | Intel Corporation | Utilization of processor capacity at low operating frequencies |
US9814106B2 (en) * | 2013-10-30 | 2017-11-07 | Apple Inc. | Backlight driver chip incorporating a phase lock loop (PLL) with programmable offset/delay and seamless operation |
CN108595355B (zh) * | 2013-10-30 | 2021-05-25 | 英特尔公司 | 用于测量电路的物理单元中的等待时间的方法、装置和系统 |
TWI497314B (zh) * | 2013-11-06 | 2015-08-21 | Univ Nat Chiao Tung | 適應性計算之無線處理器 |
JP6381899B2 (ja) * | 2013-12-05 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の設計方法、設計支援プログラム、設計装置、及び、半導体装置 |
US10200951B2 (en) * | 2014-02-20 | 2019-02-05 | Qualcomm Incorporated | Low power low latency protocol for data exchange |
KR102320399B1 (ko) | 2014-08-26 | 2021-11-03 | 삼성전자주식회사 | 전원 관리 칩, 그것을 포함하는 모바일 장치 및 그것의 클록 조절 방법 |
US9841795B2 (en) | 2014-09-22 | 2017-12-12 | Nxp Usa, Inc. | Method for resetting an electronic device having independent device domains |
KR102271469B1 (ko) | 2014-10-24 | 2021-06-30 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
CN104699578B (zh) * | 2015-01-09 | 2017-12-26 | 同济大学 | 一种以内升温方式检测时延故障的定温指令级自测试方法 |
US9450582B2 (en) | 2015-02-03 | 2016-09-20 | Freescale Semiconductor, Inc. | Programmable buffer system |
US9696782B2 (en) | 2015-02-09 | 2017-07-04 | Microsoft Technology Licensing, Llc | Battery parameter-based power management for suppressing power spikes |
US10158148B2 (en) | 2015-02-18 | 2018-12-18 | Microsoft Technology Licensing, Llc | Dynamically changing internal state of a battery |
US9748765B2 (en) | 2015-02-26 | 2017-08-29 | Microsoft Technology Licensing, Llc | Load allocation for multi-battery devices |
JP6466740B2 (ja) * | 2015-03-02 | 2019-02-06 | 株式会社メガチップス | クロック生成回路 |
WO2016164543A1 (en) | 2015-04-07 | 2016-10-13 | Analog Devices, Inc. | Quality factor estimation for resonators |
US10432337B2 (en) * | 2015-05-15 | 2019-10-01 | Avago Technologies International Sales Pte. Limited | Apparatus and method for timestamping of data packets |
CN104881529B (zh) * | 2015-05-18 | 2018-05-29 | 南京航空航天大学 | 基于有限状态机的采样保持控制策略的实现方法 |
US10210919B2 (en) | 2015-06-03 | 2019-02-19 | Altera Corporation | Integrated circuits with embedded double-clocked components |
US9503067B1 (en) * | 2015-06-22 | 2016-11-22 | Realtek Semiconductor Corporation | Time shifter and method thereof |
US9874863B2 (en) * | 2015-08-24 | 2018-01-23 | Keysight Technologies, Inc. | Finite state machine-based trigger event detection employing interpolation |
US9939862B2 (en) | 2015-11-13 | 2018-04-10 | Microsoft Technology Licensing, Llc | Latency-based energy storage device selection |
US10061366B2 (en) | 2015-11-17 | 2018-08-28 | Microsoft Technology Licensing, Llc | Schedule-based energy storage device selection |
US9793570B2 (en) | 2015-12-04 | 2017-10-17 | Microsoft Technology Licensing, Llc | Shared electrode battery |
CN105608027B (zh) * | 2015-12-18 | 2018-10-19 | 华为技术有限公司 | 非易失存储设备和访问非易失存储设备的方法 |
US10209734B2 (en) | 2016-01-25 | 2019-02-19 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system, and method of operating the semiconductor device |
DE102017110823A1 (de) | 2016-01-25 | 2018-07-26 | Samsung Electronics Co., Ltd. | Halbleitervorrichtung, Halbleitersystem und Verfahren zum Betreiben der Halbleitervorrichtung |
KR102467172B1 (ko) | 2016-01-25 | 2022-11-14 | 삼성전자주식회사 | 반도체 장치 |
US10303203B2 (en) | 2016-01-25 | 2019-05-28 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system and method for operating semiconductor device |
KR102474620B1 (ko) * | 2016-01-25 | 2022-12-05 | 삼성전자주식회사 | 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 |
US10296065B2 (en) * | 2016-01-25 | 2019-05-21 | Samsung Electronics Co., Ltd. | Clock management using full handshaking |
US10248155B2 (en) | 2016-01-25 | 2019-04-02 | Samsung Electronics Co., Ltd. | Semiconductor device including clock generating circuit and channel management circuit |
JP2017191564A (ja) * | 2016-04-15 | 2017-10-19 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US10445099B2 (en) * | 2016-04-19 | 2019-10-15 | Xiaolin Wang | Reconfigurable microprocessor hardware architecture |
KR20170124017A (ko) * | 2016-04-29 | 2017-11-09 | 삼성전자주식회사 | 동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법 |
CN109074046B (zh) * | 2016-05-17 | 2021-07-13 | 三菱电机株式会社 | 控制器系统 |
US10254782B2 (en) * | 2016-08-30 | 2019-04-09 | Micron Technology, Inc. | Apparatuses for reducing clock path power consumption in low power dynamic random access memory |
US10305495B2 (en) * | 2016-10-06 | 2019-05-28 | Analog Devices, Inc. | Phase control of clock signal based on feedback |
US10659063B2 (en) * | 2016-11-01 | 2020-05-19 | Nvidia Corporation | Adaptive voltage frequency scaling for optimal power efficiency |
JP2018120449A (ja) * | 2017-01-26 | 2018-08-02 | ソニーセミコンダクタソリューションズ株式会社 | 演算処理装置および情報処理システム |
JP6819327B2 (ja) * | 2017-02-03 | 2021-01-27 | 富士通株式会社 | クロック生成回路、シリアル・パラレル変換回路及び情報処理装置 |
CN108415762A (zh) * | 2017-02-10 | 2018-08-17 | 凯欧斯科技(香港)有限公司 | 移动装置之应用管理方法及移动装置 |
US10120819B2 (en) * | 2017-03-20 | 2018-11-06 | Nxp Usa, Inc. | System and method for cache memory line fill using interrupt indication |
KR102435034B1 (ko) * | 2017-06-21 | 2022-08-23 | 삼성전자주식회사 | 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법 |
US10809790B2 (en) * | 2017-06-30 | 2020-10-20 | Intel Corporation | Dynamic voltage-level clock tuning |
US10578435B2 (en) | 2018-01-12 | 2020-03-03 | Analog Devices, Inc. | Quality factor compensation in microelectromechanical system (MEMS) gyroscopes |
US11360504B2 (en) * | 2018-05-25 | 2022-06-14 | Advanced Micro Devices, Inc. | Adaptable voltage margin for a processor |
EP3806336A4 (en) | 2018-06-05 | 2021-08-04 | Panasonic Intellectual Property Management Co., Ltd. | INPUT / OUTPUT CIRCUIT |
GB201810478D0 (en) * | 2018-06-26 | 2018-08-08 | Nordic Semiconductor Asa | Precision timing between systems |
US11041722B2 (en) | 2018-07-23 | 2021-06-22 | Analog Devices, Inc. | Systems and methods for sensing angular motion in the presence of low-frequency noise |
CN111435267A (zh) * | 2019-01-15 | 2020-07-21 | 海信集团有限公司 | 功耗自动调整的方法、装置、设备及计算机可读存储介质 |
CN109787625B (zh) * | 2019-03-05 | 2022-04-05 | 上海芷锐电子科技有限公司 | 一种基于双pll的系统超频引起的电压毛刺保护系统 |
IT201900006633A1 (it) * | 2019-05-08 | 2020-11-08 | Stmicroelectronics Application Gmbh | Sistema di elaborazione, relativo circuito integrato, dispositivo e procedimento |
CN110081933B (zh) * | 2019-05-10 | 2021-07-20 | 上海岚盒信息技术有限公司 | 振动巡检仪及其低功耗频域变换方法、计算机可读存储介质 |
GB2586954B (en) * | 2019-07-10 | 2023-06-14 | Siemens Ind Software Inc | Handling trace data |
CN110413558A (zh) * | 2019-07-15 | 2019-11-05 | 广芯微电子(广州)股份有限公司 | 一种实现低功耗串口模块动态分频方法 |
KR20210062499A (ko) * | 2019-11-21 | 2021-05-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
CN112104537B (zh) * | 2020-03-28 | 2022-04-19 | 上海芯郡电子科技有限公司 | 一种通信控制器 |
KR102414817B1 (ko) * | 2020-05-25 | 2022-06-30 | 윈본드 일렉트로닉스 코포레이션 | 지연 락 루프 디바이스와 그 동작 방법 |
US11455264B2 (en) | 2020-08-10 | 2022-09-27 | International Business Machines Corporation | Minimizing delay while migrating direct memory access (DMA) mapped pages |
US11656876B2 (en) * | 2020-10-29 | 2023-05-23 | Cadence Design Systems, Inc. | Removal of dependent instructions from an execution pipeline |
TWI749960B (zh) * | 2020-12-23 | 2021-12-11 | 瑞昱半導體股份有限公司 | 資料處理裝置與其資料存取電路 |
KR102392119B1 (ko) | 2021-07-21 | 2022-04-27 | 중앙대학교 산학협력단 | 위상 회전자를 이용한 분수 서브 샘플링 위상 고정 루프 |
US11853237B2 (en) * | 2021-11-19 | 2023-12-26 | Micron Technology, Inc. | Input/output sequencer instruction set processing |
US20230378962A1 (en) * | 2022-05-20 | 2023-11-23 | Apple Inc. | Clock Frequency Limiter |
Family Cites Families (105)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3680050A (en) * | 1970-07-10 | 1972-07-25 | Gen Electric | Serial digital pulse phase interface driver and receiver |
US4110708A (en) * | 1977-03-25 | 1978-08-29 | Harris Corporation | Multichannel modulation system including automatic gain shifter |
GB2031676B (en) * | 1978-09-02 | 1983-05-11 | Marconi Instruments Ltd | Frequency modulation systems |
CH620087B (de) * | 1979-03-09 | Suisse Horlogerie | Oszillator mit einem hochfrequenz-quarzresonator. | |
JPS5837737B2 (ja) * | 1979-11-05 | 1983-08-18 | 株式会社日立国際電気 | デイジタル符号の伝送方式 |
JPS61287335A (ja) * | 1985-06-13 | 1986-12-17 | Toshiba Corp | パリテイ−生成回路 |
JPS63126018A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路 |
US6760866B2 (en) * | 1987-06-02 | 2004-07-06 | Texas Instruments Incorporated | Process of operating a processor with domains and clocks |
US5535331A (en) * | 1987-09-04 | 1996-07-09 | Texas Instruments Incorporated | Processor condition sensing circuits, systems and methods |
JP2668898B2 (ja) * | 1987-11-06 | 1997-10-27 | 富士通株式会社 | バス制御回路 |
CA2282912C (en) * | 1989-06-30 | 2000-09-12 | John P. Fairbanks | Computer power management system |
GB2237157A (en) | 1989-10-20 | 1991-04-24 | Marconi Instruments Ltd | Control of frequency modulators |
US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
US6693951B1 (en) * | 1990-06-25 | 2004-02-17 | Qualcomm Incorporated | System and method for generating signal waveforms in a CDMA cellular telephone system |
US5159205A (en) | 1990-10-24 | 1992-10-27 | Burr-Brown Corporation | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
JPH05119876A (ja) * | 1991-10-25 | 1993-05-18 | Toshiba Corp | 電子装置及びその装置に含まれる集積回路 |
EP0545581B1 (en) * | 1991-12-06 | 1999-04-21 | National Semiconductor Corporation | Integrated data processing system including CPU core and parallel, independently operating DSP module |
FI95980C (fi) * | 1992-09-04 | 1996-04-10 | Nokia Mobile Phones Ltd | Menetelmä ja kytkentäjärjestely ajan mittaamiseksi tarkasti epätarkalla kellolla |
JPH06139373A (ja) * | 1992-10-27 | 1994-05-20 | Hitachi Ltd | 半導体装置 |
EP0632360A1 (en) * | 1993-06-29 | 1995-01-04 | Xerox Corporation | Reducing computer power consumption by dynamic voltage and frequency variation |
US5553276A (en) * | 1993-06-30 | 1996-09-03 | International Business Machines Corporation | Self-time processor with dynamic clock generator having plurality of tracking elements for outputting sequencing signals to functional units |
JPH0744266A (ja) * | 1993-08-04 | 1995-02-14 | Canon Inc | デバイス制御装置 |
JP3490131B2 (ja) * | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
EP0665502B1 (en) * | 1994-01-27 | 2002-06-12 | Sun Microsystems, Inc. | Asynchronous serial communication circuit |
EP0666529B1 (en) | 1994-02-02 | 2004-10-06 | Advanced Micro Devices, Inc. | Power management in an asynchronus receiver/transmitter |
JP3718251B2 (ja) * | 1994-02-28 | 2005-11-24 | 株式会社ルネサステクノロジ | データ処理装置 |
US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
US5592173A (en) * | 1994-07-18 | 1997-01-07 | Trimble Navigation, Ltd | GPS receiver having a low power standby mode |
JPH08152945A (ja) * | 1994-11-28 | 1996-06-11 | Nec Corp | 消費電力管理装置 |
JPH08166834A (ja) * | 1994-12-14 | 1996-06-25 | Mitsubishi Electric Corp | クロック発生回路及びマイクロコンピュータ |
CN1122226C (zh) * | 1994-12-28 | 2003-09-24 | 株式会社东芝 | 微处理器与调试系统 |
US5842037A (en) * | 1995-03-20 | 1998-11-24 | Telefonaktiebolaget Lm Ericsson | Interference reduction in TDM-communication/computing devices |
US5655100A (en) * | 1995-03-31 | 1997-08-05 | Sun Microsystems, Inc. | Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system |
US5737547A (en) * | 1995-06-07 | 1998-04-07 | Microunity Systems Engineering, Inc. | System for placing entries of an outstanding processor request into a free pool after the request is accepted by a corresponding peripheral device |
US5613235A (en) * | 1995-06-29 | 1997-03-18 | Nokia Mobile Phones Limited | Operation of a radiotelephone in a synchronous extended standby mode for conserving battery power |
US5774701A (en) | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
JPH0944277A (ja) * | 1995-07-25 | 1997-02-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
US5964893A (en) | 1995-08-30 | 1999-10-12 | Motorola, Inc. | Data processing system for performing a trace function and method therefor |
JP3466793B2 (ja) * | 1995-09-28 | 2003-11-17 | 株式会社東芝 | マルチプロセッサシステム |
US5623234A (en) | 1996-03-04 | 1997-04-22 | Motorola | Clock system |
US5724505A (en) | 1996-05-15 | 1998-03-03 | Lucent Technologies Inc. | Apparatus and method for real-time program monitoring via a serial interface |
US5809091A (en) * | 1996-06-04 | 1998-09-15 | Ericsson, Inc. | Timing signal generator for digital communication system |
US5933627A (en) * | 1996-07-01 | 1999-08-03 | Sun Microsystems | Thread switch on blocked load or store using instruction thread field |
US5790817A (en) * | 1996-09-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Configurable digital wireless and wired communications system architecture for implementing baseband functionality |
US6351788B1 (en) * | 1996-10-30 | 2002-02-26 | Hitachi, Ltd. | Data processor and data processing system |
JPH10187300A (ja) * | 1996-12-20 | 1998-07-14 | Sony Corp | 電源制御回路および電源制御方法 |
JPH10190568A (ja) | 1996-12-27 | 1998-07-21 | Matsushita Electric Ind Co Ltd | 無線受信装置 |
EP0856798B1 (en) * | 1997-01-30 | 2004-09-29 | STMicroelectronics Limited | A cache system |
US6029061A (en) * | 1997-03-11 | 2000-02-22 | Lucent Technologies Inc. | Power saving scheme for a digital wireless communications terminal |
US6031429A (en) * | 1997-03-19 | 2000-02-29 | Silicon Magic Corporation | Circuit and method for reducing lock-in time in phase-locked and delay-locked loops |
US6269426B1 (en) * | 1997-06-24 | 2001-07-31 | Sun Microsystems, Inc. | Method for operating a non-blocking hierarchical cache throttle |
US6052777A (en) * | 1997-06-25 | 2000-04-18 | Sun Microsystems, Inc. | Method for delivering precise traps and interrupts in an out-of-order processor |
US5963068A (en) * | 1997-07-28 | 1999-10-05 | Motorola Inc. | Fast start-up processor clock generation method and system |
US6170051B1 (en) * | 1997-08-01 | 2001-01-02 | Micron Technology, Inc. | Apparatus and method for program level parallelism in a VLIW processor |
US6005904A (en) | 1997-10-16 | 1999-12-21 | Oasis Design, Inc. | Phase-locked loop with protected output during instances when the phase-locked loop is unlocked |
US6076157A (en) * | 1997-10-23 | 2000-06-13 | International Business Machines Corporation | Method and apparatus to force a thread switch in a multithreaded processor |
US5936565A (en) * | 1997-12-10 | 1999-08-10 | Nortel Networks Corporation | Digitally controlled duty cycle integration |
EP0924947A1 (en) | 1997-12-22 | 1999-06-23 | The Technology Partnership Public Limited Company | Power saving in a digital cellular system terminal |
US6282184B1 (en) * | 1997-12-22 | 2001-08-28 | Nortel Networks Limited | Common digitizing rate for multiple air interfaces for generic cell sites in cellular radio |
US6430654B1 (en) * | 1998-01-21 | 2002-08-06 | Sun Microsystems, Inc. | Apparatus and method for distributed non-blocking multi-level cache |
EP0939495B1 (en) * | 1998-02-26 | 2004-04-14 | Motorola Semiconducteurs S.A. | Power saving system for an electronic portable device |
US6145122A (en) * | 1998-04-27 | 2000-11-07 | Motorola, Inc. | Development interface for a data processor |
JPH11312026A (ja) * | 1998-04-28 | 1999-11-09 | Nec Corp | クロック信号切替方法およびクロック信号切替システム |
JP4060442B2 (ja) * | 1998-05-28 | 2008-03-12 | 富士通株式会社 | メモリデバイス |
JP3786521B2 (ja) * | 1998-07-01 | 2006-06-14 | 株式会社日立製作所 | 半導体集積回路及びデータ処理システム |
JP3857052B2 (ja) * | 1998-07-02 | 2006-12-13 | 株式会社ルネサステクノロジ | マイクロプロセッサ |
US6141762A (en) * | 1998-08-03 | 2000-10-31 | Nicol; Christopher J. | Power reduction in a multiprocessor digital signal processor based on processor load |
KR100306966B1 (ko) | 1998-08-04 | 2001-11-30 | 윤종용 | 동기형버스트반도체메모리장치 |
EP0992906B1 (en) * | 1998-10-06 | 2005-08-03 | Texas Instruments Inc. | Apparatus and method for software breakpoint in a delay slot |
EP0992907B1 (en) * | 1998-10-06 | 2005-09-28 | Texas Instruments Inc. | Trace fifo management |
US6255822B1 (en) * | 1998-10-09 | 2001-07-03 | U.S. Philips Corporation | MRI apparatus having a short uniform field magnet with an internal space |
US6118306A (en) | 1998-12-03 | 2000-09-12 | Intel Corporation | Changing clock frequency |
US6763448B1 (en) | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
FI106761B (fi) * | 1999-02-19 | 2001-03-30 | Nokia Mobile Phones Ltd | Menetelmä ja piirijärjestely järjestelmien keskinäisen tahdistuksen toteuttamiseksi monimoodilaitteessa |
US6336168B1 (en) * | 1999-02-26 | 2002-01-01 | International Business Machines Corporation | System and method for merging multiple outstanding load miss instructions |
FR2791217B1 (fr) * | 1999-03-18 | 2001-06-01 | Sagem | Procede de veille dans un telephone mobile |
US6425086B1 (en) * | 1999-04-30 | 2002-07-23 | Intel Corporation | Method and apparatus for dynamic power control of a low power processor |
US6341347B1 (en) * | 1999-05-11 | 2002-01-22 | Sun Microsystems, Inc. | Thread switch logic in a multiple-thread processor |
JP2002544587A (ja) | 1999-05-12 | 2002-12-24 | アナログ デバイセス インコーポレーテッド | デジタル信号プロセッサ計算コア |
JP2001022480A (ja) * | 1999-07-09 | 2001-01-26 | Seiko Epson Corp | 情報処理装置 |
JP2001036958A (ja) * | 1999-07-16 | 2001-02-09 | Nec Corp | 待受け受信方式 |
US6748475B1 (en) * | 1999-11-05 | 2004-06-08 | Analog Devices, Inc. | Programmable serial port architecture and system |
DE60017775T2 (de) * | 1999-11-05 | 2006-01-12 | Analog Devices Inc., Norwood | Architektur und system von einem generischen und seriellen port |
EP1103977B1 (en) * | 1999-11-25 | 2009-02-25 | STMicroelectronics S.r.l. | Method for reading data from a non-volatile memory device with autodetect burst mode reading and corresponding reading circuit |
DE69940369D1 (de) * | 1999-11-25 | 2009-03-19 | St Microelectronics Srl | Nichtflüchtiger Speicher mit Burstlesebetrieb sowie entsprechendes Leseverfahren |
US6205084B1 (en) | 1999-12-20 | 2001-03-20 | Fujitsu Limited | Burst mode flash memory |
GB2357602A (en) * | 1999-12-22 | 2001-06-27 | Nokia Mobile Phones Ltd | Memory controller for a memory array comprising different memory types |
US6625740B1 (en) * | 2000-01-13 | 2003-09-23 | Cirrus Logic, Inc. | Dynamically activating and deactivating selected circuit blocks of a data processing integrated circuit during execution of instructions according to power code bits appended to selected instructions |
US6813519B2 (en) | 2000-01-21 | 2004-11-02 | Medtronic Minimed, Inc. | Ambulatory medical apparatus and method using a robust communication protocol |
US7143401B2 (en) * | 2000-02-17 | 2006-11-28 | Elbrus International | Single-chip multiprocessor with cycle-precise program scheduling of parallel execution |
DE10009683A1 (de) * | 2000-02-29 | 2001-08-30 | Nokia Mobile Phones Ltd | Verfahren zum Unterbrechen eines Ruhezustandes einer Kommunikationseinheit in einem Kommunikationssystem, insbesondere in einem Funk-Kommunikationssystem |
US6421214B1 (en) | 2000-03-03 | 2002-07-16 | Pass & Seymour, Inc. | Arc fault or ground fault detector with self-test feature |
JP2001313547A (ja) * | 2000-05-01 | 2001-11-09 | Mitsubishi Electric Corp | 内部回路へのクロック供給方法およびクロック供給回路 |
EP1182559B1 (en) * | 2000-08-21 | 2009-01-21 | Texas Instruments Incorporated | Improved microprocessor |
JP2002082832A (ja) * | 2000-09-08 | 2002-03-22 | Nec Corp | キャッシュ更新方法及びキャッシュ更新制御システム並びに記録媒体 |
US6636225B2 (en) * | 2000-11-20 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | Managing texture mapping data in a computer graphics system |
US6871292B1 (en) * | 2000-11-20 | 2005-03-22 | Intersil Americas, Inc. | Sequencer and method of selectively inhibiting clock signals to execute reduced instruction sequences in a re-programmable I/O interface |
US6732236B2 (en) * | 2000-12-18 | 2004-05-04 | Redback Networks Inc. | Cache retry request queue |
SE516758C2 (sv) * | 2000-12-22 | 2002-02-26 | Ericsson Telefon Ab L M | Digitalt bussystem |
US6665776B2 (en) * | 2001-01-04 | 2003-12-16 | Hewlett-Packard Development Company L.P. | Apparatus and method for speculative prefetching after data cache misses |
US6584546B2 (en) * | 2001-01-16 | 2003-06-24 | Gautam Nag Kavipurapu | Highly efficient design of storage array for use in first and second cache spaces and memory subsystems |
US20020138778A1 (en) * | 2001-03-22 | 2002-09-26 | Cole James R. | Controlling CPU core voltage to reduce power consumption |
US6968219B2 (en) * | 2001-08-15 | 2005-11-22 | Qualcomm, Incorporated | Method for reducing power consumption in bluetooth and CDMA modes of operation |
EP1421490B1 (en) | 2001-08-29 | 2006-04-12 | Analog Devices, Inc. | Methods and apparatus for improving throughput of cache-based embedded processors by switching tasks in response to a cache miss |
US6865503B2 (en) * | 2002-12-24 | 2005-03-08 | Conexant Systems, Inc. | Method and apparatus for telemetered probing of integrated circuit operation |
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