JP2668898B2 - バス制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 データバスを介してシリアルデータを受信するバス制
御回路に関し、 スタートビットを誤りなく検出し、データの受信を確
実に行うバス制御回路を提供することを目的とし、 データバスを介してシリアルデータを伝送するデータ
バスシステムにおいて、前記シリアルデータが加わり、
該シリアルデータのスタートビットのパルス幅を検出す
るパルス幅検出回路と、前記シリアルデータが加わり、
該シリアルデータのスタートビットの時間位置を検出す
るパルス位置検出回路と、前記パルス幅検出回路と前記
パルス位置検出回路の検出結果が加わり、パルス幅の検
出結果が特定のパルス幅であるかを比較すると共に、そ
のスタートビットの位置の検出結果が特定の時間内に存
在するかを比較し、前記条件を満足する時に有効スター
トビット信号を出力するパルス位置・幅比較回路とより
成るように構成する。 〔産業上の利用分野〕 本発明はデータバスを介してシリアルデータを伝送す
るデータバスシステムに係り、さらに詳しくはデータバ
スを介してシリアルデータを受信するバス制御回路に関
する。 〔従来技術〕 ホームバス（HB）システムにおいては、一般的にシリ
アルデータで転送する方式が多く用いられている。シリ
アルデータ転送はパラレルデータを１ビット単位で順次
送出する方式であり、伝送経路が少なくて済むため各方
向で用いられている。このシリアルデータ転送にはデー
タの開始を表すスタートビットとストップビットをデー
タの前後に付けている。このスタートビットとストップ
ビットによって、シリアルデータの始めと終わりを検出
することができる。例えばデータを各論理とし、スター
トビットを“L"、ストップビットを“H"としてデータの
前後に付加するので、スタートビットの“L"を受信側装
置は検出してデータの開始時点を求めている。 〔発明が解決しようとする問題点〕 従来前述したスタートビットの“H"は単に“L"から
“H"への変化を検出していた。このため、雑音等によっ
てその近傍にパルスが存在した場合には誤ってそのパル
スをスタートパルスとしてしまうことがあった。 本発明は上記従来の欠点に鑑み、スタートビットを誤
りなく検出し、データの受信を確実に行うバス制御回路
を提供することを目的とする。 〔問題点を解決するための手段〕 第１図は本発明のブロック図である。パルス幅検出回
路１は、データシステムから加わるシリアルデータのス
タートビットのパルス幅を検出する回路、パルス位置検
出回路２は前記データシステムから加わるシリアルデー
タのスタートビットの位置を検出する回路、パルス位置
・幅比較回路３は前記パルス幅検出回路１から加わる幅
情報から、そのパルスの幅が特定範囲内であるかを比較
するとともに、例えば前回のスタートビットの位置から
次のスタートビットの予想位置を求め、その位置から特
定の範囲内の位置にあるかを比較し特定の範囲内の時に
は不変スタートビット信号を出力する回路である。 〔作用〕 データバスからシリアルデータが前記パルス幅検出回
路１とパルス位置検出回路２に加わると、パルス幅検出
回路１はそのシリアルデータのスタートビットのパルス
幅を求める。またパルス位置検出回路２は、スタートビ
ットの立下りや立上りの位置を検出する。例えばスター
トビットが“0"であるならば“1"から“0"への変化位置
を求める。それらのパルス幅とパルス位置の検出結果は
パルス位置・幅比較回路３に加わり、パルス位置幅比較
回路３はスタートビットのパルス幅が予め定められてい
る特定幅のパルスであるか比較する。そしてさらにその
スタートビットが例えば前回のスタートビットの位置か
ら特定時間位置にあるかを比較する。そしてこの比較に
おいて特定範囲内である時にはパルス位置、幅比較回路
３は有効スタートビット信号を出力する。スタートビッ
トの幅が規定幅の位置内であるかを判断し、さらに、そ
の前のスタートビットの関係から次にくるべき位置を求
め、その位置が規定の範囲に入っているかを判定してい
るので、雑音や誤動作によるデータの転送を検出するこ
とができる。 〔実施例〕 以下、図面を用いて本発明を詳細に説明する。 第２図は本発明の実施例のシステム構成図である。マ
イクロプロセッサ11とバス制御回路12はデータバス（DA
TA（D0〜D7））線とアドレスバス（A₀〜A₂）線、チップ
セレクト（▲▼）線、ライト信号（▲▼）線、
リード信号（▲▼）線、リセット信号（▲
▼）線、割込信号（▲▼）線によって接続され
ている。これらの信号線に接続されるバス制御回路12の
端子はそれぞれ以下の為の端子である。アドレスバスA₀
〜A₂に接続されている端子は、内部レジスタ（本発明の
実施例におけるバス制御回路12は後述するが８個のレジ
スタを有している）を選択する端子であり、アドレス信
号A₀〜A₂により、レジスタTXDR、RXDR、AKR、CCR、STR
1、STR2、MDR、MLCのいずれかが選択される。チップセ
レクト信号端子はバス制御回路12にマイクロプロセッサ
11が選択した時に加わる端子であり、“L"の時に選択さ
れ、バス制御回路12の各レジスタへの書き込みや読み出
しが可能となる。ライト信号端子は各レジスタにデータ
を書き込む時に“L"信号を加える端子、リード信号端子
は各レジスタからデータを読出す時に“L"を加える端子
である。そして、ライト信号端子に“L"が加わると、ア
ドレス信号端子から加わるアドレス値すなわちレジスタ
指示値で指示されるレジスタにデータバスから加わるデ
ータを格納し、リード信号端子に“L"が加わると、アド
レス信号端子から加わるレジスタ指示値で指示されるレ
ジスタの内容をデータバスに出力する。 リセット端子はバス制御回路12をリセットするための
端子であり“L"が加わるとバス制御回路12は各レジスタ
の値を初期化する。 割り込み信号端子はバス制御回路12が出力する端子で
あり、例えば１バイトのデータを受信した時等にその端
子から“L"が出力される。 マイクロプロセッサ11には図示しないがROMやRAM等が
接続されており、ROMに格納されているプログラムを実
行して、バス制御回路12を介して後述するホームバスの
制御チャンネル（CH）に制御データ等を送受信する。
尚、マイクロプロセッサ11には、アドレスバスA₀〜A₂の
他にそのアドレスバスの上位ビットを例えばA₁₅〜A₃を
有しており、ROMやRAM等はこれらアドレスバスA₁₅〜A₀
に接続されて、プロセッサ回路として動作する。 一方、バス制御回路12は前述した端子の他にホームバ
スドライバ・レシーバ13に接続している端子（HBデータ
（▲▼）入力端子、HBデータ（＋）方向出力端
子、HBデータ（−）方向端子）、さらには基本周波数発
生器14からクロック信号CLKが加わるクロック入力端子
を有している。基本周波数発生器14は4.9M Hzや614.4K
Hzのクロック信号を出力するものであり、バス制御回路
12はこの２個の内の１個の周波数の信号が加わった時に
その周波数を指示するクロックセレクト信号（CSEL）が
加わるクロックセレクト端子をも有している。 第３図はバス制御回路12の回路構成図である。前述し
たデータ（DATA）、アドレス信号A₀〜A₂、ライト信号▲
▼、リード信号▲▼、チップセレクト信号▲
▼、リセット信号▲▼、クロック信号CL
K、割込信号▲▼、クロックセレクト信号CSELが
バッファ回路15（CPU−I/O）に加わっており、バッファ
回路15はこれらの信号を目的とする各回路に加える。 クロック信号CLKはマスタクロックとしてクロック生
成回路16とエッジ検出回路17に加わる。クロック生成回
路16は後述する各回路のクロックを発生し、それぞれに
加える。 エッジ検出回路17には受信データすなわちHBデータ
（▲▼）が加わっており、エッジ検出回路17がマ
スタクロックからデータのエッジを検出した時には後述
する休止カウンタ18、状態カウンタ（MDR）19にデータ
エッジを検出したすなわちデータの受信を開始したこと
を出力する。 HBデータ（▲▼）はエッジ検出回路17の他にサ
ンプリング回路20、競合負け検出回路21、被短電文割込
検出回路22に加わっている。HBデータは例えば9600bps
のシリアルデータであり、サンプリング回路20は、順次
シリアルデータを１ビット単位で読み取り、RXシフトレ
ジスタ23に加える。 第２図におけるホームバスHBは２本の例えばツイスト
線である。そのホームバスHBに信号を送出或いは他の装
置からの信号を受信するのがホームバスドライバ・レシ
ーバ13である。このホームバスHBに出力される信号は１
データ当たり、11ビットより成る。第４図は、データ構
成図であり、１データは１ビットのスタートビットST、
８ビットの転送情報（転送データB0〜B7）、１ビットの
パリティビット（PA）、さらには１ビットのストップビ
ット（SP）より成る。ホームバスHBにおいては、“L"
（“0"）を表している時には正或いは負方向のパルスが
存在し、“H"（“1"）を表している時にはパルスは存在
しない。尚、スタートビットは常に“L"（“0"）であ
り、ストップビットは常に“H"（“1"）であり、第４図
のデータB0〜B7はホームバスドライバ・レシーバ13によ
って常にこのようなデータを０、１の信号に変換され、
受信データ▲▼としてバス制御回路12に加えられ
る。サンプリング回路20は順次０、１の信号をサンプリ
ングする回路である。RXシフトレジスタ23はサンプリン
グ回路20から１ビット単位で加わる１転送情報の各ビッ
トB0〜B7を受信し、シフトする。この時、RXシフトレジ
スタ23がデータをシフトする度に、パリティチェック回
路24にもそのデータを出力しており、パリティチェック
回路24では１転送情報の０或いは１のビット数をカウン
トして、１転送情報の後に加わるパリティと比較する。
このパリティは、従来のような偶数パリティや奇数パリ
ティであり、１転送情報を受信するたびにデータが正常
であるかを判別し、正常でない時には、データ異常をス
テータスレジスタ（STR2）29に格納する。 RXシフトレジスタ23はシリアルイン、パラレルアウト
のシフトレジスタであり、１転送情報を受信するたび
に、その８ビットの情報を受信データレジスタ（RXDR）
30に格納する。後述するが受信データレジスタ（RXDR）
30に１転送情報が格納されると、マイクロプロセッサ11
がこのデータを読み出すことが可能なフラグをオンとす
る信号をステータスレジスタ（STR1）31に加える。この
格納によって、例えばプロセッサがこのステータスレジ
スタ（STR1）31を読み、受信フラグがオンとなっている
時には、受信データレジスタに１バイトの情報が転送さ
れていることを認識することができる。 前述した各回路によって、ホームバスHBからのデータ
を受信することができる。 レジスタ（TXDR/AKR）28は、他の装置へホームバスHB
を介して転送情報等を送出する時の送信バッファであ
る。マイクロプロセッサ11がこのレジスタ（TXDR/AKR）
28を選択して、転送情報等を格納すると、TXシフトレジ
スタ25が読み取り、スタートビットを付加して順次１ビ
ットのシリアルデータSOとしてAMI回路26と、競合負け
検出回路21に出力する。尚、パリティ生成回路27には８
ビットの転送すべきデータがTXシフトレジスタ25を介し
て加わっており、転送すべきデータに対応してパリティ
を発生し、そのパリティをTXシフトレジスタ25に加え
る。このパリティを第４図に示したデータ構成図のごと
く、１転送情報B0〜B7につづいて、パリティビット位置
に挿入し、TXシフトレジスタ25はパリティビットPAを出
力する。そしてこのパリティビットPAの後にTXシフトレ
ジスタ25はストップビットSPを挿入して１データを送出
終了する。 コントロールコードレジスタ（CCR）32からは送信制
御部33に制御信号が加わっており、送信制御部33はこの
信号によって前述のレジスタ（TXDR/AKR）28からデータ
をTXシフトレジスタ25に読み出し、そして順次１ビット
単位での送出を制御する信号をTXシフトレジスタ25に加
えている。この制御によって前述のシリアルデータSOが
TXシフトレジスタ25から出力される。ホームバスHBにお
いては、シリアルデータの転送における電流の直流分を
無くするため、第４図に示すような正方向と負方向のパ
ルスをデータが“0"の時に繰り返し発生している。この
繰り返しを制御し、正方向、負方向のパルスを出力すべ
き制御信号を発生するのがAMI回路26である。このAMI回
路26にはシリアルデータSOが加わっており、例えば第４
図に示すような“00000000001"なるシリアルデータの時
には送信データ信号▲▼、▲▼は第５図の
ように、▲▼、▲▼が順次正方向や負方向
のパルスを発生して“0"を表している。 第６図はホームバスドライバ・レシーバ13の送信回路
図である。送信データ▲▼、▲▼はそれぞ
れインバータ11、12さらには抵抗R1、R2を介してトラン
ジスタTr₁、Tr₂のベースに加わっている。トランジスタ
Tr₁、Tr₂のエミッタは接地され、コレクタは１次側の中
間点が電源V_Bに接続されたトランスＬの１次側の両端に
接続されている。そしてトランタＬの２次側の両端はコ
ンデンサC1、C2を介してホームバスHBに接続されてい
る。送信データ▲▼がインバータ11に加わってい
るので、第６図のような構成の場合には、ビットST0、B
1、B3、B5、B7においてトランジスタTr₁がオンとなる。
また送信データ▲▼がインバータ12に加わってい
るので、ビットB0、B2、B4、B6、PAにおいてトランジス
タTr₂がオンとなる。 トランジスタTr₁がオンとなった時には、電源V_Bか
ら、１次側の中間点を介してトランジスタTr₁が接続さ
れている側に電流が流れ、その結果としてホームバスHB
に正方向のパルスが出力される。これに対し、トランジ
スタTr₂がオンとなった時には、その逆となり、負方向
のパルスがホームバスHBに出力される。尚、コンデンサ
C1、C2は直流セットや低周波帯域とセットする為の素子
である。ホームバスHBではバスを介して電力を供給する
ような場合もあるので、このコンデンサによって直流分
がカットされる。 ホームバスHBの各情報の伝送においては、アック信号
ACKやナック（ノットアクノレッジ）信号NAKを送出して
送信した相手の機器がデータを受信したか否かを判定し
ている。このアック信号ACKやナック信号NAKは、一般的
には伝送すべきデータすなわち一情報として扱われてい
る。このため、送信すべきデータを記憶するレジスタは
従来では１個であるが、本発明においては２個設け、こ
のデータ用とアック用とに分けている。第７図はレジス
タ（TXDR/AKR）28の構成図である。 バッファ回路15から８ビットのデータがデータ用レジ
スタ28−１とACK/NAK用レジスタ28−２に分けられて格
納される。後述するがこのデータ用レジスタ（TXDR）28
−１とACK/NAK用レジスタ28−２はバッファ回路15を介
して別々にそのデータが格納される。送信制御部33は、
これらのレジスタと選択する選択信号をレジスタ（TXDR
/AKR）28に加えており、この選択信号は第７図における
セレクタ28−３に入力する。セレクタ28−３はデータ用
レジスタ28−１のデータ或いはACK/NAK用レジスタ28−
２の一方をこの選択信号で選択する回路であり、この選
択されたデータがTXシフトレジスタ25に加わる。従来に
おいては前述したように１個のレジスタのデータを送出
するように構成されているが、第７図の構成のように、
送出すべき情報であるデータは２個のレジスタに格納さ
れ、必要な時にそのレジスタを選択して送出している。
このレジスタの選択は情報を送出するのか或いはACK信
号等を送出するのかを目的によって行っており、マイク
ロプロセッサ11からレジスタへの書き込みは、これらの
用途によって書き込みの変換のみでなく、データやACK
信号の手順を検出することなく、プログラムを作成する
ことができる。 第３図の本発明の実施例においては、８個のレジスタ
を有し、これらのレジスタはバッファ回路15を介してリ
ード或いはライトされる。書き込みはレジスタCCR、TXD
R/AKRであり、バッファ回路15からの指示すなわちマイ
クロプロセッサ11からの書き込み指示によってそれぞれ
目的のレジスタに書き込まれる。読み出しはレジスタRX
DR、CCR、STR1、STR2、MDR、MLCであり、アドレス信号A
₀〜A₂の値によりデータセレクタ回路34はそれぞれ出力
を選択してバッファ回路15を介してマイクロプロセッサ
11のデータ（DATA）バスに出力する。 送信データレジスタTXDRは書き込み専用の８ビットレ
ジスタである。バス上に送出するデータはACK/KAK以外
はマイクロプロセッサ11によってこのレジスタに書き込
む。また、このレジスタにデータを書き込むことにより
一連のデータ送信動作を開始する。受信データレジスタ
RXDRはホームバスデータ読み込み専用の８ビットレジス
タである。レジスタAKR（ACK/NAK送信レジスタ）はACK/
NAK送信用の書き込み専用の８ビットレジスタである。
このレジスタに値が書き込まれると、次のACK/NAK送信
可能期間にデータを送出する。ただし、同報、短電文割
り込み、エラー（データ受信エラー、ライトロストテー
タエラー）で送信が不用な場合は送信しない。また、次
のパケットにまたがって送信することはない。コントロ
ールコードレジスタCCRは制御用の読み出し、書き込み
が可能なフラグレジスタである。上位４ビットを0H（16
進）にすることによりモード１が、6Hにすることにより
モード２がセレクトされる。また、リセットを解除する
時は、RESフラグ以外のCCRのフラグは無視される。 第８図はモード１におけるレジスタCCRのビット構成
図である。ビットbit7〜bit4がモード１を指示する領域
であり、0Hをこの領域に書くことによってモード１とな
る。そして、ビットbit3は短電文割り込みフラグSMIで
あり、このフラグが“1"の時に、短電文割り込みが可能
な区間（長電文でMDR＝８）で短電文割り込みを発生す
る。また、自分が送信中の長電文に割り込みをかけるこ
ともでき、短電文割り込み動作は送信とは全く関係なく
動作させることができる。尚、このフラグは状態カウン
タ（MDR）が“1"になった時か同期回復期間中で状態カ
ウンタ（MDR）が“2"になった時に“0"になる。 ビットbit2はリセットフラグRESであり、このフラグ
が“0"になると、全ての状態を初期状態に戻し動作を停
止する。送信中にこのフラグが“0"になると、その時点
で送信を打ち切り、後にビットが残っていた場合にはそ
れらのビットは送信しない。また、このフラグは“1"に
なると動作を開始する（同期回復期間になる）。リセッ
ト端子によりリセットがかかった場合や電源投入時から
本ICを動作を開始させるにはマイクロプロセッサ11から
“1"をセットする必要がある。 ビットbit1は受信割り込みマスクフラグRIMであり、
このフラグが“0"の時には、１パケット内において受
信、短電文割り込み、データ受信エラー、リードロスト
データ、フレーミングエラー、パリティエラー、ACK/NA
Kエラーの割り込み発生を停止する。但し、このフラグ
は▲▼端子の出力をマスクするのみでINTRフラグ
そのものは通常に動作する。また、“1"の時は通常に割
り込みを発生する。このフラグは状態カウンタ（MDR）
が“1"になった時か、バス上にデータが無い期間が10ms
＋22bit続いて同期回復期間が解除になった時に“1"に
なる。ただし、同期回復期間中でもこのフラグに“1"を
書き込むことにより割り込みを発生させることができ
る。 ビットbit0は送信割り込みマスクフラグTIMであり、
このフラグが“0"の時には、１パケット内において送
信、競合負け、ライトロストデータの割り込みを発生さ
せない。ただし、このフラグは▲▼端子の出力を
マスクするのみでINTRフラグは通常に動作する。また、
“1"の時は通常に割り込みを発生させる。このフラグは
状態カウンタ（MDR）が“1"になった時かバス上にデー
タが無い期間が10ms＋22bit続いて同期回復期間が解除
になった時に“1"になる。ただし、同期回復期間中でも
このフラグに“1"を書き込むことにより割り込みを発生
させることができる。 第９図はモード２におけるレジスタCCRのビット構成
図である。ビットbit7〜bit4が0Hの時にモード２にな
る。このモードにおいて、ビットbit1は同報WBRCであ
り、このフラグを“1"にセットした場合、以後、現在送
受信中のパケットを同報パケットとして動作する。“0"
をセットした場合は、逆に個別パケットとして動作す
る。 ビットbit0は長電文フラグLMESであり、このフラグを
“1"にセットした場合、以後現在送受信中のパケットを
長電文パケットとして動作する。“0"をセットした場合
は、逆に短電文パケットとして動作する。 ステータスレジスタ（STR1）31はバス上及びパケット
等の状態を示す読み込み専用のフラグレジスタである。
第10図はステータスレジスタ（STR1）31のビット構成図
である。 ビットbit7は割込フラグINTRである。このフラグは▲
▼端子と同様な信号であり、データの入出力等の
割り込みが必要な場合に“1"になり、CPUにすなわちマ
イクロプロセッサ11に割り込みをかける。マイクロプロ
セッサ11がステータスレジスタ（STR1）31を読むことに
よって▲▼端子は“H"に、またこのフラグは“0"
になる。このフラグは状態カウンタ（MDR）が“1"にな
った時か同期回復期間中に状態カウンタ（MDR）が“2"
になった時に“1"になる。 ビットbit6は被短電文割込フラグRSMIである。短電文
割り込みを検出した場合（長電文のデータ部分でストッ
プビットが“0"になった時）に“1"となる。また、この
フラグは状態カウンタ（MDR）が“1"になった時か同期
回復期間中で状態カウンタ（MDR）が“2"になった時に
“0"になる。長電文の判断は「優先コード」でおこな
い、このフラグが“1"になった時（短電文り込みが発生
した時）には、FE（フレーミングエラー）フラグはセッ
トされない。 ビットbit5は競合負けフラグCDである。競合負けにつ
いては後述するが、このフラグは「優先コード」と「自
己アドレス」において、送信データと受信データが場合
「競合負け」とし、このフラグが“1"になる。よって、
パリティビット及びストップビットが異なる場合でも
「競合負け」となる。 ビットbit4は送信中フラグTXであり、データ送信時に
“1"になる。また、このフラグは状態カウンタ（MDR）
が“1"になった時か同期回復期間中で状態カウンタ（MD
R）が“2"になった時に、“0"になる。また、競合負け
（CDフラグセット時）、短電文割り込み時（短電文割り
込み発生後MDRが０→１の部分）にも“0"になる。ただ
し、データ受信後のACK/NAK送信時では“1"にはならな
い（初期値:0）。 ビットbit3はエラーフラグERRであり、ステータスレ
ジスタ（STR2）29のエラーフラグ（RDE、WLD、RLD、F
E、PE、AKE）のどれかが“1"になった時にこのフラグは
“1"になる。このフラグはSTR2のエラーフラグのORをと
ったものである。また、ステータスレジスタ（STR2）29
を読みか状態カウンタ（MDR）が“1"になった時か同期
回復期間中で状態カウンタ（MDR）が“2"になった時に
“0"になる。 ビットbit2は同報フラグBRCである。このフラグが
“1"の時は受信中の電文が「同報」パケットであること
を示しており、“0"の時は「個別」パケットを示してい
る。このフラグは状態カウンタ（MDR）が“4"になった
時に優先コードのbit6の値がセットされる。また、状態
カウンタ（MDR）が“1"になった時か同期回復期間中で
状態カウンタ（MDR）が“2"になった時に“0"になる。 ビットbit1はデータ受信完了フラグRXRDYである。マ
イクロプロセッサ11にデータを渡すことができる状態の
時に“1"になる。マイクロプロセッサ11がデータを受け
取ると“0"になり、また、状態カウンタ（MDR）が“1"
になった時か同期回復期間中で状態カウンタ（MDR）が
“2"になった時に“0"になる。 ビットbit0は送信完了フラグTXRDYである。マイクロ
プロセッサ11からデータを受け取ることができる状態の
時に“1"になり、マイクロプロセッサ11からデータを受
け取ると“0"になる（初期値:1）。 ステータスレジスタ（STR2）29はバス上及びパケット
のエラー等を示す読み込み専用のフラグレジスタであ
る。第11図はステータスレジスタ（STR2）29のビット構
成図である。ビットbit7〜bit2まではエラーフラグで、
エラー発生によりセットされる。 RDE、WLDはこのレジスタを読むか同期回復期間中で状
態カウンタ（MDR）が“2"になった時に“0"となり、ま
た、RLD、FE、PE、AKEはこのレジスタを読むか状態カウ
ンタ（MDR）が“1"になった時か同期回復期間中で状態
カウンタ（MDR）が“2"になった時に“0"になる。 ビットbit7はデータ受信エラーフラグRDEであり、本
発明の実施例においては、受信中は１キャラクタ毎にス
タートビットで同期をとる。この時、スタートビットが
正常に検出できなかった場合、このフラグが“1"にな
る。また、電文長コードより多くデータが受信された時
にも“1"になる。ただし、ACK/NAK受信のエラーではこ
のフラグは動作しない。尚、このフラグが“1"になると
同期回復期間に入る。 ビットbit6はライトロストデータフラグWLDであり、
次のキャラクタの送信開始までにキャラクタデータが、
送信データレジスタ（TXDRFに書き込まれていなかった
場合、このフラグが“1"になる。このエラー発生時に
は、送信は停止して同期回復期間に入る。 ビットbit5はリードロストデータフラグRLDであり、
受信データレジスタ（RXDR）にデータが存在するとき
に、さらに次のデータがバスから入力された場合（この
時、RXDRの値は新しいデータに変わる）に“1"になる。
ただし、RXDRを読まずにステータスレジスタ（STR2）29
を読んで“0"にした場合には、エラーの要因がクリアさ
れていないので次の割り込み発生時に再びこのフラグが
立つ。エラーの要因はRXDRを読むことによりクリアする
（初期値:0）。 ビットbit4はフレーミング・エラーフラグFEであり、
長電文のデータ部分以外でストップビットが“1"になっ
た場合“1"になる。 ビットbit3はパリティ・エラーフラグPEであり、前述
したパリティチェック回路24がパリティエラーを検出す
ると“1"となる。本発明の実施例においては、パリティ
は偶数パリティである。 ビットbit2はACK/NAKエラーフラグAKEであり、ACK/NA
Kのスタートビットが±13μｓの範囲内に検出できなか
った場合“1"となる。 ビットbit0は同期回復期間フラグDREであり、リセッ
ト直後またはデータ受信エラー（RDE）、ライトロスト
データエラー（WLD）が発生した時にこのフラグが“1"
になり同期回復期間になる。同期回復期間が終わるとこ
のフラグは“0"になり通常モードとなる。 レジスタ19（状態カウンタ）MDRは受信中のパケット
のバス上の状態を示す。０（00H）〜11（0BH）までの値
をとる読み込み専用のレジスタである。本発明の実施例
においては、複数のコードにより成るパケット単位で情
報であるデータを送受信しており、状態カウンタMDRは
これらのコードの送受信の状態をも指示している。第12
図〜第15図は状態カウンタの状態説明図である。各図は
INTRフラグが立った時点での状態カウンタの値とバスデ
ータの状態を示している。スタートビットの間は前の状
態カウンタの値が続いている。 状態カウンタ、すなわちレジスタ19にはビットカウン
タ35、エッジ検出回路17、休止カウンタ18、被短電文割
込検出回路22が接続している。ビットカウンタ35は図示
しないがサンプリング回路20やRXシフトレジスタ23から
の信号が加わっており、現在受信しているビット位置を
求めている。このビットカウンタ35からの受信データの
ビット検出信号によって、現在どの状態にあるかを求め
ている。第16図は状態カウンタ値とその状態図表、第17
図は状態遷移図である。状態カウンタ値が０の時すなら
ち状態S0はリセット解除やバス上にデータが存在した
り、その後の22bitや44bit期間バス空き検出期間であ
る。そ状態S0において、データが受信されなくなってか
ら10msec−22bit分の時間−−208μsecが休止期間（状
態S1）であり、この期間後に状態S2となる。 休止カウンタ18にはビットカウンタ35、エッジ検出回
路17、パケット状態レジスタ39のそれぞれの出力が加わ
っており、これらの出力から休止カウンタ18は休止時間
を求めている。 休止時間の前半の状態カウンタ（MDR）19が“0"の部
分では、バス上にデータがあっても、パケットとは認め
ない。データの無い時間が通常22bit、同報の場合は44b
it分続くと次の状態に変化する。これは、「電文長コー
ド」と実際のデータ長が一致していないようなパケッ
ト、またはリセット直後の同期の調整の為である。 送信の時は休止時間が終わってから送信を始める。但
し、競合監視期間中に他の装置が送信を開始した場合に
は、それに合わせて送信する。 状態カウンタ19が“0"の部分でデータが入って来た場
合にはデータ受信エラーとなり同期回復期間になる。そ
の後、状態カウンタ19は“2"になる。 状態カウンタ19が“2"である時にホームバスHBから送
信要求が加わった時には状態S2′となる。尚、この時に
は状態カウンタ19の値は変化しない。状態S2は競合監視
期間でありまたデータ入力待ち状態である。バス上にデ
ータが存在する時には、状態S3、S4、S5、S6、S7を順次
通過すなわち状態カウンタ19の値が順次３〜７と進み、
状態S8となる。 状態S3、S4、S5、S6、S7はそれぞれパケットの優先コ
ード、自己アドレスコード、相手アドレスコード、制御
コード、電文長コード、に対応した優先コード期間、自
己アドレス期間、相手アドレス期間、制御コード期間、
電文長コード期間である。状態S2〜S8はデータの受信を
行う状態であり、相手アドレス期間において、自己のア
ドレスを受信したときには、受信となる。 状態８はデータ期間である。この状態においてデータ
すなわち情報中に短電文割り込みが存在する時状態カウ
ンタ19は０となる。すなわち、状態S0となる。 被短電文割込検出回路22は第30図に示すような状態カ
ウンタ19の状態S8の出力、受信データ▲▼ならび
にビットカウンタ35のストップビット信号検出の出力が
加わっており、AND回路ANDからは、状態カウンタ19の値
が８でストップビットの位置でさらにその時の受信デー
タが“0"（反転しているので“1"となる）の時に“1"が
出力され、ステータスレジスタ（STR1）31に加わる。こ
れによって被短電文割り込みが検出できる。 ホームバスHBシステムにおいては、ホームバスに接続
された装置から短電文の割り込みを発生することが可能
である。短電文割り込みはホームバスシステムにおいて
はストップビットSP中を割り込む装置が“0"が出力すな
わちパルスを発生することによって行うことができる。
この短電文の割り込みを検出するのが、被短電文割込検
出回路22である。すなわち、被短電文割込検出回路22に
おいて割り込みを検出すると、その検出信号が加わり、
状態カウンタ19をリセットし、０（状態S0）とする。ま
た、この時には、送信制御部33に割込検出信号を出力
し、以後の送信制御を停止させる。また、同時にステー
タスレジスタ（STR1）31にも、被短電文割込検出信号を
加え、ビット６の被短電文割込フラグRSMIをオン“1"と
する。 データ期間（受信であるならばデータの受信）が終了
すると状態S9に移動する。状態９はチェックコード期間
であり、チェックコードを受信した後、状態S10とな
り、ダミーコード期間となる。尚、同報時である時には
状態０すなわち状態カウンタ値を０とする。ダミーコー
ドの後はACK/NAK期間であり、この期間でACK/NAK信号を
送出する。そしてその後状態S0となる。 一方、状態S2において送信要求ありの時には、前述し
たように状態S2′（状態カウンタの値は変化せず）とな
り、その後、状態S3′（優先コード期間）となる。 複数の装置に同時に送信要求が発生し、同時にデータ
等を送出すると競合状態となる。ホームバスHBにおい
て、この競合状態となった時に各装置における優先度を
設け、競合した時にはその競合した装置内で最も優先度
の高い装置を優先するように構成している。優先度は優
先コードによって決定される。優先度はD0〜D7の合計８
ビットより成り“00000000"が最も高く、“11111111"が
最も低い。優先度が高いものと低いものとが同時に優先
コード期間内に優先コードを送出すると、バス上に同時
に各ビットが出力される。同時に各ビットが出力される
が、前述したようにホームバスにおいては、“0"でパル
スを出力、“1"でパルスを出力しないようにしているた
め、“0"を出力した装置が強制的にホームバスのビット
を“0"としてしまう。一方、優先レベルの低い装置は
“0"でなく“1"を送出しているので、バスライン上のデ
ータと異なることとなる。このデータの変化を検出する
のが競合負け検出回路21である。TXシフトレジスタ25の
シリアル出力SOと、ホームバスドライバ・レシーバ13の
受信信号▲▼が競合負け検出回路21に加わってい
る。競合負け検出回路21はこの２個の信号すなわち受信
信号▲▼とシリアル出力SOとを比較し、SOと受信
信号▲▼とが一致している時には優先度が高いか
或いは競合していない場合であり、競合負けとはならな
い。しかし他の装置の優先コードが高い場合には、その
優先コードの高い方のコードが受信信号▲▼とし
て加わるので、競合負け検出回路21では不一致を検出
し、優先コードの高いレベルが送出されていることを検
出して、送信制御部33に不一致信号を加える。これによ
って送信制御部33は現在送出している優先コードの送出
を停止する。また同時にステータスレジスタ（STR1、31
に競合負けを通知する。すなわちステータスレジスタ
（STR1）31のビット５の競合負けフラグCDをオン
（“1"）とする。第18図は競合の説明図である。他の装
置（IFU）から高いレベルの優先コードが送出され、本
装置（IFU）から低いレベルの優先コードを出力する
と、コードのD0において、本装置は“0"を出力していな
いので、競合負けとなる。この競合負けによって、本装
置のINTRフラグが次のスタートビットでさらにオンとな
る。また、送信フラグは競合負け時点以後の次のスター
トビットでオフとなる。また、前述のCDフラグは次のス
タートビットでオンとなる。例えば割り込みを解除して
いる状態であるならば、マイクロプロセッサ11に割り込
み▲▼が加わる。 レジスタCCR32のフラグ情報は割込制御部36に加わ
り、またステータスレジスタ（STR1）31のフラグ情報も
制御部36に加わっている。割込制御部36はこの情報が割
り込み信号▲▼とマイクロプロセッサ11にバッフ
ァ回路15を介して出力する。 第17図にもどって説明する。状態S3′において、競合
負けが発生した場合には次からの送信ができないので競
合負けとなって前述の受信状態における状態S3に移り、
以後は受信状態となる。 第29図は競合負け検出回路21の論理回路図である。送
信中であり、状態カウンタ19の値が３か４である時Ｈ
（“1"）の信号がアンド回路に加わる。また受信データ
▲▼と受信データSOがEOR回路に加わり、その出
力がAND回路に加わっている。送信中であって状態カウ
ンタ19が３か４でありかつ受信データと送信データが異
なった時にAND回路より競合負け信号がステータスレジ
スタ（STR1）31に加わり格納される。このような動作に
よって競合が検出される。 一方、競合負けが発生しなかった場合には、状態S4′
に移り、自己アドレス期間となる。自己アドレス期間に
おいては、送信する自己のアドレス例えば第３図の回路
が送信する時には本装置の自己アドレスを送信する。自
己アドレス期間においても前述と同様競合負けが発生す
ることがある。例えば同一レベルの優先コードの装置が
複数台１個のホームバスに存在した場合には、優先コー
ド期間においては競合しているがそれぞれの装置が競合
負けとなることはない。このため、自己アドレス期間に
おいて再度競合を検出しなくてはならない。１個のホー
ムバス上に２個の同一アドレスは存在しないので、この
自己アドレス検出において、完全に競合を検出すること
ができる。この競合の検出も前述した動作と同様であ
り、競合負け検出回路21によってなされる。この状態S
4′において競合負けが発生した時には、前述した受信
状態の状態S4となる。 一方、競合負けが検出されなかった時には、次には転
送すべき相手アドレスを送出する状態S5′すなわち相手
アドレス期間となる。そして、相手アドレスが送信終了
すると、順次制御コード期間（状態S6′）電文長コード
期間（状態S7′）でそれぞれ制御コードと電文長コード
を送る。その後にデータすなわち情報を送出する。この
データの送出はデータ期間（状態S8′）でなされる。デ
ータ送出中（状態S8′）もデータ受信中（状態S8）と同
様であり、他の装置から短電文割込みが発生することが
ある。この短電文割込みが発生した時には、受信状態と
同様に被短電文割込検出回路22で検出し状態カウンタ19
を０とする。すなわち、この時には状態S0になる。デー
タ期間（状態S8′）でデータが終了した時には次にはチ
ェックコード期間（状態９′）となり、チェックコード
を送出する。そしてダミーコード期間（状態S10′）を
経て、ACK/NAK期間となり、受信装置からのACKやNAK信
号を受信し、状態S0となる。 前述した状態カウンタ19のカウント値の変化は全てエ
ッジ検出回路17からのデータエッジ信号によってなされ
る。 尚、条件を満足しない場合には変化しないこともあ
る。例えばデータ期間（状態S8,S8′）においては、全
データが終了するか短電文割込みが発生するまで変化し
ない。また状態１の期間はタイマ38によって検出され、
状態カウンタ19にタイムオーバの信号が加わった時、状
態カウンタ19が変化する。タイマ38は送信制御部33に加
わっており、送信制御部33はこのタイマ38からの入力す
るタイムオーバの信号によって送信制御を開始する。 パケット状態レジスタ39はRXシフトレジスタ23のパラ
レル出力が加わっており、どのようなパケット状態で送
受信しているかを検出する回路であり、個別、同報、短
電文、同期回復等の状態があり、この状態が休止カウン
タ18を介して状態カウンタ19に加わり、状態カウンタ19
はこの状態に対応して変化する。第12図〜第15図はそれ
ぞれ個別時、同報時、同期回復期間時、ACK/NAKエラー
時の状態カウンタの動作説明図である。それぞれどの時
にも順次状態カウンタ19は0,1,2,3,4,5,6,7,8,9と変化
する。そしてその３〜９の図でそれぞれバスデータは優
先コード、自己アドレス相手アドレス、制御コード電文
長コード、データ（情報）、チェックコードと順次変化
している。そして同期回復期間が個別時には10,11にお
いてダミーコード期間とACK/NAK期間がある。尚、同期
回復期間は本実施例の装置が同期回復を行っている期間
である。この間では順次バスデータが変化し、例えばこ
のバスデータは他の装置間のデータ転送である。尚、他
の装置間での転送がなく、何らデータを転送せず、バス
データが変化しないこともある。一方、同報時には、チ
ェックコード期間の後は“0"となっている。これは、AC
K/NAK信号の送出が必要としないためであり、この時に
はダミーコード期間とACK/NAK期間が存在せず、９の次
は０となる。またACK/NAK信号時にエラーが発生した場
合、状態カウンタ19の10の状態から変化せず、10から直
接０に変化する。 電文長カウンタ（MLC）50には、RXシフトレジスタ23
のパラレル出力が加わっており、受信状態で状態レジス
タ19が７（状態S7）の時にRXシフトレジスタ23のパラレ
ル出力を取込み、装置S8において１データすなわち情報
を受信するたびにディクリメントするカウンタである。
例えばマイクロプロセッサ11からこの電文長カウンタ
（MLC）50の内容を読み出すことによって、受信データ
があといくつ受信すべきであるかがわかる。第28図はバ
スデータと電文長カウンタ（MLC）50の動作説明図であ
る。電文長データでｎを受信した時、電文長カウンタ
（MLC）50にｎがロードされ、その後状態S9において順
次データと受信するたびに−１（ディクリメント）さ
れ、このコードを受信した時０となる。 送信動作においては、マイクロプロセッサ11が送信デ
ータレジスタ（TXDR）にデータを書き込むことによって
TXRDYが下がり送信準備が完了する（第19図）。この
時、SMIフラグをセットしておけば長電文の場合には割
り込みによって順次送信することが出来る。そして、送
信が可能な状態になると自動的に送信を開始する（第19
図）。その後、TXRDYフラグ及び、INTRフラグが“1"
になり割り込みを発生してマイクロプロセッサ11に次の
送信データ（自己アドレス）を要求する（第19図）。
以後同様に送信データの書き込みを繰り返す。送信中の
データがチェックコードになると次の１キャラクタ分
（ダミーコード）送受信を停止して（第19図）ACK/NA
Kの送受信を行う。また、送信データのマイクロプロセ
ッサ11への受け渡しはデータ部の最後のキャラクタ送信
時に終わる（第19図）。また、この後にTXDRにデータ
を書き込むと次のパケットの先頭のキャラクタ（優先コ
ード）となる。 尚、送信動作と同時に受信動作も行うので「優先コー
ド」送信以降は入力による割り込みも入ることがある
（第19図）。 一方、同期通信における送信動作は第20図に示すよう
に、個別の送信とはACK/NAKの受信がなくなるだけで他
は第19図と同様である。受信動作はデータが入ってくる
事によって受信動作を開始する。そして、１キャラクタ
受信後RXRDYフラグ、INTRフラグが“1"となり割り込みI
RQを発生してマイクロプロセッサ11にデータの入力を促
す。受信データは１キャラクタ受信後にマイクロプロセ
ッサ11に渡すので、先頭のキャラクタ（優先コード）を
マイクロプロセッサが受け取るのはMDR＝４の時になる
（第21図）。そして、最後のデータはMDR＝０の時に
受け取ることになる（第21図）。また、ACK/NAKの送
信はAKRを用いるが、受信では特別にレジスタを用意し
てなく他のデータと同様にRXDRにより行う。また、同
報、長電文の判断は第22図に示すように「優先コード」
によって行う。同報通信における受信動作は、第23図に
示すように個別の受信とはACK/NAKの送信が無くなるだ
けで、他は第21図と同様である。 ACK/NAK送信動作はACK/NAKの出力は前述したように専
用のレジスタを設け、通常チェックコードの入力後にAC
K/NAK送信レジスタ（AKR）にデータをセットする事によ
り行う（第21図）。また、データ送受信中であればい
つセットしても送信する。（ただし、同報、短電文割り
込みの場合は事前にデータがセットしてあっても送信し
ない。 同期回復期間の動作においてリセットフラグ（RES）
を“0"→“1"にした時（リセット解除時）及びデータ受
信エラー，ライトロストデータエラーが発生した時に同
期回復期間に入る。この時、送受信割り込みマスクフラ
グは“0"になり、マイクロプロセッサ11に対して割り込
みを発生させない。これらのフラグは同期回復期間が終
わった時に“1"になり、割り込みを発生させるようにな
る。また、送信に関しては、同期回復期間の間は行われ
ない。 また、同期回復期間では状態カウンタ（MDR）が“0"
→“2"と動作する（状態カウンタ（MDR）が“0"の時に
データが入ってきた場合はデータを受信するがパケット
とは認めずデータ受信エラー（RDE）とする。状態カウ
ンタ（MDR）が“2"の時にデータが入ってきた場合には
データの受信をして同期回復の動作をする。）そして、
（１）同期回復期間は正常なパケット（パリティエラー
（PE）が発生していない。）を１パケット受信するか
（２）バス上にデータが無い期間が10ms＋22ビット続く
ことにより終わる。しかし、（１）でパリティエラー
（PE）が発生していた場合のパケットは同期がとれてい
ないものとして処理し、同期回復期間は続き（１），
（２）の２つの条件の内どちらかが成り立つまでこの期
間がつづく。本発明の実施例においてはデータ受信エラ
ー（RDE），ライトロストデータエラー（WLD），リード
ロストデータエラー（RLD），フレーミングエラー（F
E），パリティエラー（PE）,ACK/NAKエラー（AKE）の６
を検出している。フレーミングエラー（FE）、パリティ
エラー（PE）発生時はフラグを“1"にして割り込みによ
りマイクロプロセッサ11にエラーを知らせる。そして受
信動作はそのまま続ける。 ライトロストデータエラー（WLD）、リードロストデ
ータエラー（RLD）は次のデータの送受信の時にチェッ
クされフラグを“1"にして割り込みによりマイクロプロ
セッサ11にエラーを知らせる。リードロストデータエラ
ー（RLD）の場合は受信動作はそのまま続けるがライト
ロストデータエラー（WLD）の場合は送信動作を停止し
前述した同期回復期間に入る。 データ受信エラー（RDE）発生時はフラグを“1"にし
て割り込みをかけると同時に状態カウンタ（MDR）を
“0"にして、同期回復フラグ（DRE）を“1"にして同期
回復期間に入る。 ACK/NAKエラー発生時は、フラグを“1"にして割り込
みをかける。このエラーが発生すると、状態カウンタ
（MDR）は“10"→“10"→“0"と変化する。すなわちACK
/NAKが検出できなかった時はMDR＝10の期間が22ビット
となる。 いずれのエラーフラグの場合においてもステータスレ
ジスタ（STR2）29を読むか状態カウンタ（MDR）が“1"
になった時か同期回復期間中で状態カウンタ（MDR）が
“2"になった時に“0"になる。 一方、マイクロプロセッサ11への割り込みの要因とし
て送信データの入力、受信データの出力、短電文割り込
み、競合負け、エラーがある。 割り込み要因の検出は、TXRDYフラグ、RXRDYフラグ、
被短電文割り込みフラグ、競合負けフラグ、エラーフラ
グまたは、ステータスレジスタ（STR2）29により判断で
きる。また、割り込みのリセットは、いずれの要因でも
割り込みフラグを読むことによってリセットできる。 第３図に示した本発明の実施例において、エッジ検出
回路17とはデータのエッジすなわちスタートビットの検
出を行う回路である。この回路はスタートビット検出範
囲やその幅を規定して、ノイズを除去しており、間違っ
た電文に対しデータ受信エラーを示すためのものであ
る。第24図はスタートビット検出回路すなわちテータエ
ッジ検出回路17の回路図である。この回路を機能別に分
けると、スタートビットの位置検出範囲とスタートビッ
トの幅検出範囲をそれぞれ判定し、スタートビットがそ
の範囲内であるかを求めている。受信信号▲▼が
立ち下がり検出回路40と立ち上がり検出回路41に加わっ
ている。立ち下がり検出回路40ならびに立ち上がり検出
回路41の出力はパルス幅検出カウンタ43に加わってお
り、パルス幅検出カウンタ43は受信信号が立ち下がって
から立ち上がるまでの間カウント動作を開始し、マスタ
クロックの数をカウントする。そしてその間のカウント
数を範囲・パルス幅比較回路42に加える。第25図はスタ
ートビット幅検出範囲の説明図である。スタートビット
は立ち下がってから52μsec＋39μsec、−11.2μsecの
範囲と規定し、範囲・パルス幅比較回路42はこの範囲に
入ったものをスタートビットとする。そして、スタート
ビット有効すなわちデータエッジ検出信号として出力す
る。スタートビット有効信号はスタートビット検出範囲
カウンタ44にも加わっており、スタートビットが有効と
なってから、カウント動作を開始し、特定範囲のカウン
ト値の時その範囲を指示する信号を、範囲・パルス幅比
較回路42に加える。立ち下がり検出回路40の検出出力
は、範囲・パルス幅比較回路42へ加わっており、範囲・
パルス幅比較回路42は、この立ち下がり検出回路40から
の検出信号がスタートビット検出範囲カウンタ44から出
力されるスタートビット有効範囲内指示信号で指示され
る範囲であるかを検出する。指示するならば、立ち下が
り検出回路40から立ち下がり検出した時のパルスがＨと
して加わり、またスタートビット検出範囲カウンタ44か
ら範囲内を表す時間の時Ｈとなる信号が加わるならば、
範囲・パルス幅比較回路42はその２個の信号のアンド論
理を求め、その結果が“H"であり、さらにパルス幅が規
定値内である時にスタートビット有効信号を出力する。
前述したスタートビット有効範囲内とは、スタートビッ
トが立ち下がる位置の範囲を規定しているものであり、
第26図に示すように、スタートビットの立ち下がりが入
力すべき位置から±13μsec間を有効としている。ま
た、スタートビットの検出は全データではなく、第27図
に示すように、X1〜X9の範囲である。 以上のスタートビット検出回路によって、ノイズを防
止したり、間違った電文に対して、データの受信エラー
フラグをオンとし、データの有効性を高めている。 〔発明の効果〕 以上述べたように、本発明はシリアルデータのスター
トビットの幅と位置を求め有効なスタートビットである
か無効なスタートビットであるかを判別するものであ
り、本発明によれば雑音や誤動作によるデータの転送を
検出することができ、確実な転送を行うバス制御回路を
得ることができる。

【図面の簡単な説明】 第１図は本発明のブロック図、 第２図は本発明のシステム構成図、 第３図はバス制御回路、 第４図はデータ構成図、 第５図は▲▼、▲▼データ、 第６図は送信回路図、 第７図はレジスタ（TXDR/AKR）の構成図、 第８図はレジスタCCR（モード１）のビット構成図、 第９図はレジスタCCR（モード２）のビット構成図、 第10図はステータスレジスタSTR1のビット構成図、 第11図はステータスレジスタSTR2のビット構成図、 第12図は個別時の状態カウンタの動作説明図、 第13図は同報時の状態カウンタの動作説明図、 第14図は同期回復期間時の状態カウンタの動作説明図、 第15図はACK/NAKエラー時の状態カウンタの動作説明
図、 第16図は状態カウンタ値とその状態図表、 第17図は状態遷移図、 第18図は競合の説明図、 第19図はデータ送信動作チャート、 第20図はデータ送信動作（同報）、 第21図はデータ受信動作、 第22図は長電文、同報の条件図表、 第23図はデータ受信動作（同報）、 第24図はスタートビット検出回路図、 第25図はスタートビット幅検出範囲の説明図、 第26図はスタートビット位置検出範囲の説明図、 第27図はスタートビットの位置検出範囲の説明図、 第28図は電文長カウンタの動作説明図、 第29図は競合負けの論理回路図、 第30図は被短電文割込の論理回路図である。 １……パルス幅検出回路、 ２……パルス位置検出回路、 ３……パルス位置・幅比較回路．

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大和田 秀夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ▲吉▼富 耕治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−5653（ＪＰ，Ａ) 特開 昭62−217746（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．データバスを介してシリアルデータを伝送するデー
   タバスシステムにおいて、 前記シリアルデータが加わり、該シリアルデータのスタ
   ートビットのパルス幅を検出するパルス幅検出回路
   （１）と、 前記シリアルデータが加わり、該シリアルデータのスタ
   ートビットの時間位置を検出するパルス位置検出回路
   （２）と、 前記パルス幅検出回路（１）と前記パルス位置検出回路
   （２）の検出結果が加わり、パルス幅の検出結果が特定
   のパルス幅であるかを比較すると共に、そのスタートビ
   ットの位置の検出結果が特定の時間内に存在するかを比
   較し、前記条件を満足する時に有効スタートビット信号
   を出力するパルス位置・幅比較回路（３）とより成るこ
   とを特徴とするバス制御回路。