DE69617098T2 - Grabengate-Leistungs-MOSFET mit Schutzdioden in periodischer Anordnung - Google Patents

Grabengate-Leistungs-MOSFET mit Schutzdioden in periodischer Anordnung

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Description

  • Die Erfindung bezieht sich auf einen vertikalen Grabengate- Metalloxid-Silizium-Feldeffektleistungstransistor (MOSFET), bei dem das Gate in einem auf der Oberfläche des Siliziums ausgebildeten Graben angeordnet ist.
  • Grabengate-MOSFETs sind eine Klasse von MOSFETs, bei der das Gate in einem Graben angeordnet ist, der auf der Oberfläche des Siliziums ausgebildet ist und sich in dieses hinein erstreckt. Das Gate ist in einem gitterähnlichen geometrischen Muster ausgeführt, wodurch einzelne Zellen des MOSFET definiert werden, und wobei das Muster normalerweise die Form geschlossener Polygonzüge (Quadrate, Sechsecke usw.) oder einer Reihe in Gitterstrukturen angeordneter Streifen oder Rechtecke hat. Der Strom fließt in vertikalen Kanälen, die an den Seiten der Gräben ausgebildet sind. Die Gräben sind mit einem leitenden Gatematerial gefüllt, typischerweise dotiertem Polysilizium, das durch eine dielektrische Schicht, normalerweise bestehend aus Siliziumdioxid, vom Silizium isoliert ist.
  • Zwei kritische Eigenschaften eines Leistungs-MOSFET sind seine Durchbruchspannung, d.h. die Spannung, bei der er im gesperrten Zustand beginnt, Strom zu leiten, und sein Einschaltwiderstand, d.h. sein ohmscher Widerstand im leitenden Zustand. Der Einschaltwiderstand eines MOSFET ist im allgemeinen direkt von seiner Zellendichte abhängig, da bei Vorhandensein von mehr Zellen pro Flächeneinheit auch eine größere totale "Gatebreite" gegeben ist (am Umfang einer jeden Zelle), durch die der Strom fließen kann. Die Durchbruchspannung eines MOSFET hängt in erster Linie von der Dotierungskonzentration und von der Anordnung der Source-, Body- und Drain-Bereiche einer jeden MOSFET-Zelle ab.
  • Der MOSFET ist typischerweise in einer schwach dotierten epitaktischen Schicht aus Silizium ausgebildet, die auf einem stark dotierten Siliziumsubstrat aufgewachsen ist. Die Gategräben erstrecken sich normalerweise in die epitaktische Schicht und sind meist rechteckig, wobei der flache Grabengrund von Ecken begrenzt ist. Diese Struktur bringt dadurch ein Problem mit sich, dass bei gesperrtem MOSFET das elektrische Feld in der Nähe der Ecken der Gategräben ein Maximum erreicht. Dies kann zu Lawinendurchbruch und Stoßionisation in der Nähe der Oberfläche des Gateoxids mit der Folge von Ladungsträgerbildung führen. Wenn die Ladungsträger mit einer mittleren freien Weglänge im Übergangsbereich zwischen dem Silizium und dem Gateoxid gebildet werden, können sie ausreichend viel Energie haben, um diesen Übergangsbereich zu überwinden und in die Gateoxidschicht einzudringen. Ladungsträger, die in der Lage sind, die Silizium/Siliziumdioxid-Energie-Barriere zu überwinden, werden oftmals als "heiße Ladungsträger" bezeichnet. Das Eindringen heißer Ladungsträger kann die Gateoxidschicht unwiderruflich zerstören und damit Änderungen der Schwellenspannung, der Steilheit oder des Einschaltwiderstands hervorrufen und den MOSFET beschädigen oder zerstören.
  • Die US-Patentschrift Nr. 5,072,266 beschreibt eine Methode zur Unterdrückung eines Spannungsdurchbruchs in der Nähe des Gate durch die Ausbildung einer mittigen tiefen Body- Diffusion in der MOSFET-Zelle, die sich bis unter den Grabengrund erstreckt. Diese mittige tiefe Diffusion formt das elektrische Feld in einer solchen Weise, dass der Durchbruch fern vom Gate im Hauptabschnitt des Siliziums erfolgt, an einem Punkt, von dem aus heiße Ladungsträger die Gateoxidschicht nicht erreichen können. Eine Schnittdarstellung eines MOSFET gemäß US-Patentschrift 5,072,266 ist in Fig. 1 gezeigt, die eine MOSFET-Zelle 10 darstellt, die ein Grabengate 11, einen N&spplus;-Sourcebereich 12, ein N&spplus;- Substrat (Drain) 13, eine N-dotierte epitaktische Schicht 14 und eine mittige tiefe P&spplus;-Diffusion 15 aufweist. Es sei angemerkt, dass der tiefste Punkt der P&spplus;-Diffusion 15 unter dem Grund des Gate 11 liegt.
  • Die Dotierung der tiefen P&spplus;-Diffusion 15 ist stärker als die des P-Body 16 im Bereich des Kanals, der durch die gestrichelte Linie und das Bezugszeichen 17 gekennzeichnet ist. Infolgedessen muss der Abstand YS zwischen den Gategräben gleich oder größer einem Minimalwert gewählt werden. Andernfalls diffundiert das tief eingebrachte P&spplus;- Dotierungsmittel in den Graben 17 und erhöht die Schwellenspannung Vm des Elements. Der Wert von YS definiert in Verbindung mit der Dicke des Gate die Zellendichte und trägt zur Festlegung des Einschaltwiderstandes des MOSFET bei.
  • Zur Herstellung eines Leistungs-MOSFET für extrem niedrige Spannung und niedrigen Einschaltwiderstand, werden im allgemeinen die Abmessungen des Elements verkleinert. Insbesondere wird die Zellendichte erhöht und die epitaktische Schicht verringert, sogar so weit, daß die Gategräben in das stark dotierte Substrat hineinreichen können. Ein solcher MOSFET ist als MOSFET 20 in Fig. 2A dargestellt.
  • Daraus resultiert ein vollständig neuer Satz Entwurfskriterien. Da, wie Fig. 2A zeigt, die Ecken 21C der Gategräben 21 vom N&spplus;-Substrat 13 umgeben sind, fällt das elektrische Feld an diesen Punkten über die gesamte Gateoxidschicht ab. Obwohl die Bildung von heißen Ladungsträgern im Silizium zurückgehen kann, ist das starke elektrische Feld auf der Gateoxidschicht immer noch in der Lage, das Element zu schwächen oder zu beschädigen. Unter einer bestimmten Bedingung, nämlich dann, wenn das Gate etwa mit dem gleichen Potential beaufschlagt ist wie die Source und der Body (d.h. das Element ist gesperrt, liegt eine große Gefahr darin, dass die Gateoxidschicht am Grabengrund die gesamte Spannung des Elements aufnehmen muss. Im Vergleich zum Ausführungsbeispiel nach Fig. 1 gibt es keine epitaktische Schicht, die einen Teil dieser Spannungsdifferenz übernimmt.
  • Eine Ersatzschaltung für den MOSFET 20 wird in Fig. 2B gezeigt. Die Diode DDB stellt den PN-Übergang zwischen der N-dotierten epitaktischen Schicht 14 und dem P-Body-Bereich 22 dar, der Kondensator CD die Kapazität der Gateoxidschicht 21A.
  • Die EP 0 583 022 A beschreibt einen Grabengate-Leistungs- MOSFET, bestehend aus einem Halbleiterkörper mit einem ersten Bereich als Drain-Driftbereich eines ersten Leitfähigkeitstyps, einem in einem Graben angeordneten Gate, das im ersten Bereich ausgebildet ist, wobei der Graben eine Vielzahl von MOSFET-Zellen definiert, und jede MOSFET-Zelle einen vierten Bereich als Source-Bereich vom ersten Leitfähigkeitstyp aufweist, und, angrenzend an den Source- Bereich, einem relativ schwach dotierten dritten Bereich als Body eines zweiten Leitfähigkeitstyps aufweist, wobei der Source-Bereich und der Body-Bereich an eine Seite des Grabens anstoßen. Zwischen zwei MOSFET-Zellen wird ein relativ stark dotierter zweiter Bereich vom zweiten Leitfähigkeitstyp gebildet, der sich von der Hauptoberfläche des Halbleiterkörpers zum ersten Bereich erstreckt und somit eine Diode bildet, die parallel zu einem Kanalbereich geschaltet ist, der an die Seite des Grabens angrenzt und sich zwischen dem Source-Bereich und dem ersten Bereich erstreckt.
  • Des weiteren beschreibt die GB 2 269 050 A ein Halbleiterelement, das ein MOSFET oder ein IGBT mit einer Vielzahl von P-Wannenbereichen darstellt, wobei ein P-Wannenbereich von den übrigen durch eine Vielzahl von Grabengate- Isolierschichten isoliert ist, die in vorbestimmten regelmäßigen Abständen zueinander gebildet werden und die jeweils eine gleiche Tiefe aufweisen. Mindestens ein Teil des äußeren P-Wannenbereichs, der durch eine äußere Grabengate-Isolierschicht isoliert ausgebildet ist, ist tiefer ausgeführt als die inneren P-Wannenbereiche. Dies bewirkt eine günstigere Konzentration des elektrischen Feldes am unteren Rand der äußeren Isolierschicht der Grabenstruktur, wodurch ein Halbleiterelement entsteht, das eine verbesserte Durchbruchspannung aufweist.
  • Eine Struktur ähnlich einem solchen bekannten Halbleiterelement ist in Fig. 13A und 13B dargestellt. Fig. 13A ist eine Schnittdarstellung längs XIIIA-XIIIA der Draufsicht der Fig. 13B. Der MOSFET 130 enthält Zellen 121 und eine größere Zelle 131, die im Gegensatz zur bekannten Struktur der GB 2 269 050 A einen tiefen P&spplus;-Bereich 132 hat. Der tiefe P&spplus;-Bereich 132 übt eine Schutzfunktion für die Gateoxidschicht in den Zellen 121 aus und wirkt gleichzeitig selbst als eine aktive MOSFET-Zelle mit einem N&spplus;-Source- Bereich 133. Somit ist, obwohl die Zelle 131 die Zellendichte des MOSFET insgesamt reduziert, die ungünstige Auswirkung auf den Einschaltwiderstand geringer als es der Fall wäre, wenn die Zelle 131 nur eine Schutzfunktion bewirken und selbst keinen Strom führen würde. Wie beim MOSFET 120 der Fig. 12 sind die Zellen 121 typischerweise kleiner als dann, wenn ein tiefer P&spplus;-Bereich zum Schutz in jeder Zelle vorhanden wäre.
  • Schließlich werden in der Schrift IEEE Transactions on Electron Devices, Vol. 41, Nr. 5, S. 800-808, drei neuartige Leistungs-UMOSFET-Strukturen mit extrem niedrigem spezifischen Einschaltwiderstand und vertikalem Kanal beschrieben, die im Vergleich zu herkömmlichen UMOSFET- Strukturen im ganzen Bereich zwischen N&spplus;-Source und N&spplus;- Substrat (Drain) ein Grabengate (UMOS) aufweisen. Dabei wird auf niedrige Einschaltwiderstände infolge Stromleitung über eine Akkumulations- und/oder Inversionsschicht hingewiesen, die sich bei mit einem mit einer Vorspannung beaufschlagten Gate entlang der Oberfläche des Grabengate ergeben.
  • Die Aufgabe der Erfindung besteht darin, eine bessere Struktur für einen Grabengate-Leistungs-MOSFET mit einer Schutzdiode bereitzustellen, so dass die Zellendichte erhöht und der Einschaltwiderstand verbessert wird. Diese Aufgabe wird durch die Merkmale gemäß Anspruch 1 gelöst.
  • Der erfindungsgemäße Grabengate-MOSFET wird in einem Halbleiterchip gebildet, der ein Substrat allein oder in Verbindung mit einer darauf befindlichen epitaktischen Schicht enthält. Das Gate des MOSFET wird in einem Graben gebildet, der sich von der Oberfläche des Chip in diesen hinein erstreckt. Der MOSFET enthält einen Source-Bereich eines ersten Leitfähigkeitstyps, einen Body-Bereich eines zweiten Leitfähigkeitstyps, und einen Drain-Bereich des ersten Leitfähigkeitstyps, die vertikal entlang einer Seitenwand des Grabens angeordnet sind. Die Gategräben können sich in die epitaktische Schicht oder durch die epitaktische Schicht in das Substrat erstrecken.
  • Der MOSFET wird durch eine Vielzahl von Zellen gebildet, die durch den Gategraben definiert sind. Die Zellen können eine beliebige Form haben. Beispielsweise können die Zellen die Form von Quadraten oder Sechsecken oder einer Folge paraller Streifen oder Rechtecke aufweisen.
  • Gemäß der Erfindung wird in dem Chip eine Schutzdiffusion vom zweiten Leitfähigkeitstyp erzeugt, die einen PN-Übergang mit dem ersten Leitfähigkeitsmaterial in der epitaktischen Schicht oder in dem Substrat bildet. Dieser PN-Übergang wirkt als Diode. Eine Metallschicht verbindet die Schutzdiffusion (d.h. einen Anschluss der Diode) mit den Source- Bereichen der MOSFET-Zellen, so dass die Diode parallel zu den Kanälen der MOSFET-Zellen geschaltet ist.
  • In einer bevorzugten Ausführungsform wird die Schutzdiffusion in bestimmten Zellen in einem gewählten Muster über den MOSFET gebildet.
  • Die Schutzdiffusion vom zweiten Leitfähigkeitstyp bewirkt eine Reduzierung der elektrischen Feldstärke am Gateoxid und an den Ecken der Gräben und begrenzt die Entstehung von heißen Ladungsträgern in der Nähe der Gräben, insbesondere bei Ausführungsformen, bei denen sich die Gräben in die epitaktische Schicht erstrecken. Die Diode wirkt als Spannungsbegrenzung und begrenzt somit die Spannung an der Gateoxidschicht, insbesondere bei Ausführungsformen, bei denen sich die Gräben in das Substrat erstrecken, wobei das Gateoxid den gesamten Spannungsabfall am MOSFET aufnehmen muss.
  • In einer bevorzugten Ausführungsform wird in periodischer Anordnung am MOSFET jeweils eine Zelle mit einer Schutzdiffusion ("Diodenzelle") für eine bestimmte Anzahl von aktiven MOSFET-Zellen ("aktive Zellen") bereitgestellt. Die jeweilige Anzahl von Diodenzellen pro aktiver Zelle wird durch die Entwurfskriterien des MOSFET festgelegt. Im allgemeinen werden beispielsweise MOSFETs, die voraussichtlich häufiger einen Durchbruch erleiden, anteilig mehr Diodenzellen erfordern.
  • Das Vorhandensein der Diodenzelle bringt außerdem eine Tendenz zur Aufnahme eines großen Teils des Drain-Body- Stromes mit sich, wenn der MOSFET mit seiner Body-Diode in Vorwärtsrichtung betrieben wird. Diese Betriebsweise (bei einem N-Kanal-Element als Quadrant-III-Betrieb bezeichnet) tritt häufig auf, wenn eine Induktivität bzw. ein Motor durch zwei MOSFETs in Gegentakt- oder Brückenanordnung angesteuert wird. Hohe Diodenströme in den aktiven Zellen sind unerwünscht, da sie zu einer Speicherung von Minoritätsladungsträgern führen können, was das Sperren der Diode erschwert (erzwungene Dioden-Sperrverzögerungszeit) und zu einem Snapback (rücklaufende Kennlinie) des durch Source-Body-Drain der aktiven Zelle gebildeten parasitären NPN-Bipolartransistors führen kann, wenn erneut eine hohe Spannung in Rückwärtsrichtung an das Element angelegt wird.
  • Nachstehend werden beispielhafte Ausführungsformen der Erfindung unter Bezug auf die beigefügten Zeichnungen beschrieben; dabei zeigen:
  • Fig. 1 eine Schnittdarstellung eines herkömmlichen Grabengate-MOSFET, der eine mittige tiefe Diffusion aufweist, um das elektrische Feld an den Ecken der Gräben zu reduzieren;
  • Fig. 2A eine Schnittdarstellung eines herkömmlichen Grabengate-MOSFET ohne mittige tiefe Diffusion, bei dem sich die Gräben in das Substrat erstrecken;
  • Fig. 2B eine Ersatzschaltung für den MOSFET der Fig. 2A;
  • Fig. 3 eine Schnittdarstellung einer erfindungsgemäßen ersten Ausführungsform, die eine Schutzdiffusion in einer benachbarten MOSFET-Zelle aufweist;
  • Fig. 4A eine Schnittdarstellung einer erfindungsgemäßen zweiten Ausführungsform, die eine Schutzdiffusion in einer benachbarten MOSFET-Zelle aufweist, und bei der sich die Gräben in das Substrat erstrecken;
  • Fig. 4B eine Ersatzschaltung für den MOSFET der Fig. 4A;
  • Fig. 5 eine Draufsicht einer herkömmlichen MOSFET-Zelle;
  • Fig. 6 eine Draufsicht eines erfindungsgemäßen MOSFET mit quadratischen Zellen;
  • Fig. 7 eine detaillierte Draufsicht des MOSFET der Fig. 6 mit quadratischen Zellen;
  • Fig. 8 eine Draufsicht eines erfindungsgemäßen MOSFET mit streifenförmigen Zellen;
  • Fig. 9 eine weitere Schnittdarstellung der zweiten erfindungsgemäßen Ausführungsform;
  • Fig. 10 eine Schnittdarstellung einer dritten Ausführungsform der Erfindung;
  • Fig. 11 eine Schnittdarstellung einer vierten Ausführungsform der Erfindung;
  • Fig. 12 eine Schnittdarstellung einer dem herkömmlichen MOSFET der Fig. 2A ähnlichen Struktur;
  • Fig. 13A und 13B eine Schnittdarstellung bzw. eine Draufsicht einer Struktur, die einem aus der oben erwähnten GB 0 269 000 A bekannten Element ähnelt; und
  • Fig. 14A bis 14E die Schritte eines Verfahrens zur Herstellung des in Fig. 3 gezeigten MOSFET.
  • Eine erste Ausführungsform der Erfindung ist in Fig. 3 dargestellt. Ein Grabengate-MOSFET 30 wird in einer N-dotierten epitaktischen Schicht 14 gebildet, die auf die Oberseite des N&spplus;-Substrats 13 aufgewachsen wurde. Ein in einem Graben 32 gebildetes Gate 31 ist durch eine Oxidschicht 31A vom Halbleitermaterial getrennt. Eine Zelle 35 des MOSFET 30 umfasst außerdem einen P-Bodybereich 33, einen flachen P&spplus;-Kontaktbereich 33A, und einen N&spplus;-Sourcebereich 34. Eine Metallschicht 36 steht in Kontakt mit dem P-Bodybereich 33 und dem N&spplus;-Sourcebereich 34 und bildet eine Verbindung zwischen diesen.
  • Das N&spplus;-Substrat 13 dient als Drain des MOSFET 30 und kann von der Unterseite her kontaktiert werden. Alternativ könnte eine vergrabene N&spplus;-Schicht anstelle des N&spplus;-Substrats als Drain verwendet werden, und der Drain könnte, beispielsweise mittels eines N&spplus;-Tiefdiffusions-Gebiets und eines obenliegenden Kontakts, von der Oberseite der Struktur her kontaktiert werden.
  • In der benachbarten Zelle 37 wird eine tiefe P&spplus;-Schutzdiffusion 38 gebildet. Die Diffusion 38 bildet einen PN-Übergang 39 mit der N-dotierten epitaktischen Schicht 14. Die Metallschicht 36 steht in Kontakt mit der Schutzdiffusion 38, so dass der PN-Übergang 39 eine Diode darstellt, die parallel zum Kanal der Zelle 35 geschaltet ist.
  • Die Schutzdiffusion 38 begrenzt den Wert der elektrischen Feldstärke und die resultierende Ladungsträgerbildung in der Nähe der Ecken des Grabens 32 und macht so eine mittige tiefe Diffusion in der MOSFET-Zelle 35 überflüssig. Ohne eine mittige tiefe P&spplus;-Diffusion können die Abmessungen der MOSFET-Zelle 35 wesentlich reduziert und die Zellendichte des MOSFET 30 wesentlich erhöht werden. Beispielsweise kann die Breite jeder Seite des N&spplus;-Sourcebereichs 34 auf etwa 1,0 um reduziert werden, und die Kontaktbreite zwischen Metallschicht 36 und dem P&spplus;-Kontaktbereich für den P-Body 33 kann auf etwa 1,0 um reduziert werden, so dass die Gesamtbreite zwischen den Gräben 31 in der Größenordnung von 3,5 um liegen kann, obwohl in der praktischen Anwendung die Gesamtbreite zwischen den Gräben 31 zu 5,0 um gewählt werden könnte. Vergleichsweise beträgt die minimale Breite bei einer MOSFET-Zelle, die eine mittige tiefe Diffusion aufweist (siehe Fig. 1), etwa 8,0 um.
  • Fig. 4A zeigt einen MOSFET 40, der eine MOSFET-Zelle 41 ähnlich der Zelle der Fig. 2A aufweist. Das heißt, die Gräben 43 erstrecken sich durch die N-dotierte epitaktische Schicht 14 und in das N&spplus;-Substrat 13, wobei die Zelle 41 keine mittige tiefe P&spplus;-Diffusion aufweist. Die benachbarte Zelle 42 hat eine P&spplus;-Schutzdiffusion 44, bei der die untere Übergangszone der Diffusion 44 die Oberseite des N&spplus;- Substrats 13 erreicht.
  • Fig. 4B zeigt eine Ersatzschaltung für den MOSFET 40. Da sich die Ecken der Gräben 43 im N&spplus;-Substrat 13 befinden, das durch die starke Dotierung kein starkes elektrisches Feld aufbauen kann, ist die Problematik des elektrischen Feldes in den Ecken der Gräben weitgehend behoben. Statt dessen wird die elektrische Feldstärke zwischen Gate 45 und N&spplus;- Substrat 13, d.h. an der Gateoxidschicht 45A, zum kritischen Faktor. Dies wird durch einen Kondensator CGD in Fig. 4B dargestellt. Der PN-Übergang zwischen dem P-Bodybereich 22 und der N-dotierten epitaktischen Schicht 14 wird durch eine Diode DDB dargestellt, und der PN-Übergang zwischen der P&spplus;- Diffusion 44 und dem N&spplus;-Substrat 13 durch eine Diode DP+/N+. Wie gezeigt, sind sowohl die Diode DDB als auch die Diode DP+/N+ parallel zum Kanal der MOSFET-Zelle 41 geschaltet.
  • Fig. 5 zeigt eine Draufsicht des herkömmlichen MOSFET 10 der Fig. 1. Der tiefe P&spplus;-Schutzbereich 15 ist, umgeben vom Sourcebereich 12 und dem Gate 11, in der Mitte jeder quadratischen Zelle dargestellt. In Fig. 5 sind vier vollständige Zellen wiedergegeben.
  • Fig. 6 zeigt eine Draufsicht des MOSFET 30 der Fig. 3. Eine Draufsicht des MOSFET 40 der Fig. 4A würde ähnlich aussehen. Da der P&spplus;-Schutzbereich in der Mitte jeder Zelle weggefallen ist, sind die Zellen kleiner geworden. Die Zellen mit P&spplus;- Diffusion (manchmal als "Diodenzellen" bezeichnet), sind ebenfalls dargestellt. Fig. 6 zeigt für jeweils acht aktive MOSFET-Zellen eine Diodenzelle (insgesamt neun Zellen)
  • Fig. 7 zeigt eine detaillierte Draufsicht auf drei Zellen der Fig. 6 (zwei aktive MOSFET-Zellen und eine Diodenzelle) In Fig. 7 bedeutet YS den Abstand zwischen den Grabengates und YG die Querschnittsbreite des Grabens (nicht zu verwechseln mit der Gatebreite W). Unter der Annahme, dass eine Diodenzelle für jeweils insgesamt n Zellen vorhanden ist, liefert die folgende Gleichung die Gesamtfläche A der n Zellen:
  • A = (YG + YS)² + (n - 1)(YC + YS)² = n(YG + YS)²
  • Da n-1 dieser Zellen aktive MOSFET-Zellen sind, ist die gesamte Gatebreite W in den n Zellen gleich:
  • W = 4YS(n - 1)
  • Dementsprechend ist das Verhältnis Fläche zu Breite A/W (ein bewährter Indikator für die Effizienz der Integration einer Gatebreite W in eine Fläche A) gleich:
  • Demzufolge wird das Verhältnis A/W für einen MOSFET, der Diodenzellen hat, im Vergleich zu einem herkömmlichen MOSFET ohne Diodenzellen um den Faktor n/(n - 1) erhöht. Dieser "Nachteilsfaktor", der aus der Tatsache herrührt, dass die Diodenzellen keinen Strom führen, geht mit zunehmendem n gegen Eins. Diesem Nachteil steht als Ausgleich eine größere gesamte Gatebreite (und damit eine größere Strombelastbarkeit) gegenüber, die durch die höhere Zellendichte des Elements erzielt wird. Grundsätzlich wird n durch die Häufigkeit bestimmt, mit der ein Durchbruch des MOSFET zu erwarten ist. Elemente, für die ein häufigerer Durchbruch zu erwarten ist, erfordern generell ein niedrigeres n, d.h., es muss eine größere Anzahl von Diodenzellen, bezogen auf die Gesamtzahl der Zellen, vorhanden sein. In dem extremen Fall, dass jede andere Zelle eine inaktive Zelle (also eine Diode) ist, d.h. für N = 2 und n/(n - 1) = 2, ist der zusätzliche Nutzen dieser Struktur nur begrenzt. Andererseits ergibt sich dann, wenn z.B. nur eine von je 21 Zellen eine Diode ist, n = 21 und n/(n -1) = 21/20, was praktisch keinen Nachteil für die Dioden bedeutet.
  • Im Ergebnis bewirkt die gleichmäßig verteilte Einbringung nicht aktiver tiefer P&spplus;-Zellen in einem vertikalen Graben- FET eine Spannungsbegrenzung, die die Bildungsrate für Ladungsträger und die elektrische Feldstärke an den Ecken oder in der Nähe des Grabengate begrenzt. Die Zuverlässigkeit und Standfestigkeit des Elements bei Vorliegen elektrischer Überlastbedingungen wird damit erhöht, ohne den Einschaltwiderstand oder die Zellendichte zu begrenzen. Der tiefe P&spplus;-Bereich braucht sich nicht bis an den Grabenrand zu erstrecken, sondern kann, wenn gewünscht, kleiner ausgeführt werden als die zugehörige Zellengeometrie. Der tiefe P&spplus;-Bereich braucht sich nicht bis unter den Graben zu erstrecken, wenn der Graben das N&spplus;- Substrat überlappt, wobei in diesem Fall eine PIN-Diode zwischen tiefem P&spplus;-Bereich und N&spplus;-Substrat gebildet werden kann (siehe Fig. 11). Eine graphische Darstellung der Durchbruchspannung einer PIN-Diode (wie z.B. der Diode D2 in Fig. 11) als Funktion der Dotierungskonzentration und der Breite des Zwischen- oder Eigenleitungsbereichs (Intrinsischer Bereich) findet sich in S.M. Sze, Physics of Semiconductor Devices, zweite Ausgabe, John Wiley & Sons (1981), S. 105, Fig. 32.
  • Fig. 8 zeigt eine Draufsicht eines alternativen MOSFET, bei dem die Zellen die Form von Streifen haben. Im MOSFET 80 sind die Zellen 81, 82, 83 und 84 aktive MOSFET-Zellen, und Zelle 85 ist eine Diodenzelle, die eine P&spplus;-Schutzdiffusion 86 aufweist. Jede der Zellen 81 bis 84 hat einen P&spplus;- Kontaktbereich 87 und einen N&spplus;-Sourcebereich 88. Kontaktlöcher 89, von denen zwei in Fig. 8 dargestellt sind, dienen dazu, den Kontakt zwischen einer Metallschicht (nicht dargestellt) und dem P&spplus;-Bereich 87 und dem N&spplus;-Sourcebereich 88 in den MOSFET-Zellen 81 bis 84 und dem P&spplus;-Bereich 86 in der Diodenzelle 85 herzustellen. Kontaktlöcher 89 können in einer Vielzahl von Mustern an den Zellen 81 bis 85 angeordnet werden. Ein Kontaktloch 90 für den Kontakt zum Gate 91 ist ebenfalls dargestellt.
  • Des weiteren kann die P&spplus;-Diodenzelle dazu dienen, die Drain-Spannung zu begrenzen, um die Gateoxidschicht vor einer Überbelastung durch übermäßige elektrische Felder zwischen dem Gate und dem N&spplus;-Substrat zu schützen. Diese Situation entsteht insbesondere bei Ausführungsformen, bei denen sich das Grabengate in das Substrat erstreckt und daher die Gateoxidschicht am Grabengrund der gesamten Spannungsdifferenz zwischen Gate und Substrat ausgesetzt ist. Siliziumdioxid ist gegen Spannungen bis etwa 8 MV/cm beständig. Unter Zugrundelegung eines Sicherheitsfaktors von 50% wird in der Industrie allgemein ein Wert XOX·4 MV/cm als Maximalspannung angesehen, die an einer Gateoxidschicht angelegt werden kann, wobei XOX die Dicke der Gateoxidschicht in Zentimetern bezeichnet. Dementsprechend sollte die Durchbruchspannung der durch die P&spplus;-Schutzdiffusion gebildeten Diode nicht höher sein als XOX·4 MV/cm. Zum Beispiel erfolgt bei einer Oxidschicht mit einer Dicke von 400 Å der Durchbruch der Oxidschicht bei etwa 32 V, so dass zugunsten einer zuverlässigen Funktion die Maximalspannung auf 16 V begrenzt werden sollte.
  • Fig. 9 bis 11 zeigen Schnittdarstellungen mehrerer alternativer Ausführungsformen entsprechend der Erfindung. Fig. 9 zeigt einen MOSFET 92, bei dem sich die Gräben in das N&spplus;- Substrat 13 erstrecken. Eine dünne N-dotierte epitaktische Schicht verbleibt in den MOSFET-Zellen 93, während in der Diodenzelle 94 die P&spplus;-Schutzdiffusion bis zur Oberfläche des N&spplus;-Substrats 13 reicht. Im MOSFET 100 der Fig. 10 erstrecken sich die P-Bodybereiche in den MOSFET-Zellen 101 bis zur Oberseite des N&spplus;-Substrats 13, und es verbleibt nichts vom N&supmin;-dotierten Bereich der epitaktischen Schicht 14. Im MOSFET 110 der Fig. 11 verbleibt ein dünner Abschnitt der epitaktischen Schicht 14, und zwar P&supmin;- oder N&supmin;-dotiert, in jeder der MOSFET-Zellen 111 und der Diodenzelle 112.
  • In Fig. 9 bis 11 stellt die Diode D1 den PN-Übergang in den MOSFET-Zellen dar, die Diode D2 den PN-Übergang in den Schutzdiodenzellen, und ein Kondensator C1 die Gateoxidschicht, an die das Gate und das N&spplus;-Substrat anschließen. In allen drei Fällen sollte die Bedingung BVD2 < 50%·BVC1 eingehalten werden, wobei BVD2 die Durchbruchspannung der Diode D2 und BVC1 die Durchbruchspannung des Kondensators C1 bezeichnen. Außerdem ist in jedem Fall die Durchbruchspannung der Diode D2 geringer als die Durchbruchspannung der Diode D1.
  • Obwohl es zahlreiche Verfahren zur Herstellung eines erfindungsgemäßen MOSFET gibt, zeigen Fig. 14A bis 14E ein beispielhaftes Verfahren zur Herstellung des MOSFET 30 der Fig. 3.
  • Unter Bezugnahme auf Fig. 14A wird von einem herkömmlichen N&spplus;-Substrat 13 ausgegangen, auf das mittels bekannter Prozesse eine N-dotierte epitaktische Schicht 14 aufgewachsen wird.
  • Eine dicke Oxidschicht 130 wird durch Aufwachsen erzeugt, maskiert und geätzt, und eine dünne Oxidschicht 131 wird auf der Oberseite der Struktur aufgewachsen, wo ein tiefer P&spplus;- Bereich 38 zu bilden ist. Der tiefe P&spplus;-Bereich 38 wird dann durch die dünne Oxidschicht 131 mit einer Dosis von 1 · 10¹&sup4; bis 7 · 10¹&sup5; cm&supmin;² und einer Energie von 60-100 keV implantiert. Die resultierende Struktur ist in Fig. 14A dargestellt. Anschließend werden die Oxidschichten 130 und 131 entfernt.
  • Bei einer Variante des Prozesses wird eine dicke Oxidschicht 132 durch Aufwachsen aufgebracht und außer über dem tiefen P&spplus;-Bereich 38 durch Photomaskierung entfernt; anschließend wird eine dünne Oxidschicht 133 aufgewachsen. Die dünne Oxidschicht 133 wird maskiert und von den Teilen der Struktur entfernt, an denen die Gräben zu bilden sind; siehe Fig. 14B. Dann werden die Gräben mittels bekannter Techniken wie reaktivem Ionen- oder Plasma-Ätzen maskiert und geätzt. Anschließend wird der Graben oxidiert, um die Gateoxidschicht 31A zu bilden, und Polysilizium wird in den Graben abgeschieden, bis es über die Oberseite des Graben reicht. Das Polysilizium wird mittels POCl&sub3;-Vorabscheidung oder Ionenimplantation mit Phosphor mit einer Dosis von 5 · 10¹³ bis 5 · 10¹&sup5; cm&supmin;² und einer Energie von 60 keV dotiert, so dass es einen Flächenwiderstand von 20-70 &Omega;/ annimmt. Für ein P-Kanalelement wird das Polysilizium mittels Ionenimplantation mit Bor dotiert, so dass es einen Flächenwiderstand von etwa 40-120 &Omega;/ annimmt. Dann wird das Polysilizium zurückgeätzt, bis es plan mit der Oberfläche des Grabens ist, mit Ausnahme derjenigen Stellen, an denen es durch eine Maske geschützt ist, so dass es danach mit Metall kontaktiert werden kann.
  • Dann wird der P-Body 33 durch die dünne Oxidschicht 133 implantiert (z.B. Bor mit einer Dosis von 1 · 10¹³ bis 4 · 10¹&sup4; cm&supmin;² bei einer Energie von 40-100 keV). Ein entsprechendes Verfahren wird bei der Herstellung eines P- Kanalelements verwendet, mit der Ausnahme, dass Phosphor als Dotierungsmittel dient. Die resultierende Struktur wird in Fig. 14C gezeigt.
  • Anschließend wird der N&spplus;-Bereich 34 mittels einer Maske und einer Arsenionenimplantation (oder, für ein P-Kanalelement, mittels einer Borionenimplantation) mit einer Dosis von 5 · 10¹&sup4; bis 1 · 10¹&sup6; cm&supmin;² bei 20-100 keV eingebracht. Die resultierende Struktur wird in Fig. 14D gezeigt.
  • Nach der Bildung des N&spplus;-Sourcebereichs 38 wird eine neue Maske gebildet und der flache P&spplus;-Bereich 33A für die Kontaktierung des P-Body wird mittels Ionenimplantation mit einer Dosis von 1 · 10¹³ bis 5 · 10¹&sup4; cm&supmin;² bei 20-80 keV eingebracht. Wie in Fig. 14E gezeigt, kann der flache P&spplus;- Bereich 33A alternativ durch Implantierung von Dotierungsmittel vom P-Typ durch die gleiche Maske wie für die Bildung der Kontaktlöcher für den N&spplus;-Sourcebereich/P&spplus;-Kontaktbereich und den tiefen P&spplus;-Bereich gebildet werden. Obwohl mit dieser Technik etwas von dem P-Dotierungsmittel in den N&spplus;-Sourcebereich 34 implantiert wird, ist die Stärke der P-Typ- Dotierung nicht ausreichend, um die Konzentration der N-Typ- Ionen im N&spplus;-Sourcebereich wesentlich zu beeinflussen.
  • Eine dünne Oxidschicht wird durch thermisches Aufwachsen aufgebracht. Danach wird Borophosphorsilikatglas (BPSG) auf der Oberfläche der Struktur abgeschieden. Das BPSG wird kurzzeitig auf etwa 850ºC bis 950ºC erhitzt, um glatt zu fließen und die Oberflächentopologie des Chip einzuebnen. In die Oxid- und BPSG-Schichten werden Kontaktlöcher eingeätzt, und die Metallschicht 36 wird abgeschieden, um durch die Kontaktlöcher Kontaktpunkte mit den Source- und Bodybereichen und dem tiefen P&spplus;-Bereich herzustellen. Damit resultiert der in Fig. 3 gezeigte MOSFET 30.
  • Der Chip wird mit SiN oder BPSG passiviert, und Fenster für Kontaktflächen geätzt, um das Bonden zu ermöglichen.
  • Die obigen Ausführungsformen sind ausschließlich beispielhaft gedacht und stellen keine Einschränkung der Erfindung dar. Zahlreiche Abwandlungen, die den Prinzipien der Erfindung entsprechen, sind dem Fachmann ohne weiteres klar. Der Geltungsbereich der Erfindung ist durch die anschließenden Ansprüche festgelegt.

Claims (15)

1) Vertikaler Grabengate-Leistungs-MOSFET (30, 40, 80, 92, 100, 110), umfassend:
a) einen Halbleiterchip, der einen Drain-Bereich (13, 14) eines ersten Leitfähigkeitstyps (N) aufweist;
b) ein Gate (31, 45, 91), das in einem Graben (32, 43) angeordnet und in einer Oberfläche des Halbleiterchips gebildet ist, wobei der Graben eine zweidimensionale Anordnung von Zellen definiert, und jede dieser Zellen die Form einer geschlossenen Figur hat und an allen Seiten von dem Graben umgeben ist, wobei das Gate durch eine Gateoxidschicht vom Halbleiterchip getrennt ist;
c) diese Anordnung von Zellen umfaßt zwei Zellengruppen, wobei jede Zelle in der ersten Zellengruppe eine MOSFET-Zelle ist (35, 41, 81-84, 93, 101, 111), und jede Zelle in der zweiten Zellengruppe eine Diodenzelle ist (37, 42, 85, 94, 112);
d) wobei jede der MOSFET-Zellen (35, 41, 81-84, 93, 101, 111) einen Source-Bereich (34) des ersten Leitfähigkeitstyps (N) und einen Body-Bereich (22, 33, p-body) eines zweiten Leitfähigkeitstyps (P) aufweist, die an den-Source-Bereich (34) angrenzen, wobei der Body-Bereich (22, 33, p-body) einen Kanalbereich hat, der an eine Seite des Grabens (32; 43) anschließt, und wobei dieser Kanalbereich die Leitung eines Stromes zwischen dem Source- (34) und den Drain-Bereichen (13, 14) bewirkt, wenn der Grabengate-Leistungs-MOSFET aufgesteuert ist;
e) wobei jede der Diodenzellen (37, 42, 85, 94, 112) eine Schutzdiffusion (38, 44, 86, deep p+) des zweiten Leitfähigkeitstyps (P)aufweist, wobei die Schutzdiffusion einen Übergang (39) zum Drain-Bereich (13, 14) bildet, so dass eine Diode (D2) gebildet wird, wobei die Diode (D2) in jeder der MOSFET-Zellen (35, 41, 81-84, 93, 101, 111) parallel zum Kanalbereich geschaltet ist, und wobei die Diode eine Durchbruchspännung aufweist, die niedriger ist als jede Spannung, die Schäden an der Gateoxidschicht hervorruft;
e1) wobei die Diodenzellen (37, 42, 85, 94, 112) keinen an die Seite des Grabens angrenzenden Kanalbereich aufweisen;
f) und wobei die Diodenzellen (37, 42, 85, 94, 112) in sich wiederholenden Abständen in der zweidimensionalen Anordnung verteilt sind, wobei eine vorbestimmte Anzahl von MOSFET-Zellen (35, 41, 81-84, 93, 101, 111) für jede Diodenzelle in der Anordnung vorhanden ist, und die Diodenzellen (37, 42, 85, 94, 112) in der Anordnung so eingeteilt sind, dass die elektrische Feldstärke und die Bildung heißer Ladungsträger in der Nachbarschaft des Grabens über die gesamte Anordnung begrenzt bleiben.
2) MOSFET nach Anspruch 1, bei dem der Halbleiterchip ein Substrat (13) und eine epitaktische Schicht (14) aufweist, die auf einer Oberfläche des Substrats (13) gebildet ist, und das Substrat eine höhere Dotierungskonzentration aufweist als die epitaktische Schicht (14).
3) MOSFET nach Anspruch 2, bei dem der Grabengrund (32) in der epitaktischen Schicht (14) liegt und von der Grenzfläche zwischen dem Substrat (13) und der epitaktischen Schicht (14) beabstandet ist.
4) MOSFET nach Anspruch 3, bei dem die Tiefe der Schutzdiffusion (38) in die epitaktische Schicht (14) reicht und von der Grenzfläche zwischen dem Substrat (13) und der epitaktischen Schicht (14) beabstandet ist.
5) MOSFET nach Anspruch 4, bei dem die Schutzdiffusion (38) mit dem Source-Bereich (34) einer jeden der MOSFET-Zellen (35) kurzgeschlossen ist.
MOSFET nach Anspruch 2, bei dem der Grabengrund (43) im Substrat, (13) liegt.
7) MOSFET nach Anspruch 6, bei dem die Tiefe der Schutzdiffusion (44, 94, 112) im Bereich der Grenzfläche zwischen dem Substrat (13) und der epitaktischen Schicht (14) liegt.
8) MOSFET nach Anspruch 6, bei dem der Bereich vom ersten Leitfähigkeitstyp (N) in der epitaktischen Schicht (14) den Body-Bereich (22) vom Substrat (13) in den MOSFET- Zellen trennt.
9) MOSFET nach Anspruch 8, bei dem der Bereich vom ersten Leitfähigkeitstyp (N) in der epitaktischen Schicht (14) die Schutzdiffusion (38) vom Substrat (13) in den Diodenzellen (112) trennt.
10) MOSFET nach Anspruch 6, bei dem der PN-Übergang zwischen dem Body-Bereich und dem Drain-Bereich in den MOSFET-Zellen oberhalb der Grenzfläche zwischen der epitaktischen Schicht und dem Substrat liegt.
11) MOSFET nach Anspruch 10, bei dem die Tiefe des PN- Übergangs zwischen der Schutzdiffusion und dem Drain- Bereich mit der Tiefe der Grenzfläche zwischen der epitaktischen Schicht und dem Substrat übereinstimmt.
12) MOSFET nach Anspruch 10, bei dem ein Teil der MOSFET- Zellen zwischen dem PN-Übergang und der Grenzfläche mit dem Dotierstoff des ersten Leitfähigkeitstyps (N) dotiert ist.
13) MOSFET nach Anspruch 10, bei dem ein Teil der MOSFET- Zellen zwischen dem PN-Übergang und der Grenzfläche mit Dotierstoff des zweiten Leitfähigkeitstyps (P) dotiert ist.
14) MOSFET nach Anspruch 6, bei dem die Tiefe des PN- Übergangs zwischen dem Body-Bereich und dem Drain- Bereich in den MOSFET-Zellen mit der Tiefe der Grenzfläche zwischen der epitaktischen Schicht und dem Substrat übereinstimmt.
15) MOSFET nach einem der vorhergehenden Ansprüche, bei dem der Graben ein Gitter aus quadratischen Zellen bildet.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082813B2 (en) 2011-01-17 2015-07-14 Infineon Technologies Austria Ag Power device and a reverse conducting power IGBT
DE102012213099B4 (de) * 2011-07-29 2017-05-11 Infineon Technologies Austria Ag Vertikaler transistor mit verbesserter robustheit
US9859414B2 (en) 2014-03-31 2018-01-02 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6204533B1 (en) * 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
DE19705276A1 (de) * 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
DE19727676A1 (de) * 1997-06-30 1999-01-07 Asea Brown Boveri MOS gesteuertes Leistungshalbleiterbauelement
DE19738324C1 (de) * 1997-09-02 1998-09-03 Siemens Ag DMOS mit großer Kanalweite und hoher Avalanche-Festigkeit
JPH1197689A (ja) * 1997-09-17 1999-04-09 Nec Corp 半導体装置
KR100486349B1 (ko) * 1997-09-30 2006-04-21 페어차일드코리아반도체 주식회사 트렌치형파워모스펫
KR100510096B1 (ko) * 1997-10-31 2006-02-28 실리코닉스 인코퍼레이티드 트렌치-게이트형 파워 mosfet
JP2011035410A (ja) * 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6268242B1 (en) * 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
US6172383B1 (en) 1997-12-31 2001-01-09 Siliconix Incorporated Power MOSFET having voltage-clamped gate
JPH11354631A (ja) 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
GB9817643D0 (en) * 1998-08-14 1998-10-07 Philips Electronics Nv Trench-gate semiconductor device
DE19859502C2 (de) * 1998-12-22 2000-12-07 Siemens Ag Sperrschicht-Feldeffekttransistor mit höher dotiertem Verbindungsgebiet
KR100745557B1 (ko) 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
GB9906247D0 (en) * 1999-03-18 1999-05-12 Koninkl Philips Electronics Nv An electronic device comprising a trench gate field effect device
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
US6534828B1 (en) * 2000-09-19 2003-03-18 Fairchild Semiconductor Corporation Integrated circuit device including a deep well region and associated methods
DE10125268C1 (de) * 2001-05-23 2002-08-29 Infineon Technologies Ag Vertikaler MOS-Transistor mit einer Druchbruchstruktur und Verfahren zu dessen Herstellung
KR100462365B1 (ko) * 2001-10-25 2004-12-17 매그나칩 반도체 유한회사 매몰 트랜지스터를 갖는 고전압 반도체 소자 및 그 제조방법
DE10224201B4 (de) * 2002-05-31 2010-11-25 Infineon Technologies Ag Halbleiterbauelement mit Durchbruchstrompfad und Herstellungsverfahren desselben
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
JP4398185B2 (ja) * 2003-06-24 2010-01-13 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ
JP4749665B2 (ja) 2003-12-12 2011-08-17 ローム株式会社 半導体装置
DE102004009323B4 (de) * 2004-02-26 2017-02-16 Infineon Technologies Ag Vertikaler DMOS-Transistor mit Grabenstruktur und Verfahren zu seiner Herstellung
JP2008505480A (ja) * 2004-06-30 2008-02-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 深い位置にクランプダイオードを備えたトレンチ型ｍｏｓｆｅｔ
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7751215B2 (en) 2005-07-08 2010-07-06 Panasonic Corporation Semiconductor device and electric apparatus having a semiconductor layer divided into a plurality of square subregions
EP1909325A4 (de) 2005-07-25 2009-05-06 Panasonic Corp Halbleiterelement und elektrische einrichtung
EP1909326A4 (de) 2005-07-26 2009-05-06 Panasonic Corp Halbleiterelement und elektrische einrichtung
US7583485B1 (en) 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
EP1977450B1 (de) * 2006-01-18 2015-06-10 Vishay-Siliconix Floating-gate-struktur mit hoher elektrostatischer entladungsleistung
JP2008071964A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
KR100868542B1 (ko) 2006-12-29 2008-11-13 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 리세스된 클램핑 다이오드를 구비한 트렌치 ｍｏｓｆｅｔ
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2009076540A (ja) * 2007-09-19 2009-04-09 Nec Electronics Corp 半導体装置
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
JP2009289791A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体装置
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8525260B2 (en) * 2010-03-19 2013-09-03 Monolithic Power Systems, Inc. Super junction device with deep trench and implant
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
EP2555241A1 (de) 2011-08-02 2013-02-06 Nxp B.V. Integrierter Schaltungs-Chip, Halbleitergehäuse, Leiterplatte und Verfahren zur Herstellung des integrierten Schaltungs-Chip
JP5920970B2 (ja) * 2011-11-30 2016-05-24 ローム株式会社 半導体装置
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8941206B2 (en) 2012-07-24 2015-01-27 Infineon Technologies Ag Semiconductor device including a diode and method of manufacturing a semiconductor device
CN103594470B (zh) * 2012-08-17 2016-10-05 台湾积体电路制造股份有限公司 具有垂直功率mos晶体管的集成电路
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US9024413B2 (en) 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
US9887283B2 (en) * 2013-05-10 2018-02-06 Alpha And Omega Semiconductor Incorporated Process method and structure for high voltage MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
DE102014119395B4 (de) * 2014-12-22 2022-10-06 Infineon Technologies Ag Transistorbauelement mit Feldelektrode
DE102015103072B4 (de) 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
DE102015117994B8 (de) 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
DE102015017270B3 (de) 2015-10-22 2022-12-15 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
WO2017169777A1 (ja) * 2016-03-29 2017-10-05 三菱電機株式会社 電力変換器
US10546951B2 (en) * 2016-09-17 2020-01-28 University Of Electronic Science And Technology Of China Trench MOS device with improved single event burn-out endurance
JP6818712B2 (ja) * 2018-03-22 2021-01-20 株式会社東芝 半導体装置
CN111816693A (zh) * 2019-04-10 2020-10-23 台湾茂矽电子股份有限公司 二极管结构及其制造方法
TW202038473A (zh) * 2019-04-10 2020-10-16 台灣茂矽電子股份有限公司 二極體結構及其製造方法
CN113628968B (zh) 2020-05-06 2022-06-24 苏州东微半导体股份有限公司 半导体超结器件的制造方法
CN113628969B (zh) 2020-05-06 2022-06-24 苏州东微半导体股份有限公司 半导体超结器件的制造方法
CN114551586B (zh) * 2022-04-27 2022-07-12 成都蓉矽半导体有限公司 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906540A (en) * 1973-04-02 1975-09-16 Nat Semiconductor Corp Metal-silicide Schottky diode employing an aluminum connector
JPH0612828B2 (ja) * 1983-06-30 1994-02-16 株式会社東芝 半導体装置
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPH0693512B2 (ja) * 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
JPH0685441B2 (ja) * 1986-06-18 1994-10-26 日産自動車株式会社 半導体装置
US5021840A (en) * 1987-08-18 1991-06-04 Texas Instruments Incorporated Schottky or PN diode with composite sidewall
US4827321A (en) * 1987-10-29 1989-05-02 General Electric Company Metal oxide semiconductor gated turn off thyristor including a schottky contact
US4967243A (en) * 1988-07-19 1990-10-30 General Electric Company Power transistor structure with high speed integral antiparallel Schottky diode
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5111253A (en) * 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
EP0438700A1 (de) * 1990-01-25 1991-07-31 Asea Brown Boveri Ag Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung
JP2692350B2 (ja) * 1990-04-02 1997-12-17 富士電機株式会社 Ｍｏｓ型半導体素子
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JPH04291767A (ja) * 1991-03-20 1992-10-15 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9216599D0 (en) * 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
JP3334290B2 (ja) * 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082813B2 (en) 2011-01-17 2015-07-14 Infineon Technologies Austria Ag Power device and a reverse conducting power IGBT
DE102012100349B4 (de) * 2011-01-17 2016-08-18 Infineon Technologies Austria Ag Halbleiterbauelement und IGBT mit integrierter Freilaufdiode
DE102012213099B4 (de) * 2011-07-29 2017-05-11 Infineon Technologies Austria Ag Vertikaler transistor mit verbesserter robustheit
US10199491B2 (en) 2011-07-29 2019-02-05 Infineon Technologies Austria Ag Vertical transistor with improved robustness
US9859414B2 (en) 2014-03-31 2018-01-02 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
DE69617098D1 (de) 2002-01-03
EP0746030B1 (de) 2001-11-21
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JPH09102607A (ja) 1997-04-15
US5998836A (en) 1999-12-07
JP2988871B2 (ja) 1999-12-13
EP0746030A2 (de) 1996-12-04

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