DE3752046T2

DE3752046T2 - Speicherkassette und Datenverarbeitungsvorrichtung

Info

Publication number: DE3752046T2
Application number: DE3752046T
Authority: DE
Inventors: Katsuya Nagagawa; Yoshiaki Nakanishi
Original assignee: Nintendo Co Ltd
Current assignee: Nintendo Co Ltd
Priority date: 1986-11-19
Filing date: 1987-11-11
Publication date: 1997-08-28
Anticipated expiration: 2007-11-12
Also published as: AU617092B2; NO874800L; EP0268419B1; ES2103256T3; NO874800D0; MY108527A; US4949298A; AU653578B2; NO174310C; CA1330596C; JPS63245535A; NO174310B; KR920008440B1; DE8715356U1; EP0268419A3; CN87107950A; AU1112492A; DE3752046D1; US5276831A; BR8706190A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die Erfindung bezieht sich auf eine Speicherkassette. Im besonderen bezieht sich die Erfindung auf eine Speicherkassette, die an eine durch Anschließen an einen normalen Fernsehempfänger verwendbare Datenverarbeitungseinheit, wie ein Heimvideospielgerät, anschließbar und von dieser lösbar ist und die im Gebrauch in die Datenverarbeitungseinheit geladen wird. Beschreibung des Standes der Technik Als Beispiele für die Datenverarbeitungseinheit, mit der ein Bild von einem Fernsehempfänger angezeigt wird, werden ein Videospielgerät namens "Family Computer" (Handelsmarke) oder "Nintendo Entertainment System" (Handelsmarke), die van der Anmelderin der Erfindung hergestellt und verkauft werden, und ein Personal Computer namens "MSX" (Handelsmarke) genannt. Diese Datenverarbeitungseinheiten werden durch Laden einer externen Speicherkassette betriebsbereit gemacht, die ein im voraus geschriebenes Programm wie Spielsoftware, Erziehungssoftware oder dergleichen enthält. Ein Nur-Lese- Speicher (ROM) zum Speichern von Programmdaten und Zeichendaten zum Anzeigen sind in der Speicherkassette enthalten.
In die oben beschriebene Speicherkassette wurde kürzlich manchmal ein Speicher mit einer größeren Kapazität, zum Beispiel von 1 MBit oder 4 MBit, einbezogen. In dem Fall, in dem ein solcher Speicher mit großer Kapazität verwendet wird, muß das Verfahren des sogenannten "Speicherbankwechselns" angewendet werden, da der Adreßraum, der von der zentralen Verarbeitungseinheit der Datenverarbeitungseinheit verfügbar ist, begrenzt ist.
Nach dem US Patent Nr. 4 432 067 ist ein herkömmliches Verfahren zum Vergrößern der Speicherkapazität bekannt, wobei die Anzahl der an die Datenverarbeitungseinheit angeschlossenen Adreßleitungen, d.h. die Anzahl der adressierbaren Adressen, in einer vorbestimmten Anzahl aufrechterhalten wird. US Patent Nr. 4 432 067 offenbart eine Speicherkassette, die einen Adreßdekoder, einen Pufferspeicherkreis, einen Ergänzungsspeicherbaustein und eine Signalleitung zum Auswählen eines Speicherbausteins aufweist.
Der Adreßdekoder nach US Patent Nr. 4 432 067 detektiert einen Takt, wenn ein Adreßdatum mit einer bestimmten Adresse übereinstimmt, die das Wechseln des Speicherbausteins repräsentiert, und dann wird der Speicherbaustein mittels des Pufferspeicherschaltkreises und der Signalleitung gewechselt. Dies bedeutet, daß das Wechseln des Speicherbausteins von einem zweckbestimmten Hardwareschaltkreis gesteuert und nur die Speicherbausteinbasis bearbeitet wird. Deshalb ist es unmöglich, eine Speicherbank mit einer willkürlichen Speichergröße zu wechseln. Da ferner nur der von dem Hardwareschaltkreis starr bestimmte Wechsel ausgeführt werden kann, sind viele Einschränkungen in der Programmgestaltung eines Spieles oder dergleichen vorhanden.
US Patent Nr. 4 601 018 offenbart einen Speicherschaltkreis mit einer Mehrzahl von Speicherbanken, einem Speicherbankauswahlschaltkreis zum Auswählen einer Speicherbank aus der Mehrzahl von Speicherbanken und einem Zugriffsschaltkreis. Jede Speicherbank ist zum Speichern der gleichen Informationsmenge fähig.
US Patent Nr 4 613 953 offenbart ein Adressier- und Steuersystem für einen einzigen Massenspeicher, der in auswählbare Speicherseiten individuell spezifizierter Größe aufgeteilt ist. Es wird ein Register zum Zwischenspeichern der Seitengröße und von Auswahlinformationen verwendet, welche beide beim Adressieren der Speicherseiten des Massenspeichers verwendet werden. Die Seitengröße und die Auswahlinformationen werden von einem Mikroprozessor auf den Datenbus gegeben, während der Massenspeicher deaktiviert ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Deshalb ist die vornehmliche Aufgabe der Erfindung eine Speicherkassette bereitzustellen, die das Wechseln von Speicherbanken eines Speichers mit einer willkürlichen Speichergröße ermöglicht.
Eine andere Aufgabe der Erfindung ist das Bereitstellen einer Speicherkassette, die zum Wechseln von Speicherbanken von einem Programm einer Datenverarbeitungseinheit aus geeignet ist und folglich den Freiheitsgrad der Programmgestaltung erhöht.
Eine andere Aufgabe der Erfindung ist das Bereitstellen einer Speicherkassette, die zum Vergrößern des Funktionsumfangs mittels eines externen Speicher geeignet ist.
Gemäß einem ersten Aspekt ist die Erfindung eine Datenverarbeitungsvorrichtung nach Anspruch 1.
Gemäß einem zweiten Aspekt ist die Erfindung eine Speicherkassette nach Anspruch 12.
Gemäß der Erfindung stellt das Speichersteuermittel die Adresse zum Wechseln der Speicherbank des Speichers aufgrund der Daten von dem Mikroprozessor der Datenverarbeitungseinheit bereit, und deshalb kann durch Austauschen der Daten von dem Mikroprozessor willkürlich eine Speicherbank des Speichers selektiv aktiviert werden. Wird der Mikroprozessor veranlaßt, die den Programmfortgang begleitenden Daten richtig zu wechseln, kann der Speicherbankwechsel des Speichers gemäß dem Programm ausgeführt werden.
Deshalb kann die Speicherkassette gemäß der Erfindung den Freiheitsgrad für das Gestalten oder das Verwenden des Programms im Vergleich mit herkömmlichen Speicherkassetten hervorragend verbessern, bei denen das Speicherbankwechseln nur mittels eines Hardwareschaltkreises erfolgt.
Diese Aufgaben und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden mit der nachfolgenden detaillierten Beschreibung der Ausführungsformen der Erfindung in Verbindung mit den begleitenden Zeichnungen offenbarer.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Figur 1 zeigt eine Explosionszeichnung einer Ausführungsform gemäß der Erfindung.
Figur 2 zeigt ein Blockschaltbild eines Beispiels einer Datenverarbeitungseinheit, für die die Ausführungsform nach Figur 1 verwendbar ist.
Figur 3 zeigt ein Blockschaltbild einer Konfiguration der Ausführungsform nach Figur 1.
Figur 4 zeigt eine Draufsicht auf eine MMC.
Figur 5 zeigt ein Blockschaltbild der MMC nach Figur 4.
Figur 6 zeigt einen Schaltkreis der MMC gemäß dem Blockschaltbild nach Figur 5.
Figuren 7A und 7B verdeutlichen einen Adreßraum einer CPU.
Figur 8 verdeutlicht einen Adreßraum einer PPU.
Figur 9 verdeutlicht einen Speicherbelegungsplan eines V- RAMs.

BESCHREIBUNG DER BEVORZUGTEN AUSFUHRUNGSFORMEN

Eine Speicherkassette 10 gemäß der Ausführungsform nach Figur 1 weist ein Gehäuse 12 auf, das aus einer oberen Schale 12a und einer unteren Schale 12b besteht. Das Gehäuse 12 ist annähernd rechteckförmig und ein Vorsprung 12c ist an einer Seite des Gehäuses ausgebildet. Der Vorsprung 12c bildet eine Öffnung 12d aus, und die anderen Seiten des Gehäuses 12 sind von Seitenwänden begrenzt.
Eine gedruckte Leiterplatte 14 und eine Stromversorgung 16 sind in dem Gehäuse 12 angeordnet. Ein Teil der gedruckten Leiterplatte 14 bildet einen Vorsprung 14a, der dem Vorsprung 12c des oben beschriebenen Gehäuses 12 zugeordnet ist. Der Vorsprung 14a der gedruckten Leiterplatte 14 ist in der Öffnung 12d des Gehäuses 12 unverdeckt angeordnet. An dem Vorsprung 14a sind Leiterstrukturen oder Anschlußelektroden 18a - 18n, die ein Anschlußmittel für eine Steckerleiste 32 (Figur 2) einer später beschriebenen Spielgeräthaupteinheit 30 bilden, so ausgebildet, daß sie in einer Richtung verteilt angeordnet sind, in der sich der Vorsprungsrand 14a erstreckt.
Ein Programmspeicher 20, der aus einem nichtflüchtigen Halbleiterspeicher besteht, zum Beispiel ROM oder EEPROM, ist auf einer Seite der gedruckten Leiterplatte 14 montiert. Der Programmspeicher 20 weist einen Speicherbereich von zum Beispiel 4 MBit auf, worin Programmdaten, die für die Ausführung einer vorbestimmten Operation von einer zentralen Verarbeitungseinheit (CPU) 34 in einer Spielgeräthaupteinheit 30 erforderlich sind, im voraus gespeichert worden sind. Auch ist ein Zeichenspeicher 22, der aus einem ähnlichen nichtflüchtigen Halbleiterspeicher besteht, auf der gedruckten Leiterplatte 14 montiert. Der Zeichenspeicher 22 weist einen Speicherbereich von zum Beispiel 1 MBit auf, worin Daten (Zeichendaten), die sich auf im Spiel anzuzeigende Zeichen oder dergleichen beziehen, im voraus gespeichert worden sind. Ein Erweiterungsspeicher 24 ist ferner auf der gedruckten Leiterplatte 14 montiert, und der Erweiterungsspeicher 24 kann in dem Fall verwendet werden, in dem die Kapazität des Programmspeichers 20 nicht ausreichend ist, wobei der Erweiterungsspeicher 24 aus einem RAM mit einer Kapazität von zum Beispiel 64 KBit besteht.
Eine Multi-Speicher-Steuereinheit (MMC) 26, die ein Merkmal dieser Ausführungsform ist, ist auf der gedruckten Leiterplatte 14 montiert. Die MMC 26 empfängt Daten von der CPU 34 und einer PPU 42 der Spielgeräthaupteinheit 30, die zum Wechseln von Speicherbanken des Programmspeichers 20 und/oder des Zeichenspeichers 22 verwendet werden.
Die oben erwähnte Stromversorgung 16, die in der Hülle 12 installiert ist, wird für das Back-up des oben beschriebenen Erweiterungsspeichers 24 verwendet. Für eine solche Stromversorgung 16 kann zum Beispiel für die Primärbatterie eine Lithium-Batterie oder eine alkalische Batterie und für die aufladbare Sekundärbatterie eine Nickel-Cadmium Batterie oder eine Batterie vom elektrostatischen Kapazitätstyp, wie ein elektrischer Doppelschicht-Kondensator, verwendet werden.
Zusätzlich kann der oben beschriebene Zeichenspeicher 22 entsprechend dem Erweiterungsspeicher 24 mit einem RAM versehen sein, und in diesem Fall ist, wie bei dem Erweiterungsspeicher 24, eine Stromversorgung für das Back-up vorzusehen.
Unterdessen ist die Erfindung auf eine Speicherkassette anwendbar, bei der ein Gehäuse und eine gedruckte Leiterplatte miteinander verbunden sind, um eine kompakte und dünne Einheit, wie eine sogenannte IC-Karte, zu bilden.
Die Spielgeräthaupteinheit 30, als ein Beispiel für die Datenverarbeitungseinheit, für die die Kassette gemäß der ersten Ausführungsform verwendet werden kann, ist nach Figur 2 aufgebaut. Die Elektroden 18a - 18n der Kassette 10 sind an eine Steckerleiste 32 der Haupteinheit 30 angesteckt, wodurch die Kassette 10 und die Haupteinheit 30 elektrisch miteinander verbunden sind, um ein einziges System zu bilden.
Die Spielgeräthaupteinheit 30 weist einen 8-Bit Mikroprozessor (CPU) 34, zum Beispiel den von Nintendo gefertigten integrierten Schaltkreis "2A03", zum Spielen auf, und Spielsteuereinheiten 40a und 40b sind über eine E/A-Schnittstelle 38 an die CPU 34 angeschlossen.
Ferner sind ein Arbeitsspeicher (W-RAM) 36, die PPU 42 (Bildverarbeitungseinheit), ein Video-RAM (V-RAM) 44 und ein RF-Modulator 46 in der Haupteinheit 30 installiert. Für die PPU 42 wird zum Beispiel der von Nintendo hergestellte integrierte Schaltkreis "2C02" verwendet, und die PPU 42 liest gesteuert von der CPU 34 Daten von dem Zeichenspeicher 22 und von dem V- RAM 44 ein und konvertiert dieselben in Videosignale, die an den RF-Modulator gegeben werden. Der RF-Modulator 46 moduliert das erhaltene Videosignal und gibt ein Fernsehsignal, zum Beispiel im NTSC-Standart, an den Fernsehempfänger als Bildanzeigemittel aus.
Mit Bezug auf Figur 3 erfolgt eine detaillierte Beschreibung einer Konfiguration der nach Figur 1 verdeutlichten Speicherkassette 10, die, wie aus Figur 2 ersichtlich, an die Steckerleiste 32, angesteckt ist. Wie oben beschrieben ist die Speicherkassette 10 an die Steckerleiste 32 angeschlossen, wobei sie verschiedene Daten oder Signale von der CPU 34 und von der PPU 42 der Spielgeräthaupteinheit 30 über die Steckerleiste 32 erhält.
Der Programmspeicher 20 empfängt Programmadressen A0 - A13 von der CPU 34 (Figur 2) und empfängt 8-Bit Daten über die Steckerleiste 32. Eine Programmadresse A14 von der CPU 34 wird zusammen mit der Programmadresse A13 an die MMC 26 gegeben. Andererseits werden dem Zeichenspeicher 22 Zeichenadressen A0 - A11 von der PPU 42 übermittelt, und eine Zeichenadresse A12 wird zusammen mit den Zeichenadressen A10 und A11 an die MMC 26 gegeben. Dann werden 8-Bit Daten von der PPU 42 an den Zeichenspeicher 22 gegeben. Analog zum Programmspeicher 20, werden die Programmadressen A0 - A12 und 8-Bit Daten auch an den Erweiterungsspeicher 24 gegeben.
An die MMC 26 wird ein Systemtakt 2 und auch ein Signal ROMSEL1 von der CPU 34 gegeben, das die Adressen 8000H - FFFFH des Programmspeichers 20 spezifiziert. Auch ein Lese/Schreibe Signal R/W wird von der CPU 34 an die MMC 26 gegeben. Das Lese/Schreibe Signal R/W wird auch an den oben beschriebenen Erweiterungsspeicher 24 gegeben.
Wie später im Detail beschrieben, wird von der MMC 26 ein Signal RAMSEL zum Aktivieren des Erweiterungsspeichers 24 an den Erweiterungsspeicher 24 gegeben. In dem Fall, in dem ein 64 KBit RAM aus zwei Speicherbausteinen als Erweiterungsspeicher 24 montiert wird, wird ferner ein Speicherbausteinauswahlsignal RAM1 von der MMC 26 an den Erweiterungsspeicher 24 gegeben. Ferner gibt die MMC 26 ein Signal ROMSEL0 zum Aktivieren des Programmspeichers 22 aus. Die MMC 26 fungiert auch als Steuermittel zum jeweiligen Speicherbankwechseln des Programmspeichers 20 und des Zeichenspeichers 22, und deshalb werden von der MMC 26 vier-Bit Programmadressen PR14 - PR17 an den Programmspeicher 20 und fünf-Bit Zeichenandressen CRA12 - CRA16 an den Zeichenspeicher 22 gegeben.
Die negative Elektrode der in der Speicherkassette enthaltenen Stromversorgung 16 ist geerdet, und deren positive Elektrode ist an den Stromversorgungsanschluß Vcc der Steckerleiste 32 über eine Diode 50 in Durchlaßrichtung angeschlossen, und eine Diode 52 ist in Sperrichtung an die Diode 50 angeschlossen. Eine Stromversorgung der Spielgeräthaupteinheit 30 ist an den Stromversorgungsanschluß Vcc angeschlossen. Der Ausgang der Diode so ist an einen Bausteinauswahlanschluß CS des Erweiterungsspeichers 24 über einen Widerstand angeschlossen, der auch an den Kollektor eines Transistors 54 angeschlossen ist. Der Emitter des Transistors 54 ist geerdet, und das oben beschriebene Signal RAMSEL von der MMC 26 wird an die Basis desselben gegeben. Der Ausgang der Diode 52 ist an die Spannungsversorgung Vcc des Erweiterungsspeichers 24 angeschlossen.
Wenn die Speicherkassette 10 in die Spielgeräthaupteinheit 30 über die Steckerleiste 34 geladen wird, wird entsprechend die Spannung Vcc über die Diode 52 an den Erweiterungsspeicher 24 angelegt. Ist die Speicherkassette 10 von der Steckerleiste 32 gelöst, oder ist die Speicherkassette 10 angesteckt und der Ein- und Ausschalter 48 der Spielgeräthaupteinheit 30 ist ausgeschaltet, wird die Spannung Vcc von der Stromversorgung 16 über die Diode 50 an den Erweiterungsspeicher 24 angelegt. Folglich arbeitet die Diode 50 als Schalter zum Anlegen einer Spannung an den Erweiterungsspeicher 24 und funktioniert auch als Rückflußverhinderungsdiode, um zu verhindern, daß Strom von der Spielgeräthaupteinheit 30 in die Stromversorgung 16 fließt.
Mit Bezug auf die Figuren 4 bis 6 erfolgt ferner eine detaillierte Beschreibung der in der Speicherkassette 10 enthaltenen MMC 26. Wie Figur 4 zeigt, ist die MMC 26 als ein gebräuchlicher IC ausgebildet, und die Anschlüsse Nr. 1 - Nr. 11 und Nr. 16 werden als Ausgangsanschlüsse verwendet, und die Anschlüsse Nr. 13 - Nr. 15 und Nr. 17 - Nr. 23 werden als Eingangsanschlüsse verwendet. Ein Anschluß Nr. 12 ist an Erdpotential GND und ein Anschluß 24 ist an die Spannung Vcc angeschlossen.
Ausführlicher werden die Anschlüsse Nr. 1 - Nr. 4 als Ausgangsanschlüsse der vier-Bit Programmadressen PRA14 - PRA17 verwendet, und von ihnen wird der Anschluß Nr. 4 manchmal als Ausgangsanschluß für das RAM-Auswahlsignal RAM1 für den Erweiterungsspeicher 24 verwendet. Für den Fall, daß ein einziger Speicherbaustein als Erweiterungsspeicher 24 verwendet wird (Figur 3), ist das Signal RAM1 ohne Bedeutung, und es wird als ein-Bit Bausteinauswahlsignal verwendet, wenn zwei Speicherbausteine montiert sind, wobei einer der Bausteine von einer "1" oder von einer "0" selektiert wird.
Der Anschluß Nr. 5 wird als Ausgangsanschluß für das Signal ROMSEL0 verwendet, das an den oben beschriebenen Programmspeicher 20 gegeben wird und nur dann als ein Signal mit L-Pegel ausgegeben wird, wenn aus dem Programmspeicher 20 gelesen wird, das heißt, wenn das Lese/Schreibe-Signal R/W der CPU 34 einen H-Pegel aufweist.
Der Anschluß Nr. 6 ist ein Ausgangsanschluß für das Signal RAMSEL, das an den oben beschriebenen Transistor 54 gegeben wird und die Adressen 6000H - 7FFFH des Erweiterungsspeichers 24 spezifiziert.
Die Anschlüsse Nr. 7 - Nr. 11 werden als Ausgangsanschlüsse für die Adressen zum Speicherbankwechseln des Zeichenspeichers 22 verwendet, das heißt, für die Zeichenadressen CRA12 - CRA16.
Die Anschlüsse Nr. 13 - Nr. 15 werden als Eingangsanschlüsse für die Adressen PA10 - PA12 von der PPU 42 verwendet.
Der Anschluß Nr. 16 ist ein Ausgangsanschluß für das Signal VRAM10, das an das zehnte Adreßbit der Adresse des V- RAMs 44 gegeben wird, und das Signal VRAM10 wird für das Spezifizieren des Speicherbereichs in dem V-RAM 44 verwendet, auf den die PPU 42 zugreifen kann und steuert das Ausführen oder das Unterbrechen des Bildverschiebens.
Das Lese/Schreibe Signal R/W wird von der CPU 34 an den Anschluß Nr. 17 gegeben, serielle Datenbits werden von der CPU 34 an den Anschluß Nr. 18 gegeben, und ein ein-Bit Datenlöschsignal, das heißt, ein Synchronisationstaktsignal der oben beschriebenen seriellen Daten wird an den Anschluß Nr. 19 gegeben.
Das Signal ROMSEL1, das die Adressen 8000H - FFFFH des Programmspeicher 20 spezifiziert, wird von der CPU 34 an den Anschluß Nr. 20 gegeben.
Die Programmadressen A13 und A14 werden dann von der CPU 34 an die Anschlüsse Nr. 21 und Nr. 22 gegeben. Der Systemtakt 2 wird an den Anschluß Nr. 23 angelegt.
Wie aus Figur 5 ersichtlich, ist ein SP-Register 56 in der MMC 26 installiert, das serielle Daten von der CPU 34 empfängt, die an den oben beschriebenen Anschluß Nr. 18 gegeben werden.
Wie aus Figur 6 ersichtlich ist das SP-Register als ein sieben- Bit Schieberegister ausgebildet, dessen zwei höchstwertige Bits an einen Dekoder 58 gegeben werden. Die MMC 26 enthält auch einen Taktgenerator 60, der die Signale ROMSEL1 und R/W, das Datenlöschsignal und den Systemtakt 2 empfängt. Aufgrund des Signals ROMSEL1 und des Signals R/W gibt, wenn das erstere einen L-Pegel und das letztere einen H-Pegel aufweist, der Taktgenerator 60 ein L-Pegel Signal ROMSEL0 aus, und gibt einen Schiebetakt SCLK von dem UND-Gatter 60a (Figur 6) in Antwort auf den Systemtakt 2 an das SP-Register 56. Damit zusammen wird der Schiebetakt von einem in dem Taktgenerator 60 enthaltenen Zähler 60b (Figur 6) gezählt, und der Taktgenerator 60 gibt ein Datensatzaktivierungssignal DSE zum Zeitpunkt des siebten Takts, nachdem das Datenlöschsignal gegeben wurde, an den Dekoder 58, das heißt, zu dem Zeitpunkt, zu dem alle sieben seriellen Datenbits von der CPU 34 in das SP-Register 56 geladen worden sind.
Der Dekoder 58 empfängt die beiden höchstwertigen Bits der Daten des SP-Registers 56, dekodiert sie und gibt ein Datensatz-Signal zu irgendeinem von einem ersten Register 62, einem zweiten Register 64, einem dritten Register 66 und einem vierten Register 68. Entsprechend bilden das oben beschriebenen SP- Register 56 und der Dekoder 58 gemeinsam einen Datenmultiplexer.
Das erste Register 62 - vierte Register 68 sind alle als fünf-Bit Register ausgebildet und laden die verbleibenden fünf- Bit Daten des SP-Registers 56, wenn das Datensatz-Signal von dem Dekoder 58 abgegeben wird. Die Inhalte des ersten Registers 62 - vierten Registers 68 werden als Speichersteuerdaten für den Programmspeicher 20, den Zeichenspeicher 22 oder das V-RAM 44 verwendet, zum Beispiel als ein Speicherbankspezifizierungskode.
Ein Zeichenspeicherbank-Steuerteil 70 empfängt jeweils fünf-Bit Daten von dem ersten Register 62 und dem zweiten Register 64 und auch das niedrigstwertige Bit des dritten Registers 66. Die Adresse PA12 der PPU 42 (Figur 2), die über die Steckerleiste 32 (Figur 3) gegeben wird, wird ferner an das Zeichenspeicherbank-Steuerteil 70 gegeben. Wie aus Figur 6 ersichtlich enthält das Zeichenspeicherbank-Steuerteil 70 eine große Anzahl von Gattern und gibt die Zeichenadressen CRA12 - CRA16 zum Speicherbankwechsel des Zeichenspeichers 22 gemäß der Gatter-Verarbeitung einer großen Anzahl von Gattern aus.
Ein V-RAM-Steuerteil 72 empfängt zwei-Bit Daten von dem dritten Register 66 und die Adressen PA10 und PA11 von der PPU 42 und gibt, wie aus Figur 6 ersichtlich, das Adreßsignal VRAM10 des V-RAMs 44 gemäß der Gatter-Verarbeitung einer großen Anzahl von Gattern aus.
Ein Programmspeicherbank-Steuerteil 74 empfängt die beiden höchstwertigen Bits des dritten Registers 66, fünf-Bit Daten des vierten Registers 68 und auch die von der CPU 34 abgegebene Programmadresse A14 und gibt, wie aus Figur 6 ersichtlich, die Programmadressen PR14 - PR17 zum Speicherbankwechseln des Programmspeichers 20 gemäß der Gatter-Verarbeitung einer großen Anzahl von Gattern aus.
Ferner wird, falls erforderlich, ein Dekoder 76 in der MMC 26 installiert, und die Programmadressen A13 und A14 der CPU 34 und auch der Systemtakt 2 und das Signal RAMSEL1 werden an die MMC 26 gegeben. Wie aus Figur 6 ersichtlich, ist der Dekoder 76 aus einem UND-Gatter mit vier Eingängen aufgebaut und gibt das Signal RAMSEL zum Aktivieren des Erweiterungsspeichers 24 in Antwort auf ein Ausbilden vorbestimmter Bedingungen aus.
Wie oben beschrieben ist die CPU 34 ein acht-Bit Mikrocomputer, und entsprechend ist der von der CPU 34 adressierbare Speicherraum durch die Adressen 0000H - FFFFH gegeben, welcher, wie aus Figur 7a ersichtlich, durch 2¹&sup6; repräsentiert wird. Von denen werden die Adressen 0000H - 6000H, wie aus Figur 2 ersichtlich, als W-RAM 36 oder in einem anderen Registerbereich verwendet. Auch werden die Adressen 6000H - 7FFFH von den Adressen 6000H - 8000H als Adreßraum zum Zugreifen auf den Erweiterungspeicher 24 (Figur 3) verwendet, und die Adressen 8000H - FFFFH werden als Adreßraum zum Zugreifen auf eine Speicherbank (256 KBit = 32 KByte) des Programmspeichers 20 verwendet. Entsprechend gibt es in dem Fall, in dem der Programmspeicher 20 eine Speicherkapazität von 4 MBit (512 KByte) aufweist, sechzehn (16) Speicherbanken, die über die Adressen 8000H - FFFFH adressiert werden. Die jeweiligen Speicherbanken werden mittels der MMC 26 wie später beschrieben gewechselt.
Auch in der PPU 42 werden, wie aus Figur 8 ersichtlich, die Adressen 0000H - 2000H als Adressen zum Zugreifen auf eine Speicherbank (64 KBit) des Zeichenspeichers 22 verwendet.
Das heißt, daß in dieser Ausführungsform der Programmspeicher 20 mit 4 MBit in 16 Speicherbanken mit jeweils 256 KBit aufgeteilt ist und daß diese 16 Speicherbanken mittels des Programmspeicherbank-Steuerteils 74 (Figur 5) gewechselt werden. Entsprechend wird der Zeichenspeicher 22 mit 1 MBit in 16 Speicherbanken mit jeweils 64 KBit aufgeteilt, und diese 16 Speicherbanken werden mittels des Zeichenspeicherbank-Steuerteils 70 gewechselt.
Auch das V-RAM 44 (Figur 4), auf das von der PPU 42 zugegriffen wird, weist, wie aus Figur 9 ersichtlich, einen Speicherbereich von 4 KByte auf. Praktisch werden jedoch nur 2 KByte als V-RAM 44 verwendet. Entsprechend ist beim Verschieben des Bildes auf einer CRT als Bildanzeigemittel (nicht gezeigt) ein Wechseln der Adressen des V-RAMs 44 erforderlich, über die der Zugriff auf diese 2 KByte erfolgt. Dieses Wechseln von Adressen wird von dem V-RAM-Steuerteil 72 durchgeführt. Das heißt, daß das V-RAM-Steuerteil 72, wie aus Figur 6 ersichtlich, zwei UND-Gatter 72a und 72b aufweist, die die Adressen PA10 beziehungsweise Pall von der PPU 42 empfangen, und welches der PA10 oder Pall an das Signal VRAM10 des zehnten Adreßbits des V-RAMs 44 gegeben wird, wird von den UND-Gattern 72a und 72b selektiert. Durch die Selektion, wie der Speicherraum von 2 KByte des V-RAMs 44 zu adressieren ist, daß heißt, wie die Anordnung des Speicherbereichs in dem Adreßraum bestimmt ist, wird folglich zwischen dem V-Verschieben (wenn PA10 an VRAM10 gegeben wird) oder dem H-Verschieben (wenn PA11 an VRAM10 gegeben wird) oder einem Zustand, in dem kein Verschieben durchgeführt wird, gewechselt.
Wenn das UND-Gatter 72c des V-RAM Steuerteils 72 von einem anderen von dem dritten Register 66 ausgegebenen Bit deaktiviert worden ist, wird die Adresse PA10 oder PA11 der PPU 42 nicht als das Signal VRAM10 ausgegeben, und das Signal VRAM10 des zehnten Adreßbits des V-RAMs 44 weist für die ganze Zeit einen L-Pegel auf, und in dem Fall kann von der PPU 42 nur auf einen Speicherbereich des V-RAMs 44 für einen Bildschirm, d.h. auf 1 KByte zugegriffen werden, unabhängig von der von der PPU 42 gebildeten Adresse.
Eine spezielle Beschreibung des Speicherbankwechselns des Programmspeichers 20 und des Speicherbankwechselns des Zeichenspeichers 22 erfolgt nachstehend.
Zum Wechseln der Speicherbanken des Programmspeichers 20 werden serielle Daten, deren beiden höchstwertigen Bits "11" sind und deren verbleibenden fünf Bits einen Kode bilden, der eine der 16 Speicherbanken des Programmspeichers 20 spezifiziert, von der CPU 34 an den Anschluß Nr. 18 der MMC 26 über die Steckerleiste 32 gegeben. Dann werden sieben Datenbits in das SP-Register 56 geladen, und zu diesem Zeitpunkt wird das DSE-Signal von dem Taktgenerator 60 an den Dekoder 58 ausgegeben. Der Dekoder 58 dekodiert die beiden Datenbits "11" des SP-Registers 56 und gibt das Datensatz-Signal an das vierte Register 68. Der Speicherbankselektionskode, der in das vierte Register 68 geladen worden ist, wird an das Programmspeicherbank-Steuerteil 74 abgegeben.
Das Programmspeicherbank-Steuerteil 74 gibt Adressen PRA14 - PRA17 zum Speicherbankwechseln des Programmspeicher 20 aus, wenn das höchstwertige Bit von fünf abzugebenen Bits "0" ist, und gibt das Signal RAM1, das als Bauelementselektionssignal verwendet wird, an den Erweiterungsspeicher 24 von dem Anschluß Nr. 4 aus, wenn das höchstwertige Bit "1" ist. Ob nur die Speicherbankadresse des Programmspeichers 20 von dem Programmspeicherbank-Steuerteil 74 ausgegeben wird, oder eine drei-Bit Programmadresse zum Speicherbankwechseln und ein ein-Bit Umschaltsignal für den Erweiterungsspeicher 24 ausgegeben wird, hängt entsprechend davon ab, ob das höchstwertige Bit der in das vierte Register 68 geladenen fünf Datenbits "0" oder "1" ist.
Wenn die vier-Bit Programmadresse PRA14 - PRA17 von der Programmspeicherbank-Steuereinheit 74 an den Programmspeicher gegeben wird, ist eine der 16 Speicherbanken des Programmspeichers 20 durch die vier-Bit Adresse selektiv aktiviert. Dann kann von der CPU 34 direkt nur auf die aktivierte Speicherbank zugegriffen werden. Das heißt, daß innerhalb des Adreßraums 8000H - FFFFH die CPU 34 auf diese Speicherbank des Programmspeichers 20 zugreift.
Folglich wird von den Speicherbanken des Programmspeichers eine willkürliche Speicherbank nur durch Wechseln der seriellen Daten von der CPU 34 selektiert, und deshalb kann das Speicherbankwechseln des Programmspeichers 20 von einem Programm ausgeführt werden, d.h. in einer Software-Art, indem solche Speicherbankauswahldaten im voraus von dem Programm der CPU 34 eingegeben werden. Dasselbe ist für den Speicherbankwechsel des Zeichenspeichers 22 richtig, wie weiter unten beschrieben.
Nachfolgend werden Erklärungen für den Fall vorgenommen, daß der Erweiterungsspeicher 24 selektiert ist. Der Erweiterungsspeicher 24 wird verwendet, wenn die Speicherkapazität (2 KByte) des W-RAMs 36 in der Haupteinheit 30 unzureichend ist. Adressen 6000H - 7000H, die nicht im Adreßraum (8000H - FFFFH) des Programmspeichers 20 liegen, werden dem Adreßraum des Erweiterungspeichers 24 zugewiesen. Das UND-Gatter 76 gibt das Signal RAMSEL für eine kurze Dauer aus, wenn die UND Bedingung von den Adressen A13 und A14, dem Systemtakt 2 und dem invertierten ROMSEL1 Signal erfüllt ist. In Antwort auf das RAMSEL Signal wird der Transistor 54 (Figur 3) aktiviert, womit der Erweiterungsspeicher 24 selektiert ist. In diesem Zustand gibt die CPU 34 die Adreßdaten innerhalb des Adreßraum und die in den Erweiterungsspeicher 24 zu schreibenden Daten ab, um die Daten in den Erweiterungsspeicher 24 zu schreiben, oder liest Daten aus dem Erweiterungsspeicher 24 aus. Wenn sich der Systemtakt 2 auf einem L-Pegel befindet, stoppt das UND-Gatter 76 das Ausgeben des Signals RAMSEL, wodurch der Erweiterungsspeicher 24 in einen nicht-selektierten Zustand versetzt wird. Das heißt, daß der Erweiterungsspeicher 24 innerhalb einer kurzen Dauer eines Maschinenzyklus der CPU 34 selektiert ist und zu dem Speicherbankwechseln des Programmspeichers 20 nicht in Beziehung steht, und die Daten in Echtzeit in den Erweiterungsspeicher 24 geschrieben oder aus diesem gelesen werden. Folglich können der Adreßbus und der Datenbus des Programmspeichers 20 für den Erweiterungsspeicher (RAM) 24 verwendet werden, ohne daß zusätzliche Adreß- und Datenleitungen für die CPU 34 erforderlich sind.
Falls eine Back-up-Stromquelle 16 in Verbindung mit dem Erweiterungsspeicher 24 vorgesehen ist und die fortgeschrittenen Spielzustände, wie ein Spielstand, eine fortgeschrittene Spielstufennummer und dergleichen, im Erweiterungsspeicher 24 gespeichert werden, werden die den Spielzustand des zuletzt durchgeführten Spiels repräsentierenden Daten bewahrt, und das nächste Spiel kann als Fortführung des letzten Spiels gestartet werden, sogar wenn die Speicherkassette 10 nicht geladen ist oder der Ein- und Ausschalter nach dem Beenden des Spiels ausgeschaltet wird.
Zusätzlich kann zum Beispiel im Programmspeicher 20 das Wechseln von 128 KBit (= 16 KByte) Speicherbanken erfolgen, an Stelle des Speicherbankwechselns auf einer 256 KBit Basis. In diesem Fall bestimmt der Ausgang des dritten Registers 66, daß der Programmspeicher 20 für ein Speicherbankwechseln von 128 KBit (= 16 KByte) je Einheit vorgesehen ist. Wenn die Adresse A14 "1" ist, ist der Adreßraum C000H - FFFFH als Heimspeicherbank spezifiziert, und der Adreßraurn 8000H - BFFFH ist für Speicherbankwechsel aufgrund des Ausgangs des vierten Registers 68 (mittlere Darstellung der Figur 7b) vorgesehen. Andererseits, wenn die Adresse A14 "0" ist, ist der Adreßraum 8000H - C000H als Heimspeicherbank spezifiziert, und der Adreßraum C000H - FFFFH ist für Speicherbankwechsel aufgrund des Ausgangs des vierten Registers 68 (rechte Darstellung der Figur 7b) vorgesehen. Mittlerweile ist die Heimspeicherbank ein Speicherbereich, in dem das Programm der Hauptroutine und dergleichen gespeichert sind. Ein System, dessen jeweils 256 KBit aufweisende Speicherbänke gewechselt werden, wird effektiv in dem Fall verwendet, in dem die Programme auf Speicherbankbasis gewechselt und ausgeführt werden. Im Gegensatz dazu wird ein System, dessen jeweils 128 KBit aufweisende Speicherbänke gewechselt werden, in dem Fall effektiv verwendet, in dem die in einer solchen Speicherbank gespeicherten Daten des Spiels (zum Beispiel die Position des Zeichens, Daten zum Spezifizieren einer Zeichenart) für Speicherbankwechsel vorgesehen sind und verwendet werden, während das Programm der Heimspeicherbank ausgeführt wird. Das heißt, das letztere System ist vorteilhaft für das Ausführen einer Unterbrechungsroutine, während das Programm in der Heimspeicherbank ausgeführt wird, oder für das Erzeugen eines effektiven Klangs.
Als nächstes erfolgt die Beschreibung des Speicherbankwechselns des Zeichenspeichers 22. Das Speicherbankwechseln des Zeichenspeichers 22 kann auf zwei Wegen erfolgen, das Wechseln auf einer 64 KBit Speicherbankbasis oder das Speicherbankwechseln auf einer 32 KBit Speicherbankbasis. Das heißt, ob der Zeichenspeicher für das Wechseln von 16 Speicherbanken oder von 32 Speicherbanken selektiert ist. Solch ein Wechseln der Speicherbankgröße wird durch das niedrigstwertige Bit des dritten Registers 66 bestimmt, und das Wechseln erfolgt auf einer 64 KBit Speicherbankbasis, wenn das niedrigstwertige Bit "0" ist und auf einer 32 KBit Speicherbankbasis, wenn das Bit "1" ist.
Wenn das niedrigstwertige Bit des dritten Registers 66 "1" ist, selektiert das Zeichenspeicherbank-Steuerteil 70 eine von 32 Speicherbanken des Zeichenspeichers 22 aufgrund des Speicherbankspezifizierungskodes von einer Gesamtheit von 10 Bits von dem ersten Register 62 und dem zweiten Register 64. Auch wenn das niedrigstwertige Bit des dritten Registers 66 "0" ist, aktiviert das Zeichenbank-Steuerteil 70 selektiv eine von 16 Speicherbanken gemäß dem Inhalt der höchstwertigen vier Bits des zweiten Registers 64.
In dem Fall, in dem das Wechseln des Zeichenspeichers 22 auf einer 32 KBit Basis erfolgt, verwendet die PPU 42 den Adreßraum 0000H - 0FFFH oder 1000H - 1FFFH. In dem Fall, in dem das Wechseln auf einer 64 KBit Basis erfolgt, verwendet die PPU 42 den Adreßraum 0000H - 1FFFFH.
Zusätzlich sind nach der oben beschriebenen Ausführungsform der Programmspeicher 20 und der Zeichenspeicher 22 jeweils mit separaten Speicherbauelementen ausgebildet. Werden jedoch beide mit dem selben ROM oder RAM gebildet, verwenden beide jeweils unterschiedliche Speicherbereiche in demselben Speicherbauelement.
Ferner wird nach der oben beschriebenen Ausführungsform ein einziges Speicherbauelement mit einer großen Speicherkapazität als Programmspeicher 20 verwendet. Jedoch kann eine Mehrzahl von Speicherbauelementen verwendet werden, falls es schwierig sein sollte, ein einziges Speicherbauelement mit einer solch großen Speicherkapazität zu verwenden.
Obwohl die Erfindung im Detail beschrieben und erläutert wurde, ist klar, daß die Beschreibung nur erläuternd und beispielhaft ist und nicht als beschränkend aufzufassen ist, der Schutzumfang der Erfindung wird nur beschränkt durch die Angaben in den beigefügten Ansprüchen.

Claims

1. Datenverarbeitungsvorrichtung mit:

einem an einen ersten Adreßbus angeschlossen ersten Mikroprozessor (34) zum Erzeugen einer Bedingungsinformation;

einem an den ersten Adreßbus angeschlossen ersten Speicher (20), wobei der Speicher von von dem ersten Mikroprozessor (34) an den ersten Adreßbus abgegebenen ersten Adreßdaten adressiert wird und einen in eine Mehrzahl von Speicherbanken aufgeteilten Speicherbereich aufweist, wobei die von dem ersten Mikroprozessor (34) erzeugte Bedingungsinformation Daten enthält, die Speicherbankwechselbedingungen repräsentieren;

ein Speichersteuermittel (26) mit einer Mehrzahl von Registern (62, 64, 66, 68), die ein erstes Register (64) zum Empfangen und Speichern der Bedingungsinformation aufweisen, und einem ersten Adreßgeneratormittel (74) zum Erzeugen einer Adresse innerhalb einer Speicherbank von der Mehrzahl von Speicherbanken des ersten Speichers (20), wobei die Adresse von der in dem Register (64, 68) gespeicherten Bedingungsinformation abgeleitet ist, und die derart erzeugte Adresse innerhalb des ersten Speichers der von dem ersten Mikroprozessor (34) bestimmten Speicherbank liegt,

dadurch gekennzeichnet, daß die Bedingungsinformation Größendaten aufweist, die Größenbedingungen repräsentieren, die die Größe der von dem Mikroprozessor (34) verwendeten Speicherbank definieren, daß das erste Adreßgeneratormittel (74) eine Adresse innerhalb einer Speicherbank von der Mehrzahl von Speicherbanken des ersten Speichers (20) geeigneter Größe erzeugt, daß der erste Speicher (20) an den ersten Mikroprozessor (34) anschließbar und von diesem lösbar ist, daß die Datenverarbeitungsvorrichtung ferner einen an einen zweiten Adreßbus angeschlossenen zweiten Mikroprozessor (42) und einen an den zweiten Adreßbus angeschlossen zweiten Speicher (22) aufweist, der an den zweiten Mikroprozessor anschließbar und von diesem lösbar ist, wobei der zweite Speicher von von dem zweiten Mikroprozessor (42) an den zweiten Adreßbus abgegebenen zweiten Adreßdaten adressiert wird, daß die von dem ersten Mikroprozessor (34) erzeugte Bedingungsinformation Daten enthält, die den Speicherbankwechsel und die Speicherbankgröße des zweiten Speichers (22) repräsentieren, und daß die Speichersteuervorrichtung (26) ein zweites Adreßgeneratormittel (70) zum Erzeugen einer Adresse innerhalb einer Speicherbank von der Mehrzahl von Speicherbanken des zweiten Speichers (22) geeigneter Größe aufweist, wobei die Adresse von der in einem zweiten Register (68) gespeicherten Bedingungsinformation abgeleitet ist und immer von dem ersten Mikroprozessor (34) ausgegeben wird, und die derart erzeugte Adresse die entsprechende Speicherbank spezifiziert, die von dem ersten Mikroprozessor (34) bestimmt ist.

2. Datenverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bedingungsinformation ferner wenigstens ein Datenbit (A14) aufweist, das definiert, welche der Speicherbanken gemäß der Wechselbedingungen zu wechseln sind.

3. Datenverarbeitungsvorrichtung nach Anspruch 1 oder 2, wobei das Speichersteuermittel (26) ein Pufferregister (56), in das die die Datenbankwechselbedingungen repräsentierenden Daten vorübergehend einspeicherbar sind, und ein Dateneinlesemittel (58) zum selektiven Einlesen von Daten in irgendein Register von der Mehrzahl von Registern (62, 64, 66, 68) in Antwort auf den Inhalt des Pufferregisters (56) aufweist.

4. Datenverarbeitungsvorrichtung nach einem der vorangehenden Ansprüche, wobei das Adreßgeneratormittel (70, 72, 74) eine Mehrzahl von Adreßgeneratorschaltkreisen aufweist, die jeweils eine Adresse für den Speicherbankwechsel für einen Speicherbereich von der Mehrzahl von Speicherbereichen in Antwort auf den Inhalt wenigstens eines Registers von der Mehrzahl von Registern (62, 66, 67, 68) abgeben.

5. Datenverarbeitungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Mikroprozessor eine Bildverarbeitungseinheit (42) zur Bildverarbeitung aufweist, daß die Vorrichtung ferner einen Videospeicher (44), auf den von der Bildverarbeitungseinheit (42) zugegriffen wird, und einen Videomonitor zum Anzeigen eines Bildes auf dessen Bildschirm aufgrund von Daten von der Bildverarbeitungseinheit (42) aufweist, und daß das Speichersteuermittel (26) Bereichsspezifizierungsmittel (72) zum Spezifizieren eines Speicherbereichs des Videospeichers (44) aufweist, und die Bildverarbeitungseinheit (42) auf den Speicherbereich aufgrund der Daten von dem ersten Mikroprozessor (34) zugreifen kann.

6. Datenverarbeitungsvorrichtung nach Anspruch 5, wobei ein Adreßraum für den Videospeicher (44) einer ersten Mehrzahl von Bildschirmbereichen des Videomonitors entspricht, und eine reale Adresse des Videospeichers (44) einer zweiten Mehrzahl von Bildschirmbereichen entspricht, die kleiner als die erste Mehrzahl von Bildschirmbereichen ist,

das Bereichsspezifizierungsmittel (72) ein Signalausgabemittel zum Ausgeben eines Signals (VRAM10) aufweist, das repräsentiert, welchem Ort des Adreßraums der Speicherbereich des Videospeichers (44) zugewiesen werden soll, wodurch ein vertikales Verschieben oder ein horizontales Verschieben auf dem Bildschirm des Videomonitors auftritt.

7. Datenverarbeitungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Speicher (20) ein Programmspeicher (20) zum Speichern eines Programms einer Bildverarbeitung ist, und der zweite Speicher ein Zeichenspeicher (22) zum Speichern von für die Bildverarbeitung verwendeten Zeichendaten ist, und

das Speichersteuermittel (26) ein Programmbanksteuermittel (74) zum Erzeugen einer Adresse für einen Speicherbankwechsel des Programmspeichers (20) aufgrund der Daten von dem ersten Mikroprozessor (34), und ein Zeichenbanksteuermittel (70) zum Erzeugen einer Adresse für den Speicherbankwechsel (22) des Zeichenspeichers aufgrund der Daten von dem ersten Mikroprozessor (34) aufweist.

8. Datenverarbeitungsvorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der erste Speicher (20), der zweite Speicher und das Speichersteuermittel (26) auf einer gedruckten Leiterplatte (14) montiert sind, die mit der Datenverarbeitungsvorrichtung verbunden ist, wobei die gedruckte Leiterplatte (14) ein Teil einer Speicherkassette (10) ist, die an die Datenverarbeitungsvorrichtung anschließbar und von dieser lösbar ist und bei dem Verwenden an die Datenverarbeitungseinheit angesteckt wird.

9. Datenverarbeitungsvorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Datenverarbeitungsvorrichtung von einem Spielgerät umfaßt wird, wobei ein Spielbild auf dem Bildschirm des Videomonitors aufgrund der in dem Programmspeicher (20) gespeicherten Programmdaten und der in dem Zeichenspeicher (22) gespeicherten Zeichendaten angezeigt wird.

10. Datenverarbeitungsvorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Vorrichtung einen von dem Primärspeicher (20, 22) separaten Erweiterungsspeicher (24) zum Speichern von Daten aufweist, wenn der erste oder der zweite Speicher voll sind, und daß das Speichersteuermittel (26) den Erweiterungsspeicher adressiert.

11. Datenverarbeitungsvorrichtung nach einem der Ansprüche 3 bis 10, wobei das Dateneinlesemittel (58) Daten in das erste Adreßgeneratormittel (74) und in das zweite Generatormittel zu unterschiedlichen Zeiten einliest.

12. Speicherkassette (10) zum Verwenden in einer Datenverarbeitungsvorrichtung (30), die einen an einen ersten Adreßbus angeschlossenen ersten Prozessor (34) aufweist, wobei die Speicherkassette (10) einen an den ersten Adreßbus angeschlossenen ersten Speicher (20), dessen Speicherbereich in eine Mehrzahl von Speicherbanken aufgeteilt ist, und ein Speichersteuermittel (26) aufweist, das ein Register zum Empfangen von Bedingungsinformationen umfaßt, die Daten beinhalten, die Bankauswahlbedingungen für den ersten Speicher (20) repräsentieren und auf einen Datenbus von dem ersten Prozessors (34) ausgegeben werden, wobei der erste Speicher (20) von von dem ersten Prozessor (34) an den ersten Adreßbus abgegebenen ersten Adreßdaten adressiert wird, das Speichersteuermittel (26) ein erstes Ausgabemittel (74) zum Ausgeben von Auswahldaten für die erste Speicherbank an den ersten Speicher (20) zur Speicherbankauswahl und zum Speicherbankwechsel aufweist, wobei das Speichersteuermittel (26) einen höherwertigen Anteil eines Adreßeingangs zum Spezifizieren einer Speicherbank des ersten Speichers (20) erzeugt,

dadurch gekennzeichnet, daß das Speichersteuermittel ein Pufferregister (56) zum vorübergehenden Speichern der von dem ersten Prozessor (34) auf den Datenbus ausgegebenen Auswahldaten für die erste Speicherbank aufweist, daß die Datenverarbeitungsvorrichtung (30) ferner einen zweiten Prozessor (42) und die Speicherkassette (10) einen an einen zweiten Adreßbus angeschlossenen zweiten Speicher (22) aufweisen, der von einem an den zweiten Adreßbus angeschlossenen zweiten Prozessor (42) adressiert wird, daß der zweite Speicher (22) in eine Mehrzahl von Speicherbanken aufgeteilt ist, daß das Pufferregister (56) vorübergehend Bankauswahlbedingungen des zweiten Speichers (22) speichert, die in den Bedingungsinformationen enthaltend von dem ersten Prozessor (34) auf dem Datenbus ausgegeben werden, daß das Speichersteuermittel (26) ein erstes Register (62), das in Übereinstimmung mit dem ersten Speicher zum Speichern der Auswahldaten für die erste Speicherbank vorgesehen ist, ein zweites Register (68), das in Übereinstimmung mit dem zweiten Speicher (22) zum Speichern der Auswahldaten für die zweite Speicherbank vorgesehen ist, Einlesemittel (58, 60) zum Einlesen der Auswahldaten für die erste Speicherbank und der Auswahldaten für die zweite Speicherbank in das erste Register (62, 64) bzw. das zweite Register (66, 68) zu voneinander unterschiedlichen Zeiten auf der Basis von von dem ersten Prozessor (34) ausgegebenen Einlesesteuerdaten, ein zweites Ausgabemittel zum Ausgeben der in dem zweiten Register (68) gehaltenen Auswahldaten für die zweite Speicherbank an den zweiten Speicher (22) zur Speicherbankauswahl und zum Speicherbankwechsel, und ein zusätzliches Register (66) aufweist, das wenigstens einem Register von dem ersten Register (62) und dem zweiten Register (68) zugeordnet ist, wodurch eine Bank wenigstens eines Speichers von dem ersten Speicher (20) und dem zweiten Speicher (22) entsprechend den in den Informationsbedingungen enthaltenen Größenbedingungen ausgewählt werden kann, die die Größe einer von dem ersten Prozessor (34) verwendeten Speicherbank definieren, wobei die Informationsbedingungen in dem ersten und in dem zweiten Register gespeichert sind und immer von dem ersten Mikroprozessor ausgegeben werden.

13. Speicherkassette nach Anspruch 12, dadurch gekennzeichnet, daß ein Speicher von dem ersten Speicher und dem zweiten Speicher ein Zeichenspeicher zum Speichern von Zeichendaten ist, mittels derer Zeichen auf einen Bildschirm eines Monitors angezeigt werden, und der andere Speicher von dem ersten Speicher und dem zweiten Speicher ein Programmspeicher zum Speichern von Programmdaten ist, um wenigstens die Anzeigebedingungen der Zeichen zu steuern.