JPS6095655A - メモリ細分化構成方法 - Google Patents
メモリ細分化構成方法Info
- Publication number
- JPS6095655A JPS6095655A JP11866383A JP11866383A JPS6095655A JP S6095655 A JPS6095655 A JP S6095655A JP 11866383 A JP11866383 A JP 11866383A JP 11866383 A JP11866383 A JP 11866383A JP S6095655 A JPS6095655 A JP S6095655A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bank
- selector
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、メモリ細分化構成方法に関し、特に大規模の
メモリ素子１個を複数のバンク構成にして使用する方法
に関するものである。
メモリ素子１個を複数のバンク構成にして使用する方法
に関するものである。
従来技術
例えば、メモリに入力するアドレス・バスおよびデータ
・バスとして、それぞれ１６本および８本のものが使用
される場合、メモリのアドレス付けはアドレス・バスの
ビット数で定まる２ ビット、つまり６５にバイト分し
か設定できない。そこで、従来より、メモリの多重化を
行って、セレクタにより同一アドレスで指定できるメモ
リ・エリアを増加させている。
・バスとして、それぞれ１６本および８本のものが使用
される場合、メモリのアドレス付けはアドレス・バスの
ビット数で定まる２ ビット、つまり６５にバイト分し
か設定できない。そこで、従来より、メモリの多重化を
行って、セレクタにより同一アドレスで指定できるメモ
リ・エリアを増加させている。
第１図は、従来のメモリ多重化方式の説明図である。Ａ
は、メモリの多重化を行うスタート・アドレス、Ｂは最
終アドレスであり、前述の例では、Ａ−Ｈの範囲が６５
にバイト分、メモリ・バンクのデータ幅は８ビット分で
ある。いま、Ａ〜Ｂの範囲でバンクを構成するメモリ素
子が、４個（Ｍｌｏ−Ｍ１３）であるとする。そして、
最初のバンクをＢＯとし、その右側に配列されたノくン
クをそれぞれＢ１．、Ｂ２．Ｂ３とする。
は、メモリの多重化を行うスタート・アドレス、Ｂは最
終アドレスであり、前述の例では、Ａ−Ｈの範囲が６５
にバイト分、メモリ・バンクのデータ幅は８ビット分で
ある。いま、Ａ〜Ｂの範囲でバンクを構成するメモリ素
子が、４個（Ｍｌｏ−Ｍ１３）であるとする。そして、
最初のバンクをＢＯとし、その右側に配列されたノくン
クをそれぞれＢ１．、Ｂ２．Ｂ３とする。
この場合、これらのメモリ・バンクを構成する最小単位
のメモリ素子は（Ｂ＋１−Ａ）／４の深さを有している
。上記の例では、６５にバイト／４中１６ Ｋバイトの
深さである。したがって、バンクを構成するメモリは、
アドレスとして最大（Ｂ＋１−Ａ）を有するメモリまで
しか使用できないことになる。
のメモリ素子は（Ｂ＋１−Ａ）／４の深さを有している
。上記の例では、６５にバイト／４中１６ Ｋバイトの
深さである。したがって、バンクを構成するメモリは、
アドレスとして最大（Ｂ＋１−Ａ）を有するメモリまで
しか使用できないことになる。
第２図は、多重化構成のメモリをセレクタを用いてアク
セスする制御方式の説明図である。
セスする制御方式の説明図である。
いま、第２図（ｂ）に示すように、ｌバンクに指定され
るアドレスを１０００〜１７ＦＦとし、１バンク当り２
にバイトの深さをもつメモリを複数個配列して、メモリ
の多重化を行う。第２図（ａ）において、ＣＰＵからバ
ンク・レジスタ（ＢＡＮＫ）２に対してあらかじめ情報
を与えて、ＰＯ−Ｐ３の４ビツトでバンク４１．４２．
４３・・・・・の１つを選択する。アドレス・バスの１
６ビツトのうちビットＯ〜１ｏは各バンク４１内のメモ
リ素子の選択に使用され、ビット１１〜１５はセレクタ
３に入力して１０００〜１７ＦＦのアドレスの１つを選
択し、セレクタ１に出方される。セレクタ１は、バンク
・レジスタ２がら入力されたＰｏ〜Ｐ３の組合わせによ
りバンクの１つを選択し、選択されたバンクに接続され
たラインを介してアドレスを出力する。
るアドレスを１０００〜１７ＦＦとし、１バンク当り２
にバイトの深さをもつメモリを複数個配列して、メモリ
の多重化を行う。第２図（ａ）において、ＣＰＵからバ
ンク・レジスタ（ＢＡＮＫ）２に対してあらかじめ情報
を与えて、ＰＯ−Ｐ３の４ビツトでバンク４１．４２．
４３・・・・・の１つを選択する。アドレス・バスの１
６ビツトのうちビットＯ〜１ｏは各バンク４１内のメモ
リ素子の選択に使用され、ビット１１〜１５はセレクタ
３に入力して１０００〜１７ＦＦのアドレスの１つを選
択し、セレクタ１に出方される。セレクタ１は、バンク
・レジスタ２がら入力されたＰｏ〜Ｐ３の組合わせによ
りバンクの１つを選択し、選択されたバンクに接続され
たラインを介してアドレスを出力する。
このように、従来においては、アドレス・バスによりメ
モリ・アドレスに＠界が生ずるため、それを増加する方
法として、メモリ・バンクを用いていた。しかし、従来
のメモリ・バンク栂Ｊ＆は、ｌバンクがｌメモリ素子の
アドレス可能範囲より大きいアドレスを有し、バンクを
構成するために、複数個のメモリ素子を用いてアドレス
範囲を確保していた。したがって、例えば、２にバイト
までアドレス付けできるアドレス・バスを有すルシステ
ムで、２にバイトのＲＡＭ （メモリ素子）を用いて１
バンクとし、複数のＲＡＭでメモリを多重化する場合に
は問題はないが、４にバイトのＲＡＭ ？ｉ： 用イＴ
メモリを多重化する場合には、４にバイトのＲＡＭのう
ち２にバイトのアドレス範囲しか使用することができず
、残りのエリアが無駄になってしまう。
モリ・アドレスに＠界が生ずるため、それを増加する方
法として、メモリ・バンクを用いていた。しかし、従来
のメモリ・バンク栂Ｊ＆は、ｌバンクがｌメモリ素子の
アドレス可能範囲より大きいアドレスを有し、バンクを
構成するために、複数個のメモリ素子を用いてアドレス
範囲を確保していた。したがって、例えば、２にバイト
までアドレス付けできるアドレス・バスを有すルシステ
ムで、２にバイトのＲＡＭ （メモリ素子）を用いて１
バンクとし、複数のＲＡＭでメモリを多重化する場合に
は問題はないが、４にバイトのＲＡＭ ？ｉ： 用イＴ
メモリを多重化する場合には、４にバイトのＲＡＭのう
ち２にバイトのアドレス範囲しか使用することができず
、残りのエリアが無駄になってしまう。
目 的
本発明の目的は、このような従来の欠点を改善シ、アド
レス・バスのビット数で定まるアドレス範囲より大きい
メモリ素子を有効に利用して、バンクを構成することが
できるメモリ細分化構成方法を提供することにある。
レス・バスのビット数で定まるアドレス範囲より大きい
メモリ素子を有効に利用して、バンクを構成することが
できるメモリ細分化構成方法を提供することにある。
構 成
以下、本発明の構成を、実施例により説明する。
第３図、第４図は、それぞれ本発明の原理を示スハンク
構成図である。
構成図である。
本発明は、メモリ素子１個で複数のバンクを構成するも
のである。
のである。
第３図は、最近出現している８にバイトの容量（深さ）
、８ビツトのデータ幅を有するメモリ素子（ＲＡＭ）を
−例として、このメモリ素子でバンクをＷ成する場合を
示している。本発明は、このような大規模メモリ素子を
深さ方向にＰＯ−Ｐ３に細分化し、それぞれバンクを構
成する。第３図の矢印で示すように、ＰＯの２にバイト
はそのまま、Ｐｌの２にバイトは仮想的ＧこＰＯの右隣
、Ｐ２の２にバイトは仮想的にＰｌの右隣、Ｐ３の２に
バイトは仮想的にＰ２の右１ｉｉＩにそれぞれ配置して
、等測的にバンクを構成する。第３図の場合には、アド
レス・バスのビット数で定まるアドレス範囲が、２にバ
イトのときである。
、８ビツトのデータ幅を有するメモリ素子（ＲＡＭ）を
−例として、このメモリ素子でバンクをＷ成する場合を
示している。本発明は、このような大規模メモリ素子を
深さ方向にＰＯ−Ｐ３に細分化し、それぞれバンクを構
成する。第３図の矢印で示すように、ＰＯの２にバイト
はそのまま、Ｐｌの２にバイトは仮想的ＧこＰＯの右隣
、Ｐ２の２にバイトは仮想的にＰｌの右隣、Ｐ３の２に
バイトは仮想的にＰ２の右１ｉｉＩにそれぞれ配置して
、等測的にバンクを構成する。第３図の場合には、アド
レス・バスのビット数で定まるアドレス範囲が、２にバ
イトのときである。
第４図は、他の例を示すバンク構成を示すもので、バン
クのアドレスの２倍の容態を有するメモリ素子の場合で
ある。バンクのアドレスは、スタート°アドレス人から
最終アドレスＢまでとする。
クのアドレスの２倍の容態を有するメモリ素子の場合で
ある。バンクのアドレスは、スタート°アドレス人から
最終アドレスＢまでとする。
メモリ素子Ｍｌは、（Ｂ＋１−Ａ）Ｘ２のアドレス可能
エリアを有しているので、バンクを２つに分けることが
できる。第４図では、２個のメモリ素子Ｍｌ、Ｍ２によ
り、４個のバンク構成としている。
エリアを有しているので、バンクを２つに分けることが
できる。第４図では、２個のメモリ素子Ｍｌ、Ｍ２によ
り、４個のバンク構成としている。
これにより、バンクのｎ倍の大きさのメモリ素子も、バ
ンクに細分して…バンクとすることが可能となり、大規
模メモリを有効に使用することができる。
ンクに細分して…バンクとすることが可能となり、大規
模メモリを有効に使用することができる。
第５図は、本発明の実施例を示すメモリ・アクセス制御
＠路のブロック図である。
＠路のブロック図である。
第５図において、５１．５２は本発明による８にバイト
容量のメモリ素子であり、それぞれ２にバイトずつ４個
のバンクに細分化されている。１゜３がセレクタ、２は
バンク・レジスタである。
容量のメモリ素子であり、それぞれ２にバイトずつ４個
のバンクに細分化されている。１゜３がセレクタ、２は
バンク・レジスタである。
ＣＰＵからバンク・レジスタ２に対し、あらかじめ情報
を与え、セレクタ１に対する２ビツト（Ｂ２．Ｂ３）の
組合わせにより、４個までのメモリ素子５を選択するこ
とができる。第５図では５１と５２の２個のみが接続さ
れているため、Ｂ２．Ｂ３−“００”、’０１″′でい
ずれか一方を選択できる。バンク・レジスタ２からの下
位２ピツ） （ＰＯ，ＰＬ）は、２にバイトのバンクを
選択するためのアドレスとして、直接メモリ素子δ１゜
５２に入力される。すなわち、各メモリ素子５１゜５２
の細分化されたバンクを左側から順にＢＯ。
を与え、セレクタ１に対する２ビツト（Ｂ２．Ｂ３）の
組合わせにより、４個までのメモリ素子５を選択するこ
とができる。第５図では５１と５２の２個のみが接続さ
れているため、Ｂ２．Ｂ３−“００”、’０１″′でい
ずれか一方を選択できる。バンク・レジスタ２からの下
位２ピツ） （ＰＯ，ＰＬ）は、２にバイトのバンクを
選択するためのアドレスとして、直接メモリ素子δ１゜
５２に入力される。すなわち、各メモリ素子５１゜５２
の細分化されたバンクを左側から順にＢＯ。
Ｂｌ、Ｂ２．Ｂ３とすると、例えばＰＯ，Ｐｌ−“ＯＯ
”のときＢＯ，“Ｏ１’“のときＢｌ、”ＩＯ’“のと
きＢ２、”１１″のときＢ３が選択される。なお、アド
レス・バスからのビット１１．１２は未接続となる。
”のときＢＯ，“Ｏ１’“のときＢｌ、”ＩＯ’“のと
きＢ２、”１１″のときＢ３が選択される。なお、アド
レス・バスからのビット１１．１２は未接続となる。
アドレス・バスのうちのビットＯ〜１０は、直接メモリ
素子５１．’５２に入力され、１バンクのアドレス範囲
（Ａ−Ｂ）内のアドレスが選択される。バンク・レジス
タ２からの２ビツト （ＰＯ’。
素子５１．’５２に入力され、１バンクのアドレス範囲
（Ａ−Ｂ）内のアドレスが選択される。バンク・レジス
タ２からの２ビツト （ＰＯ’。
ＰＬ）を加えると、全部で１３ビツトのアドレスとなり
１これでメモリ素子５１または５２内の実アドレスが指
定される。
１これでメモリ素子５１または５２内の実アドレスが指
定される。
アドレス・バスのうちのビット１３〜１５は、。
セレクタ３にアドレスが入力したとき、セレクタ１を同
時に起動するだけに使用される。この信号の入力により
、セレクタ１はＢ２．Ｂ３の組合わせで選択されたメモ
リ素子５１または５２にイネーブル信号を出力する。
時に起動するだけに使用される。この信号の入力により
、セレクタ１はＢ２．Ｂ３の組合わせで選択されたメモ
リ素子５１または５２にイネーブル信号を出力する。
効果
以し説明したように、本発明によれば、メモリ素子１個
で複数個のバンクを構成するので、バンクのアドレス範
囲を越える深ざのアドレスを有するメモリ素子も、バン
クを変えることによりアクセスできるので、アクセス可
能範囲がアドレス・バスのビット数により制限されるこ
となく、メモリを有効に使用することができる。したが
って、ＩＣ技術の進歩によりメモリ素子がますます大規
模化される傾向にあるが、本発明は、この点においても
顕著な効果を奏するものである。
で複数個のバンクを構成するので、バンクのアドレス範
囲を越える深ざのアドレスを有するメモリ素子も、バン
クを変えることによりアクセスできるので、アクセス可
能範囲がアドレス・バスのビット数により制限されるこ
となく、メモリを有効に使用することができる。したが
って、ＩＣ技術の進歩によりメモリ素子がますます大規
模化される傾向にあるが、本発明は、この点においても
顕著な効果を奏するものである。
手続補正書（方式）
昭和５９年１２月７８
昭和５８年 特 許願第１１’８６６３号２ 発明の名
称 メモリ細分化構成方法３ 補正をする者 事件と。関係 特許出願人 ４代理人 ８ 補正の内容 明紹書第８頁の次に、別紙の第９頁を
追加する。
称 メモリ細分化構成方法３ 補正をする者 事件と。関係 特許出願人 ４代理人 ８ 補正の内容 明紹書第８頁の次に、別紙の第９頁を
追加する。
牛０図面の簡単な説明
第１図は、従来のメモリ多重化方式の説明図、第２図は
従来のメモリーアクセス制御回路のブロック図、第３図
、第４図はそれぞれ本発明の原理を示すバンク構成図、
第５図は本発明の実施例を示すメモリ・アクセス制御回
路のブロック図である。
従来のメモリーアクセス制御回路のブロック図、第３図
、第４図はそれぞれ本発明の原理を示すバンク構成図、
第５図は本発明の実施例を示すメモリ・アクセス制御回
路のブロック図である。
ｌ、３：セレクタ、２：バンク・レジスタ、４１〜４４
：バンク、５１，５２：大規模メモリ。
：バンク、５１，５２：大規模メモリ。
＼、−・′
Claims (2)
- （１） ＣＰ Ｕからのアドレスバスのビット数で定ま
るアドレスの範囲でアクセスされるバンク構成のメモリ
装置において、該メモリ装置を構成するメモリ素子１個
で、複数のバンクを形成することを特徴とするメモリ細
分化構成方法。 - （２）前記複数のバンクは、メモリ素子の深さ方向に、
１バンクのアドレス範囲ごとに細分化されて形成される
ことを特徴とする特許請求の範囲第１項記載のメモリ細
分化構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11866383A JPS6095655A (ja) | 1983-06-30 | 1983-06-30 | メモリ細分化構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11866383A JPS6095655A (ja) | 1983-06-30 | 1983-06-30 | メモリ細分化構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095655A true JPS6095655A (ja) | 1985-05-29 |
Family
ID=14742132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11866383A Pending JPS6095655A (ja) | 1983-06-30 | 1983-06-30 | メモリ細分化構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095655A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199294A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | メモリ・アドレス・デコ−ド回路 |
| JPS622337A (ja) * | 1985-06-27 | 1987-01-08 | Toshiba Corp | メモリ拡張方式 |
| JPS63647A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | メモリ領域切換回路 |
| JPS63245535A (ja) * | 1986-11-19 | 1988-10-12 | Nintendo Co Ltd | メモリカートリッジ |
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 | ||
| JPH03164842A (ja) * | 1989-11-22 | 1991-07-16 | Furuno Electric Co Ltd | メモリ制御装置 |
| JPH0645004U (ja) * | 1992-11-11 | 1994-06-14 | 日本用品株式会社 | 吊下げテント |
-
1983
- 1983-06-30 JP JP11866383A patent/JPS6095655A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199294A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | メモリ・アドレス・デコ−ド回路 |
| JPS622337A (ja) * | 1985-06-27 | 1987-01-08 | Toshiba Corp | メモリ拡張方式 |
| JPS63647A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | メモリ領域切換回路 |
| JPS63245535A (ja) * | 1986-11-19 | 1988-10-12 | Nintendo Co Ltd | メモリカートリッジ |
| JPH01144943U (ja) * | 1988-03-25 | 1989-10-05 | ||
| JPH03164842A (ja) * | 1989-11-22 | 1991-07-16 | Furuno Electric Co Ltd | メモリ制御装置 |
| JPH0645004U (ja) * | 1992-11-11 | 1994-06-14 | 日本用品株式会社 | 吊下げテント |
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