DE112005001029B4 - Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit - Google Patents
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Abstract
Halbleiterbauelement mit: einem Substrat mit einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter, die auf einer Schicht aus Silizium-Germanium (Si-Ge) (70) angeordnet ist; einem Transistor mit Source/Drain-Gebieten, die in einer entspannten Schicht aus Silizium gebildet sind, das auf der verformten Si-Schicht aufgewachsen ist, und einer Gateelektrode (72) über dem Substrat, wobei eine Gatedielektrikumsschicht (73) dazwischen angeordnet ist, einer Schicht aus Metallsilizid auf einer oberen Fläche der Gateelektrode und dielektrische Seitenwandabstandshalter an Seitenflächen der Gateelektrode, die eine Oxydbeschichtung auf den Seitenflächen der Gateelektrode und auf einem oberen Oberflächenbereich der verformten Si-Schicht und eine Nitridschicht auf der Oxydbeschichtung aufweisen; und einer verspannten dielektrischen Beschichtung (90, 120) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten, und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, die eine hohe Druckverspannung (90) oder Zugverspannung (120) ausübt.
Description
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft mikro-miniaturisierte Halbleiterbauelemente, die Transistoren auf Silizium-Germaniummaterial aufweisen. Die vorliegende Erfindung ist insbesondere für die Herstellung von Transistoren mit einer verbesserten Kanalladungsträgerbeweglichkeit geeignet.
- Hintergrund der Erfindung
- Die ständige Weiterentwicklung von miniaturisierten Hochgeschwindigkeitshalbleiterbauelementen stellt zunehmend eine Herausforderung an die Grenzen konventioneller Halbleitermaterialien und Fertigungsverfahren dar. Konventionelle Halbleiterbauelemente enthalten typischerweise eine Vielzahl aktiver Bauelemente in oder auf einem gemeinsamen Halbleitersubstrat, beispielsweise CMOS-Bauelemente mit mindestens einem Paar aus einem PMOS-Transistor und einem NMOS-Transistor, die benachbart zueinander angeordnet sind. In der aktuellen Technologie werden kristalline Halbleiterscheiben als Substrate eingesetzt, etwa eine leicht p-dotierte Epitaxieschicht („epi-Schicht”) aus Silizium (Si), die auf einem stark dotierten kristallinen Si-Substrat aufgewachsen wird. Der geringe Wiederstand des stark dotierten Substrats ist notwendig, um die Anfälligkeit für ein ungewolltes Einschalten beziehungsweise „latch-up” zu minimieren, und die gegenüber der geringen Dotierung der epi-Schicht eine unabhängige Einstellung der Dotierprofile sowohl für p- als auch für n-Wannen beziehungsweise Potenzialtöpfe ermöglicht, die darin als Teil der Fertigungssequenz hergestellt werden, woraus sich ein optimales PMOS- und NMOS-Transistorverhalten ergibt.
- Die Anwendung der sehr dünnen epi-Schichten, das heißt eine Dicke von mehreren um, wird ermöglicht, indem eine flache Grabenisolation („STI”) eingesetzt wird, die vorteilhafterweise ein Heraufdiffundieren von p-Dotiermitteln aus dem stärker dotierten Substrat in die leicht dotierte epi-Schicht minimiert. Des weiteren wird es durch die STI ermöglicht, benachbarte aktive Bereiche näher aneinander anzuordnen, wobei der „Vogelschnabel” vermieden wird, der sich an der Kante jeder LOCOS-Isolationsstruktur ausbildet. STI bietet auch eine bessere Isolation, indem eine abruptere Struktur geschaffen wird, verringert die vertikale Stufe von dem aktiven Bereich zur Isolation, um damit die Steuerung der Gate-Lithographie zu verbessern, vermeidet den Hochtemperaturschritt für die Feldoxidation, die bei größerem Durchmesser Probleme verursachen kann, das heißt bei 8 Zoll-Scheiben, und damit für künftige Logik-Technologiegenerationen skalierbar ist.
- Substrate auf der Grundlage von „verformten Silizium” haben als Halbleitermaterial Interesse geweckt, da erhöhte Geschwindigkeiten für den Elektronenstrom und den Löcherstrom erreicht werden, wodurch die Herstellung von Halbleiterbauelementen mit höheren Arbeitsgeschwindigkeiten, verbesserten Leistungseigenschaften und einer geringeren Leistungsaufnahme ermöglicht wird. Es wird eine sehr dünne zugverformte kristalline Silizium-(Si)Schicht auf einer entspannten Silizium-Germanium-(Si-Ge)Pufferschicht mit sich graduell ändernder Zusammensetzung mit mehreren um Dicke aufgewachsen, wobei die Si-Ge-Pufferschicht wiederum auf einem geeigneten kristallinen Substrat gebildet ist, beispielsweise einer Si-Scheibe oder einer Silizium-auf-Isolator-(SOI)Scheibe. Die Si-Ge-Pufferschicht enthält typischerweise 12 bis 25 Atomprozent Ge. Die Technologie des verformten Siliziums beruht auf der Neigung der Si-Atome, wenn diese auf der Si-Ge-Pufferschicht abgeschieden werden, sich entsprechend der größeren Gitterkonstante (dem Abstand) der Si- und Ge-Atome (relativ zu reinem Si) auszurichten. Als Folge davon, dass sich die Si-Atome auf einem Substrat (Si-Ge) abscheiden, das aus Atomen aufgebaut ist, die weiter beabstandet sind, werden die Abstände „gedehnt”, um sich an den darunter liegenden Si- und Ge-Atomen auszurichten, wodurch die abgeschiedene Si-Schicht „gedehnt” oder zugverformt wird. Elektronen und Löcher besitzen in derartig verformten Si-Schichten eine größere Beweglichkeit als in konventionellen entspannten Si-Schichten mit einem geringeren interatomaren Abstand, das heißt, es ist ein geringerer Wiederstand für den Elektronenstrom und/oder den Löcherstrom vorhanden. Beispielswiese kann der Elektronenfluss in verformten Silizium bis zu 70% schneller sein im Vergleich zu dem Elektronenfluss in konventionellen Si. Transistoren und IC-Bauelemente, die auf derartigen verformten Si-Schichten aufgebaut sind, können bis zu 35% höhere Arbeitsgeschwindigkeiten aufweisen als entsprechende Bauelemente, die aus konventionellen Si hergestellt sind, ohne dass die Transistorgröße verringert werden muss. Konventionelle Verfahrensweisen auf der Grundlage einer verformten Siliziumtechnologie beinhalten ebenso das epitaktische Aufwachsen einer entspannten Siliziumschicht auf einer zugverspannten Siliziumschicht, die nachher dotiert wird, um entspannte Source/Drain-Gebiete in der entspannten Siliziumschicht zu bilden.
- Die Beweglichkeit von Elektronen in konventionellen Siliziumvollsubstraten ist höher als die Beweglichkeit von Löchern. Folglich ist in konventionellen CMOS-Transistoren der Durchlassstrom des PMOS-Transistors geringer als der Durchlassstrom des NMOS-Transistors, wodurch ein Ungleichgewicht hervorgerufen wird. Dieses Ungleichgewicht ist in CMOS-Transistoren noch ausgeprägter, die auf oder in einem zugverspannten aktiven Bauteilbereich hergestellt werden, der in einem Halbleitersubstrat mit verformten Gitter gebildet ist, beispielsweise einem verformten Si auf Si-Ge, da die Zunahme der Elektronenbeweglichkeit größer ist als die Zunahme der Löcherbeweglichkeit ist.
- Die
US 2004/0045499 A1 - In
US 6 573 172 B1 ,US 2003/0040158 A1 US 2004/0075148 A1 - Die
US 6 429 061 B1 lehrt, bei Ausbilden von CMOS-Transistoren eine verspannte Si-Schicht auf einer SiGe-Schicht auszubilden. Selbiges ist auch aus derUS 2004/0195623 A1 - In dem Maße wie die Mikro-Miniaturisierung voranschreitet, besteht ein ständiger Bedarf, den Durchlassstrom von Transistoren zu erhöhen, wozu Transistoren gehören, die auf diversen Arten verformter Si-Ge-Substrate hergestellt sind, indem die Ladungsträgerbeweglichkeit verbessert wird. Es besteht daher ein Bedarf für eine Verfahrenstechnik, die die Herstellung von Halbleiterbauelementen mit Transistoren ermöglicht, die auf Si-Ge-Substraten ausgebildet sind, und erhöhte Durchlassströme aufweisen, indem die Kanalladungsträgerbeweglichkeit erhöht wird, und es besteht ein Bedarf an den sich ergebenden Halbleiterbauelementen.
- Überblick über die Erfindung
- Ein Vorteil der vorliegenden Erfindung besteht in einem Verfahren zur Herstellung eines Halbleiterbauelements mit Transistoren auf Si-Ge Substraten mit erhöhten Durchlassströmen.
- Ein weiterer Vorteil der vorliegenden Erfindung betrifft ein Halbleiterbauelement mit Transistoren auf der Grundlage von Si-Ge-Substraten mit erhöhtem Durchlassstrom.
- Weitere Vorteile und andere Aspekte und Merkmale der vorliegenden Erfindung sind in der folgenden Beschreibung dargelegt und gehen für den Fachmann zum Teil aus dem Studium des Folgenden hervor oder können durch Praktizieren der vorliegenden Erfindung erhalten werden. Die Vorteile der vorliegenden Erfindung können insbesondere so realisiert und erhalten werden, wie dies in den angefügten Patentansprüchen dargelegt ist.
- Gemäß der vorliegende Erfindung werden die vorhergehenden und weitere Vorteile zum Teil durch ein Halbleiterbauelement erreicht, das umfasst: ein Substrat mit einer Schicht aus Silizium (Si) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge); einem Transistor mit Source/Drain-Gebieten und einer Gateelektrode über dem Substrat, wobei eine Gatedielektrikumsschicht dazwischen angeordnet ist; und eine verspannte dielektrische Beschichtung über den Seitenflächen der Gateelektrode und über den Source/Drain-Gebieten.
- Ein weiterer Vorteil der vorliegenden Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats mit einer Schicht aus Silizium (Si), das ein verformtes Gitter aufweist, auf einer Schicht aus Silizium-Germanium (Si-Ge); Bilden eines Transistors mit Source/Drain-Gebieten und einer Gateelektrode, die eine obere Fläche und Seitenflächen aufweist, über dem Substrat, wobei dazwischen eine Gatedielektrikumsschicht vorgesehen wird; und Bilden einer verspannten dielektrischen Beschichtung über den Seitenflächen der Gateelektrode und über dem Source/Drain-Gebieten.
- Ausführungsformen der vorliegenden Erfindung betreffen das Bilden dielektrischer Seitenwandabstandshalter auf Seitenflächen der Gateelektrode, so wie einer Oxydbeschichtung und einer Nitridschicht darauf, das epitaktische Aufwachsen einer entspannten Si-Schicht auf der verformten Si-Schicht, das Bilden von Source/Drain-Gebieten in der entspannten Si-Schicht und das anschließende Abscheiden der verspannten dielektrischen Beschichtung auf den Seitenwandabstandshaltern, auf den entspannten Source/Drain-Gebieten und auf einem Teil der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und erhöhten Source/Drain-Gebieten.
- Weitere Ausführungsformen der vorliegenden Erfindung enthalten ferner das Bilden von dielektrischen Seitenwandabstandshaltern an Seitenflächen der Gateelektrode, das Bilden von Source/Drain-Gebieten in der verformten Si-Schicht, das Bilden einer Metallsilizidschicht auf der oberen Fläche der Gateelektrode und einer Metallsilizidschicht auf den Source/Drain-Gebieten, das Entfernen der dielektrischen Seitenwandabstandshaltern, um einen Teil der verformten Si-Schicht benachbart zu den Seitenflächen der Gateelektrode freizulegen und das anschließende Bilden der verspannten dielektrischen Beschichtung auf der Metallsilizidschicht, auf der oberen Fläche der Gateelektrode, auf den Seitenflächen der Gateelektrode, auf den benachbarten freiliegenden Bereichen der verformten Si-Schicht und auf der Silizidschicht, die über den Source/Drain-Gebieten gebildet ist.
- In Ausführungsformen der vorliegenden Erfindung, die n-Kanaltransistoren aufweisen, weist die verspannte dielektrische Beschichtung eine hohe Zugverspannung auf. In Ausführungsformen der vorliegenden Erfindung, in denen p-Kanaltransistoren enthalten sind, weist die verspannte dielektrische Beschichtung eine hohe Druckverspannung auf. Die verspannte dielektrische Beschichtung kann eine Schicht aus Siliziumnitrid, Siliziumkarbid oder Siliziumoxynitrid mit einer Dicke von ungefähr 20 nm bis ungefähr 100 nm (200 Å bis ungefähr 1000 A) ausweisen.
- Ausführungsformen der vorliegenden Erfindung beinhalten die Herstellung von Halbleiterbauelementen mit komplementären MOS-(CMOS)Transistoren mit einer druckverspannten Schicht auf dem PMOS-Transistor und einer zugverspannten Schicht auf dem NMOS-Transistor. Gemäß einem Aspekt dieser Erfindung beihaltet der Prozessablauf das Abscheiden einer druckverspannten Nitridschicht sowohl über dem NMOS- als auch über dem PMOS-Transistor und dann das Abscheiden einer dünnen Pufferschicht, etwa einer Oxydschicht oder einer Oxynitridschicht, sowohl über dem NMOS- als auch dem PMOS-Transistor. Es wird dann selektiv geätzt, um die Oxydschicht und die druckverspannte Nitridschicht von dem NOMS-Transistor zu entfernen, während der PMOS-Transistor maskiert ist. Es wird dann eine zugverspannte Nitridschicht über dem NMOS-Transistor und dem PMOS-Transistor abgeschieden und wird anschließend selektiv von dem PMOS-Transistor weg geätzt. Das resultierende CMOS-Bauelement umfasst einen NMOS-Transistor mit einer darauf ausgebildeten zugverspannten Schicht und einen PMOS-Transistor mit einer darauf ausgebildeten druckverspannten Schicht.
- Weitere Vorteile und Aspekte der vorliegenden Erfindung werden für den Fachmann angesichts der folgenden detaillierten Beschreibung offenkundig, wobei Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben sind, indem die gegenwärtig als beste Art und Weise erachtete Verfahrenstechnik zur Praktizierung der vorliegenden Erfindung beschrieben wird. Wie nachfolgend beschrieben wird, kann die vorliegende Erfindung auch in anderen unterschiedlichen Ausführungsformen vorliegen und diverse Details davon können in diversen offensichtlichen Bereichen einer Modifizierung unterliegen, ohne von dem Grundgedanken der vorliegenden Erfindung abzuweichen. Daher sollen die Beschreibung und die Zeichnungen als lediglich anschaulich und nicht als einschränkend betrachtet werden.
- Kurze Beschreibund der Zeichnungen
-
1 und2 zeigen schematisch aufeinanderfolgende Phasen eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung. -
3 bis6 zeigen schematisch aufeinanderfolgende Phasen eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. -
7 bis14 zeigen schematisch den Verlauf eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. - In den
1 und2 sind gleiche Strukturelemente und Merkmale durch die gleichen Bezugszeichen belegt; in den3 bis6 sind ebenso ähnliche Strukturelemente oder Merkmale mit gleichen Bezugszeichen belegt; und in den7 bis14 sind ähnliche Merkmale und Elemente mit den gleichen Bezugszeichen benannt. - Beschreibung der Erfindung
- Für Transistoren, die auf Si-Ge-Substraten aufgebaut sind, sind andere Aspekte zu berücksichtigen als für Transistoren, die auf Siliziumvollsubstraten hergestellt sind. Aufgrund der größeren Dicke von Siliziumsubstraten neigen verspannte darauf abgeschiedenen Schichten dazu, das Substrat mit einer Verspannung zu beeinflussen, die entgegengesetzt zu jener ist, die die Schicht aufweist. Wenn beispielsweise eine zugverspannte Schicht auf einem Siliziumvollsubstrat abgeschieden wird, wird eine Druckverspannung einem Substrat und damit einem Kanalgebiet auferlegt. Jedoch sind typischerweise und gemäß den Ausführungsformen der vorliegenden Erfindung Si-Ge-Substrate mit einer verformten Siliziumschicht mit einer Dicke von ungefähr 20 nm–30 nm (200 A bis ungefähr 300 A) vorgesehen. Es werden entspannte Source/Drain-Gebiete mit einer Dicke von bis zu ungefähr 40 nm (400 A) darauf abgebildet. Somit übersteigt die Dicke der verformten Si-Schicht und der Drain/Source-Gebiete zusammen typischerweise nicht 80 nm (800 A). Als Folge davon ist die verformte Si-Schicht sogar zusammen mit einer entspannten Si-Schicht relativ „transparent” für die Art an Verspannung, die eine darauf abgeschiedene Schicht aufweist. Daher verleiht eine zugverspannte Schicht, die auf einer verformten Si-Schicht abgeschieden wird, oder eine entspannte Si-Schicht, die auf einer verformten Si-Schicht abgebildet ist, einem darin ausgebildeten Kanalgebiet ebenso eine Zugverspannung; und eine druckverspannte Schicht, die auf einer derartig dünnen Si-Schicht oder Schichten abgeschieden ist, verleiht einem darin ausgebildeten Kanalgebiet eine Druckverspannung; wohingegen in Vollsubstraten das Gegenteilige Verhalten auftreten würde.
- Die vorliegende Erfindung richtet sich an die Problematik des Vergrößerns des Durchlassstromes von Transistoren, die auf verformten Si-Substraten gebildet sind, und löst dieses Problem auch, wobei in kosteneffizienter und wirksamerweise die Kanalladungsträgerbeweglichkeit deutlich erhöht wird. Die vorliegende Erfindung gründet sich auf die Erkenntnis, dass die Kanalladungsträgerbeweglichkeit von Transistoren auf der Grundlage verformter Si-Substrate durch Anwenden einer Verspannung darauf erhöht werden kann. Bei der Herstellung von p-Kanaltransistoren wird die Kanalladungsträgerbeweglichkeit erhöht, indem eine verspannte dielektrische Schicht, die eine hohe Druckverspannung aufweist, zur Verbesserung der Löcherbeweglichkeit aufgebracht wird. In n-Kanaltransistoren wird die Kanalladungsträgerbeweglichkeit deutlich erhöht, indem eine verspannte Schicht, die eine hohe Zugverspannung aufweist, zum Vergrößern der Elektronenbeweglichkeit aufgebracht wird. Verspannte dielektrische Schichten können auf Transistoren aufgebracht werden, wobei die Source/Drain-Gebiete in der verformten Si-Schicht gebildet sind, oder können auf Transistoren aufgebracht werden, die entspannte Source/Drain-Gebiete aufweisen, die in verformten Si-Schichten gebildet sind. Die verspannte dielektrische Schicht kann Siliziumkarbid, Siliziumnitrid oder Siliziumoxynitrid aufweisen und kann durch Plasma unterstützte chemische Dampfabscheidung (PECVD) mit einer Dicke von ungefähr 20 nm (200 A) bis ungefähr 100 nm (1000 A) aufgebracht werden. Es können konventionelle PECVD-Bedingungen zum Abscheiden einer stark druckverspannten oder stark zugverspannten dielektrischen Schicht angewendet werden. Beim Abscheiden einer verspannten dielektrischen Schicht, die eine hohe Druckverspannung aufweist, werden sowohl eine Hochfrequenzleistung als auch eine Niederfrequenzleistung angewendet. Beim Abscheiden einer verspannten dielektrischen Schicht, die eine hohe Zugverspannung aufweist, wird die Niederfrequenzleistung deutlich verringert. Beim Abscheiden einer dielektrischen Schicht, die eine hohe Zugverspannung aufweist, wird eine Zugverspannung auf die darunter liegende verformte oder verspannte Si-Schicht ausgeübt. Beim Aufbringen einer Schicht, die eine hohe Druckverspannung aufweist, wird eine Druckverspannung auf die darunter liegende verformte oder entspannte Si-Schicht ausgeübt.
- Beispielsweise kann eine verspannte konforme Siliziumnitridschicht, die eine hohe Druckverspannung aufweist, beispielsweise größer als 1 Gpa, abgeschieden werden mit: einer Silan-(SiH4)Durchflussrate von 200 bis 500 sccm; einer Stickstoff-(N2)Durchflussrate von 2000 bis 10000 sccm; einer Ammonik-(NH3)Durchflussrate von 2500 bis 5000 sccm; einem SiH4/NH3-Verhältnis von 0,2 bis 0,04, einer Temperatur von 350°C bis 550°C; einem Druck von 133,322 Pa bis 799,932 Pa (1 bis 6 Torr); einer Hochfrequenzleistung von 70 bis 300 Watt; einer Niederfrequenzleistung von 20 bis 60 Watt und einem Elektrodenabstand (Sprühkopf) von 400 bis 600 mils. Eine Siliziumnitridschicht, die eine hohe Zugverspannung aufweist, beispielsweise größer als 1 Gpa, kann abgeschieden werden mit: einer SiH4-Druchflussrate von 50 bis 500 sccm; einer NH3-Druchflussrate von 1500 bis 5000 sccm; einer N2-Druchflussrate von 4000 bis 30000 sccm; einem SiH4/NH3-Verhältnis von 0,2 bis 0,04, einer Temperatur von 350°C bis 550°C, einem Druck von 266,644 Pa bis 1333,2199 Pa (2 bis 10 Torr) und einer Hochfrequenzleistung von 40 bis 300 Watt und einer Niederfrequenzleistung von 0 bis 10 Watt.
- In anderen Ausführungsformen der vorliegenden Erfindung wird eine dielektrische Schicht, die eine hohe Zugverspannung aufweist, hergestellt, indem die dielektrische Schicht durch chemische Dampfabscheidung aufgebracht wird, und anschließend wird die abgeschiedene dielektrische Schicht mit Ultraviolettstrahlung oder Elektronenstrahlung behandelt, um ihre Zugverspannung zu erhöhen.
- Gemäß Ausführungsformen der vorliegenden Erfindung wird die verspannte Schicht bei einer relativ geringen Temperatur aufgebracht. Folglich ermöglicht die vorliegende Erfindung das Abscheiden einer verspannten Schicht mit Zugverspannung oder Druckverspannung in Transistoren mit Nickelsilizidschichten, die auf Source/Drain-Gebieten und den Gateelektroden aufgebracht sind, ohne dass die thermischen Stabilitätsgrenzen der Nickelsilizidschichten überschritten werden. Die vorliegende Erfindung kann auch auf Transistoren angewendet werden, die anderen Metallsilizide, etwa Kobaltsilizid, aufweisen. Bei der Kobaltsilizidierung wird eine separate Schicht aus Silizium vor dem Abscheiden einer Schicht aus Kobalt zum in Gangsetzen der Silizidierung abgeschieden.
- Eine Ausführungsform der vorliegenden Erfindung ist schematisch in den
1 bis6 gezeigt. Gemäß1 wird eine Schicht aus verformten Si11 auf einer Schicht aus Si-Ge10 gebildet. Es sollte beachtet werden, dass die Si-Schicht11 vollständig verformt sein kann oder lokal in den Source/Drain-Gebieten gemäß konventioneller Vorgehensweisen verformt sein kann, wobei die Ausführungsformen der vorliegenden Erfindung beide Arten verformter Si-Schichten berücksichtigen. Eine Gateelektrode12 ist über der verformten Si-Schicht11 ausgebildet, wobei eine dielektrische Gateschicht13 dazwischen vorgesehen ist. Seitenwandabstandshalter werden dann gebildet, die eine L-förmige Oxydbeschichtung14 aufweisen, beispielsweise Siliziumoxyd, und es wird eine Nitridschicht15 , beispielsweise Siliziumnitrid, darauf gebildet. Es wird dann eine entspannte Si-Schicht16 auf der verformten Si-Schicht11 auf den darin gebildeten Source/Drain-Gebieten aufgewachsen, wobei sich durch das Dotieren die Source/Drain-Gebiete in die verformte Si-Schicht11 erstrecken. Eine Metallsilizidschicht20 ,20A , etwa Nickelsilizid, wird auf der oberen Fläche der Gateelektrode12 und auf dem entspannten Source/Drain-Gebiet16 aufgewachsen. Es wird dann eine verspannte dielektrische Beschichtung21 auf dem Seitenwandabstandshaltern, den Siliziden20 ,20A und zwischen der Oxydbeschichtung14 und dem entspannten Source/Drain-Gebiet16 auf der Si-Schicht11 gebildet. In Ausführungsformen der vorliegenden Erfindung, in denen die Si-Schicht lokal in den Source/Drain-Gebieten verläuft, verleiht die verspannte dielektrische Schicht21 der Siliziumschicht11 unter der Gateelektrode und unter den Abstandshaltern eine Verformung20 , wodurch vorteilhafterweise die Kanalladungsträgerbeweglichkeit erhöht wird. In Ausführungsformen, in denen die gesamte Si-Schicht11 verformt ist, erhöht die verspannte dielektrische Schicht die Verformung in dem Kanalgebiet unter der Gateelektrode und den Abstandshaltern noch weiter, wodurch die Kanalladungsträgerbeweglichkeit weiter erhöht wird. Die verspannte dielektrische Schicht21 kann beispielsweise Siliziumnitrid sein, das durch PECVD abgeschieden wird, wobei diese eine hohe Druckverspannung oder Zugverspannung aufweist. Zu weiteren Merkmalen, die in2 gezeigt sind, gehören ein Wolframpfropfen22 und ein Barrierenmetall23 , beispielsweise Titannitrid, die eine Öffnung in einem Zwischenschichtdielektrikum24 füllen, und ein Wolframpfropfen25 und ein Barriemetall26 , etwa Titannitrid, die ein Kontaktloch27 in dem Zwischenschichtdielektrikum24 füllen. Die durch die stark verspannte dielektrische Schicht21 hervorgerufene Verspannung erhöht die Kanalladungsträgerbeweglichkeit, wodurch der Durchlassstrom des Transistors erhöht wird. - Eine weitere Ausführungsform der vorliegenden Erfindung ist schematisch in den
3 bis6 gezeigt. Gemäß3 wird eine verformte Si-Schicht31 über einer Si-Ge-Schicht30 gebildet. In der zuvor erläuterten Ausführungsform kann die Si-Schicht31 global verformt sein oder kann lokal unter den Source/Drain-Gebieten verformt sein. Es wird eine Gateelektrode32 über der verformten Si-Schicht31 gebildet, wobei eine Gatedielektrikumsschicht33 dazwischen angeordnet ist. Ein Seitenwandabstandshalter mit einer Oxydbeschichtung34 mit einer Dicke von ungefähr 60 Å bis ungefähr 600 Å wird auf Seitenflächen der Gateelektrode32 und auf einem Teil der oberen Fläche der verformten Si-Schicht31 hergestellt. Es sollte beachtet werden, dass die Beschichtung34 durch ALD abgeschieden werden kann und auch Siliziumnitrid enthalten kann. Eine Siliziumoxydbeschichtung verhindert vorteilhafterweise den Verbrauch des Gateelektrodenmaterials durch Silizidierung an deren Seitenflächen, und verhindert vorteilhafterweise, dass eine nachfolgend ausgebildete dünne Schicht aus Nickelsilizid auf den Siliziumnitridseitenwandabstandshaltern die Nickelsilizidkontaktschicht auf der oberen Fläche der Gateelektrode kontaktiert, und/oder verhindert, dass die Nickelsilizidkontaktschichten auf der oberen Fläche der verformten Si-Schicht31 kontaktiert wird, wodurch ein Kurzschluss zwischen der Nickelsilizid und den Siliziumnitridseitenwandabstandshaltern verhindert wird. - Es werden dann Siliziumnitridabstandshalter
35 auf der Siliziumoxydbeschichtung34 durch PECVD mit anschließendem Ätzen hergestellt. Nachfolgend wird eine Silizidierung in Gang gesetzt, in dem eine Schicht aus Nickelsilizid40 auf der oberen Fläche der Gateelektrode32 gebildet wird, wie dies in4 gezeigt ist, und indem eine Schicht aus Nickelsilizid41 auf dem Source/Drain-Gebiet, das in der verformten Si-Schicht31 oder in dem verformten Bereich der Siliziumschicht31 gebildet ist, hergestellt wird. - Wie in
5 gezeigt ist, werden die Beschichtung und die Seitenwandabstandshalter dann entfernt, wobei ein Teil der oberen Fläche der verformten Si-Schicht31 zwischen den Silizidschichten41 und den Seitenflächen der Gateelektrode32 freigelegt wird, wobei eine sehr dünne Oxydschicht dazwischen ist, etwa mit weniger als 50 Å, die als eine Pufferschicht dient. Es wird dann eine stark verspannte dielektrische Schicht50 abgeschieden, etwa eine Siliziumnitridschicht, die eine hohe Druckverspannung aufweist, wobei dies mittels PECVD geschieht, wie in6 gezeigt ist. Die stark verspannte dielektrische Schicht50 dient dazu, die Löcherbeweglichkeit im Kanal zu erhöhen, wodurch der Durchlassstrom erhöht wird. - Eine weitere Ausführungsform der vorliegenden Erfindung ist schematisch in den
7 bis14 gezeigt. Gemäß7 ist ein CMOS-Bauelement schematisch dargestellt, das einen NMOS-Transistorbereich links und einen PMOS-Transistorbereich rechts aufweist, wobei ähnliche Strukturelemente durch gleiche Bezugszeichen benannt sind. Eine verformte Si-Schicht71 wird über einer Si-Ge-Schicht70 gebildet. Wie in den zuvor erläuterten Ausführungsformen kann die Si-Schicht71 global verformt sein oder kann lokal in den Source/Drain-Gebieten verformt sein. Es wird eine Gateelektrode72 über der verformten Si-Schicht71 gebildet, wobei eine Gatedielektrikumsschicht73 dazwischen angeordnet ist. Ein Seitenwandabstandshalter mit einer Oxydbeschichtung74 mit einer Dicke von ungefähr 60 Å bis ungefähr 600 Å wird auf Seitenflächen der Gateelektrode72 und auf einem Teil der oberen Fläche der verformten Si-Schicht71 gebildet. Die Siliziumoxydbeschichtung74 kann in der gleichen Weise hergestellt werden, wie dies zuvor mit Bezug zu der Siliziumoxydschicht34 in3 erläutert ist. Es werden dann Siliziumnitridabstandshalter75 auf der Siliziumoxydbeschichtung74 durch Anwenden von PECVD, gefolgt von Ätzen, gebildet. Nachfolgend wird eine Silizidierung in Gang gesetzt durch Bilden einer Schicht auf Nickelsilizid76 auf der oberen Fläche Gateelektronen72 und durch Bilden einer Schicht aus Nickelsilizid77 auf den Source/Drain-Gebieten, die auf der verformten Si-Schicht71 gebildet sind. - Wie in
8 gezeigt ist, werden die Beschichtung74 und die Seitenwandabstandshalter75 jeweils von den Transistoren entfernt, wobei ein Bereich der oberen Fläche der verformten Si-Schicht71 zwischen den Silizidschichten77 und den Seitenflächen der Gateelektrode72 freigelegt wird. Es wird dann eine stark druckverspannte Siliziumnitridschicht90 mit einer Druckverspannung von mehr als 1,5 GPa über dem NMOS-Transistor und dem PMOS-Transistor abgeschieden, wie in9 gezeigt ist. Das Abscheiden der stark druckverspannten Siliziumnitridschicht90 kann mittels einer Temperatur von ungefähr 400°C bis ungefähr 480°C, bei einer SiH4-Durchflussrate von ungefähr 200 bis ungefähr 300 sccm, einer NH3-Durchflussrate von ungefähr 3000 bis 4000 sccm, einer N2-Durchflussrate von ungefähr 3500 bis ungefähr 4500 sccm, einem Druck von ungefähr 266,644 Pa bis ungefähr 799,932 Pa (2 bis ungefähr 6 Torr), einem Sprühkopfabstand von ungefähr 400 bis ungefähr 600 mils, einer Hochfrequenz-RF-Leistung von ungefähr 60 bis 100 Watt, einer Niederfrequenz-RF-Leistung von ungefähr 40 Watt bis ungefähr 90 Watt mit einer anschließenden NH3/N2-Plammabehandlung mit NH3 bei einer Durchflussrate von ungefähr 500 bis ungefähr 1500 sccm und mit N2 mit einer Durchflussrate von ungefähr 2000 bis ungefähr 4000 sccm bei einer Hochfrequenz-RF-Leistung von ungefähr 100 Watt bis ungefähr 600 Watt und einer Niederfrequenz-RF-Leistung von ungefähr 20 Watt bis ungefähr 60 Watt für ungefähr 20 bis ungefähr 60 Sekunden bewerkstelligt werden. Die mehrfache Schichtabscheidung und die Plasmabehandlung erhöht die Druckverspannung weiter. Nachfolgend wird eine dünne Oxydschicht oder Oxynitridschicht100 , wie in10 gezeigt ist, durch einen konventionellen CVD-Prozess abgeschieden. Typischerweise wird die Oxydschicht oder die Oxynitridschicht100 mit einer Dicke von ungefähr 3 nm bis ungefähr 6 nm (30 A bis ungefähr 60 A) abgeschieden. - Nachfolgend wird eine Maske
110 , beispielsweise eine Photolackmaske oder eine Hartmaske, über dem PMOS-Transistor aufgebracht, wie in11 gezeigt ist, und die Oxydschicht oder Oxynitridschicht100 und die stark druckverspannte Siliziumnitridschicht90 werden von dem NMOS-Transistor entfernt. - Gemäß
12 wird die Maske110 von dem PMOS-Transistor entfernt, und es wird dann eine stark zugverspannte Siliziumnitridschicht120 mit einer Zugverspannung von mehr als 1,5 GPa über dem PMOS-Transistor und dem NMOS-Transistor abgeschieden. Das Abscheiden der stark zugverspannten Schicht120 kann bei einer Temperatur von ungefähr 400°C bis ungefähr 480°C, einer SiH4-Durchflussrate von ungefähr 40 bis ungefähr 80 sccm und einer NH3-Durchflussrate von ungefähr 1500 bis ungefähr 2500 sccm, einer N2-Durchflussrate von ungefähr 20000 bis ungefähr 40000 sccm, einem Abstand (zwischen dem Substrat und dem Sprühkopf) von ungefähr 400 bis ungefähr 600 mils, einem Druck von ungefähr 266,644P a bis ungefähr ungefähr 1066,5759 Pa (2 bis ungefähr 8 Torr) einer Hochfrequenzleistung von ungefähr 40 bis ungefähr 80 Watt und einer Niederfrequenzleistung von bis zu ungefähr 10 Watt erreicht werden. Es wird dann eine dünne Oxydschicht oder Oxynitridschicht mittels einem konventionellen CVD-Prozesses mit einer Dicke von ungefähr 3 nm (30 A) bis ungefähr 6 nm (60 A) abgeschieden. - Gemäß
13 wird eine Maske131 , etwa eine Photolackmaske oder eine Hartmaske so dann über dem NMOS-Transistor aufgebracht, und die Oxydschicht oder Oxynitridschicht130 und die stark zugverspannte Siliziumnitridschicht120 werden selektiv von dem PMOS-Transistor entfertn, wobei der Prozess an der Oxydschicht oder der Oxynitridschicht100 anhält. Es wird dann die Maske131 entfernt, und die sich ergebende Struktur ist in14 dargestellt, die eine Oxydschicht oder eine Oxynitridschicht130 und eine stark zugverspannte Siliziumnitridschicht120 über dem NMOS-Transistor und eine Oxydschicht oder Oxynitridschicht100 und eine stark druckverspannte Siliziumnitridschicht90 über dem PMOS-Transistor aufweist. Das sich ergebende CMOS-Bauelement umfasst einen Pmos-Transistor und einen NMOS-Transistor mit einer erhöhten Kanalladungsträgerbeweglichkeit und damit mit einem verbesserten Durchlassstrom. - Die vorliegende Erfindung stellt eine Verfahrenstechnik bereit, die die Herstellung von mikrominiaturisierten Halbleiterbauelementen mit hoher Qualität, hoher Arbeitsgeschwindigkeit auf der Grundlage einer Technologie des verformten Gitters ermöglicht, wobei die Transistordurchlassströme maximiert werden. Die erfindungsgemäße Vorgehensweise kann unter Anwendung konventioneller Prozessverfahren und Einrichtungen mit Durchsatzraten praktiziert werden, die konsistent sind mit den Durchsatzerfordernissen automatisierter Herstellungsverfahren und die vorliegende Erfindung ist damit vollständig kompatibel mit konventionellen Prozessabläufen für die Herstellung integrierter Halbleiterbauelemente mit hoher Packungsdichte.
- Die vorliegende Erfindung ist industriell anwendbar bei der Herstellung diverser Arten von Halbleiterbauelementen. Die vorliegende Erfindung ist auch bei der Herstellung mikro-miniaturisierter Halbleiterbauelemente mit hohen Arbeitsgeschwindigkeiten industriell anwendbar.
- In der vorhergehenden Beschreibung wurden zahlreiche spezielle Details dargelegt, etwa spezielle Materialien, Strukturen, Reaktionsmittel, Prozesse, etc., um ein besseres Verständnis der vorliegenden Erfindung zu vermitteln. Jedoch kann die vorliegende Erfindung auch ohne Bezugnahme auf die speziell dargelegten Details verwirklicht werden. In anderen Fällen wurden gut bekannte Prozessmaterialien und -verfahren nicht detailliert beschrieben, um die vorliegende Erfindung nicht unnötig zu verdunkeln.
- In der vorliegenden Offenbarung sind lediglich die bevorzugte Ausführungsform der vorliegenden Erfindung und einige wenige Beispiele ihrer Vielseitigkeit beschrieben. Es ist zu beachten, dass die vorliegende Erfindung in diversen anderen Kombinationen und Umgebungen eingesetzt werden kann und dass sie diversen Änderungen oder Modifizierungen innerhalb des Schutzbereichs des hierin ausgedrückten erfindungsgemäßen Konzepts unterliegen kann.
Claims (8)
- Halbleiterbauelement mit: einem Substrat mit einer Schicht aus Silizium (Si) (
71 ) mit einem verformten Gitter, die auf einer Schicht aus Silizium-Germanium (Si-Ge) (70 ) angeordnet ist; einem Transistor mit Source/Drain-Gebieten, die in einer entspannten Schicht aus Silizium gebildet sind, das auf der verformten Si-Schicht aufgewachsen ist, und einer Gateelektrode (72 ) über dem Substrat, wobei eine Gatedielektrikumsschicht (73 ) dazwischen angeordnet ist, einer Schicht aus Metallsilizid auf einer oberen Fläche der Gateelektrode und dielektrische Seitenwandabstandshalter an Seitenflächen der Gateelektrode, die eine Oxydbeschichtung auf den Seitenflächen der Gateelektrode und auf einem oberen Oberflächenbereich der verformten Si-Schicht und eine Nitridschicht auf der Oxydbeschichtung aufweisen; und einer verspannten dielektrischen Beschichtung (90 ,120 ) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten, und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, die eine hohe Druckverspannung (90 ) oder Zugverspannung (120 ) ausübt. - Halbleiterbauelement nach Anspruch 1, wobei: der Transistor ein p-Kanaltransistor ist; und die verspannte dielektrische Beschichtung (
90 ) eine hohe Druckverspannung aufweist. - Halbleiterbauelement nach Anspruch 1, wobei: der Transistor ein n-Kanaltransistor ist; und die verspannte dielektrische Beschichtung (
120 ) eine hohe Zugverspannung aufweist. - Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats mit einer Schicht aus Silizium (Si) (
71 ) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge) (70 ); Bilden eines Transistors mit Source/Drain-Gebieten und einer Gateelektrode (72 ), die eine obere Fläche und Seitenflächen aufweist, über dem Substrat, wobei eine Gatedielektrikumsschicht (73 ) dazwischen angeordnet ist; Bilden von Seitenwandabstandshaltern an den Seitenflächen der Gateelektrode; epitaktisches Aufwachsen einer entspannten Schicht aus Si auf der verformten Si-Schicht, wobei die Source/Drain-Gebiete des Transistors in der entspannten Schicht aus Silizium gebildet sind; und Abscheiden einer verspannten dielektrischen Beschichtung (90 ,120 ) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, wobei die verformte Si-Schicht (71 ) global verformt oder lokal in den Source/Drain-Gebieten verformt ist. - Verfahren nach Anspruch 4, wobei die verspannte dielektrische Beschichtung eine Schicht aus Siliziumnitrid, Siliziumkarbid oder Siliziumoxynitrid bei einer Dicke von ungefähr 200 Å bis ungefähr 1000 Å aufweist.
- Verfahren nach Anspruch 5, das umfasst: Bilden der Source/Drain-Gebiete in der verformten Si-Schicht (
71 ); Bilden einer ersten Metallsilizidschicht auf der oberen Fläche der Gateelektrode (72 ) und einer zweiten Metallsilizidschicht auf den Source/Drain-Gebieten (71 ); Entfernen der dielektrischen Seitenwandabstandshalter, um einen Teil der verformten Si-Schicht benachbart zu den Seitenflächen der Gateelektrode freizulegen; und Bilden der verspannten dielektrischen Beschichtung (90 ,120 ) auf der ersten Metallsilizidschicht (76 ), auf den Seitenflächen der Gateelektrode (72 ) und auf den benachbarten freigelegten Bereichen der verformten Si-Schicht (71 ). - Verfahren nach Anspruch 6, wobei der Transistor ein p-Kanaltransistor ist und das Verfahren umfasst: Bilden der verspannten dielektrischen Schicht (
90 ) durch Abscheiden einer dielektrischen Schicht durch Plasma unterstützte chemische Dampfabscheidung unter Bedingungen, sodass die Schicht eine hohe Druckverspannung aufweist, oder der Transistor ein n-Kanaltransistor ist, und das Verfahren umfasst: Bilden der verspannten dielektrischen Beschichtung (120 ) durch Plasma unterstützte chemische Dampfabscheidung unter Bedingung, sodass die Schicht eine hohe Zugverspannung aufweist. - Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats in einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge) (
70 ); Bilden von CMOS-Transistoren mit einem NMOS-Transistor und einem PMOS-Transistor, wobei jeder Transistor Source/Drain-Gebiete und eine Gateelektrode (72 ) mit einer oberen Fläche und Seitenflächen auf dem Substrat aufweist, wobei eine Gatedielektrikumsschicht (73 ) dazwischen angeordnet ist; Bilden von Seitenwandabstandshaltern auf den Seitenflächen jeder Gateelektrode; Bilden von Metallsilizidschichten (76 ,77 ) auf der oberen Fläche jeder Gateelektrode (72 ) und auf der Oberfläche der Source/Drain-Gebiete jedes Transistors; Entfernen der Seitenwandabstandshalter von den Seitenflächen jeder Gateelektrode (72 ); Abscheiden einer Schicht aus Siliziumnitrid (90 ), die eine hohe Druckverspannung aufweist, von dem NMOS-Transistor und dem PMOS-Transistor; Abscheiden einer Oxydbeschichtung oder einer Oxynitridbeschichtung (100 ) auf der Siliziumnitridschicht (90 ), die die hohe Druckverspannung aufweist; Selektives Entfernen der Oxydbeschichtung oder der Oxynitridbeschichtung (100 ) und der Siliziumnitridschicht (90 ), die die hohe Druckverspannung aufweist, von dem NMOS-Transistor; Abscheiden einer Schicht aus Siliziumnitrid (120 ), die eine hohe Zugverspannung aufweist, auf dem NMOS-Transistor und auf dem PMOS-Transistor; und Abscheiden einer Oxydbeschichtung oder einer Oxynitridbeschichtung (120 ) auf der Siliziumnitridschicht, die die hohe Zugverspannung aufweist, über dem NMOS-Transistor und dem PMOS-Transistor; und Selektives Entfernen der Oxydbeschichtung oder der Oxynitridbeschichtung und der Siliziumnitridschicht, die die hohe Zugverspannung aufweist, von dem PMOS-Transistor.
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