DE102015114796A1 - Verfahren zum herstellen eines halbleitersubstrates mit vergrabenen hohlräumen und dielektrischen trägerstrukturen - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung, umfasst ein Bilden einer Vielzahl von Trenches (104), die sich in ein Halbleitersubstrat (100) von einer ersten Oberfläche (102) des Halbleitersubstrates (100) erstrecken. Jeder der Trenches (104) umfasst einen schmaleren Teil (106) in offener Kommunikation mit einem weiteren Teil (108), der von der ersten Oberfläche (102) durch den schmaleren Teil (106) beabstandet ist. Der schmalere Teil (106) von benachbarten Trenches (104) ist lateral durch einen ersten Bereich (110) des Halbleitersubstrates (100) getrennt. Der weitere Teil (108) von benachbarten Trenches (104) ist lateral durch einen zweiten Bereich (112) des Halbleitersubstrates (100) getrennt, der schmaler als der erste Bereich (110) ist. Das Verfahren umfasst weiterhin ein Einführen eines Oxidationsmittels in den weiteren Teil (108) der Trenches (104) durch den schmaleren Teil (106) der Trenches (104), um den zweiten Bereich (112) des Halbleitersubstrates (100) zwischen benachbarten Trenches (104) zu oxidieren, damit dielektrische Trägerstrukturen (118) gebildet werden, die den ersten Bereich (110) des Halbleiters (100) lagern.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Herstellung einer Halbleitervorrichtung und insbesondere auf Halbleitersubstrate, die vergrabene Hohlräume und dielektrische Strukturen haben.
  • HINTERGRUND
  • Integrierte Schaltungen (ICs) umfassen typischerweise eine oder mehrere Vorrichtungen (z.B. Transistoren, Dioden, Kondensatoren usw.), die in einem Halbleitersubstrat gebildet sind. In der Silizium-auf-Isolator-(SOI-)Technologie umfasst das Halbleitersubstrat eine vergrabene Isolationsschicht. SOI-Substrate sind in einigen Anwendungen bevorzugt, da die vergrabene Isolationsschicht elektrisch die Vorrichtungen isoliert, was zu verbesserten Vorrichtungseigenschaften führt. Beispielsweise umfassen Vorteile der SOI-Technologie eine geringere parasitäre Kapazität, ein reduziertes Übersprechen zwischen benachbarten Vorrichtungen und eine verminderte Wahrscheinlichkeit einer Latch-up-Bedingung während eines Betriebes der Vorrichtungen.
  • Bekannte Technologien zum Bilden von SOI-Substraten umfassen SIMOX-(Trennung durch Implantation von Sauerstoff-)Techniken und SmartCut-Techniken. In beiden Prozessen wird eine Oberfläche eines Halbleitersubstrates oxidiert, um eine dielektrische Schicht zu bilden, die letztlich als die vergrabene Isolationsschicht dienen wird. Danach werden poröse Schichten in dem Substrat gebildet. In dem Fall von SmartCut ist die poröse Schicht eine Schicht von implantiertem Wasserstoff, und ein Waferbonden wird angewandt sowie das Substrat längs des implantierten Wasserstoffes getrennt. Im Fall von SIMOX ist die poröse Schicht eine Schicht von implantiertem Sauerstoff. Somit führen die Ionenimplantations- und Waferbondschritte, die diesen Prozessen zugeordnet sind, Aufwand und Komplexität in dem Substratherstellungsprozess ein.
  • Eine alternative Technik zum Bilden eines SOI-Substrates, die keine Ionenimplantation und kein Waferbonden einschließt, wird als Silizium-auf-Nichts-(SON-)Technik bezeichnet. In der SON-Technologie werden anstelle eines Verwendens eines Oxidmaterials (beispielsweise SiO2) als die vergrabene Isolatorschicht ungefüllte Hohlräume in dem Substrat vorgesehen. Die ungefüllten Hohlräume können verwendet werden, um einen vergrabenen Isolator mit vorteilhaften dielektrischen Eigenschaften vorzusehen, da Luft in den Hohlräumen eine geringere dielektrische Konstante als Oxidmaterialien hat. Jedoch sind SON-Techniken begrenzt, da ein Vergrößern der Abmessung des ungefüllten Hohlraumes auf Kosten einer mechanischen Stabilität des Substrates geschieht. Wenn beispielsweise ein Hohlraum einen wesentlichen Teil des Chipgebietes einnimmt, tragen nur die lateralen Ränder des Substrates den oberen Teil des Substrates. Als ein Ergebnis ist die mechanische Stabilität des Substrates gefährdet.
  • ZUSAMMENFASSUNG
  • Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung und eines SOI-Substrates sowie eine Halbleitervorrichtung anzugeben, die jeweils den obigen Forderungen genügen.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Patentanspruches 1 bzw. 13 sowie durch eine Halbleitervorrichtung mit den Merkmalen des Patentanspruches 15 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Gemäß einem Ausführungsbeispiel ist ein Verfahren zum Herstellen einer Halbleitervorrichtung beschrieben. Das Verfahren umfasst ein Bilden einer Vielzahl von Trenches bzw. Gräben, die sich in ein Halbleitersubstrat von einer ersten Oberfläche des Halbleitersubstrates erstrecken. Jeder der Trenches umfasst einen schmaleren bzw. engeren Teil in offener Verbindung bzw. Kommunikation mit einem weiteren bzw. breiteren Teil, der von der ersten Oberfläche durch den schmaleren Teil beabstandet ist. Der schmalere Teil von benachbarten Trenches ist lateral durch einen ersten Bereich des Halbleitersubstrates getrennt. Der weitere Teil von benachbarten Trenches ist lateral durch einen zweiten Bereich des Halbleitersubstrates getrennt, der schmaler als der erste Teil ist. Das Verfahren umfasst ein Einführen eines Oxidationsmittels in dem weiteren Teil der Trenches durch den schmaleren Teil der Trenches, um den zweiten Bereich des Halbleitersubstrates zwischen benachbarten Trenches zu oxidieren, um dielektrische Trägerstrukturen zu bilden, die den ersten Bereich des Halbleiters tragen bzw. unterstützen.
  • Gemäß einem anderen Ausführungsbeispiel ist ein Verfahren zum Bilden eines Silizium-auf-Isolator-Substrates beschrieben, um eine oder mehrere Halbleitervorrichtungen darauf zu bilden. Das Verfahren umfasst ein Bilden einer Vielzahl von Trenches, die sich von einer ersten Oberfläche eines Halbleitersubstrates erstrecken. Jeder der Trenches umfasst einen schmaleren bzw. engeren Teil, der sich von der ersten Oberfläche zu einem weiteren bzw. breiteren Hohlraumteil erstreckt, der von der ersten Oberfläche beabstandet ist. Das Verfahren umfasst ein Oxidieren von inneren Seitenwänden der Trenches, um dielektrische Trägerstrukturen zu bilden. Die dielektrischen Trägerstrukturen sind zwischen den Hohlraumteilen von benachbarten Trenches angeordnet und von der ersten Oberfläche beabstandet. Das Verfahren umfasst weiterhin ein Schließen des schmaleren Teiles von jedem der Trenches in der Vielzahl, um eine vergrabene Isolatorschicht unter der ersten Oberfläche zu bilden. Die vergrabene Isolatorschicht umfasst die weiteren bzw. breiteren Hohlraumteile der Trenches in den dielektrischen Trägerstrukturen.
  • Gemäß einem anderen Ausführungsbeispiel ist eine Halbleitervorrichtung beschrieben. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einer ersten Oberfläche. Die Vorrichtung umfasst weiterhin eine oder mehrere Halbleitervorrichtungen, die auf der ersten Oberfläche in einem aktiven Gebiet gebildet sind. Die Vorrichtung umfasst eine Vielzahl von Hohlräumen in dem Halbleitersubstrat unterhalb der ersten Oberfläche. Die Vorrichtung umfasst weiterhin dielektrische Trägerstrukturen zwischen jedem der Hohlräume und beabstandet von der ersten Oberfläche. Die dielektrischen Trägerstrukturen stützen einen Teil des Halbleitersubstrates zwischen dem aktiven Gebiet und den Hohlräumen. Die dielektrischen Trägerstrukturen umfassen ein Oxid.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zu einander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an. Die Merkmale der verschiedenen dargestellten Ausführungsbeispiele können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsbeispiele sind in den Zeichnungen gezeigt und in der Beschreibung wie folgt in Einzelheiten erläutert.
  • 1 zeigt eine Teilschnittdarstellung eines Halbleitersubstrates mit einer Vielzahl von Trenches, die in dem Substrat gebildet sind, gemäß einem Ausführungsbeispiel.
  • 2 einschließlich 2A und 2B zeigt eine Oxidation von Trenches, um dielektrische Trägerstrukturen zwischen weiteren Hohlraumteilen der Trenches zu bilden, gemäß einem Ausführungsbeispiel.
  • 3 zeigt ein Füllen der Trenches mit einem Füllmaterial gemäß einem Ausführungsbeispiel.
  • 4 zeigt ein Ätzen des Oxides selektiv zu dem Füllmaterial in dem schmaleren Teil der Trenches gemäß einem Ausführungsbeispiel.
  • 5 zeigt ein Entfernen des Füllmaterials gemäß einem Ausführungsbeispiel.
  • 6 zeigt ein Abschließen der weiteren Teile der Trenches mit einem halbleitenden Material gemäß einem Ausführungsbeispiel.
  • 7 zeigt ein Abschließen der weiteren Teile der Trenches mit einem halbleitenden Material gemäß einem anderen Ausführungsbeispiel.
  • 8 zeigt ein Ausführungsbeispiel, in welchem der weitere Teil von einigen Trenches abgeschlossen ist, während der weitere Teil von einem der Trenches daran gehindert ist, abgeschlossen zu werden.
  • 9 einschließlich 9A bis 9C zeigt, wie verhindert wird, dass der schmale Teil eines der Trenches vollständig während eines Schließen der Trenches konvergiert, indem lokal der schmale Teil des Trenches erweitert wird, gemäß einem Ausführungsbeispiel.
  • 10 zeigt ein Verfahren wie verhindert wird, dass der schmalere Teil von wenigstens einem der Trenches vollständig geschlossen wird, indem ein Oxid in dem schmaleren Teil der Trenches belassen wird, gemäß einem Ausführungsbeispiel.
  • 11 zeigt eine Substratstruktur, in welcher die Trenches mit einem Material gefüllt wurden, gemäß einem Ausführungsbeispiel.
  • 12 zeigt ein mögliches Layout bzw. eine mögliche Gestaltung des Substrates längs einer Schnittlinie A-A von 11, in welcher die weiteren Hohlraumteile als vergrabene Busleitungen ausgestaltet sind, gemäß einem Ausführungsbeispiel.
  • 13 zeigt ein mögliches Layout bzw. eine mögliche Gestaltung des Substrates längs der Schnittlinie B-B von 11, in welcher ein Zugangstrench einen Teil des Halbleitermateriales einschließt, gemäß einem Ausführungsbeispiel.
  • 14 zeigt eine Draufsicht eines Halbleiterchips, der einen Logikbereich hat, der von einem Leistungstransistorbereich isoliert ist, gemäß einem Ausführungsbeispiel.
  • DETAILBESCHREIBUNG
  • Gemäß hier beschriebenen Ausführungsbeispielen ist ein Halbleitersubstrat so gebildet, dass das Substrat eine Vielzahl von vergrabenen Hohlräumen und dielektrischen Trägerstrukturen zwischen den Hohlräumen umfasst. Dies kann realisiert werden durch Bilden einer Vielzahl von flaschenhalsförmigen bzw. verengten Trenches bzw. Gräben an einer ersten Oberfläche eines Halbleitersubstrates. Jeder dieser flaschenhalsförmigen Trenches umfasst einen schmaleren Teil, der sich von einer ersten Oberfläche zu einem weiteren bzw. breiteren Teil erstreckt, der unter der ersten Oberfläche ist. Die Trenches sind lateral voneinander so beabstandet, dass ein relativ schmaler Bereich an Halbleitermaterial zwischen den weiteren Teilen von benachbarten Trenches vorgesehen ist. Dieser schmale Bereich an dem Halbleitermaterial wird in eine dielektrische Trägerstruktur durch Einführen eines Oxidationsmittels in den schmaleren Teil der Trenches oxidiert. Danach können die Trenches so abgeschlossen bzw. verschlossen werden, dass der weitere Teil (oder Abschnitte des weiteren Teiles) von einigen oder allen der Trenches durch Halbleitermaterial bedeckt ist. Gemäß einem Ausführungsbeispiel werden die Trenches durch Ausführen eines Wasserstoffausheilprozesses geschlossen, der bewirkt, dass der schmalere Teil des Trenches zusammenbricht bzw. einfällt. Gemäß einem alternativen Ausführungsbeispiel wird der Trench durch einen epitaxialen lateralen Überwachstumsprozess geschlossen, der eine epitaktische Schicht an der Oberfläche des Halbleitermaterials bildet, die sich über dem schmaleren Teil der Trenches so erstreckt, dass der weitere Teil (oder Abschnitte des weiteren Teiles) von einigen oder allen der Trenches durch Halbleitermaterial bedeckt ist.
  • Die hier beschriebenen Verfahren erlauben die Herstellung von mehreren bzw. Mehrfachhohlräumen (entweder gefüllt oder ungefüllt) innerhalb eines Halbleitersubstrates ohne die mechanische Stabilität des Substrates zu beeinträchtigen. Diese verbesserte mechanische Stabilität ist wenigstens teilweise den dielektrischen Trägerstrukturen zuzuordnen, die in regelmäßigen Intervallen zwischen den Hohlräumen angeordnet sind. Weiterhin überleben diese dielektrischen Trägerstrukturen den oben beschriebenen Wasserstoffausheilprozess, der die schmalen Teile der Trenches zusammenbrechen lässt. Daher kann ein kontinuierlicher aktiver Vorrichtungsbereich über den Hohlräumen längs des gesamten Substrates oder eines wesentlichen Teiles des Substrates gebildet werden. Weiterhin ist dieses Substrat mechanisch stabil und stützt sich nicht exklusiv auf das Halbleitermaterial an den lateralen Randseiten der Hohlräume für eine physikalische Lagerung eines oberen Teiles des Halbleitermaterials.
  • Die Hohlräume können verwendet werden, um eine weite Vielfalt von Substratstrukturen zu bilden. Beispielsweise kann der oben beschriebene Prozess benutzt werden, um ein SOI-Substrat herzustellen, in welchem die Isolatorschicht eine Vielzahl von ungefüllten Hohlräumen und dielektrischen Trägerstrukturen zwischen den Hohlräumen umfasst. Die vergrabene Isolatorschicht hat vorteilhafte isolierende Eigenschaften, da die Luft innerhalb der Hohlräume ein Niedrig-k-Dielektrikum liefert. Alternativ können die Hohlräume mit einem elektrischen Leiter oder einem elektrischen Isolator gefüllt werden. Weiterhin können die Hohlräume von der Oberfläche zugänglich sein, wenn einer oder mehrere der Trenches (entweder in einem Abschnitt oder in dem gesamten Trench) nicht geschlossen ist. Weiterhin können Prozessschritte unternommen werden, so dass einige der Trenches geschlossen sind, während andere Trenches nicht geschlossen sind. Die vergrabenen Hohlräume können verwendet werden, um eine vergrabene Busleitung vorzusehen, die elektrisch mit einer oder mehreren elektrischen Vorrichtungen (z.B. MOSFETs, IGBTs, usw.) verbunden ist. Alternativ oder zusätzlich können die Trenches so gebildet werden, dass der schmale Teil von einem Trench einen Teil des Halbleitermaterials einschließt und elektrisch isoliert.
  • In 1 ist ein Halbleitersubstrat 100 gezeigt, das eine erste Oberfläche 102 hat. Das Halbleitersubstrat 100 kann aus irgendeinem allgemein bekannten Halbleitermaterial gebildet sein, wie Silizium (Si), Siliziumcarbid (SiC), Germanium (Ge), einem Silizium-Germanium-Kristall (SiGe), Galliumnitrid (GaN), Galliumarsenid (GaAs) und dergleichen.
  • Eine Vielzahl von Trenches 104 wird in dem Substrat 100 an der ersten Oberfläche 102 gebildet. Jeder der Trenches 104 umfasst einem schmaleren bzw. engeren Teil 106 und einen weiteren bzw. breiteren Hohlraumteil 108. Der schmalere Teil 106 und der weitere Hohlraumteil 108 können zusammen eine Flaschenhalsform vorsehen. Der schmalere Teil 106 ist in offener Verbindung mit einem weiteren Hohlraumteil 108. Das heißt, der schmalere Teil 106 erstreckt sich von der ersten Oberfläche 102 zu dem weiteren Hohlraumteil 108, so dass der weitere Hohlraumteil 108 von der ersten Oberfläche 102 über den schmaleren Teil 106 zugänglich ist.
  • Die schmaleren Teile 106 von benachbarten Trenches 104 sind lateral durch einen ersten Bereich 110 des Halbleitersubstrates 100 getrennt, und die weiteren Hohlraumteile 108 von benachbarten Trenches 104 sind durch einen zweiten Bereich 112 des Halbleitersubstrates 100 getrennt, der schmaler ist als der erste Bereich 110. Somit hat das Halbleitermaterial zwischen benachbarten einzelnen Trenches 104 eine inverse Geometrie zu den Trenches 104.
  • Die Trenches 104 können gebildet werden mittels bekannter Techniken, wie einem maskierten Ätzen. Gemäß einem Ausführungsbeispiel werden die Trenches 104 gebildet durch Vorsehen einer ätzresistiven Maske 114 an der ersten Oberfläche 104 und anschließendes Durchführen eines trocken- oder nasschemischen Ätzprozesses. Die Maske umfasst Öffnungen, die die Stellen bzw. Lagen der Trenches 104 definieren. In einem anderen Ausführungsbeispiel können die schmaleren Teile 106 der Trenches 104 durch einen anfänglich anisotropen Ätzschritt gebildet werden, in welchem Halbleitermaterial lediglich in einer vertikalen Richtung (das heißt senkrecht zu der ersten Oberfläche 102) entfernt wird, und gleichzeitig wird ein passivierender Schutzfilm 107 auf den Seitenwänden 106 aufgetragen. Der passivierende Film 107 kann komplexe Fluorkohlenstoffpolymere oder ein halogeniertes, auf Kieselerde beruhendes Material umfassen. Danach werden die Prozessparameter dynamisch in einer gesteuerten Rampenweise verändert, um den Ausgleich bzw. die Balance des Prozesses zu einem isotroperen Ätzeffekt zu verschieben, in welchem Halbleitermaterial in der vertikalen Richtung und der lateralen Richtung (das heißt parallel zu der ersten Oberfläche 102), also in beiden Richtungen, entfernt wird, um die weiteren bzw. breiteren Hohlraumteile 108 zu bilden. Inzwischen verbleibt der schmalere Teil 6 geschützt durch den passivieren Film 107. Der Prozess kann in Echtzeit überwacht werden, beispielsweise durch ellipsometrische/scatterometrische Verfahren, um eine reproduzierbare Steuerung der Abmessung des zweiten (Trenn-)Bereiches 112 zu gewährleisten.
  • In 2 sind dielektrische Trägerstrukturen 118 zwischen den weiteren bzw. breiteren Hohlraumteilen 108 der Trenches 104 gebildet. Gemäß einem Ausführungsbeispiel sind die dielektrischen Trägerstrukturen 118 durch einen Oxidationsprozess gebildet, wobei die schmaleren Teile 106 der Trenches 104 als Zugangstrenches für die Zufuhr und Austausch von Prozessgasen verwendet werden. In diesem Oxidationsprozess kann ein Oxidationsmittel, wie Wasserdampf oder Sauerstoff, in die weiteren Hohlraumteile 108 der Trenches 104 durch die schmaleren Teile 106 eingeführt werden. Der Oxidationsprozess kann ein thermischer Oxidationsprozess sein, wobei das Halbleitermaterial an internen Seitenwänden der Trenches 104 mit dem Oxidationsmittel bei hoher Temperatur (z.B. 800° bis 1200°C) reagiert. Als ein Ergebnis dehnt sich ein Oxid 120 in das Halbleitersubstrat 100 aus und dehnt sich insbesondere in den zweiten Bereich 112 des Halbleitersubstrates 100 zwischen benachbarten Trenches 104 aus, um die dielektrischen Trägerstrukturen 118 zu bilden. Bei Bedarf können die Oberflächen 102 gegenüber dem thermischen Oxidationsprozess geschützt gehalten werden, indem die Ätzmaske 114 nicht entfernt wird, die während der Bildung des Trenches 104 eingesetzt wird. In einem Ausführungsbeispiel enthält die Zusammensetzung des Maskierungsmaterials wenigstens eine Sauerstoffbarriere, beispielsweise einen Film von Siliziumnitrid oder Siliziumoxinitrid oder Siliziumoxid.
  • In dem Ausführungsbeispiel von 2A wird die Oxidation derart gesteuert, dass der zweite Bereich 112 zwischen benachbarten Trenches 104 vollständig oxidiert. Das heißt, das Halbleitermaterial zwischen den weiteren bzw. breiteten Hohlraumteilen 108 von benachbarten Trenches 104 wird vollständig derart durchoxidiert, dass lediglich die dielektrischen Trägerstrukturen 118 zwischen den weiteren bzw. breiteren Hohlraumteilen 108 von benachbarten Trenches 104 vorgesehen sind, nachdem der zweite Bereich 112 vollständig oxidiert ist. In 2A sind die dielektrischen Trägerstrukturen 118 durch Grenzlinien lediglich für Darstellungszwecke hervorgehoben. Das Oxid 120 in den dielektrischen Trägerstrukturen 118 zwischen benachbarten Trenches 104 kann von dem Oxid 120 ununterscheidbar sein, das sich in anderen Teilen der Trenches 104 bildet.
  • 2B zeigt ein alternatives Ausführungsbeispiel, in welchem die Oxidation so gesteuert ist, dass der zweite Bereich 112 zwischen benachbarten Trenches 104 lediglich teilweise oxidiert. Das heißt, das Halbleitermaterial zwischen den weiteren bzw. breiteren Hohlraumteilen 108 von benachbarten Trenches 104 wird nicht vollständig durchoxidiert, so dass ein vergrabener Via- bzw. Durchgangsbereich 122 des Halbleitermaterials zwischen den weiteren bzw. breiteren Hohlraumteilen 108 von benachbarten Trenches 104 zurückbleibt, nachdem der zweite Bereich 112 teilweise oxidiert wurde.
  • Ein Steuern der Oxidation des zweiten Bereiches 112 des Halbleitersubstrates 100, um die verschiedenen Ausführungsbeispiele der 2A und 2B herzustellen, kann erzielt werden durch geeignetes Einstellen der Prozessparameter. Beispielsweise können die Menge an Oxidationsmittel, die Temperatur und die Dauer des Oxidationsprozesses geeignet gesteuert werden, so dass das Oxid 120 eine Dicke entsprechend einer Hälfte einer Dicke des zweiten Bereiches 112 hat. Zusätzlich kann die Dicke des zweiten Bereiches 112 gesteuert werden. In einem Ausführungsbeispiel liegt die Dicke zwischen 200 nm bis 600 nm, beispielsweise mit einem Zielwert von 300 nm. Die Dicke des zweiten Bereiches 112 kann gesteuert werden durch Steuern des lateralen Abstandes von benachbarten Trenches 104, der bestimmt ist durch die oben beschriebenen Maskier- und Ätzschritte. In einem Prozess, in welchem die Dicke des Oxides 120 gut bekannt und eng gesteuert ist, kann die Dicke der zweiten Bereiche 112 um diese Dicke eingestellt werden. Beispielsweise können durch laterales Beabstanden der Trenches 104 voneinander um verschiedene Größen derart, dass eine Dicke von einigen der zweiten Bereiche 112 größer ist als das Doppelte einer Dicke des Oxides 120 und eine Dicke von anderen einzelnen Bereichen der zweiten Bereiche 112 kleiner ist als das Doppelte einer Dicke des Oxides 120, einige der zweiten Bereiche 112 vollständig durchoxidiert sein, während andere einzelne Bereiche der zweiten Bereiche 112 lediglich teilweise oxidiert sind.
  • Unter Bezugnahme auf 3 ist ein Füllermaterial 124, das verwendet wird, um einen Teil des Oxides 120 zu entfernen, in den Trenches 104 vorgesehen. Das Füllermaterial 124 kann ein ätzresistives Material oder irgendein Material sein, zu dem das Oxid 120 selektiv geätzt werden kann, wie beispielsweise amorpher oder polykristalliner Kohlenstoff, Siliziumnitrid, CVD-Wolfram oder ein Polymer, das lichtempfindlich sein kann oder nicht.
  • Unter Bezugnahme auf 4 wird das Oxid 120 von dem schmaleren Teil 106 der Trenches durch Ätzen des Oxides 120 selektiv zu dem Füllermaterial 124 entfernt. Dieser Ätzprozess wird gestoppt, bevor das Ätzmittel die dielektrischen Trägerstrukturen 118 zwischen den weiteren bzw. breiteren Hohlraumteilen 108 von benachbarten Trenches 104 erreicht. Auf diese Weise wird das Füllermaterial 124 verwendet, um Oxid 120 von den schmaleren Teilen 106 der Trenches 104 zu ätzen, ohne die dielektrischen Strukturen gleichzeitig zu entfernen.
  • Danach kann, wie in 5 gezeigt ist, das Füllermaterial 124 aus den Trenches 104 entfernt werden.
  • Unter Bezugnahme auf 6 wird der weitere bzw. breitere Hohlraumteil 108 der Trenches 104 mit einem halbleitenden Material derart bedeckt, dass die Trenches 104 abgesperrt bzw. verschlossen werden. Als ein Ergebnis sind die weiteren bzw. breiteren Hohlraumteile 108 von der ersten Oberfläche 102 nicht zugänglich und sind stattdessen von der ersten Oberfläche 102 durch einen Teil von Halbleitermaterial getrennt.
  • Gemäß einem Ausführungsbeispiel wird das Absperren bzw. Verschließen der Trenches 104 mit halbleitendem Material erzielt durch Schrumpfen des schmaleren Teiles 106 der Trenches 104, wo das Oxid 120 entfernt wurde. Gemäß einem Ausführungsbeispiel fallen die schmaleren Teile 106 vollständig zusammen oder brechen vollständig ein, wobei das Oxid 120 derart entfernt wurde, dass die inneren Seitenwände des Trenches in den schmaleren Teilen 106 konvergieren. Dies kann erreicht werden durch Durchführen der Leerraum-in-Silizium-Technik bzw. "empty-space-in-silicon-technique", beschrieben durch Sato, et al., (2004), Fabrication of Silicon-on-Nothing Structure by Substrate 100 Engineering Using the Empty-Space-in-Silicon-Formation-Technique, Japanese Journal of Applied Physics, 43(1), 12–18, wobei der Inhalt dieser Druckschrift in Gänze hier einbezogen wird. Gemäß dieser Technik wird das Halbleitersubstrat 100 in eine Wasserstoff-Umgebungsatmosphäre gebracht und für eine ausreichende Temperatur und Zeitdauer ausgeheilt (z.B. 1110°C für 10 Minuten), um die Trenches 104 zu veranlassen, dass sie sich umordnen derart, dass untere Teile der Trenches 104 expandieren und obere Teile der Trenches 104 schrumpfen, bis das Halbleitermaterial konvergiert. Wie durch Sato, et al. beschrieben ist, kann ein Array bzw. eine Anordnung von rohrförmigen Trenches verwendet werden, um einen großen leeren Hohlraum innerhalb des Halbleitersubstrates zu bilden, indem der untere Teil der rohrförmigen Trenches veranlasst wird, unterhalb der Oberfläche zu verschmelzen bzw. sich zu vereinen. Dagegen verwenden die vorliegenden Verfahren flaschenhalsförmige Trenches mit dielektrischen Trägerstrukturen 118 zwischen den unteren Teilen der Trenches 104 (das heißt den weiteren bzw. breiteren Hohlraumteilen 108), um zu verhindern, dass die unteren Teile während eines Ausheilens verschmelzen bzw. sich vereinen. Somit können die oberen Teile der Trenches 104 (d.h. die schmaleren Teile 106) schrumpfen und letztlich einfallen bzw. zusammenbrechen, während die unteren Teile der Trenches 104 (d.h. die weiteren bzw. breiteren Teile 108) als ausgeprägte elektrisch isolierte Einheiten innerhalb des Substrates 100 zurückbleiben. Durch Vorsehen der dielektrischen Trägerstrukturen 118 haben SOI-Strukturen, die gemäß der vorliegenden Technik prozessiert sind, eine höhere geometrische Stabilität im Vergleich mit herkömmlichen SON-Strukturen.
  • 7 zeigt ein alternatives Verfahren, das verwendet werden kann, um die Trenches 104 abzusperren bzw. zu verschließen. Gemäß dem Ausführungsbeispiel von 7 wird ein epitaktischer lateraler Überwachstumsprozess durchgeführt. Das heißt, eine epitaktische Schicht 126 wird an der ersten Oberfläche 102 zwischen den Trenches 104 derart aufgewachsen, dass sich die epitaktische Schicht 126 lateral ausdehnt, wenn sie in der vertikalen Richtung wächst. Der epitaktische laterale Überwachstumsprozess kann aus einer Anzahl von epitaktischen Zyklen bestehen, die als Wachstumszyklen bezeichnet werden können. Während jedes Wachstumszyklus werden dünne kristalline Schichten aufeinander aufgetragen bzw. abgeschieden, indem das unmittelbar darunterliegende Material als eine Schablone bzw. Vorlage für das Wachstum einer Kristallstruktur verwendet wird. Die Sequenz kann wiederholt werden, bis sich eine kontinuierliche epitaktische Schicht 126 über den Trenches 104 ausdehnt und die weiteren Hohlraumteile 108 einschließt. In weiteren Prozessschritten (nicht gezeigt) kann diese epitaktische Schicht 126 planarisiert werden, und Halbleitervorrichtungen können auf der epitaktischen Schicht 126 gebildet werden. Abhängig von den Prozessparametern während des epitaktischen Wachstums kann sich die epitaktische Schicht 126 lateral ausdehnen und damit die Trenchstrukturen überwachsen. Um sicherzustellen, dass eine epitaktische Schicht strikt monokristallin insbesondere an den verbindenden Abschnitten zwischen zwei benachbarten Mesas (in einer lateralen Projektion der weiteren bzw. breiteren Hohlraumteile 108) ist, sind monokristalline Ausgangs- bzw. Startsubstrate durch die ersten Bereiche 110 vorgesehen. Obwohl die ersten Bereiche 110 voneinander durch die schmalen Teile 104 getrennt sind, hat deren Kristallstruktur eine Ordnung mit weitem Bereich, die definiert ist durch die anfängliche Kristallstruktur des Substrates 100. Somit können die verschiedenen epitaktischen Strukturen, die auf den ersten Abschnitten 110 gewachsen sind, an eine monokristalline Schicht angegrenzt sein.
  • Die anhand von 1 bis 7 beschriebenen Verfahren können verwendet werden, um ein Silizium-auf-Isolator-Substrat zu bilden, um darauf eine oder mehrere Halbleitervorrichtungen vorzusehen. Gemäß einem Ausführungsbeispiel wird eine Vielzahl von Trenches 104, wie oben beschrieben, in dem Substrat 100 gebildet, und alle der Trenches 104 in der Vielzahl werden bedeckt (z.B. durch Wasserstoffausheilen oder epitaktisches laterales Überwachstum). Als ein Ergebnis umfasst das Substrat 100 eine vergrabene Isolatorschicht unterhalb der ersten Oberfläche 102, bestehend aus den weiteren bzw. breiteren Hohlraumteilen 108 der Trenches 104 und den dielektrischen Trägerstrukturen 118. Die vergrabene Isolatorschicht kann als eine kontinuierliche isolierende Schicht gebildet werden, wenn jeder der zweiten Bereiche 112 vollständig durchoxidiert ist, wie dies oben anhand von 2A beschrieben ist. Gemäß einem Ausführungsbeispiel sind die Trenches 104 über dem gesamten Substrat 100 gebildet, so dass diese zusammenhängende bzw. kontinuierliche isolierende Schicht sich zwischen entgegengesetzten Seiten des Substrates 100 ausdehnt.
  • Die Trenches 104 können vor dem Schließen der Trenches ungefüllt sein derart, dass die weiteren bzw. breiteren Hohlraunteile 108 mit der Umgebungsatmosphäre (d.h. Luft) gefüllt werden, wenn die Trenches abgesperrt bzw. verschlossen werden. Somit wird die vergrabene Isolatorschicht hauptsächlich aus Luft gebildet. Da die dielektrische Konstante von Luft höher ist als von Oxidmaterial, bietet das Silizium-auf-Isolator-Substrat, das hier beschrieben ist, eine verbesserte elektrische Isolation gegenüber SOI-Substraten, die beispielsweise SiO2 als die vergrabene dielektrische Schicht verwenden.
  • Gemäß einem Ausführungsbeispiel wird die vergrabene Isolatorschicht einschließlich der weiteren bzw. breiteren Hohlraumteile 108 und der dielektrischen Trägerstrukturen 118, wie oben beschrieben, als eine Ätzstoppschicht für Leistungsvorrichtungen (z.B. IGBTs, Leistungs-MOSFETs, Dioden) verwendet, die mittels epitaktischer Techniken gebildet sind. Diese vergrabene Isolatorschicht kann nach einem Dünnen einer epitaktischen Schicht entfernt werden. Als ein Ergebnis ist eine Dickenvariation der Vorrichtung lediglich der Dickenvariation der epitaktischen Schicht zuzuordnen und wird nicht durch den Dünnungsprozess beeinflusst. In diesen Vorrichtungen sind andere Materialien für die vergrabenen Isolationsschichten möglich, wie Nitridschichten, Oxinitridschichten oder verschiedene Kombinationen.
  • 8 zeigt ein Ausführungsbeispiel, in welchem einige, jedoch nicht alle der Trenches 104 geschlossen sind. Die Vorrichtung von 8 kann gebildet werden, gemäß identischen oder ähnlichen Prozessschritten, wie anhand von 1 bis 7 beschrieben, mit der Ausnahme, dass Maßnahmen ergriffen werden, um zu verhindern, dass einer der Trenches 104 vollständig verschlossen wird, während die anderen Trenches 104 bedeckt werden (z.B. durch Wasserstoffausheilen oder epitaktisches laterales Überwachstum). Als ein Ergebnis verbleibt der schmalere Teil 106 von wenigstens einem der Trenches 104 in offener Verbindung bzw. Kommunikation mit dem weiteren bzw. breiteren Hohlraumteil 108 nach dem Schließprozess. Das heißt, in dem Ausführungsbeispiel von 8 wird der Prozess so gesteuert, dass ein Zugangstrench 128 zwischen der Oberfläche 102 und dem weiteren bzw. breiteten Hohlraumteil 108 den Schließprozess überlebt. Zusätzlich oder alternativ kann der Prozess so gesteuert werden, dass innerhalb eines der Trenches 104 ein Abschnitt geschlossen wird, während ein anderer Abschnitt unverschlossen verbleibt.
  • Unter Bezugnahme auf 9 ist ein Verfahrensschritt gezeigt, der vorgenommen werden kann, um zu verhindern, dass der schmalere Teil 106 von einem der Trenches 104 (oder Abschnitten eines Trenches 104) vollständig verschlossen wird, während andere Trenches 104 geschlossen sind. Das Verfahren von 9 umfasst eine Veränderung der Trenchgeometrie derart, dass einige der Trenches 104 (oder Abschnitte eines Trenches 104) vollständig vor anderen während des Schließprozesses verschlossen werden.
  • 9A zeigt eine Draufsicht eines Substrates 100, das die laterale Topologie des schmaleren Teiles 106 der Trenches 104 vor dem Schließprozess darstellt. Wie gezeigt ist, sind die Trenches 104 derart gebildet, dass der schmalere Teil 106 in einem Oberflächen-Viabereich 130 erweitert bzw. verbreitert ist. Das heißt, eine Abmessungsvariation wird in lateraler Richtung des Substrates 100 angewandt, um lokal den schmaleren Teil 106 der Trenches 104 zu vergrößern. Dieser lokal vergrößerte Bereich bildet den Oberflächen-Viabereich 130.
  • 9B ist eine vergrößerte Darstellung der Trenches 104 an dem Oberflächen-Viabereich 130. Die Pfeile zeigen eine Bewegungsrichtung des Halbleitermaterials in dem Substrat 100 während des oben beschriebenen Wasserstoff-Ausheilprozesses an. Wie ersehen werden kann, veranlasst der Ausheilprozess das Halbleitermaterial in einer Richtung angenähert orthogonal zu den Seitenwänden der Trenches 104 zu wandern. Somit werden die parallelen Seitenwände des schmaleren Teiles 106 (das heißt, des Teiles des schmaleren Teiles 106 außerhalb des Oberflächen-Viabereiches 130) konvergieren, bevor der lokal erweiterte bzw. verbreiterte Oberflächen-Viabereich 130 konvergiert.
  • 9C zeigt eine Draufsicht des Halbleitersubstrates 100 nach einem Wasserstoffausheilen. Wie ersehen werden kann, sind die Trenches 104 teilweise verschlossen, verbleiben jedoch an dem Oberflächen-Viabereich 130 offen. Die Geometrie des Oberflächen-Viabereiches 130 (z.B. Durchmesser, Krümmungsradius usw.) kann verändert werden, um irgendeine gewünschte Form bzw. Gestalt zu erzielen. Weiterhin kann das gleiche Konzept verwendet werden, um einen der Trenches 104 vollständig offen zu halten, während andere einzelne Trenches der Trenches 104 vollständig während eines Ausheilens geschlossen werden. Das heißt, die Seitenwände von einem ganzen Trench 104 können um einen größeren Abstand getrennt sein als in anderen Trenches 104, so dass die Seitenwände von einem ganzen Trench 104 überhaupt nicht konvergieren, während die Seitenwände von anderen Trenches konvergieren. Zusätzlich kann das gleiche Konzept in einem epitaktischen lateralen Überwachstumsprozess verwendet werden, um einen der Trenches 104 (oder einem Abschnitt von einem der Trenches 104) davon abzuhalten, vollständig durch die epitaktisch gewachsene Schicht bedeckt zu werden. Die Seitenwand eines Epi-Überwachstums braucht nicht vollständig vertikal und parallel zu den Seitenwänden des schmaleren Teiles 106 zu sein. Beispielsweise können sich einige andere Kristallfacetten längs Ebenen entwickeln, die bezüglich der Seitenwände des schmaleren Teiles 106 schief sind.
  • Unter Bezugnahme auf 10 ist ein Verfahrensschritt gezeigt, der zusätzlich oder alternativ zu dem Verfahrensschritt von 9 vorgenommen werden kann, um zu verhindern, dass der schmalere Teil 106 von einem der Trenches 104 (oder Abschnitten eines Trenches 104) vollständig verschlossen wird, während andere Trenches 104 geschlossen sind. Das Verfahren von 10 beruht nicht auf einer Trenchgeometrie und verwendet stattdessen das Oxid 120 innerhalb der Trenches 104, um zu verhindern, dass die oxidierten Abschnitte schließen. Das Verfahren von 10 wird auf dem Substrat 100 nach dem Oxidationsschritt von 2 und vor dem Ätzschritt von 3 vorgenommen. Gemäß diesem Verfahren wird der schmalere Teil 106 von einem der Trenches 104 mit einem Material 132 bedeckt, das das Oxid 120 daran hindert, geätzt zu werden (beispielsweise ätz-resistive Maske) während eines Ätzen des Oxides 120, wie dies anhand von 3 erläutert wurde. Als ein Ergebnis wird das Oxid 120 von einigen, jedoch nicht allen der Trenches 104 in dem schmaleren Teil 106 entfernt. Das verbleibende Oxid 120 hindert den schmaleren Teil 106 an einem Zusammenbrechen während eines Wasserstoffausheilens.
  • Das Material 132, das das Oxid 120 daran hindert geätzt zu werden, kann längs der ersten Oberfläche 102 in irgendeiner Geometrie einer Vielzahl von Geometrien gebildet werden. Gemäß einem Ausführungsbeispiel wird das Material 132 gebildet, so dass es vollständig einen der Trenches 104 bedeckt und einen der Trenches 104 vollständig unbedeckt lässt. Als ein Ergebnis verbleibt der Trench 104, der vollständig bedeckt ist, oxidiert über die gesamte Länge des Trenches 104 in dem schmaleren Teil 106 und bricht somit nicht während eines Wasserstoffausheilens zusammen. Alternativ kann das Material 132 eine Geometrie derart haben, dass es lediglich einen Abschnitt von einem (oder mehreren) der Trenches 104 bedeckt, jedoch andere Abschnitte unbedeckt belässt. Als ein Ergebnis werden einer (oder mehrere) der Trenches 104 während eines Wasserstoffausheilens in einem Abschnitt zusammenbrechen und in einem anderen Abschnitt offen bleiben.
  • 11 zeigt ein Ausführungsbeispiel, in welchem die Trenches 104 mit einem Material 134 gefüllt wurden. Gemäß einem Ausführungsbeispiel sind alle der Trenches 104 mit dem Material 134 vor dem Schließen der Trenches 104 gefüllt. 9 zeigt ein Ausführungsbeispiel, das ein Trenchfüllen nach Schließen der Trenches 104 erlaubt, beispielsweise durch CVD (chemische Dampfabscheidung), Fluidfluss usw. Alternativ können später in der Herstellung andere anisotrope Ätzprozesse, ausgerichtet mit dem vergrabenen Hohlraumlayout, verwendet werden, um auf den vergrabenen weiteren bzw. breiteren Hohlraumteil 108 zuzugreifen, um diesen zu füllen. In jedem Fall kann das Material 134, das zum Füllen der Trenches 104 verwendet wird, irgendeines aus einer Vielzahl von Materialien sein und kann eine Vielzahl von verschiedenen Eigenschaften abhängig von Anwendungserfordernissen haben.
  • Das Material 134 ist ein elektrisch isolierendes Material, wie Siliziumdioxid (SiO2). Das Material 134 kann in den weiteren bzw. breiteren Hohlraumteilen 108 und den Zugangstrenches 128 aufgetragen bzw. abgeschieden werden. Das heißt, die Trenches 104 können mit einem elektrisch isolierenden Material 134 längs allen Seitenwänden der Trenches 104 gefüllt werden.
  • Gemäß einem anderen Ausführungsbeispiel ist das Material 134 ein elektrisch leitendes Material, wie beispielsweise Kupfer, Aluminium oder ein Bereich von (dotiertem oder undotiertem) Polysilizium. Gemäß noch einem anderen Ausführungsbeispiel ist das Material 134 ein thermisch leitendes Material 134, wie beispielsweise Phasenänderungsmaterialien oder andere Kühlmedien. In diesem Ausführungsbeispiel können die Trenches 104 verwendet werden, um Wärmetransferstrukturen in Hochtemperaturanwendungen vorzusehen, die Kühlmechanismen erfordern.
  • Optional können die Trenches mit einer weiteren Schicht 136 gefüllt werden, die das Oxid 120 auskleidet. Diese weitere Schicht 136 kann in dem schmalen Teil 106 und auch in dem weiteren Hohlraumteil 108, also in beiden Teilen, gebildet werden. Die weitere Schicht 136 kann ein leitendes Material, wie Kupfer, Aluminium oder ein Bereich von (dotiertem oder undotiertem) Polysilizium sein. Gemäß einem Ausführungsbeispiel sind die Trenches 138 mit einem elektrisch isolierenden Material 134 gefüllt und mit einer weiteren Schicht 136 eines elektrisch leitenden Materials ausgekleidet. Dies kann vorgenommen werden, um einen Ladungsspeicherkondensator zu bilden, der elektrisch mit einer oder mehreren Vorrichtungen verbunden ist, die an der ersten Oberfläche 102 gebildet sind.
  • Zwei Schnittlinien sind in 11 gezeigt. Eine Linie A-A' erstreckt sich durch die weiteren bzw. breiteren Hohlraumteile 108, und eine Linie B-B' erstreckt sich durch einen Zugangstrench 128 (das heißt der schmalere Teil 106 des Trenches 104, der offen bleibt, während die anderen Trenches 104 geschlossen sind). Eine weite Vielzahl von lateralen Geometrien sind in beiden Bereichen möglich. Somit ist eine weite Vielzahl von vergrabenen Substratstrukturen einschließlich des Materials 134 (oder Materialien) und des Oxids 120 möglich. Einige Beispiele von derartigen Strukturen und entsprechende Herstellungsverfahren werden nunmehr beschrieben.
  • 12 zeigt ein exemplarisches Ausführungsbeispiel eines Layouts von weiteren bzw. breiteren Hohlraumteilen 108 längs der in 11 dargestellten Schnittlinie A-A'. In diesem Ausführungsbeispiel ist das Material 134 ein elektrisch leitendes Material und bildet eine vergrabene Buslinie 138 innerhalb des Halbleitersubstrates 100. Die vergrabene Buslinie 138 kann elektrisch verbunden sein mit einer oder mehreren Halbleitervorrichtungen (z.B. MOSFET-Logik-Vorrichtungen), die an der ersten Oberfläche 102 des Substrates 100 gebildet sind. Die dielektrischen Trägerstrukturen 118 bilden eine elektrische Isolation zwischen benachbarten Busleitungen 138. Weiterhin können die weiteren bzw. breiteren Hohlraumteile 108 gebildet werden, um elektrische Signale/Potentiale zu leiten oder um ein relativ großes Querschnittsgebiet zu haben, so dass die vergrabenen Busleitungen 138 große elektrische Ströme aufnehmen können.
  • Die elektrische Verbindung zwischen den vergrabenen Busleitungen 138 und den aktiven Vorrichtungen kann mittels des Zugangstrenches 128 bewirkt werden. Gemäß einem Ausführungsbeispiel wird der Zugangstrench 128 als ein kreisförmiger Oberflächen-Viabereich 130 gebildet, wie dies anhand von 9 erläutert ist. Der Zugangstrench 128 wird mit einem elektrischen Leiter (beispielsweise Polysilizium) gefüllt und bildet vertikale Viaverbindungen 140 zwischen der vergrabenen Busleitung 138 und der ersten Oberfläche 102. Die in 12 gezeigten vertikalen Viaverbindungen 140 stellen die Geometrie des Zugangstrenches 128 längs der Schnittlinie B-B' dar.
  • Vorteilhafterweise kann die vergrabene Busleitung 138 verwendet werden, um eine oder mehrere Oberseitenpegel-Metallisierungsschichten (d.h. Back End der Leitungsmetallisierung) in einer integrierten Schaltung zu ersetzen. Gemäß einem Ausführungsbeispiel sind die vergrabenen Busleitungen 138 als eine Spannungsversorgungsleitung (d.h. VCC +/– oder GND bzw. Masse) gestaltet, die elektrisch mit einer oder mehreren, auf dem Substrat 100 gebildeten Halbleitervorrichtungen durch vertikale Viaverbindungen 140 verbunden ist. Gemäß einem alternativen Ausführungsbeispiel sind die vergrabenen Busleitungen 138 als unabhängige Signalleitungen gestaltet, die elektrisch zwei oder mehr Halbleitervorrichtungen, die auf dem Substrat 100 gebildet sind, zusammen verbinden. In jedem Fall ist die Komplexität der Oberseitenpegel-Metallisierung reduziert, da eine der Oberseitenpegelschichten (z.B. Spannungsversorgungs- oder M1-Metallisierung) nicht erforderlich ist. Als ein Ergebnis ist die Vorrichtungsherstellung weniger aufwändig und weniger komplex im Vergleich mit herkömmlicher SOI-Technologie.
  • Die dielektrischen Trägerstrukturen 118 zwischen den weiteren bzw. breiteren Hohlraumteilen 108 definieren die Grenzen der vergrabenen Busleitungen 138. Die vergrabenen Busleitungen 138 können irgendeine Geometrie einer Vielzahl von Geometrien haben, die durch die oben beschriebenen Trenchbildungs- und Oxidationsprozesse möglich sind. Beispielsweise können die Trenches 104 und die dielektrischen Trägerstrukturen 118 in parallelen longitudinalen Linien (d.h. Streifen) längs des Halbleitersubstrates 100 gebildet werden, so dass die vergrabenen Busleitungen 138 linear sind und parallel zueinander verlaufen. Alternativ können die Trenches 104 so gebildet werden, dass die vergrabenen Busleitungen 138 sich unterhalb der ersten Oberfläche 102 schneiden (z.B. in einem T-förmigen oder X-förmigen Übergang). Zusätzlich oder alternativ können zwei vergrabene Busleitungen 138, die unter der ersten Oberfläche 102 nicht konvergieren, elektrisch an der ersten Oberfläche 102 verbunden sein. Diese Verbindung kann vervollständigt werden mittels vertikaler Viaverbindungen 140, oberen Pegelmetallisierungen über der ersten Oberfläche 102 und/oder logischen Vorrichtungen und den entsprechenden Zwischenverbindungsschichten an der ersten Oberfläche 102.
  • 13 zeigt ein beispielhaftes Layout der Zugangstrenches 128 längs der Schnittlinie B-B' von 11. In diesem Ausführungsbeispiel haben die Zugangstrenches 128 beabstandete Seitenwände, die sich in der lateralen Richtung erstrecken. Das heißt, diese Zugangstrenches 128 sind nicht als der kreisförmige Oberflächen-Viabereich 130 gestaltet, wie oben beschrieben, und haben Seitenwände, die sich lateral parallel zueinander über das Substrat 100 erstrecken. Diese Konfiguration kann erzielt werden durch Bilden der Trenches 104 mit parallelen Seitenwänden und Bedecken der Trenches 104 vor einem Ätzen des Oxides 120, um zu verhindern, dass sich die Trenches 104 in der Weise schließen, wie dies anhand von 10 beschrieben ist. Gemäß einem Ausführungsbeispiel schließt der Zugangstrench 128 einen Teil 144 des Halbleitersubstrates 100 ein. Beispielsweise kann der Zugangstrench 128 als ein Polygon (z.B. Quadrat, Rechteck, Dreieck usw.) oder ein Kreis gebildet werden. Gemäß einem Ausführungsbeispiel sind die Trenches 104, die den Zugangstrench 134 umfassen, mit einem elektrisch leitenden oder elektrisch isolierenden Material 134 gefüllt, um elektrisch den eingeschlossenen Teil 144 von benachbarten Bereichen des Halbleitersubstrates 100 zu isolieren.
  • 14 veranschaulicht eine Draufsicht auf Chipebene einer Halbleitervorrichtung 146, die gemäß den hier beschriebenen Verfahren gebildet sein kann. Die Halbleitervorrichtung 146 von 14 ist eine integrierte Seite-an-Seite-Struktur, die einen Leistungstransistorteil 148 und einen Logikteil 150 umfasst. Der Leistungstransistorteil 148 kann beispielsweise IGBTs aufweisen. Diese IGBTs können laterale Vorrichtungen sein, die gestaltet sind, um einen Laststrom in einer Richtung parallel zu ersten Oberfläche 102 zu leiten, oder können alternativ vertikale Vorrichtungen sein, die gestaltet sind, um einen Laststrom in einer Richtung senkrecht zu der ersten Oberfläche 102 zu leiten. Der Logikteil 150 kann beispielsweise vertikale oder laterale CMOS-Logikvorrichtungen aufweisen. Das Halbleitersubstrat 100 umfasst eine Vielzahl von weiteren bzw. breiteren Hohlraumteilen 108 (nicht gezeigt) unterhalb der Oberfläche 102 des Substrates 100. Diese weiteren bzw. breiteren Hohlraumteile 108 bilden dielektrisch isolierte vergrabene Hohlräume in der Vorrichtung 146. Ein Randabschlussbereich 152 kann zwischen dem Rand der Vorrichtung 146 und beiden Teilen 148, 150 vorgesehen sein.
  • In dem Ausführungsbeispiel von 14 ist der Logikteil 150 von dem Leistungstransistorteil 148 durch einen der Trenches 104 isoliert. Dieser Trench 104 umfasst einen Zugangstrench 128, der eine geschlossene Schleife an der ersten Oberfläche 102 um den Logikteil 150 bildet. Der Zugangstrench 128 erstreckt sich von der ersten Oberfläche 102 zu dem weiteren bzw. breiteten Hohlraumteil 106 von einem der Trenches 104, der einen Umfangshohlraum bildet, der eine entsprechend geformte geschlossene Schleife unter der ersten Oberfläche 102 bildet. Das heißt, der Zugangstrench 128 und der Umfanghohlraum sind ein einziger Trench 104, der einen Teil des Substrates 100 umrundet. Zusätzliche Trenches 104 und die dielektrischen Trägerstrukturen 118 können verwendet werden, um eine kontinuierliche Isolationsschicht innerhalb des Umfanghohlraumes unter der ersten Oberfläche 102 zu bilden. Somit kann ein dreidimensionaler Bereich des Halbleitermaterials innerhalb des Zugangstrenches 128, der den Logikteil 150 bildet, vollständig elektrisch isoliert von dem Leistungstransistorteil 148 sein. Alternativ können die dielektrischen Trägerstrukturen 118 unterhalb des Logikteiles 150 voneinander beabstandet sein, so dass eine elektrische Verbindung in einem vergrabenen Viabereich (z.B. in der anhand von 2B beschriebenen Weise) bewirkt werden kann. Gemäß einem Ausführungsbeispiel ist eine der Vorrichtungen des Logikteiles 150 mit einem Substratpotential durch eine vergrabene Via verbunden, die sich zwischen den dielektrischen Trägerstrukturen 118 erstreckt.
  • Der Zugangstrench 128 und die weiteren bzw. breiteren Hohlraumteile 108 können durch einen Ätzschritt gebildet werden, der auch Gate- und Feldelektrodentrenches für den Leistungstransistorteil 148 bildet. Weiterhin können die dielektrischen Trägerstrukturen 118 zwischen benachbarten einzelnen Teilen der weiteren bzw. breiteren Hohlraumteile 108 während des gleichen Oxidationsprozesses gebildet werden, der ein Gate/Feldoxid in den Gate- und Feldelektrodentrenches für den Leistungstransistorteil 148 bildet. In dieser Weise erfordert die Bildung der vergrabenen Hohlräume und Zugangstrenches 128 in dem Logikteil 150 nicht zusätzliche Schritte, die möglicherweise Aufwand und Komplexität des Prozesses steigern könnten.
  • Gemäß einem Ausführungsbeispiel sind der Zugangstrench 128 und der Umfanghohlraum mit einem elektrisch leitenden Material gefüllt und an einem Potential verankert, das in dem Leistungstransistorteil 148 vorhanden ist. Dieses Potential kann beispielsweise ein Source- oder Gatepotential der Leistungstransistoren in dem Leistungstransistorteil 148 sein. Alternativ kann dieses Potential ein floatendes Potential sein. Weiterhin kann das Potential innerhalb des Logikteiles 150 (d.h. innerhalb des Zugangstrenches 128) geliefert sein, indem die vergrabene Via und/oder die Oberflächen-Vertikal-Viaverbindungen 140, wie oben erläutert, verwendet werden.
  • Gemäß einem Ausführungsbeispiel ist ein Logikteil 150 neben bzw. benachbart zu dem Leistungsvorrichtungsteil, und die elektrischen Verbindungen zwischen den zwei Bereichen sind durch die vergrabenen Busleitungen 138 vorgesehen, wie oben beschrieben. Einige verschiedene Potentiale können von dem Leistungstransistorteil 148 zu dem Logikteil 150 und umgekehrt mittels der vergrabenen Busleitungen 138 und der vergrabenen Via und/oder den Oberflächen-Vertikal-Viaverbindungen 140 geliefert werden. Beispielsweise können Sourcepotentiale, Gatepotentiale und/oder ein weiteres Potential von Vorrichtungen in den Leistungstransistorteil 148 mittels der vergrabenen Busleitungen 138 und vertikalen Viaverbindungen geliefert werden. Auf diese Weise können die Vorrichtungen in den Logikteilen 150 das Source- und Gatepotential der Vorrichtungen in dem Leistungstransistorteil 148 jeweils als Vcc–/+ verwenden und sprechen so auf das Schalten der Vorrichtungen in den Leistungsvorrichtungsteilen an. Ein weiteres/drittes Potential kann mit Eingängen der Vorrichtungen in dem Logikteil 150 verbunden werden, indem das vergrabene Via und/oder die Oberflächen-Vertikal-Viaverbindungen 140 verwendet werden.
  • Gemäß einem Ausführungsbeispiel wird eine der Vorrichtungen in dem Logikteil 150 verwendet, um die Gate- und Sourcepotentiale kurzzuschließen, die zu den Vorrichtungen des Leistungstransistorteiles 148 gespeist sind. Diese Source- und Gatepotentiale können auf einer vergrabenen Busleitung 138 geführt werden, die sich von dem Leistungstransistorteil 148 zu dem Logikteil 150 unter der Oberfläche 102 des Substrates 100 erstreckt. Die Vorrichtungen in dem Logikteil 150 können mit diesen Gate- und Sourcepotentialen verbunden werden, indem die Verwendung der vergrabenen Via und/oder der Oberflächen-Vertikal-Viaverbindungen 140 verwendet wird. Das Kurzschließen der Source- und Gatepotentiale kann beispielsweise durch einen Temperatursensor in dem Logikteil 150 oder durch ein drittes Signal ausgelöst werden, das auf einer vergrabenen Busleitung 138 von dem Leistungstransistorteil 148 zu dem Logikteil 150 geführt ist.
  • Räumliche relative Begriffe, wie "unter", "unterhalb", "tiefer", "über", "oberhalb", "darüber", "unten" und dergleichen werden für eine Erleichterung der Beschreibung verwendet, um die Positionierung von einem Element relativ zu einem zweiten Element zu erläutern. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu verschiedenen Orientierungen als den in den Figuren gezeigten umfassen. Weiterhin werden Begriffe "erste", "zweite" und dergleichen ebenfalls verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und diese Begriffe sollen nicht begrenzend sein. Gleiche Begriffe beziehen sich auf gleiche Elemente in der Beschreibung.
  • Die hier verwendeten Begriffe "haben", "enthalten", "umfassen", "aufweisen" und ähnliche Begriffe sind offene Begriffe, die das Vorhandensein der festgestellten Elemente oder Merkmale anzeigen, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Es ist zu verstehen, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht speziell etwas anderes festgestellt ist.
  • Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die spezifischen gezeigten und beschriebenen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • Sato, et al., (2004), Fabrication of Silicon-on-Nothing Structure by Substrate 100 Engineering Using the Empty-Space-in-Silicon-Formation-Technique, Japanese Journal of Applied Physics, 43(1), 12–18 [0041]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: Bilden einer Vielzahl von Trenches (104), die sich in ein Halbleitersubstrat (100) von einer ersten Oberfläche (102) des Halbleitersubstrates (100) erstrecken, wobei jeder der Trenches (104) einen schmaleren Teil (106) in offener Kommunikation mit einem weiteren Teil (108) aufweist, der von der ersten Oberfläche (102) durch den schmaleren Teil (106) beabstandet ist, wobei der schmalere Teil (106) von benachbarten Trenches (104) lateral durch einen ersten Bereich (110) des Halbleitersubstrates (100) getrennt ist und der weitere Teil (108) von benachbarten Trenches (104) lateral durch einen zweiten Bereich (112) des Halbleitersubstrates (100) getrennt ist, der schmaler als der erste Bereich (110) ist, und Einführen eines Oxidationsmittels in den weiteren Teil (108) der Trenches (104) durch den schmaleren Teil (106) der Trenches (104), um den zweiten Bereich (112) des Halbleitersubstrates (100) zwischen benachbarten Trenches (104) zu oxidieren, um dielektrische Trägerstrukturen (118) zu bilden, die den ersten Bereich (110) des Halbleitersubstrates (100) lagern.
  2. Verfahren nach Anspruch 1, bei dem die Oxidation des zweiten Bereiches (112) des Halbleitersubstrats (100) derart gesteuert ist, dass der zweite Bereich (112) vollständig zwischen benachbarten Trenches (104) oxidiert wird und lediglich die dielektrischen Trägerstrukturen (118) zwischen den weiteren Teilen (108) der benachbarten Trenches (104) zwischengelegt sind, nachdem der zweite Bereich (112) vollständig oxidiert ist.
  3. Verfahren nach Anspruch 1, bei dem die Oxidation des zweiten Bereiches (112) des Halbleitersubstrates (100) derart gesteuert ist, dass der zweite Bereich (112) teilweise zwischen einer Vielzahl von benachbarten Trenches (104) oxidiert wird und ein Halbleiterbereich (122) zwischen den weiteren Teilen (108) der Vielzahl von benachbarten Trenches (104) zurückbleibt, nachdem der zweite Bereich (112) teilweise oxidiert ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiterhin umfassend ein Verschließen der Trenches (104) mit halbleitendem Material, wobei das Verschließen der Trenches (104) wenigstens eine Maßnahme aus folgenden aufweist: Schrumpfen des schmaleren Teiles (106) von wenigstens einem der Trenches (104) und Aufwachsen einer Halbleiterschicht (126) über dem schmalen Teil (106) von wenigstens einem der Trenches (104).
  5. Verfahren nach Anspruch 4, bei dem das Verschließen der Trenches (104) aufweist: Entfernen eines Oxides (120) von Seitenwänden des schmaleren Teiles (106) von wenigstens einigen der Trenches (104) vor einem Verschließen der Trenches (104), wobei das Entfernen des Oxides (120) aufweist: Füllen der Trenches (104) mit einem Füllermaterial (124), Ätzen des Oxides (120) von Seitenwänden des schmaleren Teiles (106) von wenigstens einigen der Trenches (104) selektiv zu dem Füllermaterial (124), und Stoppen des Ätzens des Oxides (120) bevor das Ätzen die dielektrischen Trägerstrukturen (118) zwischen dem weiteren Teil (108) von benachbarten Trenches (104) erreicht, und Schrumpfen des schmaleren Teiles (106) von wenigstens einigen der Trenches (104) derart, dass die inneren Seitenwände des Trenches (104) konvergieren, wo das Oxid (120) entfernt wurde.
  6. Verfahren nach Anspruch 5, bei dem ein Schrumpfen des schmaleren Teiles (106) von wenigstens einigen der Trenches (104) ein Ausheilen des Halbleitersubstrates (100) in einer Wasserstoffatmosphäre umfasst.
  7. Verfahren nach Anspruch 5 oder 6, weiterhin umfassend ein Verhindern, dass der schmale Teil (106) von wenigstens einem der Trenches (104) vollständig konvergiert durch Erweitern des schmalen Teiles (106) von wenigstens einem Trench (104) in einem Viabereich derart, dass der schmalere Teil (106) in offener Kommunikation mit dem weiteren Teil (108) in dem Viabereich nach einem Ausheilen verbleibt.
  8. Verfahren nach Anspruch 5 oder 6, weiterhin umfassend: Verhindern, dass der schmalere Teil (106) von wenigstens einem der Trenches (104) während eines Ausheilens vollständig geschlossen wird, und vollständig Schließen des schmaleren Teiles (106) von anderen Trenches in der Vielzahl während eines Ausheilens, wobei ein Verhindern, dass der schmalere Teil (106) von wenigstens einem der Trenches (104) vollständig geschlossen wird ein Bedecken des schmaleren Teiles (106) von dem wenigstens einen Trench (104) mit einem Material vor einem Verschließen der Trenches (104) umfasst, wobei das Material gestaltet ist, um zu verhindern, dass das Oxid (120) in dem wenigstens einen Trench (104) geätzt wird, während das Oxid (120) in den anderen Trenches in der Vielzahl geätzt wird.
  9. Verfahren nach Anspruch 4, bei dem ein Verschließen der Trenches (104) einen epitaktischen lateralen Überwachstumsprozess umfasst, in welchem Halbleitermaterial über dem schmaleren Teil (106) von wenigstens einigen der Trenches (104) aufgewachsen wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, weiterhin umfassend: Füllen von wenigstens einigen der Trenches (104) mit einem elektrisch leitenden Material, um eine vergrabene Busleitung (138) zu bilden, Bilden von einer oder mehreren Halbleitervorrichtungen an der ersten Oberfläche (102) des Substrates (100), und elektrisches Verbinden der einen oder mehreren Halbleitervorrichtungen mit der vergrabenen Busleitung (138).
  11. Verfahren nach einem der Ansprüche 1 bis 10, weiterhin umfassend: Umschließen eines Vorrichtungsbereiches des Halbleitersubstrates (100) durch einen oder mehrere der Trenches (104), Füllen des einen oder der mehreren Trenches (104), die den Halbleiterbereich umschließen, mit einem elektrisch leitenden Material oder einem elektrisch isolierenden Material, um elektrisch den Vorrichtungsbereich von benachbarten Bereichen des Halbleitersubstrates (100) zu isolieren, und Bilden von einer oder mehreren Halbleitervorrichtungen in dem Vorrichtungsbereich.
  12. Verfahren nach einem der Ansprüche 1 bis 11, weiterhin umfassend: Auskleiden von Seitenwänden des weiteren Teiles (108) von wenigstens einigen der Trenches (104) mit einem elektrisch leitenden Material.
  13. Verfahren zum Herstellen eines Silizium-auf-Isolator-Substrates durch Bilden von einer oder mehreren Halbleitervorrichtungen darauf, wobei das Verfahren aufweist: Bilden einer Vielzahl von Trenches (104), die sich von einer ersten Oberfläche (102) eines Halbleitersubstrates (100) erstrecken, wobei jeder der Trenches (104) einen schmaleren Teil (106), der sich von der ersten Oberfläche (102) zu einem weiteren Teil (108) erstreckt, der von der ersten Oberfläche (102) beabstandet ist, aufweist, Oxidieren von inneren Seitenwänden der Trenches (104), um dielektrische Trägerstrukturen (118) zu bilden, die zwischen den Hohlraumteilen von benachbarten Trenches (104) angeordnet und von der ersten Oberfläche (102) beabstandet sind, Schließen des schmaleren Teiles (106) von jedem der Trenches (104) in der Vielzahl, um eine vergrabene Isolatorschicht unterhalb der ersten Oberfläche (102) zu bilden, wobei die vergrabene Isolatorschicht die weiteren Hohlraumteile der Trenches (104) und die dielektrischen Trägerstrukturen (118) aufweist.
  14. Verfahren nach Anspruch 13, bei dem die Hohlraumteile ungefüllt sind vor einem Schließen des schmaleren Teiles (106) von jedem der Trenches (104) und bei dem die vergrabene Isolatorschicht eine kontinuierliche isolierende Schicht bildet, die sich zwischen entgegengesetzten Seiten des Substrates (100) erstreckt.
  15. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat (100) mit einer ersten Oberfläche (102), eine oder mehrere Halbleitervorrichtungen, die auf der ersten Oberfläche (102) in einem aktiven Gebiet gebildet sind, eine Vielzahl von Hohlräumen in dem Halbleitersubstrat (100) unterhalb der ersten Oberfläche (102), und dielektrische Trägerstrukturen (118) zwischen jedem der Hohlräume und beabstandet von der ersten Oberfläche (102), wobei die dielektrischen Trägerstrukturen (118) einen Teil des Halbleitersubstrates (100) zwischen dem aktiven Gebiet und den Hohlräumen lagern, wobei die dielektrischen Trägerstrukturen (118) ein Oxid umfassen.
  16. Halbleitervorrichtung nach Anspruch 15, bei der jeder der Hohlräume und der dielektrischen Trägerstrukturen (118) eine vergrabene Isolatorschicht bilden, die elektrisch das aktive Gebiet von einem darunterliegenden Bereich des Halbleitersubstrates (100) isoliert.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, weiterhin umfassend einen Zugangstrench (128), der sich von der ersten Oberfläche (102) zu einem ersten Hohlraum der Hohlräume in der Vielzahl erstreckt, wobei der Zugangstrench (128) und der erste Hohlraum mit einem elektrisch leitenden Material gefüllt sind.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, bei der der Zugangstrench (128) und der erste Hohlraum ein Vorrichtungsgebiet des Halbleitersubstrates (100) derart umschließen, dass das Vorrichtungsgebiet lateral von benachbarten Teilen des Substrates (100) isoliert ist, wobei das Vorrichtungsgebiet eine oder mehrere Halbleitervorrichtungen aufweist.
  19. Halbleitervorrichtung nach Anspruch 18, bei der einer oder mehrere der Hohlräume in der Vielzahl und die dielektrischen Trägerstrukturen (118) eine vergrabene Isolatorschicht innerhalb des ersten Hohlraumes unterhalb der ersten Oberfläche derart bilden, dass ein dreidimensionaler Bereich eines Halbleitermaterials innerhalb des Zugangstrenches (128) vollständig elektrisch von benachbarten Teilen des Substrates (100) isoliert ist.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, bei der der Zugangstrench (128) und der erste Hohlraum als ein Ladungsspeicherkondensator gestaltet sind, der elektrisch mit einer der Halbleitervorrichtungen verbunden ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019210285A1 (de) * 2019-07-11 2021-01-14 Infineon Technologies Ag Erzeugen eines vergrabenen Hohlraums in einem Halbleitersubstrat

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016117990B4 (de) * 2016-09-23 2019-07-04 Infineon Technologies Ag Temporäre mechanische stabilisierung von halbleiterhohlräumen
DE102016119799B4 (de) * 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
CN108428664B (zh) * 2018-03-14 2021-01-01 上海华虹宏力半导体制造有限公司 绝缘体上硅衬底的制造方法
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
CN113539955B (zh) * 2021-08-05 2024-02-06 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5743438A (en) 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
JPH0779133B2 (ja) 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
EP1043769A1 (de) 1999-04-07 2000-10-11 STMicroelectronics S.r.l. Herstellungsverfahren für eine Halbleiterscheibe mit durch isolierendes Material getrennten monokristallinen Gebieten, insbesondere zur Herstellung integrierter Leistungsbauelemente, und dadurch hergestellte Scheibe
EP1835542A3 (de) 1999-09-30 2007-10-03 Kabushiki Kaisha Toshiba Halbleitervorrichtung mit Graben-Gate
KR100304713B1 (ko) 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6285057B1 (en) * 1999-11-17 2001-09-04 National Semiconductor Corporation Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device
JP4200626B2 (ja) 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
KR100647364B1 (ko) 2000-06-23 2006-11-17 주식회사 하이닉스반도체 에스.오.아이.기판 제조방법
DE10123818B4 (de) 2001-03-02 2006-09-07 Infineon Technologies Ag Anordnung mit Schutzfunktion für ein Halbleiterbauelement
CN1230905C (zh) * 2001-04-26 2005-12-07 株式会社东芝 半导体器件
JP2004186557A (ja) * 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100553683B1 (ko) 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4623956B2 (ja) 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
US7423316B2 (en) 2004-05-12 2008-09-09 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor devices
US7157350B2 (en) 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
JP2008536329A (ja) 2005-04-14 2008-09-04 エヌエックスピー ビー ヴィ 半導体デバイスおよびその製造方法
JP2006324488A (ja) 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US7405099B2 (en) 2005-07-27 2008-07-29 Freescale Semiconductor, Inc. Wide and narrow trench formation in high aspect ratio MEMS
EP1804281B1 (de) * 2005-12-28 2011-12-14 STMicroelectronics Srl Verfahren zum Ätzen eines tiefen Grabens in einem halbleitenden Gegenstand, und halbleitender Gegenstand so hergestellt.
US7445973B2 (en) 2006-09-29 2008-11-04 Micron Technology, Inc. Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
US7888746B2 (en) 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
JP5350655B2 (ja) 2007-04-27 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
US8022470B2 (en) 2008-09-04 2011-09-20 Infineon Technologies Austria Ag Semiconductor device with a trench gate structure and method for the production thereof
US8120074B2 (en) 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP5585268B2 (ja) * 2010-07-22 2014-09-10 セイコーエプソン株式会社 単結晶炭化珪素膜付き基材及び単結晶炭化珪素膜の製造方法並びに単結晶炭化珪素膜付き基材の製造方法
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
KR101172436B1 (ko) 2010-12-07 2012-08-20 한국과학기술원 에스오아이 기판 및 그 제조방법
JP5429365B2 (ja) 2011-03-15 2014-02-26 トヨタ自動車株式会社 半導体装置
JP2012204602A (ja) 2011-03-25 2012-10-22 Seiko Epson Corp 立方晶炭化珪素膜の製造方法
DE102011006332A1 (de) 2011-03-29 2012-10-04 Robert Bosch Gmbh Verfahren zum Erzeugen von monokristallinen Piezowiderständen
JP5768456B2 (ja) 2011-04-18 2015-08-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8975715B2 (en) 2011-09-14 2015-03-10 Infineon Technologies Ag Photodetector and method for manufacturing the same
JP2013069817A (ja) 2011-09-21 2013-04-18 Toshiba Corp 半導体装置
US8816471B2 (en) 2012-01-13 2014-08-26 Newport Fab, Llc Electrical signal isolation and linearity in SOI structures
JP2013251397A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9653477B2 (en) 2014-01-03 2017-05-16 International Business Machines Corporation Single-chip field effect transistor (FET) switch with silicon germanium (SiGe) power amplifier and methods of forming
US9231091B2 (en) 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
JP2016012637A (ja) 2014-06-27 2016-01-21 株式会社東芝 半導体装置
CN105261646A (zh) 2014-07-16 2016-01-20 中国科学院微电子研究所 半导体器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Sato, et al., (2004), Fabrication of Silicon-on-Nothing Structure by Substrate 100 Engineering Using the Empty-Space-in-Silicon-Formation-Technique, Japanese Journal of Applied Physics, 43(1), 12-18

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019210285A1 (de) * 2019-07-11 2021-01-14 Infineon Technologies Ag Erzeugen eines vergrabenen Hohlraums in einem Halbleitersubstrat
US11393714B2 (en) 2019-07-11 2022-07-19 Infineon Technologies Ag Producing a buried cavity in a semiconductor substrate
DE102019210285B4 (de) 2019-07-11 2023-09-28 Infineon Technologies Ag Erzeugen eines vergrabenen Hohlraums in einem Halbleitersubstrat

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Publication number Publication date
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