CN113539955B - 半导体结构及其制作方法 - Google Patents

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Abstract

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构的电性能和稳定性较差的技术问题。该制作方法包括：在衬底上形成层叠的支撑层和第一介质层，支撑层和第一介质层中形成有第一沟槽；形成覆盖第一沟槽的侧壁和底部、第一介质层的顶表面的第一阻挡层；刻蚀第一阻挡层和第一介质层，形成刻蚀孔；去除暴露在刻蚀孔内的第一介质层，形成空腔；形成第二阻挡层，第二阻挡层封闭空腔顶部的刻蚀孔；去除第一沟槽内的部分第一阻挡层，以使第一沟槽暴露衬底；在第一沟槽内形成导线。通过形成空腔以寄生电容，提高半导体结构的电性能，并通过设置支撑层减少空腔的深度，从而降低半导体结构的风险，提高半导体结构的稳定性。

Description

半导体结构及其制作方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，芯片上的半导体器件的集成度不断提高，各半导体器件之间的间距不断缩小，进而使得半导体器件中相邻的导电器件(例如导线)的间距也不断缩小。参考图1，相邻的导线80以及位于导线80之间的绝缘材料97形成寄生电容，寄生电容与绝缘材料97的介电常数成正比，与两导线80之间的距离成反比。随着导线80的间距的缩小，寄生电容不断增大，进而导致芯片上的电信号的电容电阻延迟(RC延迟)，影响芯片的工作频率。
相关技术中，通常采用低介电常数(low-k)材质的绝缘材料，以降低寄生电容。然而，低介电常数材质的绝缘材料易出现过刻蚀现象，半导体结构的电性能较差，且半导体结构的稳定性较差。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于降低半导体结构的寄生电容，提高半导体结构的电性能和稳定性。
为了实现上述目的，本申请实施例提供如下技术方案：
第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：在衬底上形成支撑层，并在所述支撑层上形成第一介质层，所述支撑层和所述第一介质层内形成有第一沟槽，所述第一沟槽暴露所述衬底；
形成第一阻挡层，所述第一阻挡层覆盖所述第一沟槽的侧壁和底部，以及所述第一介质层的顶表面；
刻蚀所述第一阻挡层和所述第一介质层，以形成刻蚀孔；
去除暴露在所述刻蚀孔内的所述第一介质层，以形成空腔；
在所述第一阻挡层上形成第二阻挡层，所述第二阻挡层封闭所述空腔顶部的所述刻蚀孔；
去除所述第一沟槽内的部分所述第一阻挡层，以使所述第一沟槽暴露所述衬底；
在所述第一沟槽内形成导线，所述导线与所述衬底电连接。
本申请实施例提供的半导体结构的制作方法至少具有如下优点：
本申请实施例的半导体结构的制作方法中，通过在导线之间的结构中形成密闭的空腔，第一阻挡层和第二阻挡层形成空腔的顶壁和侧壁利用空气的介电常数低于第一介质层的介电常数，以减少导线之间的结构的介电常数，从而减少导线之间的寄生电容，进而提高半导体结构的电性能。此外，空腔的底部为支撑层，支撑层对其上的第一阻挡层和第二阻挡层进行支撑，在保证导线的高度的基础上，减少了空腔的深度，从而降低第一阻挡层和第二阻挡层坍塌的风险，进而提高了半导体结构的稳定性。
如上所述的半导体结构的制作方法中，通过干法刻蚀或者湿法刻蚀去除暴露在所述刻蚀孔内的所述第一介质层。
如上所述的半导体结构的制作方法中，所述第一介质层为氧化硅层，所述支撑层为氮化硅层或者氮氧化硅层，所述第一介质层的厚度与所述支撑层的厚度的比值大于或者等于2。
如上所述的半导体结构的制作方法中，所述刻蚀孔的孔底位于所述支撑层中。
如上所述的半导体结构的制作方法中，在衬底上形成支撑层，并在所述支撑层上形成第一介质层，所述支撑层和所述第一介质层内形成有第一沟槽，所述第一沟槽暴露所述衬底的步骤包括：在所述衬底上依次形成所述支撑层、所述第一介质层、硬掩模层、抗反射层和第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀所述抗反射层和所述硬掩模层；以刻蚀后的所述抗反射层和所述硬掩模层为掩膜，刻蚀所述第一介质层和所述支撑层，以形成所述第一沟槽。
如上所述的半导体结构的制作方法中，刻蚀所述第一阻挡层和所述第一介质层，以形成刻蚀孔的步骤包括：在所述第一阻挡层上和所述第一沟槽内形成第二光刻胶层，所述第二光刻胶层填充满所述第一沟槽且覆盖所述第一阻挡层背离所述衬底的表面；以所述第二光刻胶层为掩膜，刻蚀所述第一阻挡层和所述第一介质层，以形成所述刻蚀孔；去除所述第二光刻胶层。
如上所述的半导体结构的制作方法中，在所述第一沟槽内形成导线，所述导线与所述衬底电连接的步骤包括：在所述第一沟槽内沉积导电层，所述导电层填充满所述第一沟槽且覆盖所述第二阻挡层的顶表面；去除位于所述第二阻挡层上的所述导电层，保留的所述导电层形成所述导线。
如上所述的半导体结构的制作方法中，通过化学机械研磨去除位于所述第二阻挡层上的所述导电层。
如上所述的半导体结构的制作方法中，所述导电层包括层叠设置的第三阻挡层和导电材料层，所述第三阻挡层位于所述导电层靠近所述衬底的一侧。
如上所述的半导体结构的制作方法中，在所述第一阻挡层上形成第二阻挡层，所述第二阻挡层封闭所述空腔顶部的所述刻蚀孔的步骤包括：形成覆盖所述第一阻挡层的第二阻挡层，位于所述第一沟槽内的所述第二阻挡层围合成第二沟槽。
如上所述的半导体结构的制作方法中，去除所述第一沟槽内的部分所述第一阻挡层，以使所述第一沟槽暴露所述衬底的步骤包括：去除所述第二沟槽的底部的所述第二阻挡层和所述第一阻挡层，所述第二沟槽暴露所述衬底。
如上所述的半导体结构的制作方法中，去除所述第二沟槽的底部的所述第二阻挡层和所述第一阻挡层，所述第二沟槽暴露所述衬底的步骤包括：在所述第二阻挡层上形成第三光刻胶层，所述第三光刻胶层具有第一开口，所述第一开口在所述衬底上的正投影与所述第二沟槽在所述衬底上的正投影相重合；以所述第三光刻胶层为掩膜，刻蚀所述第二阻挡层和所述第一阻挡层。
如上所述的半导体结构的制作方法中，在所述第一沟槽内形成导线，所述导线与所述衬底电连接的步骤包括：在所述第二沟槽内形成所述导线，所述导线填充于所述第二沟槽。
第二方面，本申请实施例的提供一种半导体结构，其包括：衬底，以及设置所述衬底上的支撑结构，所述支撑结构设置有贯穿所述支撑结构的多个容纳槽，每个所述容纳槽内填充有导线，所述导线与所述衬底电连接；其中，位于相邻的所述导线之间的所述支撑结构包括：支撑层，所述支撑层设置在所述衬底上；扣设在所述支撑层外的第一阻挡层，所述第一阻挡层和所述支撑层形成空腔，所述第一阻挡层的内侧壁与所述支撑层的外侧壁相贴合，且所述第一阻挡层设置有与所述空腔连通的第一刻蚀孔；扣设在所述第一阻挡层外的第二阻挡层，所述第二阻挡层的内表面与所述第一阻挡层的外表面相贴合。
本申请实施例的半导体结构至少具有如下优点：
本申请实施例的半导体结构中，位于相邻的导线之间的支撑结构中设置有密闭的空腔，第一阻挡层和第二阻挡层形成空腔的侧壁和顶壁，利用空气的介电常数为1，以减少导线之间的结构的介电常数，从而减少导线之间的寄生电容，进而提高半导体结构的电性能。此外，空腔的底部为支撑层，支撑层对其上的第一阻挡层和第二阻挡层进行支撑，在保证导线的高度的基础上，减少了空腔的深度，从而降低第一阻挡层和第二阻挡层坍塌的风险，进而提高了半导体结构的稳定性。
如上所述的半导体结构中，所述支撑层还设置有与所述第一刻蚀孔正对且适配的第二刻蚀孔。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中的半导体结构的结构示意图；
图2为本申请实施例中的半导体结构的制作方法的流程图；
图3为本申请实施例中的形成第一沟槽后的结构示意图；
图4为本申请实施例中的形成第一阻挡层后的结构示意图；
图5为本申请实施例中的形成刻蚀孔后的结构示意图；
图6为本申请实施例中的形成第二光刻胶层后的结构示意图；
图7为本申请实施例中的形成空腔后的结构示意图；
图8为本申请实施例中的形成第二阻挡层后的一种结构示意图；
图9为本申请实施例中的去除部分第一阻挡层后的结构示意图；
图10为本申请实施例中的形成导电层后的一种结构示意图；
图11为本申请实施例中的导电层的结构示意图；
图12为本申请实施例中的形成抗反射层后的结构示意；
图13为本申请实施例中的形成第一光刻胶层后的结构示意图；
图14为本申请实施例中的形成第二阻挡层后的另一种结构示意；
图15为本申请实施例中的形成第三光刻胶层后的结构示意图；
图16为本申请实施例中的去除部分第一阻挡层和部分第二阻挡层后的结构示意图；
图17为本申请实施例中的形成导电层后的另一种结构示意图；
图18为本申请实施例中的形成导线后的结构示意图。
附图标记说明：
10-衬底； 20-支撑层；
30-第一介质层； 40-第一沟槽；
41-侧壁； 42-底部；
50-第一阻挡层； 51-刻蚀孔；
60-空腔； 70-第二阻挡层；
71-第二沟槽； 80-导线；
81-导电层； 82-第三阻挡层；
83-导电材料层； 91-硬掩模层；
92-抗反射层； 93-第一光刻胶层；
94-第二光刻胶层； 95-第三光刻胶层；
96-第一开口； 97-绝缘材料。
具体实施方式
为了减小半导体结构的寄生电容，提高半导体结构的电性能和稳定性，本申请实施例提供一种半导体结构的制作方法，通过在导线之间的结构中形成密闭的空腔，利用空气的介电常数为1，减少导线之间的结构的介电常数，从而减少导线之间的寄生电容，进而提高半导体结构的电性能。此外，空腔的底部为支撑层，支撑层对其上的第一阻挡层和第二阻挡层进行支撑，在保证导线的高度的基础上，减少了空腔的深度，从而降低第一阻挡层和第二阻挡层坍塌的风险，进而提高了半导体结构的稳定性。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
实施例一
参照图2，本申请实施例提供一种半导体结构的制作方法，具有包括以下步骤：
步骤S101、在衬底上形成支撑层，并在支撑层上形成第一介质层，支撑层和第一介质层内形成有第一沟槽，第一沟槽暴露衬底。
参考图3，衬底10提供支撑，其材质可以为硅、锗、锗化硅、碳化硅、绝缘体上硅(Silicon on Insulator，简称SOI)或者绝缘体上锗(Germanium on Insulator，简称GOI)等半导体材料中的一种或者多种。衬底10上通常设置有半导体器件(图中未标示出)，以实现特定功能。半导体器件可以包括电阻器、电容器、二极管、三极管、场效应晶体管(FieldEffect Transistor，简称FET)、熔丝或者导线中的一种或者多种。
支撑层20形成在衬底10上。例如，支撑层20通过化学气相沉积(Chemical VaporDeposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PCD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等沉积工艺形成在衬底10上，以使形成的支撑层20致密度和平整度都较好。
第一介质层30形成在支撑层20上。第一介质层30可以通过沉积工艺形成在支撑层20上。第一介质层30与支撑层20可以具有较大的选择比，例如，第一介质层30与支撑层20的选择比大于或者等于2。如此设置，后续去除第一介质层30时，支撑层20还可以用作刻蚀停止层(Etch Stop Layer)，以防止刻蚀第一介质层30时损伤衬底10和/或衬底10上的半导体器件。
支撑层20和第一介质层30中形成有第一沟槽40，如图3所示，第一沟槽40贯穿支撑层20和第一介质层30，以暴露衬底10，第一沟槽40内后续形成有导线80(参考图18)。可以理解的是，支撑层20的厚度与第一介质层30的厚度之和为导线80的高度，第一介质层30在后续会被去除，该区域后续形成空腔60，空腔60内的空气的介电常数为1，其介电常数最低，以降低两导线80之间的寄生电容。
支撑层20的介电常数可以小于第一介质层30的介电常数，采用介电常数较小的支撑层20替代部分第一介质层30，可以进一步降低支撑层20和第一介质层30的总体的介电常数。示例性的，第一介质层30可以为氧化硅层，支撑层20可以为氢硅酸盐聚合物层或者多孔性硅化物层等。当然，支撑层20的介电常数也可以大于或者等于第一介质层30的介电常数，此时，通过调整支撑层20的厚度与第一介质层30的厚度，以降低支撑层20和后续形成的空腔60的总体的介电常数。具体的，第一介质层30为氧化硅层，支撑层20为氮化硅层或者氮氧化硅层，第一介质层30的厚度与支撑层20的厚度的比值大于等于2，例如第一介质层30的厚度与支撑层20的厚度的比值等于3。上述氧化硅层可以通过正硅酸乙酯(TEOS)分解并沉积形成，上述氮氧化硅层可以通过对氮化硅层渗氮处理形成。
步骤S102、形成第一阻挡层，第一阻挡层覆盖第一沟槽的侧壁和底部，以及第一介质层的顶表面。
参考图4，第一阻挡层50沉积形成在第一沟槽40的侧壁41和底部42，以及第一介质层30的顶表面。其中，第一介质层30的顶表面是指第一介质层30背离衬底10的表面，即图4所示的第一介质层30的上表面。
步骤S103、刻蚀第一阻挡层和第一介质层，以形成刻蚀孔。
参考图5，刻蚀孔51贯穿第一阻挡层50并延伸至第一介质层30内，以使增加第一介质层30在刻蚀孔51暴露出的表面积，从而便于后续去除第一介质层30。在一些可能的示例中，刻蚀孔51贯穿第一介质层30。更进一步的，刻蚀孔51还可以延伸至支撑层20内，即刻蚀孔51的孔底位于支撑层20内。如此设置，在支撑层20内形成空气隙，可以减少支撑层20的介电常数，进一步减少半导体结构中的RC延迟。
刻蚀孔51的宽度可以为3-5nm，其中，刻蚀孔51的宽度方向与第一沟槽40的宽度方向相同，如图5所示的水平方向(X方向)。如此设置，第一阻挡层50中的刻蚀孔51便于通过第二阻挡层70封口，可以减少封口过程中封口材料落入刻蚀孔51内，从而保证空腔对RC延迟的降低效果。
在一些可能的示例中，参考图5和图6，刻蚀第一阻挡层50和第一介质层30，以形成刻蚀孔51的步骤包括：
在第一阻挡层50上和第一沟槽40内形成第二光刻胶层94，第二光刻胶层94填充满第一沟槽40且覆盖第一阻挡层50背离衬底10的表面。如图5和图6所示，第一沟槽40的侧壁41和底部42覆盖有第一阻挡层50，第二光刻胶层94填充在第一阻挡层50所围合的区域内，并覆盖第一阻挡层50的顶表面。第二光刻胶层94为图形化的第二光刻胶层94，第二光刻胶层94的顶表面可以齐平，即第二光刻胶层94背离衬底10的表面为平面。
形成第二光刻胶层94后，以第二光刻胶层94为掩膜，刻蚀第一阻挡层50和第一介质层30，以形成刻蚀孔51。如图6所示，第一阻挡层50和第一介质层30中未被第二光刻胶层94覆盖的区域被去除，刻蚀停止于支撑层20背离衬底10的表面或者支撑层20中。刻蚀时可以采用干法刻蚀，刻蚀气体包括含氟气体、氧气和惰性气体(例如氮气或者氩气)。
形成刻蚀孔51后，去除第二光刻胶层94。其中，第二光刻胶层94可以通过灰化工艺去除，去除第二光刻胶层94后，第一阻挡层50暴露。
步骤S104、去除暴露在刻蚀孔内的第一介质层，以形成空腔。
参考图7，去除第一介质层30后，第一阻挡层50和支撑层20围合的区域形成空腔60，第一阻挡层50中的刻蚀孔51与空腔60相连通。示例性的，通过干法刻蚀或者湿法刻蚀去除暴露在刻蚀孔51内的第一介质层30，通过刻蚀液或者刻蚀气体与第一介质层30反应，从而将第一介质层30去除。在一些可能的示例中，第一介质层30的材质为氧化硅，刻蚀气体可以包括八氟环丁烷(C4F8)等含氟气体，或者，刻蚀液可以包括稀氢氟酸(DiluteHydrofluoric Acid，简称DHF)。
步骤S105、在第一阻挡层上形成第二阻挡层，第二阻挡层封闭空腔顶部的刻蚀孔。
参考图8，在第一阻挡层50上沉积形成第二阻挡层70，通过控制第二阻挡层70的工艺参数，例如沉积速率或者温度等，以使第二阻挡层70封闭刻蚀孔51。示例性的，如图8所示，第二阻挡层70可以只覆盖第一阻挡层50背离衬底10的表面。当然，如图15所示，第二阻挡层70还可以覆盖位于第一沟槽40内的第一阻挡层50。
需要说明的是，第一阻挡层50、第二阻挡层70和支撑层20的材质可以相同，以使第一阻挡层50、第二阻挡层70和支撑层20形成一体结构，防止支撑层20与第一阻挡层50、第一阻挡层50与第二阻挡层70相接触的区域的出现分层。示例性的，第一阻挡层50、第二阻挡层70和支撑层20的材质均为氮化硅。
步骤S106、去除第一沟槽内的部分第一阻挡层，以使第一沟槽暴露衬底。
参考图9，通过去除第一沟槽40内的部分第一阻挡层50，将衬底10暴露，从而使得后续形成在第一沟槽40内的导线80可以与衬底10相接触而实现电连接。示例性的，通过各向异性刻蚀，去除第一沟槽40的底部42的第一阻挡层50，保留第一沟槽40侧壁的第一阻挡层50。
步骤S107、在第一沟槽内形成导线，导线与衬底电连接。
参考图9至图11，导线形成在第一沟槽40内且与衬底10电连接，以将衬底10与其他膜层电连接，实现电信号沿垂直于衬底10的方向传递。在一些可能的示例中，在第一沟槽40内形成导线，导线与衬底10电连接的步骤包括：
在第一沟槽40内沉积导电层81，导电层81填充满第一沟槽40且覆盖第二阻挡层70的顶表面。其中，导电层81包括层叠设置的第三阻挡层82和导电材料层83，第三阻挡层82位于导电层81靠近衬底10的一侧。第三阻挡层82用于减少或者防止导电材料层83向第一阻挡层50、第二阻挡层70、支撑层20以及衬底10中扩散。第三阻挡层82包括钛层、氮化钛层、钽层或者氮化钽层中的一层或者多层。导电材料层83可以为铜层或者钨层等。本申请实施例中对导电层81的形成工艺不是限定的，例如，导电层81还可以通过电镀工艺形成。
形成导电层81后，去除位于第二阻挡层70上的导电层81，保留的导电层81形成导线。示例性的，通过对导电层81背离衬底10的表面进行平坦化处理，以去除位于第二阻挡层70上的导电层81。具体的，对导电层81的顶表面进行化学机械研磨(Chemical MechanicalPolishing，简称CMP)，以暴露第二阻挡层70。
综上，本申请实施例的半导体结构的制作方法中，通过在导线之间的结构中形成密闭的空腔60，第一阻挡层50和第二阻挡层70形成空腔60的顶壁和侧壁利用空气的介电常数低于第一介质层30的介电常数，以减少导线之间的结构的介电常数，从而减少导线之间的寄生电容，进而提高半导体结构的电性能。此外，空腔60的底部42为支撑层20，支撑层20对其上的第一阻挡层50和第二阻挡层70进行支撑，在保证导线的高度的基础上，减少了空腔60的深度，增加了与衬底10的接触面积，从而降低第一阻挡层50和第二阻挡层70坍塌的风险，进而提高了半导体结构的稳定性。
需要说明的是，在本申请一种可能的示例中，参考图3、图12和图13，在衬底10上形成支撑层20，并在支撑层20上形成第一介质层30，支撑层20和第一介质层30内形成有第一沟槽40，第一沟槽40暴露衬底10的步骤可以包括：
步骤S1021、在衬底10上依次形成支撑层20、第一介质层30、硬掩模层91、抗反射层92和第一光刻胶层93。
参考图12和图13，在衬底10上形成层叠的支撑层20、第一介质层30、硬掩模层91、抗反射层92和第一光刻胶层93。其中，支撑层20、第一介质层30、硬掩模版(Hard Mask)层和抗反射层92可以通过沉积工艺形成。具体的，在衬底10上沉积形成支撑层20，在支撑层20上沉积形成第一介质层30，在第一介质层30上沉积形成硬掩模层91，并在硬掩模层91上沉积形成抗反射层92。第一光刻胶层93可以通过图形化工艺形成，例如采用旋涂工艺在抗反射层92上形成第一光刻胶层93；对第一光刻胶层93曝光显影，以暴露部分抗反射层92，使得第一光刻胶层93形成有所需图案。
抗反射层92用于减少第一光刻胶层93曝光时的驻波，防止光线在第一光刻胶层93的底部发生漫反射，以保证第一光刻胶层93的图案的准确性。硬掩模层91用于转移第一光刻胶层93的图案，硬掩模层91的材质与抗反射层92的材质不同。在一种可能的示例中，硬掩模层91的材质为氮化硅或者二氧化硅，抗反射层92的材质为氮氧化硅，第一光刻胶层93的材质可以为正胶，也可以为负胶。
步骤S1022、以第一光刻胶层93为掩膜，刻蚀抗反射层92和硬掩模层91。
以图形化后的第一光刻胶层93为掩膜，利用刻蚀气体各向异性刻蚀抗反射层92和硬掩模层91。其中，刻蚀气体可以包括四氟化碳(CF4)、八氟环丁烷(C4F8)或者八氟环戊烯(C5F8)等。
在一些可能的示例中，在刻蚀抗反射层92和硬掩模层91的过程中，第一光刻胶层93全部耗损，没有残余。在另一些可能的示例中，在刻蚀抗反射层92和硬掩模层91的过程中，第一光刻胶层93没有全部耗损，仍有残余。此时，需要将第一光刻胶层93单独去除，例如，通过灰化或者刻蚀去除剩余的第一光刻胶层93。
步骤S1023、以刻蚀后的抗反射层92和硬掩模层91为掩膜，刻蚀第一介质层30和支撑层20，以形成第一沟槽40。
以刻蚀后的抗反射层92和硬掩模层91为掩膜，刻蚀第一介质层30和支撑层20，形成第一沟槽40，第一沟槽40贯穿第一介质层30和支撑层20，以暴露衬底10。示例性的，抗反射层92和硬掩模层91可以通过干法刻蚀去除，干法刻蚀抗反射层92时可以采用四氟化碳(CF4)、氩气(Ar)和氧气(O2)为刻蚀气体，干法刻蚀硬掩模层91时可以采用八氟环戊烯(C5F8)、氩气(Ar)和氧气(O2)为刻蚀气体。其中，含氟气体(四氟化碳、八氟环戊烯)为主要的刻蚀气体，氧气主要用于调整刻蚀速率、选择比、均匀性等，氩气主要用于降低负载效应(Loading Effect)负载效应是指刻蚀速率随刻蚀面积的增加而减小的现象。
需要说明的是，形成第一沟槽40的过程中，抗反射层92和硬掩模层91也会被刻蚀。形成第一沟槽40后，如果抗反射层92或者硬掩模层91仍有残留，需要将抗反射层92和硬掩模层91去除。示例性的，通过化学机械研磨工艺去除抗反射层92和硬掩模层91。
需要说明的是，参考图7和图14，在本申请一种可能的示例中，在第一阻挡层50上形成第二阻挡层70，第二阻挡层70封闭空腔60顶部的刻蚀孔51的步骤包括：形成覆盖第一阻挡层50的第二阻挡层70，位于第一沟槽40内的第二阻挡层70围合成第二沟槽71。
如图7和图14所示，第二阻挡层70覆盖第一阻挡层50的顶表面，以及第一沟槽40内的第一阻挡层50，位于第一沟槽40内的第二阻挡层70围合成第二沟槽71。如此设置，第一沟槽40侧壁的第一阻挡层50和第二阻挡层70形成空腔60的侧壁，可以增加空腔60的侧壁的厚度，以减少或者防止空腔60的侧壁坍塌，进一步提高半导体结构的稳定性。
相应的，参考图14至图16，去除第一沟槽40内的部分第一阻挡层50，以使第一沟槽40暴露衬底10的步骤包括：去除第二沟槽71的底部42的第二阻挡层70和第一阻挡层50，第二沟槽71暴露衬底10。
如图14至图16所示，沿第二沟槽71刻蚀第二阻挡层70和第一阻挡层50，以使第二沟槽71延伸至衬底10，第二沟槽71内暴露衬底10。在一些可能的示例中，去除第二沟槽71的底部42的第二阻挡层70和第一阻挡层50，第二沟槽71暴露衬底10的步骤包括：
在第二阻挡层70上形成第三光刻胶层95，第三光刻胶层95具有第一开口96，第一开口96在衬底10上的正投影与第二沟槽71在衬底10上的正投影相重合。如图15所示，第三光刻胶层95通过旋涂工艺形成在第二阻挡层70的顶表面上，第三光刻胶层95为图形化后的第三光刻胶层95，其具有第一开口96，第一开口96位于第二沟槽71的正上方，且第一开口96在衬底10上的正投影与第二沟槽71在衬底10上的正投影相重合。
形成第三光刻胶层95后，以第三光刻胶层95为掩膜，刻蚀第二阻挡层70和第一阻挡层50。如图15和图16所示，沿第三光刻胶层95的第一开口96干法刻蚀或者湿法刻蚀第二阻挡层70和第一阻挡层50，以暴露衬底10。刻蚀过程中，第三光刻胶层95也被完全去除，或者刻蚀完成后，通过灰化等工艺去除剩余的第三光刻胶层95。
相应的，参考图17和图18，在第一沟槽40内形成导线80，导线80与衬底10电连接的步骤包括：在第二沟槽71内形成导线80，导线80填充于第二沟槽71。示例性的，如图17和图18所示，在第二沟槽71内和第二阻挡层70上形成导电层81，导电层81填充满第二沟槽71且覆盖第二阻挡层70背离衬底10的表面；如图17和图18所示，再对第二阻挡层70上的导电层81进行平坦化处理，以使导电层81背离衬底10的表面与第二阻挡层70背离衬底10的表面齐平，导电层81形成多个彼此间隔的导线80，导线80填充满第二沟槽71。
实施例二
本申请还提供一种半导体结构，参考图18，该半导体结构包括：衬底10、支撑结构和导线80。其中，衬底10提供支撑，其材质可以为硅、锗、锗化硅、碳化硅、绝缘体上硅或绝缘体上锗中的一种或者多种。衬底10上通常设置有半导体器件，半导体器件可以包括电阻器、电容器、二极管、三极管、场效应晶体管、熔丝或者导线中的一种或者多种。
支撑结构设置在衬底10上且与衬底10相接触，支撑结构设置有贯穿支撑结构的多个容纳槽，多个容纳槽间隔设置。每个容纳槽暴露衬底10，以使填充在每个容纳槽内的导线80与衬底10相接触，而实现导线80与衬底10的电连接，从而将支撑结构上的膜层与衬底10电连接，实现电信号沿垂直于衬底10的方向的传递。
位于相邻的两个导线80之间的支撑结构可以包括支撑层20、第一阻挡层50和第二阻挡层70。其中，支撑层20设置在衬底10上，第一阻挡层50扣设在支撑层20外，第一阻挡层50和支撑层20围合成空腔60，第一阻挡层50的部分内侧壁与支撑层20的外侧壁相贴合，利用空气的介电常数为1，可以降低支撑结构的介电常数，从而降低导线80之间的寄生电容。
第一阻挡层50还设置有位于空腔60的顶部且与空腔60连通的第一刻蚀孔，即第一刻蚀孔贯穿第一阻挡层50，示例性的，第一刻蚀孔为直通孔。第一刻蚀孔的宽度可以为3-5nm，第一刻蚀孔的截面形状可以为矩形、正方形或者梯形，以便于制作。当然，在不同的工艺参数情况下，第一刻蚀孔的截面形状还可能是其他不规则图形。其中，截面形状是指以垂直于衬底10的表面的平面为截面所获得的形状。
第二阻挡层70扣设在第一阻挡层50外，第二阻挡层70的内表面与第一阻挡层50的外表面相贴合，如图18所示，第二阻挡层70将第一刻蚀孔51封闭，从而使得空腔60形成封闭结构。此外，第一阻挡层50和第二阻挡层70共同形成空腔60的侧壁，从而增加了空腔60的侧壁的厚度，以防止空腔60的侧壁坍塌，提高了半导体结构的稳定性。
第一阻挡层50、第二阻挡层70和支撑层20的材质可以相同，例如均为氮化硅，以使第一阻挡层50、第二阻挡层70和支撑层20形成一体结构，防止支撑层20与第一阻挡层50、第一阻挡层50与第二阻挡层70相接触的区域的出现分层。空腔60的高度与支撑层20的厚度与的比值大或者等于2，其中，支撑层20的厚度是指支撑层20的顶表面与衬底10之间的距离，空腔60的高度是指空腔60的内侧顶壁与支撑层20的顶表面之间的距离。
在一些可能的示例中，支撑层20还设置有与第一刻蚀孔正对且适配的第二刻蚀孔，通过以空气替代部分支撑层20，可以减少支撑层20的介电常数，进一步减少半导体结构中的RC延迟。如图18所示，第一刻蚀孔在衬底10上的正投影与第二刻蚀孔在衬底10上的正投影相重合。
导线80填充在容纳槽内，导线80背离衬底10的表面可以与第二阻挡层70的表面齐平。导线80包括第三阻挡层82，以及设置在第三阻挡层82上的导电材料层83，第三阻挡层82设置在容纳槽的侧壁和底部42，以减少或者防止导电材料层83向衬底10和第二阻挡层70中扩散。第三阻挡层82可以包括氮化钽层和钽层，钽层位于氮化钽层背离第三阻挡层82的一侧，导电材料层83的材质可以为铜或者钨等。
本申请实施例的半导体结构中，位于相邻的导线80之间的支撑结构中设置有密闭的空腔60，第一阻挡层50和第二阻挡层70形成空腔60的侧壁和顶壁，利用空气的介电常数为1，以减少导线80之间的结构的介电常数，从而减少导线80之间的寄生电容，进而提高半导体结构的电性能。此外，空腔60的底部42为支撑层20，支撑层20对其上的第一阻挡层50和第二阻挡层70进行支撑，在保证导线80的深度的基础上，减少了空腔60的深度，从而降低第一阻挡层50和第二阻挡层70坍塌的风险，进而提高了半导体结构的稳定性。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，包括：
在衬底上形成支撑层，并在所述支撑层上形成第一介质层，所述支撑层和所述第一介质层内形成有第一沟槽，所述第一沟槽贯穿所述支撑层和所述第一介质层，所述第一沟槽暴露所述衬底；
形成第一阻挡层，所述第一阻挡层覆盖所述第一沟槽的侧壁和底部，以及所述第一介质层的顶表面；
刻蚀所述第一阻挡层和所述第一介质层，以形成刻蚀孔；所述刻蚀孔延伸至支撑层内，所述刻蚀孔的孔底位于所述支撑层内；
去除暴露在所述刻蚀孔内的所述第一介质层，以形成空腔；
在所述第一阻挡层上形成第二阻挡层，所述第二阻挡层封闭所述空腔顶部的所述刻蚀孔；所述第一阻挡层、所述第二阻挡层和所述支撑层的材质相同；
去除所述第一沟槽内的部分所述第一阻挡层，以使所述第一沟槽暴露所述衬底；
在所述第一沟槽内形成导线，所述导线与所述衬底电连接。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，通过干法刻蚀或者湿法刻蚀去除暴露在所述刻蚀孔内的所述第一介质层。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一介质层为氧化硅层，所述支撑层为氮化硅层或者氮氧化硅层，所述第一介质层的厚度与所述支撑层的厚度的比值大于或者等于2。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述刻蚀孔的孔底位于所述支撑层中。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，在衬底上形成支撑层，并在所述支撑层上形成第一介质层，所述支撑层和所述第一介质层内形成有第一沟槽，所述第一沟槽暴露所述衬底的步骤包括：
在所述衬底上依次形成所述支撑层、所述第一介质层、硬掩模层、抗反射层和第一光刻胶层；
以所述第一光刻胶层为掩膜，刻蚀所述抗反射层和所述硬掩模层；
以刻蚀后的所述抗反射层和所述硬掩模层为掩膜，刻蚀所述第一介质层和所述支撑层，以形成所述第一沟槽。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，刻蚀所述第一阻挡层和所述第一介质层，以形成刻蚀孔的步骤包括：
在所述第一阻挡层上和所述第一沟槽内形成第二光刻胶层，所述第二光刻胶层填充满所述第一沟槽且覆盖所述第一阻挡层背离所述衬底的表面；
以所述第二光刻胶层为掩膜，刻蚀所述第一阻挡层和所述第一介质层，以形成所述刻蚀孔；
去除所述第二光刻胶层。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述第一沟槽内形成导线，所述导线与所述衬底电连接的步骤包括：
在所述第一沟槽内沉积导电层，所述导电层填充满所述第一沟槽且覆盖所述第二阻挡层的顶表面；
去除位于所述第二阻挡层上的所述导电层，保留的所述导电层形成所述导线。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，通过化学机械研磨去除位于所述第二阻挡层上的所述导电层。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述导电层包括层叠设置的第三阻挡层和导电材料层，所述第三阻挡层位于所述导电层靠近所述衬底的一侧。
10.根据权利要求1-9任一项所述的半导体结构的制作方法，其特征在于，在所述第一阻挡层上形成第二阻挡层，所述第二阻挡层封闭所述空腔顶部的所述刻蚀孔的步骤包括：
形成覆盖所述第一阻挡层的第二阻挡层，位于所述第一沟槽内的所述第二阻挡层围合成第二沟槽。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，去除所述第一沟槽内的部分所述第一阻挡层，以使所述第一沟槽暴露所述衬底的步骤包括：
去除所述第二沟槽的底部的所述第二阻挡层和所述第一阻挡层，所述第二沟槽暴露所述衬底。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，去除所述第二沟槽的底部的所述第二阻挡层和所述第一阻挡层，所述第二沟槽暴露所述衬底的步骤包括：
在所述第二阻挡层上形成第三光刻胶层，所述第三光刻胶层具有第一开口，所述第一开口在所述衬底上的正投影与所述第二沟槽在所述衬底上的正投影相重合；
以所述第三光刻胶层为掩膜，刻蚀所述第二阻挡层和所述第一阻挡层。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，在所述第一沟槽内形成导线，所述导线与所述衬底电连接的步骤包括：
在所述第二沟槽内形成所述导线，所述导线填充于所述第二沟槽。
14.一种半导体结构，其特征在于，所述半导体结构采用上述权利要求1-13任一所述的半导体结构的制作方法所制备，所述半导体结构包括：衬底，以及设置所述衬底上的支撑结构，所述支撑结构设置有贯穿所述支撑结构的多个容纳槽，每个所述容纳槽内填充有导线，所述导线与所述衬底电连接，其中，位于相邻的所述导线之间的所述支撑结构包括：
支撑层，所述支撑层设置在所述衬底上；
扣设在所述支撑层外的第一阻挡层，所述第一阻挡层和所述支撑层形成空腔，所述第一阻挡层的内侧壁与所述支撑层的外侧壁相贴合，且所述第一阻挡层设置有与所述空腔连通的第一刻蚀孔；
扣设在所述第一阻挡层外的第二阻挡层，所述第二阻挡层的内表面与所述第一阻挡层的外表面相贴合。
15.根据权利要求14所述的半导体结构，其特征在于，所述支撑层还设置有与所述第一刻蚀孔正对且适配的第二刻蚀孔。
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