KR101680980B1 - 매립된 공동부 및 유전체 지지 구조체를 가진 반도체 기판을 형성하는 방법 - Google Patents

매립된 공동부 및 유전체 지지 구조체를 가진 반도체 기판을 형성하는 방법 Download PDF

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KR101680980B1
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마테오 데이네스
요하네스 조지 라벤
한스-요아힘 슐즈
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인피니언 테크놀로지스 아게
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Abstract

반도체 장치를 형성하는 방법은 반도체 기판의 제 1 표면으로부터 반도체 기판 내로 연장되는 복수의 트렌치를 형성하는 단계를 포함한다. 트렌치 각각은 좁은 부분에 의해 제 1 표면으로부터 이격되는 넓은 부분과 개방적으로 연통하는 좁은 부분을 포함한다. 인접한 트렌치의 좁은 부분은 반도체 기판의 제 1 영역에 의해 횡방향으로 분리된다. 인접한 트렌치의 넓은 부분은 제 1 영역보다 좁은 반도체 기판의 제 2 영역에 의해 횡방향으로 분리된다. 방법은 추가로 반도체 기판의 제 1 영역을 지지하는 유전체 지지 구조체를 형성하기 위해 인접한 트렌치 사이의 반도체 기판의 제 2 영역을 산화시키도록 트렌치의 좁은 부분을 통해 트렌치의 넓은 부분에 산화제를 도입하는 단계를 포함한다.

Description

매립된 공동부 및 유전체 지지 구조체를 가진 반도체 기판을 형성하는 방법{METHOD OF FORMING A SEMICONDUCTOR SUBSTRATE WITH BURIED CAVITIES AND DIELECTRIC SUPPORT STRUCTURES}
본 발명은 전반적으로 반도체 장치 제조에 관한 것으로서, 특히 매립된 공동부 및 유전체 구조체를 가진 반도체 기판에 관한 것이다.
집적 회로(IC)는 통상적으로 반도체 기판에 형성된 하나 이상의 장치(예를 들어, 트랜지스터, 다이오드, 커패시터 등)를 포함한다. 실리콘 온 절연체(Silicon on insulator; SOI) 기술에서, 반도체 기판은 매립된 절연 층을 포함한다. 매립된 절연 층이 장치를 전기적으로 절연시켜 장치 특성을 개선시키기 때문에 SOI 기판은 일부 응용에서 바람직하다. 예를 들면, SOI 기술의 이점은 보다 낮은 기생 커패시턴스, 인접한 장치 사이의 크로스 토크(cross-talk)의 감소, 및 장치의 동작 중에 래치업 상태가 될 가능성의 감소를 포함한다.
SOI 기판을 형성하기 위한 공지 기술은 SIMOX(Separation by Implantation of Oxygen) 기술과 SmartCut 기술을 포함한다. 어느 하나의 프로세스에서, 반도체 기판의 표면은 궁극적으로 매립된 절연 층의 역할을 하는 유전체 층을 형성하기 위해 산화된다. 이어서, 다공 층이 기판 내에 형성된다. SmartCut의 경우에, 다공 층은 주입된 수소의 층이고, 웨이퍼 본딩(wafer bonding)이 적용되고, 기판은 주입된 수소를 따라 분리된다. SIMOX의 경우에, 다공 층은 주입된 산소의 층이다. 따라서, 이러한 프로세스와 관련된 이온 주입 및 웨이퍼 본딩 단계는 기판 제조 프로세스에서 비용 및 복잡성을 야기시킨다.
이온 주입 및 웨이퍼 본딩을 수반하지 않는 SOI 기판을 형성하기 위한 하나의 대안적 기술은 SON(Silicon on nothing) 기술로 지칭된다. SON 기술에서, 매립된 절연 층으로서 산화 재료(예를 들어, SiO2)를 이용하기보다는, 충진되지 않은 공극(unfilled void)이 기판에 제공된다. 이러한 충진되지 않은 공극은 공극 내의 공기가 산화 재료보다 낮은 유전체 상수를 가지기 때문에 양호한 유전체 특성을 매립된 절연체에 제공하기 위해 사용될 수 있다. 그러나, 충진되지 않은 공극의 크기를 증가시키는 것은 기판의 기계적 안정성을 희생시키기 때문에 SON 기술은 제한된다. 예를 들면, 공극이 칩 영역의 상당한 부분을 차지하는 경우, 기판의 측면 가장자리만이 기판의 상부를 지지한다. 결과적으로, 기판의 기계적 안정성이 손상된다.
실시예에 따르면, 반도체 장치를 형성하는 방법이 개시된다. 방법은 반도체 기판의 제 1 표면으로부터 반도체 기판 내부로 연장되는 복수의 트렌치를 형성하는 단계를 포함한다. 트렌치 각각은 좁은 부분에 의해 제 1 표면과 이격되는 넓은 부분과 개방적으로 연통하는 좁은 부분을 포함한다. 인접한 트렌치의 좁은 부분은 반도체 기판의 제 1 영역에 의해 횡방향으로 분리된다. 인접한 트렌치의 넓은 부분은 제 1 영역보다 좁은 반도체 기판의 제 2 영역에 의해 횡방향으로 분리된다. 방법은 추가로 반도체 기판의 제 1 영역을 지지하는 유전체 지지 구조체를 형성하기 위해 인접한 트렌치 사이의 반도체 기판의 제 2 영역을 산화시키도록 트렌치의 좁은 부분을 통해 트렌치의 넓은 부분에 산화제를 도입하는 단계를 포함한다.
다른 실시예에 따르면, 하나 이상의 반도체 장치를 형성하기 위해 실리콘 온 절연체 기판을 형성하는 방법이 개시된다. 방법은 반도체 기판의 제 1 표면으로부터 연장되는 복수의 트렌치를 형성하는 단계를 포함한다. 트렌치 각각은 제 1 표면에서 제 1 표면으로부터 이격되는 넓은 공동 부분으로 연장되는 좁은 부분을 포함한다. 방법은 추가로 유전체 지지 구조체를 형성하기 위해 트렌치의 내부 측벽을 산화시키는 단계를 포함한다. 유전체 지지 구조체는 인접한 트렌치의 공동 부분 사이에 배치되고 제 1 표면으로부터 이격된다. 방법은 추가로 제 1 표면 아래에 매립된 절연 층을 형성하기 위해 복수의 트렌치의 각각의 좁은 부분을 폐쇄(close)하는 단계를 포함한다. 매립된 절연 층은 트렌치의 넓은 공동 부분 및 유전체 지지 구조체를 포함한다.
다른 실시예에 따르면, 반도체 장치가 개시된다. 반도체 장치는 제 1 표면을 갖는 반도체 기판을 포함한다. 장치는 추가로 활성 영역에서의 제 1 표면 상에 형성된 하나 이상의 반도체 장치를 포함한다. 장치는 추가로 제 1 표면 아래의 반도체 기판 내의 복수의 공동부를 포함한다. 장치는 추가로 제 1 표면으로부터 이격되는 공동부의 각각 사이의 유전체 지지 구조체를 포함한다. 유전체 지지 구조체는 활성 영역과 공동부 사이의 반도체 기판의 일부를 지지한다. 유전체 지지 구조체는 산화물을 포함한다.
당업자는 다음의 상세한 설명을 판독하고 첨부된 도면을 살펴볼 때 추가적인 특징 및 장점을 인식할 것이다.
도면의 구성 요소는 반드시 서로에 대해 동일한 축척을 가지는 것은 아니다. 동일한 참조 번호는 대응하는 동일한 부분을 나타낸다. 다양한 예시된 실시예의 특징은 서로에 대해 배타적이지 않는 한 조합될 수 있다. 실시예는 도면에 도시되고 다음의 설명에서 상세히 설명된다.
도 1은 실시예에 따라 기판에 형성된 복수의 트렌치를 가진 반도체 기판의 부분 단면도를 도시한다.
도 2a 및 도 2b를 포함하는 도 2는 트렌치의 넓은 공동부 사이에 유전체 지지 구조체를 형성하기 위해 트렌치의 산화를 도시한다.
도 3은 실시예에 따라 충진 재료(filler material)로 트렌치를 충진하는 것을 도시한다.
도 4는 실시예에 따라 트렌치의 좁은 부분에서 충진 재료에 선택적인 산화물을 에칭하는 것을 도시한다.
도 5는 실시예에 따라 충진 재료를 제거하는 것을 도시한다.
도 6은 실시예에 따라 반도체 재료로 트렌치의 넓은 부분을 폐쇄시키는 것을 도시한다.
도 7은 다른 실시예에 따라 반도체 재료로 트렌치의 넓은 부분을 폐쇄시키는 것을 도시한다.
도 8은 트렌치의 일부의 넓은 부분이 폐쇄되지만, 트렌치 중 하나의 넓은 부분이 폐쇄되지 않게 하는 실시예를 도시한다.
도 9a-9c를 포함하는 도 9는 실시예에 따라 트렌치의 좁은 부분을 로컬로 확대함으로써 트렌치를 폐쇄하는 동안 트렌치 중 하나의 좁은 부분이 완전히 모이는 것을 방지하는 것을 도시한다.
도 10은 실시예에 따라 트렌치의 좁은 부분에 산화막을 남겨둠으로써 트렌치 중 적어도 하나의 좁은 부분이 완전히 폐쇄하는 것을 방지하는 방법을 도시한다.
도 11은 실시예에 따라 트렌치가 재료로 충진된 기판 구조체를 도시한다.
도 12는 실시예에 따라 넓은 공동부가 매립된 버스 라인으로 구성되는 도 11의 단면선 A-A-에 따른 기판의 가능한 배치를 도시한다.
도 13은 실시예에 따라 액세스 트렌치가 반도체 재료의 일부를 둘러싸는 도 11의 단면선 B-B-을 따른 기판의 가능한 배치를 도시한다.
도 14는 실시예에 따라 전력 트랜지스터 영역으로부터 분리된 로직 영역을 갖는 반도체 칩의 평면도를 도시한다.
본 명세서에 기재된 실시예에 따르면, 반도체 기판은 기판이 복수의 매립된 공동부 및 공동부 사이의 유전체 지지 구조체를 포함하도록 형성된다. 이것은 반도체 기판의 제 1 표면에 복수의 병목 형상의 트렌치를 형성함으로써 실현될 수 있다. 이러한 병목 형상의 트렌치 각각은 제 1 표면으로부터 제 1 표면의 아래에 있는 넓은 부분으로 연장되는 좁은 부분을 포함한다. 트렌치는 인접한 트렌치의 넓은 부분 사이에 반도체 재료의 비교적 좁은 영역이 있도록 서로 횡방향으로 이격된다. 반도체 재료의 좁은 영역은 트렌치의 좁은 부분에 산화제를 도입함으로써 유전체 지지 구조체로 산화된다. 후속하여, 트렌치는 트렌치의 일부 또는 전부의 넓은 부분(또는 넓은 부분의 섹션)이 반도체 재료에 의해 덮여지도록 폐쇄될 수 있다. 일 실시예에 따르면, 트렌치는 트렌치의 좁은 부분이 붕괴되도록 하는 수소 어닐링 프로세스를 수행함으로써 폐쇄된다. 대안 실시예에 따르면, 트렌치는 트렌치의 일부 또는 전부의 넓은 부분(또는 넓은 부분의 섹션)이 반도체 재료에 의해 덮여지도록 트렌치의 좁은 부분을 통해 연장되는 반도체 재료의 표면에 에피택셜 층을 형성하는 에피택셜 횡방향 과도 성장 프로세스에 의해 폐쇄된다.
본 명세서에 기재된 방법은 기판의 기계적 안정성을 손상시키지 않고 반도체 기판 내에서(충진되거나 충진되지 않은) 다수의 공동부의 생성을 허용한다. 이러한 개선된 기계적 안정성은 공동부 사이에서 일정한 간격으로 배치되는 유전체 지지 구조체에 적어도 부분적으로 기인한다. 더욱이, 이러한 유전체 지지 구조체는 트렌치의 좁은 부분을 붕괴시키는 상술한 수소 어닐링 프로세스를 견딘다. 따라서, 연속적인 활성 장치 영역은 전체 기판 또는 기판의 실질적인 부분을 따라 공동부 위에 형성될 수 있다. 더욱이, 이러한 기판은 기계적으로 안정하고, 반도체 재료의 상부의 물리적 지지를 위한 공동부의 횡방향 가장자리 측에서 반도체 재료에만 의존하지 않는다.
공동부는 다양한 기판 구조체를 형성하는 데 사용될 수 있다. 예를 들면, 상술한 프로세스는 절연 층이 복수의 충진되지 않은 공동부 및 공동부 사이의 유전체 지지 구조체를 포함하는 SOI 기판을 생성하는 데 이용될 수 있다. 이러한 매립된 절연 층은 공동부 내의 공기가 저 k 유전체를 제공할 때 유리한 분리 특성을 갖는다. 대안으로, 공동부는 전기 도체 또는 전기 절연체로 충진될 수 있다. 더욱이,(섹션 또는 전체 트렌치에서) 트렌치 중 하나 이상이 폐쇄되지 않은 경우에 공동부는 표면으로부터 액세스할 수 있다. 더욱이, 처리 단계는 트렌치의 일부가 폐쇄되는 반면 다른 트렌치가 폐쇄되지 않도록 수행될 수 있다. 매립된 공동부는 하나 이상의 전기 장치(예를 들어, MOSFETS, IGBT, 등)에 전기적으로 접속되는 매립된 버스 라인을 제공하는 데 사용될 수 있다. 대안적으로 또는 부가적으로, 트렌치는 하나의 트렌치의 좁은 부분이 반도체 재료의 일부를 둘러싸고 전기적으로 분리하도록 형성될 수 있다.
도 1을 참조하면, 제 1 표면(102)을 갖는 반도체 기판(100)이 도시된다. 반도체 기판(100)은 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 실리콘 게르마늄 크리스탈(SiGe), 질화 갈륨(GaN), 갈륨 비소(GaAs) 등과 같은 임의의 공지된 반도체 재료로 형성될 수 있다.
복수의 트렌치(104)는 제 1 표면(102)에 있는 기판(100)에 형성된다. 트렌치(104) 각각은 좁은 부분(106)과 넓은 공동 부분(108)을 포함한다. 좁은 부분(106)과 넓은 공동 부분(108)은 총괄하여 병목 형상을 제공할 수 있다. 좁은 부분(106)은 넓은 공동 부분(108)과 개방 연통한다. 즉, 넓은 공동 부분(108)이 좁은 부분(106)을 통해 제 1 표면(102)으로부터 액세스할 수 있도록 좁은 부분(106)은 제 1 표면(102)으로부터 넓은 공동 부분(108)으로 연장한다.
인접한 트렌치(104)의 좁은 부분(106)은 반도체 기판(100)의 제 1 영역(110)에 의해 횡방향으로 분리되고, 인접한 트렌치(104)의 넓은 공동 부분(108)은 제 1 영역(110)보다 좁은 반도체 기판(100)의 제 2 영역(112)에 의해 횡방향으로 분리된다. 따라서, 트렌치(104)의 인접한 트렌치 사이의 반도체 재료는 트렌치(104)처럼 역 구조(inverse geometry)를 갖는다.
트렌치(104)는 마스킹된 에칭과 같은 공지된 기술을 사용하여 형성될 수 있다. 실시예에 따르면, 트렌치(104)는 제 1 표면(102)에 내에칭성(etch-resistant) 마스크(114)를 제공하고 이어서 건식 또는 습식 화학적 에칭 프로세스를 수행함으로써 형성된다. 마스크는 트렌치(104)의 위치를 정의하는 개구부를 포함한다. 다른 실시예에서, 반도체 재료가 수직 방향으로(즉, 제 1 표면(102)에 수직으로)만 제거되고, 동시에 부동화 보호막(107)이 측벽(106) 상에 증착되는 초기 이방성 에칭 단계에 의해 트렌치(104)의 좁은 부분(106)은 형성될 수 있다. 부동화 막(107)은 복잡한 탄화 불소 중합체 또는 할로겐화 실리카계 재료를 포함할 수 있다. 이어서, 프로세스 파라미터는 제어된 램프 방식으로 프로세스의 균형을 더욱 등방성 에칭 효과로 이동시키기 위해 동적으로 변경되며, 반도체 재료는 넓은 공동 부분(108)을 형성하기 위해 수직 방향 및 횡방향 모두로(즉 제 1 표면(102)에 병렬로) 제거된다. 한편, 좁은 부분(106)은 부동화 막(107)에 의해 보호된다. 프로세스는 예를 들어 제 2(분리) 영역(112)의 치수의 재현성 제어를 보장하기 위한 타원/스캐터로미터릭(scatterometric) 방법에 의해 실시간으로 모니터링될 수 있다.
도 2를 참조하면, 유전체 지지 구조체(118)는 트렌치(104)의 넓은 공동 부분(108) 사이에 형성된다. 실시예에 따르면, 유전체 지지 구조체(118)는 산화 프로세스에 의해 형성되며, 이에 의해 트렌치(104)의 좁은 부분(106)은 프로세스 가스의 진입 및 교환을 위한 액세스 트렌치로서 이용된다. 이러한 산화 프로세스에서, 수증기 또는 산소와 같은 산화제는 좁은 부분(106)을 통해 트렌치(104)의 넓은 공동 부분(108)에 도입될 수 있다. 산화 프로세스는 열 산화 프로세스일 수 있으며, 이에 의해 트렌치(104)의 내부 측벽에서의 반도체 재료는 고온(예를 들어, 800℃ 내지 1200℃)에서 산화제와 반응한다. 결과적으로, 산화물(120)은 반도체 기판(100) 내로 확장하고, 특히 유전체 지지 구조체(118)를 형성하기 위해 인접한 트렌치(104) 사이의 반도체 기판(100)의 제 2 영역(112)으로 확장한다. 필요하다면, 트렌치(104)의 형성 중에 이용되는 에칭 마스크(114)를 제거하지 않음으로써 표면(102)은 열 산화 프로세스에 대해 보호될 수 있다. 일 실시예에서, 마스킹 재료의 조성물은 적어도 하나의 산소 장벽, 예를 들어, 질화 실리콘 또는 산질화 실리콘의 막, 또는 산화 실리콘의 막을 포함한다.
도 2a의 실시예에서, 산화는 인접한 트렌치(104) 사이의 제 2 영역(112)이 완전히 산화하도록 제어된다. 즉, 제 2 영역(112)이 완전히 산화된 후에 인접한 트렌치(104)의 넓은 공동 부분(108) 사이의 반도체 재료는 유전체 지지 구조체(118)만이 인접한 트렌치(104)의 넓은 공동 부분(108) 사이에 개재되도록 완전히 산화된다. 도 2a에서, 유전체 지지 구조체(118)는 예시적인 목적만을 위해 경계선에 의해 강조 표시된다. 인접한 트렌치(104) 사이의 유전체 지지 구조체(118)의 산화물(120)은 트렌치(104)의 다른 부분에 형성하는 산화물(120)과 구별할 수 없다.
도 2b는 인접한 트렌치(104) 사이의 제 2 영역(112)이 부분적으로만 산화하도록 산화를 제어하는 대안 실시예를 도시한다. 즉, 제 2 영역(112)이 부분적으로 산화된 후에 인접한 트렌치(104)의 넓은 공동 부분(108) 사이의 반도체 재료는 반도체 재료의 매립된 비아(via) 영역(122)이 인접한 트렌치(104)의 넓은 공동 부분(108) 사이에 남아 있도록 완전히 산화되지 않는다.
도 2a 및 도 2b의 서로 다른 실시예를 생성하기 위해 반도체 기판(100)의 제 2 영역(112)의 산화를 제어하는 것은 프로세스 파라미터를 적절히 설정함으로써 달성될 수 있다. 예를 들면, 산화제의 양, 온도 및 산화 프로세스의 지속 기간은 산화물(120)이 제 2 영역(112)의 두께의 절반에 대응하는 두께를 갖도록 적절히 제어될 수 있다. 게다가, 제 2 영역(112)의 두께는 제어될 수 있다. 일 실시예에서, 두께는 200nm 내지 600㎚의 범위이며, 예를 들어 300㎚을 목표로 한다. 제 2 영역(112)의 두께는 상술한 마스킹 및 에칭 단계에 의해 결정되는 인접한 트렌치(104)의 횡방향 간격을 제어함으로써 제어될 수 있다. 산화물(120)의 두께가 잘 알려져 있고 엄격하게 제어되는 프로세스에서, 제 2 영역(112)의 두께는 이러한 두께 주위에서 조정될 수 있다. 예를 들면, 제 2 영역(112)의 일부의 두께가 산화물(120)의 두께의 두 배보다 크고 다른 제 2 영역(112)의 두께가 산화물(120)의 두께의 두 배보다 작도록 트렌치(104)를 서로 다른 양만큼 서로로부터 떨어져 횡방향으로 이격시킴으로써,제 2 영역(112)의 일부는 완전히 산화될 수 있는 반면에 다른 제 2 영역(112)은 부분적으로만 산화될 것이다.
도 3을 참조하면, 산화물(120)의 일부를 제거하는 데 사용되는 충진 재료(124)는 트렌치(104)에 제공된다. 충진 재료(124)는 내에칭성 재료일 수 있거나, 산화물(120)이 예를 들어 비정질 또는 다결정 탄소, 질화 실리콘, CVD 텅스텐 또는 감광성일 수 있거나 감광성이 아닐 수 있는 중합체처럼 선택적으로 에칭될 수 있는 임의의 재료일 수 있다.
도 4를 참조하면, 충진 재료(124)에 선택적인 산화물(120)을 에칭함으로써 트렌치의 좁은 부분(106)으로부터 제거된다. 이러한 에칭 프로세스는 에칭액이 인접한 트렌치(104)의 넓은 공동 부분(108) 사이의 유전체 지지 구조체(118)에 도달하기 전에 중지된다. 이러한 방식으로, 충진 재료(124)는 유전체 구조체를 동시에 제거하지 않고 트렌치(104)의 좁은 부분(106)으로부터 산화물(120)을 에칭하는 데 사용된다. 이어서, 도 5에 도시된 바와 같이, 충진 재료(124)는 트렌치(104)로부터 제거될 수 있다.
도 6을 참조하면, 트랜치(104)의 넓은 공동 부분(108)은 트렌치(104)가 폐쇄되도록 반도체 재료로 피복된다. 결과적으로, 넓은 공동 부분(108)은 제 1 표면(102)으로부터 액세스할 수 없고, 대신에 반도체 재료의 일부에 의해 제 1 표면(102)으로부터 분리된다.
실시예예 따르면, 반도체 재료로 트렌치(104)를 폐쇄하는 것은 산화물(120)이 제거된 트렌치(104)의 좁은 부분(106)을 수축시킴으로써 달성된다. 실시예예 따르면, 좁은 부분(106)은 완전히 붕괴되며, 산화물(120)은 좁은 부분(106)에서 트렌치의 내부 측벽이 수렴하도록 제거되었다. 이는 2004에 발표된 사토 등의 논문 Fabrication of Silicon-on-Nothing Structure by Substrate 100 Engineering Using the Empty-Space-in-Silicon Formation Technique, Japanese Journal of Applied Physics, 43(1), 12-18에 설명된 empty-space-in-silicon-technique을 수행함으로써 달성될 수 있으며, 이의 내용은 전체적으로 참조로서 통합된다. 이러한 기술에 따르면, 반도체 기판(100)은 수소 주변 분위기(Hydrogen ambient atmosphere)에 배치되고, 트렌치(104)의 하위 부분이 확장하고, 트렌치(104)의 상위 부분이 반도체 재료가 수렴할 때까지 수축하도록 트렌치(104)가 재배열하도록 하기 위해 충분한 온도 및 지속 기간 동안(예를 들어, 10분 동안 1110℃) 어닐링된다. 사토 등에 의해 설명된 바와 같이, 파이프 형상의 트렌치의 어레이는 파이프 형상의 트렌치의 하위 부분이 표면 아래에서 합쳐지도록 함으로써 반도체 기판 내에 큰 빈 공동부를 형성하는 데 사용될 수 있다. 대조적으로, 본 방법은 하위 부분이 어닐링 중에 합쳐지는 것을 방지하기 위해 트렌치(104)의 하위 부분(즉, 넓은 공동 부분(108)) 사이의 유전체 지지 구조체(118)를 가진 병목 형상의 트렌치를 이용한다. 따라서, 트렌치(104)의 최상위 부분(즉, 좁은 부분(106))은 수축되고 궁극적으로 붕괴되지만, 트렌치(104)의 하위 부분(즉, 넓은 공동 부분(108))은 기판(100) 내에서 전기적으로 절연된 별개의 엔티티로서 남는다. 유전체 지지 구조체(118)를 제공함으로써, 본 기술에 따라 처리된 SOI 구조체는 종래의 SON 구조체에 비해 더 높은 기하학적 안정성을 갖는다.
도 7은 트렌치(104)를 폐쇄하는 데 사용될 수 있는 대안 방법을 도시한다. 도 7의 실시예에 따르면, 에피택셜 횡방향 과도 성장 프로세스가 수행된다. 특히, 에피택셜 층(126)이 수직 방향으로 성장함에 따라 횡방향으로 확장하도록 에피택셜 층(126)은 트렌치(104) 사이의 제 1 표면(102)에서 성장된다. 에피택셜 횡방향 과도 성장 프로세스는 성장 사이클로서 지칭될 수 있는 많은 에피택셜 사이클로 구성될 수 있다. 각 성장 사이클 동안, 얇은 결정 층은 결정 구조체의 성장을 위한 템플릿으로서 바로 기초가 되는 재료를 이용하여 서로의 최상부에 증착된다. 연속적인 에피택셜 층(126)이 트렌치(104)를 통해 연장하고 넓은 공동 부분(108)을 둘러쌀 때까지 시퀀스는 반복될 수 있다. (도시되지 않은) 추가의 프로세스 단계에서, 이러한 에피택셜 층(126)은 평탄화될 수 있고, 반도체 장치는 에피택셜 층(126) 상에 형성될 수 있다. 에피택셜 성장 동안 프로세스 파라미터에 따라, 에피택셜 층(126)은 횡방향으로 연장하며, 따라서 트렌치 구조체를 과도 성장시킨다. 에피택셜 층이 특히 (넓은 공동 부분(108)의 횡방향 돌출부에서) 두 이웃하는 메사 사이의 접합 섹션에서 엄격히 단결정임을 보장하기 위해, 단결정 스타트 기판은 제 1 영역(110)에 의해 제공된다. 제 1 영역(110)이 좁은 부분(104)에 의해 서로 분리됨에도 불구하고, 결정 구조체는 기판(100)의 초기 결정 구조체에 의해 정의된 넓은 범위의 순서를 갖는다. 따라서, 제 1 섹션(110) 상에 성장된 서로 다른 에피택셜 구조체는 하나의 단결정 층에 인접될 수 있다.
도 1 내지 도 7을 참조하여 설명된 방법은 하나 이상의 반도체 장치를 형성하기 위한 실리콘 온 절연체 기판을 형성하는 데 사용될 수 있다. 실시예에 따르면, 상술한 바와 같이 복수의 트렌치(104)는 기판(100)에 형성되고, 복수의 트렌치(104)의 모두는 (예를 들어, 수소 어닐링 또는 에피택셜 횡방향 과도 성장에 의해) 덮여진다. 결과적으로, 기판(100)은 트렌치(104)의 넓은 공동 부분(108) 및 유전체 지지 구조체(118)로 구성되는 제 1 표면(102) 아래의 매립된 절연 층을 포함한다. 매립된 절연 층은 제 2 영역(112)의 각각이 도 2a를 참조하여 상술한 바와 같이 완전히 산화될 경우에 연속적인 절연 층으로서 형성될 수 있다. 실시예에 따르면, 트렌치(104)는 이러한 연속적인 절연 층이 기판(100)의 대향 측면 사이로 연장하도록 전체 기판(100)에 걸쳐 형성된다.
넓은 공동 부분(108)은 트렌치가 폐쇄될 때 주변 분위기(즉, 공기)로 충진되도록 트렌치의 폐쇄 전에 충진되지 않을 수 있다. 따라서, 매립된 절연 층은 주로 공기로부터 형성된다. 공기의 유전체 상수가 산화물 재료의 유전체 상수보다 높기 때문에, 본 명세서에 설명된 실리콘 온 절연체 기판은 예를 들어 매립된 유전체 층으로서 SiO2를 이용하여 SOI 기판에 걸쳐 개선된 전기적 절연을 제공한다.
실시예에 따르면, 상술한 바와 같이 넓은 공동 부분(108) 및 유전체 지지 구조체(118)를 포함하는 매립된 절연 층은 에피택셜 기술을 이용하여 형성되는 전력 장치(예를 들어, IGBT, 전력 MOSFET, 다이오드)를 위한 에칭 정지 층으로서 사용된다. 이러한 매립된 절연 층은 에피택셜 층의 박막화(thinning) 후에 제거될 수 있다. 결과적으로, 장치의 두께 변화는 에피택셜 층의 두께 변화에만 기인하고, 박막화 프로세스에 의해 영향을 받지 않는다. 이러한 장치에서, 질화물 층, 또는 산 질화물 층 또는 다양한 조합과 같은 매립된 절연 층에 대한 다른 재료가 가능하다.
도 8은 트렌치(104)의 전체가 아닌 일부가 폐쇄되는 실시예를 도시한다. 트렌치(104) 중 하나가 완전히 폐쇄되지 못하게 하지만, 다른 트렌치(104)가 (예를 들어, 수소 어닐링 또는 에피택셜 횡방향 과도 성장에 의해) 덮여지는 것을 제외하고, 도 8의 장치는 도 1 내지 도 7을 참조로 설명된 바와 동일하거나 유사한 프로세스 단계에 따라 형성될 수 있다. 결과적으로, 트렌치(104)의 적어도 하나의 좁은 부분(106)은 폐쇄 프로세스 후에 넓은 공동 부분(108)과 개방 연통한다. 즉,도 8의 실시예에서, 프로세스는 제 1 표면(102)과 넓은 공동 부분(108) 사이의 액세스 트렌치(128)가 폐쇄 프로세스에 견디도록 제어된다. 추가적 또는 대안적으로, 프로세스는 트렌치(104) 중 하나 내에서 하나의 섹션이 폐쇄되지만 다른 섹션이 폐쇄되지 않도록 제어될 수 있다.
도 9를 참조하면, 트렌치(104) 중 하나의 좁은 부분(106)(또는 트렌치(104)의 섹션)이 완전히 폐쇄하지 못하게 하지만, 다른 트렌치(104)가 폐쇄되도록 하기 위해 수행될 수 있는 방법 단계가 도시된다. 도 9의 방법은 트렌치(104)의 일부(또는 트렌치(104)의 섹션)가 폐쇄 프로세스 중에 다른 트렌치 전에 완전히 폐쇄하도록 트렌치의 기하학적 형상의 변화를 수반한다.
도 9a는 폐쇄 프로세스 전에 트렌치(104)의 좁은 부분(106)의 횡방향 토폴로지를 도시한 기판(100)의 평면도를 도시한다. 알 수 있는 바와 같이, 트렌치(104)는 좁은 부분(106)이 영역(130)을 통해 표면에 확대되도록 형성된다. 즉, 치수 변화는 트렌치(104)의 좁은 부분(106)을 로컬로 확대하도록 기판(100)의 횡방향으로 인가된다. 로컬로 확대된 이러한 영역은 영역(130)을 통해 표면을 형성한다.
도 9b는 영역(130)을 통해 표면에서의 트렌치(104)의 확대도이다. 화살표는 상술한 수소 어닐링 프로세스 중에 기판(100) 내에서의 반도체 재료의 이동 방향을 나타낸다. 알 수 있는 바와 같이, 어닐링 프로세스는 반도체 재료가 트렌치(104)의 측벽에 대략 직교하는 방향으로 이동시키도록 한다. 따라서, 좁은 부분(106)(즉, 영역(130)을 통한 표면의 외부의 좁은 부분(106)의 일부)의 평행 측벽은 영역(130)을 통해 로컬로 확대된 표면이 수렴하기 전에 수렴할 것이다.
도 9c는 수소 어닐링 후의 반도체 기판(100)의 평면도를 도시한다. 알 수 있는 바와 같이, 트렌치(104)는 부분적으로 폐쇄되었지만 영역(130)을 통해 표면에서 개방 상태에 있다. 영역(130)을 통한 표면의 기하학적 형상(예를 들어, 직경, 곡률의 반경 등)은 임의의 원하는 형상을 달성하도록 변화될 수 있다. 더욱이, 동일한 개념은 트렌치(104) 중 하나를 완전히 개방하지만, 트렌치(104) 중 다른 트렌치가 어닐링 중에 완전히 폐쇄되는 데 이용될 수 있다. 즉, 하나의 전체 트렌치(104)의 측벽이 전혀 수렴하지 않지만 다른 트렌치의 측벽이 수렴하도록 하나의 전체 트렌치(104)의 측벽은 다른 트렌치의 측벽보다 더 먼 거리만큼 분리될 수 있다. 게다가, 동일한 개념은 트렌치(104) 중 하나(또는 트렌치(104) 중 하나의 섹션)가 에피택셜 성장 층에 의해 완전히 덮여지도록 유지하기 위해 에피택셜 횡방향 과도 성장 프로세스에 이용될 수 있다. 에피택셜 과도 성장의 측벽은 좁은 부분(106)의 측벽에 대해 완전한 수직 및 평행이 아닐 수 있다. 예를 들면, 일부 다른 결정 패싯(crystal facet)은 좁은 부분(106)의 측벽에 대해 경사진 평면을 따라 나타날 수 있다.
도 10을 참조하면, 트렌치(104) 중 하나의 좁은 부분(106)(또는 트렌치(104)의 섹션)이 완전히 폐쇄하지 못하게 하지만, 다른 트렌치(104)가 폐쇄되도록 하기 위한 도 9의 방법 단계 이외에 또는 대안으로 수행될 수 있는 방법 단계가 도시된다. 도 10의 방법은 트렌치의 기하학적 형상에 의존하지 않고, 대신에 산화된 섹션이 폐쇄하는 것을 방지하기 위해 트렌치(104) 내의 산화물(120)을 이용한다. 도 10의 방법은 도 2의 산화 단계 후와 도 3의 에칭 단계 전에 기판(100)에서 수행된다. 이러한 방법에 따르면, 트렌치(104) 중 하나의 좁은 부분(106)은 도 3을 참조로 논의된 바와 같이 산화물(120)의 에칭 중에 산화물(120)이 에칭되는 것을 방지하는 재료(132)(예를 들어, 내에칭성 마스크)로 덮여진다. 결과적으로, 산화물(120)은 좁은 부분(106)에서 트렌치(104)의 전부가 아닌 일부에서 제거된다. 나머지 산화물(120)은 좁은 부분(106)이 수소 어닐링 중에 붕괴하는 것을 방지한다.
산화물(120)이 에칭되는 것을 방지하는 재료(132)는 다양한 기하학적 형상 중 어느 하나에서 제 1 표면(102)을 따라 형성될 수 있다. 실시예에 따르면, 재료(132)는 트렌치(104) 중 하나를 완전히 덮고, 트렌치(104) 중 하나를 완전히 덮지 않게 하도록 형성된다. 결과적으로, 완전히 덮여지는 트렌치(104)는 좁은 부분(106)에서 트렌치(104)의 전체 길이에 걸쳐 산화되며, 따라서 수소 어닐링 중에 붕괴되지 않을 것이다. 대안으로, 재료(132)는 트렌치(104) 중 하나(또는 그 이상)의 섹션만을 덮지만, 다른 섹션을 덮지 않게 하는 기하학적 형상을 가질 수 있다. 결과적으로, 트렌치(104) 중 하나(또는 그 이상)는 수소 어닐링 중에 한 섹션에서 붕괴하고 다른 섹션에서 개방할 것이다.
도 11은 트렌치(104)가 재료(134)로 충진된 실시예를 도시한다. 실시예에 따르면, 트렌치(104)의 모두는 트렌치(104)의 폐쇄 전에 재료(134)로 충진된다. 도 9는 예를 들어 CVD(화학 기상 증착), 유체 흐름 등에 의해 트렌치(104)를 폐쇄한 후에 트렌치 충진을 허용하는 실시예를 도시한다. 대안으로, 제조 중 이후에, 매립된 공동부 배치와 정렬되는 다른 등방성 에칭 프로세스는 그들은 충진하기 위해 매립된 넓은 공동 부분(108)에 액세스하는 데 사용될 수 있다. 각각의 경우에, 트렌치(104)를 충진하는 데 사용되는 재료(134)는 응용 요건에 따라 다양한 재료 중 어느 하나일 수 있고, 다양한 서로 다른 특성을 가질 수 있다.
실시예에 따르면, 재료(134)는 이산화 실리콘(SiO2)과 같은 전기 절연 재료이다. 재료(134)는 넓은 공동 부분(108) 및 액세스 트렌치(128)에 증착될 수 있다. 즉, 트렌치(104)는 트렌치(104)의 측벽의 모두를 따라 전기 절연 재료(134)로 충진될 수 있다.
다른 실시예에 따르면, 재료(134)는 구리, 알루미늄, 또는 (도핑되거나 도핑되지 않은) 폴리실리콘의 영역과 같은 전기 전도 재료이다. 또 다른 실시예에 따르면, 재료(134)는 상 변화 재료 또는 다른 냉각 매체와 같은 열 전도 재료(134)이다. 본 실시예에서, 트렌치(104)는 냉각 메커니즘을 필요로 하는 고온 응용에서 열 전달 구조체를 제공하는 데 사용될 수 있다.
선택적으로, 트렌치는 산화물(120)을 라이닝(lining)하는 추가의 층(136)으로 충진될 수 있다. 이러한 추가의 층(136)은 좁은 부분(106) 및 넓은 공동 부분(108) 모두에 형성될 수 있다. 추가의 층(136)은 구리, 알루미늄, 또는 (도핑되거나 도핑되지 않은) 폴리실리콘의 영역과 같은 전도 재료일 수 있다. 실시예에 따르면, 트렌치(138)는 전기 절연 재료(134)로 충진되고, 전기 전도 재료의 추가의 층(136)에 의해 라이닝된다. 이것은 제 1 표면(102)에 형성되는 하나 이상의 장치에 전기 접속되는 전하 저장 커패시터를 형성하기 위해 행해질 수 있다.
2개의 단면선이 도 11에 도시된다. 선 A-A'은 넓은 공동 부분(108)을 통해 연장하고, 선 B'-B'은 액세스 트렌치(128)(즉, 다른 트렌치(104)가 폐쇄되어 있는 동안 개방해 있는 트렌치(104)의 좁은 부분(106))를 통해 연장한다. 다양한 횡방향 기하학적 형상은 두 영역에서 가능하다. 따라서, 재료(134) 및 산화물(120)을 포함하는 다양한 매립된 기판 구조체가 가능하다. 이러한 구조 및 대응하는 형성 방법의 일부 예가 이제 설명될 것이다.
도 12는 도 11에 도시된 단면선 A-A'을 따라 넓은 공동 부분(108)의 배치의 예시적인 실시예를 도시한다. 본 실시예에서, 재료(134)는 전기 전도 재료이고, 반도체 기판(100) 내에 매립된 버스 라인(138)을 형성한다. 매립된 버스 라인(138)은 기판(100)의 제 1 표면(102)에 형성되는 하나 이상의 반도체 장치(예를 들어, MOSFET 로직 장치)에 전기적으로 접속될 수 있다. 유전체 지지 구조체(118)는 인접한 버스 라인(138) 사이에 전기적 절연을 제공한다. 더욱이, 넓은 공동 부분(108)은 전기 신호/전위를 도통하거나 매립된 버스 라인(138)이 큰 전기 전류를 수용할 수 있도록 비교적 큰 단면 영역을 갖도록 형성될 수 있다.
매립된 버스 라인(138)과 능동 장치 사이의 전기적 접속은 액세스 트렌치(128)를 사용하여 실행될 수 있다. 실시예에 따르면, 액세스 트렌치(128)는 도 9를 참조하여 논의된 바와 같이 영역(130)을 통해 원형 표면으로서 형성된다. 액세스 트렌치(128)는 전기 도체(예를 들어, 폴리실리콘)로 충진되고, 매립된 버스 라인(138)과 제 1 표면(102) 사이에 수직 비아 접속부(vertical via connection)(140)를 형성한다. 도 12에 도시된 수직 비아 접속부(140)는 단면선 B-B'를 따라 액세스 트렌치(128)의 기하학적 형상을 나타낸다.
이점으로, 매립된 버스 라인(138)는 집적 회로에서 하나 이상의 최상위 레벨 금속화 층(즉, 라인 금속화의 후단)을 대체하는 데 사용될 수 있다. 일 실시예에 따르면, 매립된 버스 라인(138)은 수직 비아 접속부(140)에 의해 기판(100) 상에 형성된 하나 이상의 반도체 장치에 전기적으로 접속되는 전압 공급 라인(즉, VCC+/- 또는 GND)으로 구성된다. 대안 실시예에 따르면, 매립된 버스 라인(138)은 서로 기판(100) 상에 형성된 둘 이상의 반도체 장치를 전기적으로 접속하는 독립 신호 라인으로 구성된다. 어느 하나의 경우에, 최상위 층 중 하나(예를 들어, 전압 공급 또는 M1 금속화)가 필요하지 않기 때문에 최상위 레벨 금속화의 복잡성은 감소된다. 결과적으로, 장치의 제조가 저렴하고, 종래의 SOI 기술에 비해 덜 복잡하다.
넓은 공동 부분(108) 사이의 유전체 지지 구조체(118)는 매립된 버스 라인(138)의 경계를 정의한다. 매립된 버스 라인(138)은 상술한 트렌치 형성 및 산화 프로세스에 의해 가능한 다양한 기하학적 형상 중 어느 하나를 가질 수 있다. 예를 들면, 트렌치(104) 및 유전체 지지 구조체(118)는 매립된 버스 라인(138)의 각각이 선형이고 서로 평행하게 실행하도록 반도체 기판(100)을 따라 평행한 길이 방향 라인(예를 들어, 스트라이프)으로 형성될 수 있다. 대안으로, 트렌치(104)는 매립된 버스 라인(138)이 제 1 표면(102) 아래에서(예를 들어, T 형상 또는 X 형상 접합부에서) 교차하도록 형성될 수 있다. 추가적 또는 대안적으로, 제 1 표면(102) 아래에서 수렴하지 않는 두 매립된 버스 라인(138)은 제 1 표면(102)에서 전기적으로 접속될 수 있다. 이러한 접속은 수직 비아 접속부(140), 제 1 표면(102) 위의 상위 레벨의 금속화, 및/또는 로직 장치와 제 1 표면(102)에서의 대응하는 상호 접속 층을 이용함으로써 완성될 수 있다.
도 13은 도 11의 단면선 B-B'을 따른 액세스 트렌치(128)의 예시적인 배치를 도시한다. 본 실시예에서, 액세스 트렌치(128)는 횡방향으로 연장되는 측벽에서 이격된다. 즉, 이러한 액세스 트렌치(128)는 상술한 바와 같이 영역(130)을 통해 원형 표면으로 구성되지 않고, 기판(100)에 걸쳐 서로 평행하게 횡방향으로 연장되는 측벽을 갖는다. 이러한 구성은 도 10을 참조로 논의된 방식으로 트렌치(104)가 폐쇄하는 것을 방지하기 위해 산화물(120)을 에칭하기 전에 평행 측벽에 트렌치(104)를 형성하고 트렌치(104)를 덮음으로써 달성될 수 있다. 실시예에 따르면, 액세스 트렌치(128)는 반도체 기판(100)의 일부(144)를 둘러싼다. 예를 들면, 액세스 트렌치(128)는 다각형(예를 들어, 정사각형, 직사각형, 삼각형 등) 또는 원형으로 형성될 수 있다. 실시예에 따르면, 액세스 트렌치(134)를 포함하는 트렌치(104)는 반도체 기판(100)의 인접한 영역으로부터 밀폐된 부분(144)을 전기적으로 분리하기 위해 전기 전도 또는 전기 절연 재료(134)로 충진된다.
도 14는 본 명세서에서 설명된 방법에 따라 형성될 수 있는 반도체 장치(146)의 칩 레벨 평면도를 도시한다. 도 14의 반도체 장치는 전력 트랜지스터 부분(148) 및 로직 부분(150)을 포함하는 통합된 사이드 바이 사이드(side-by-side) 구조체이다. 전력 트랜지스터 부분(148)은 예를 들어 IGBT를 포함할 수 있다. 이러한 IGBT는 제 1 표면(102)에 평행한 방향으로 부하 전류를 도통하도록 구성된 횡방향 장치일 수 있거나, 대안으로 제 1 표면(102)에 수직인 방향으로 부하 전류를 도통하도록 구성된 수직 장치일 수 있다. 로직 부분(150)은 예를 들어 수직 또는 횡방향 CMOS 로직 장치를 포함할 수 있다. 반도체 기판(100)은 기판(100)의 표면(102) 아래의 (도시되지 않은) 복수의 넓은 공동 부분(108)을 포함한다. 이러한 넓은 공동 부분(108)은 장치(146) 내에 유전적으로 절연된 매립된 공동부를 형성한다. 가장자리 종단 영역(152)은 장치(146)의 가장자리와 두 부분(148, 150) 사이에 제공될 수 있다.
도 14의 실시예에서, 로직 부분(150)은 트렌치(104) 중 하나에 의해 전력 트랜지스터 부분(148)과 절연된다. 이러한 트렌치(104)는 로직 부분(150) 주위에 제 1 표면(102)에서의 폐쇄 루프를 형성하는 액세스 트렌치(128)를 포함한다. 액세스 트렌치(128)는 제 1 표면(102)의 아래에서 대응하는 형상의 폐 루프를 갖는 주변 공동부를 형성하는 트렌치(104) 중 하나의 넓은 공동 부분(106)을 제 1 표면(102)으로부터 연장한다. 즉, 액세스 트렌치(128) 및 주변 공동부는 기판(100)의 일부를 둘러싸는 단일 트렌치(104)이다. 추가적인 트렌치(104) 및 유전체 지지 구조체(118)는 제 1 표면(102)의 아래의 주변 공동부의 내부에 연속적인 절연 층을 형성하는 데 사용될 수 있다. 따라서, 로직 부분(150)을 형성하는 액세스 트렌치(128) 내부의 반도체 재료의 3차원 영역은 전력 트랜지스터 부분(148)과 완전히 전기적으로 절연될 수 있다. 대안으로, 로직 부분(150) 아래의 유전체 지지 구조체(118)는 (예를 들어, 도 2b를 참조로 설명된 방식으로) 전기 접속이 매립된 비아 영역에서 달성될 수 있도록 서로 이격될 수 있다. 실시예에 따르면, 로직 부분(150)의 장치 중 하나는 유전체 지지 구조체(118) 사이로 연장되는 매립된 비아 영역에 의해 기판 전위에 접속된다.
액세스 트렌치(128) 및 넓은 공동 부분(108)은 전력 트랜지스터 부분(148)에 대한 게이트 및 필드 전극 트렌치를 또한 형성하는 에칭 단계에 의해 형성될 수 있다. 더욱이, 넓은 공동 부분(108) 중 인접한 넓은 공동 부분 사이의 유전체 지지 구조체(118)는 전력 트랜지스터 부분(148)에 대한 게이트 및 필드 전극 트렌치에 게이트/필드 산화물을 형성하는 동일한 산화 프로세스 동안에 형성될 수 있다. 이러한 방식으로, 로직 부분(150) 내의 매립된 공동부 및 액세스 트렌치(128)의 형성은 잠재적으로 프로세스에 비용과 복잡성을 추가할 수 있는 추가적인 단계를 필요로 하지 않는다.
실시예에 따르면, 액세스 트렌치(128) 및 주변 공동부는 전기 도전 재료로 충진되고, 전력 트랜지스터 부분(148)에 존재하는 전위와 관련된다. 이러한 전위는 예를 들어 전력 트랜지스터 부분(148)의 전력 트랜지스터의 소스 또는 게이트 전위일 수 있다. 대안으로, 이러한 전위는 부유 전위일 수 있다. 더욱이, 전위는 상술한 바와 같이 매립된 비아 및/또는 표면 수직 비아 접속부(140)를 이용하여 로직 부분(150)의 내부(즉, 액세스 트렌치(128)의 내부)에 공급될 수 있다.
실시예에 따르면, 로직 부분(150)은 전력 장치 부분에 인접해 있고, 본 명세서에서 설명된 바와 같이 두 영역 사이의 전기 접속부는 매립된 버스 라인(138)에 의해 제공된다. 다수의 서로 다른 전위는 전력 트랜지스터 부분(148)로부터 로직 부분(150)으로 공급되고, 매립된 버스 라인(138)과 매립된 비아 및/또는 표면 수직 비아 접속부(140)를 이용하여 반대로 공급된다. 예를 들면, 소스 전위, 게이트 전위, 및/또는 추가의 전위는 매립된 버스 라인(138) 및 수직 비아 접속부를 이용하여 전력 트랜지스터 부분(148) 내의 장치로부터 공급될 수 있다. 이러한 방식으로, 로직 부분(150)의 장치는 전력 트랜지스터 부분(148) 내의 장치의 소스 및 게이트 전위를 각각 VCC-/+로 사용할 수 있으며, 따라서 전력 장치 부분 내의 장치의 스위칭에 응답한다. 추가/제 3 전위는 매립된 비아 및/또는 표면 수직 비아 접속부(140)를 이용하여 로직 부분(150)의 장치의 입력에 접속될 수 있다.
실시예에 따르면, 로직 부분(150) 내의 장치 중 하나는 전력 트랜지스터 부분(148) 내의 장치에 공급된 게이트 및 소스 전위를 단락시키는 데 사용된다. 이러한 소스 및 게이트 전위는 전력 트랜지스터 부분(148)으로부터 기판(100)의 표면(102) 아래의 로직 부분(150)으로 연장되는 매립된 버스 라인(138)에서 반송될 수 있다. 로직 부분(150)의 장치는 매립된 비아 및/또는 표면 수직 비아 접속부(140)를 이용하여 이러한 게이트 및 소스 전위에 접속될 수 있다. 소스 및 게이트 전위의 단락은 로직 부분(150)의 온도 센서 또는 매립된 버스 라인(138)에서 반송된 제 3 신호에 의해 예를 들어 전력 트랜지스터 부분(148)으로부터 로직 부분(150)으로 트리거될 수 있다.
"밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 제 2 요소에 대한 하나의 요소의 위치를 설명하도록 설명의 편의를 위해 사용된다. 이러한 용어는 도면에 도시된 것과 다른 방향뿐 아니라 장치의 방향을 포함하도록 의도된다. 더욱이, 제 1", "제 2"등과 같은 용어는 또한 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한하는 것으로 의도되지 않는다. 동일한 용어는 설명에서 동일한 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, 용어 "가진" "포함하는" 등은 언급한 요소 또는 특징의 존재를 나타내는 무제한(open-ended) 용어이지만, 추가적인 요소 또는 특징을 배제하지 않는다. 관사 "a" "an" 및 "the"는 문맥이 명백히 다르게 나타내지 않는 한 단수뿐만 아니라 복수를 포함하는 것으로 의도된다.
특별히 달리 언급하지 않는 한 본 명세서에 설명된 다양한 실시예의 특징은 서로 조합될 수 있는 것으로 이해되어야 한다.
특정 실시예가 본 명세서에 예시되고 설명되었지만, 당업자는 다양한 대안 및/또는 균등 구현이 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 명세서는 본 명세서에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포괄하도록 의도된다. 따라서, 본 발명은 청구 범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (20)

  1. 반도체 장치를 형성하는 방법으로서,
    반도체 기판의 제 1 표면으로부터 상기 반도체 기판 내부로 연장되는 복수의 트렌치를 형성하는 단계 - 상기 트렌치의 각각은 좁은 부분(narrower part)에 의해 상기 제 1 표면으로부터 이격되는 넓은 부분(wider part)과 개방적으로 연통하는 상기 좁은 부분을 포함하고, 인접한 트렌치의 상기 좁은 부분은 상기 반도체 기판의 제 1 영역에 의해 횡방향으로 분리되고, 인접한 트렌치의 상기 넓은 부분은 상기 제 1 영역보다 좁은 상기 반도체 기판의 제 2 영역에 의해 횡방향으로 분리됨 - 와,
    상기 반도체 기판의 제 1 영역을 지지하는 유전체 지지 구조체를 형성하기 위해 인접한 트렌치 사이에서 상기 반도체 기판의 제 2 영역을 산화시키도록 상기 트렌치의 좁은 부분을 통해 상기 트렌치의 넓은 부분에 산화제를 도입하는 단계를 포함하는
    반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 제 2 영역의 산화는, 상기 제 2 영역이 인접한 트렌치 사이에서 완전히 산화되고 상기 제 2 영역이 완전히 산화된 후에 상기 유전체 지지 구조체만이 인접한 트렌치의 상기 넓은 부분 사이에 개재되도록 제어되는
    반도체 장치 형성 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판의 제 2 영역의 산화는, 상기 제 2 영역이 복수의 인접한 트렌치 사이에서 부분적으로 산화되고 상기 제 2 영역이 부분적으로 산화된 후에 상기 복수의 인접한 트렌치의 상기 넓은 부분 사이에 반도체 영역이 남아 있도록 제어되는
    반도체 장치 형성 방법.
  4. 제 1 항에 있어서,
    반도체 재료로 상기 트렌치를 폐쇄하는 단계를 더 포함하고,
    상기 트렌치를 폐쇄하는 단계는 상기 트렌치 중 적어도 하나의 상기 좁은 부분을 수축시키는 단계와 상기 트렌치 중 적어도 하나의 상기 좁은 부분 위에 반도체 층을 성장시키는 단계 중 적어도 하나를 포함하는
    반도체 장치 형성 방법.

  5. 제 4 항에 있어서,
    상기 트렌치를 폐쇄하는 단계는
    상기 트렌치를 폐쇄하기 전에 상기 트렌치 중 적어도 일부의 상기 좁은 부분의 측벽으로부터 산화물을 제거하는 단계와,
    상기 산화물이 제거된 경우에 상기 트렌치의 내부 측벽이 수렴되도록 상기 트렌치 중 적어도 일부의 상기 좁은 부분을 수축시키는 단계를 포함하고,
    상기 산화물을 제거하는 단계는
    상기 트렌치를 충진 재료로 충진하는 단계와,
    상기 충진 재료에 대해 선택적으로 상기 트렌치 중 적어도 일부의 상기 좁은 부분의 측벽으로부터 상기 산화물을 에칭하는 단계와,
    상기 에칭이 인접한 트렌치의 상기 넓은 부분 사이에 있는 상기 유전체 지지 구조체에 도달하기 전에 상기 산화물의 에칭을 중지하는 단계를 포함하는
    반도체 장치 형성 방법.
  6. 제 5 항에 있어서,
    상기 트렌치 중 적어도 일부의 상기 좁은 부분을 수축시키는 단계는 수소 분위기(hydrogen atmosphere)에서 상기 반도체 기판을 어닐링하는 단계를 포함하는
    반도체 장치 형성 방법.
  7. 제 6 항에 있어서,
    상기 좁은 부분이 어닐링 후에 비아 영역 내에서 상기 넓은 부분과 개방적으로 연통하도록 상기 비아 영역에서 적어도 하나의 트렌치의 상기 좁은 부분을 확대함으로써 상기 트렌치 중 적어도 하나의 상기 좁은 부분이 완전히 수렴되지 못하게 하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  8. 제 6 항에 있어서,
    상기 트렌치 중 적어도 하나의 상기 좁은 부분이 어닐링 중에 완전히 폐쇄되지 못하게 하는 단계와,
    어닐링 중에 상기 복수의 트렌치 중 다른 트렌치의 상기 좁은 부분을 완전히 폐쇄하는 단계를 더 포함하고,
    상기 트렌치 중 적어도 하나의 상기 좁은 부분이 완전히 폐쇄되지 못하게 하는 단계는 상기 트렌치를 폐쇄하기 전에 적어도 하나의 트렌치의 좁은 부분을 재료로 덮는 단계를 포함하고, 상기 재료는 상기 적어도 하나의 트렌치 내의 산화물이 상기 복수의 트렌치 중 상기 다른 트렌치 내의 산화물의 에칭 중에 에칭되지 못하게 하도록 구성되는
    반도체 장치 형성 방법.
  9. 제 4 항에 있어서,
    상기 트렌치를 폐쇄하는 단계는 반도체 재료가 상기 트렌치 중 적어도 일부의 상기 좁은 부분 위에 성장되는 에피택셜 횡방향 과도 성장 프로세스를 포함하는
    반도체 장치 형성 방법.
  10. 제 1 항에 있어서,
    매립된 버스 라인을 형성하기 위해 전기 전도 재료로 상기 트렌치 중 적어도 일부를 충진하는 단계와,
    상기 기판의 제 1 표면에 하나 이상의 반도체 장치를 형성하는 단계와,
    상기 하나 이상의 반도체 장치를 상기 매립된 버스 라인에 전기적으로 접속하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  11. 제 1 항에 있어서,
    상기 트렌치 중 하나 이상에 의해 상기 반도체 기판의 장치 영역을 둘러싸는 단계와,
    상기 반도체 기판의 인접한 영역으로부터 상기 장치 영역을 전기적으로 분리하기 위해 전기 전도 재료 또는 전기 절연 재료로 상기 장치 영역을 둘러싸는 상기 하나 이상의 트렌치를 충진하는 단계와,
    상기 장치 영역 내에 하나 이상의 반도체 장치를 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  12. 제 1 항에 있어서,
    전기 전도 재료로 상기 트렌치 중 적어도 일부의 넓은 부분의 측벽을 라이닝(lining)하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  13. 하나 이상의 반도체 장치를 형성하기 위해 실리콘 온 절연체 기판(a silicon-on-insulator substrate)을 형성하는 방법으로서,
    반도체 기판의 제 1 표면으로부터 연장되는 복수의 트렌치를 형성하는 단계 - 상기 트렌치의 각각은 상기 제 1 표면으로부터 넓은 공동 부분으로 연장되는 좁은 부분을 포함하고, 상기 넓은 공동 부분은 상기 제 1 표면으로부터 이격됨 - 와,
    유전체 지지 구조체를 형성하기 위해 상기 트렌치의 내부 측벽을 산화시키는 단계 - 상기 유전체 지지 구조체는 인접한 트렌치의 상기 공동 부분 사이에 배치되고 상기 제 1 표면으로부터 이격됨 - 와,
    상기 제 1 표면 아래에 매립된 절연 층을 형성하기 위해 상기 복수의 트렌치 각각의 상기 좁은 부분을 폐쇄하는 단계 - 상기 매립된 절연 층은 상기 트렌치의 넓은 공동 부분과 상기 유전체 지지 구조체를 포함함 - 를 포함하는
    실리콘 온 절연체 기판 형성 방법.
  14. 제 13 항에 있어서,
    상기 공동 부분은 상기 트렌치 각각의 상기 좁은 부분을 폐쇄하기 전에 충진되지 않고, 상기 매립된 절연 층은 상기 기판의 대향 측면 사이에서 연장되는 연속 절연 층을 형성하는
    실리콘 온 절연체 기판 형성 방법.
  15. 반도체 장치로서,
    제 1 표면을 갖는 반도체 기판과,
    활성 영역에서 상기 제 1 표면 상에 형성된 하나 이상의 반도체 장치와,
    상기 제 1 표면 아래에서 상기 반도체 기판 내에 있는 복수의 공동부와,
    상기 공동부의 각각 사이에 있고 상기 제 1 표면으로부터 이격되는 유전체 지지 구조체 - 상기 유전체 지지 구조체는 상기 활성 영역과 상기 공동부 사이에서 상기 반도체 기판의 일부를 지지하고, 상기 유전체 지지 구조체는 산화물을 포함함 - 와,
    상기 제 1 표면으로부터 상기 복수의 공동부 중 제 1 공동부로 연장되는 액세스 트렌치를 포함하고,
    상기 액세스 트렌치 및 상기 제 1 공동부는 전기 전도 재료로 충진되는
    반도체 장치.
  16. 제 15 항에 있어서,
    상기 공동부 및 상기 유전체 지지 구조체의 각각은 상기 반도체 기판의 기초가 되는 영역으로부터 상기 활성 영역을 전기적으로 절연하는 매립된 절연 층을 형성하는
    반도체 장치.
  17. 삭제
  18. 제 15 항에 있어서,
    상기 액세스 트렌치 및 상기 제 1 공동부는 상기 반도체 기판의 장치 영역이 상기 기판의 인접한 부분으로부터 횡방향으로 절연되도록 상기 장치 영역을 둘러싸고, 상기 장치 영역은 하나 이상의 반도체 장치를 포함하는
    반도체 장치 .
  19. 제 18 항에 있어서,
    상기 복수의 공동부 및 상기 유전체 지지 구조체 중 하나 이상은 상기 액세스 트렌치 내부의 반도체 재료의 3차원 영역이 상기 기판의 인접한 부분으로부터 완전히 전기적으로 절연되도록 상기 제 1 표면 아래에서 상기 제 1 공동부 내부에 매립된 절연 층을 형성하는
    반도체 장치.
  20. 제 18 항에 있어서,
    상기 액세스 트렌치 및 상기 제 1 공동부는 상기 반도체 장치 중 하나에 전기적으로 연결되는 전하 저장 커패시터로서 구성되는
    반도체 장치.
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